KR0175279B1

KR0175279B1 - Cmos 출력버퍼회로

Info

Publication number: KR0175279B1
Application number: KR1019960010133A
Authority: KR
Inventors: 김성원; 송민규; 조율호; 강근순
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1996-04-04
Filing date: 1996-04-04
Publication date: 1999-04-01
Anticipated expiration: 2016-04-04
Also published as: JPH1041805A; US5923183A; KR970072682A; JP3836561B2

Abstract

본 발명은 종래와 동일한 출력구동신호의 출력시간과 구동능력을 갖으면서 입력에 대한 출력 구형파의 에지부분을 라운딩시켜 스위칭전류의 스파이크 크기를 감소시키고, 이에 따라 스위칭 잡음을 감소시킬 수 있는 CMOS 출력버퍼회로에 관한 것이다.

본 발명은 입력단에 인가되는 입력신호에 따라서 출력단에 연결된 출력패드를 구동시켜 주기 위한 출력구동신호를 발생하는 CMOS 출력버퍼회로에 있어서, 입력단에 인가되는 입력신호와 인에이블단자에 인가되는 인에이블신호를 입력하여 각각 제1초기구동신호와 제2초기구동신호를 발생하는 입력부와, 상기 입력부로부터 출력되는 제1초기구동신호와 출력구동신호를 입력하여 다수의 제1순차구동신호 및 다수의 제2순차구동신호를 순차적으로 소정시간마다 발생하는 콘트롤부와, 상기 입력부로부터 인가되는 제1초기구동신호 및 제2초기구동신호에 의해 초기구동되고, 상기 콘드롤부로부터 순차적으로 소정시간마다 각각 인가되는 다수의 제1 및 제2순차구동신호에 의해 순차구동되어 출력구동신호를 발생하는 메인 버퍼부를 포함한다.

Description

CMOS 출력버퍼회로

제1도는 종래의 CMOS 출력버퍼회로의 회로도.

제2도는 본 발명의 실시예에 따른 CMOS 출력버퍼회로의 블럭도.

제3도는 제2도의 본 발명의 CMOS 출력버퍼회로의 입력부의 상세도.

제4도는 제2도의 본 발명의 CMOS 출력버퍼회로의 메인 버퍼부의 상세도.

제5도는 제2도의 본 발명의 CMOS 출력버퍼회로의 콘트롤부의 상세도.

제6a도는 본 발명의 CMOS 출력버퍼회로와 종래의 CMOS 출력버퍼회로에 있어서, 입력에 대한 구형파 출력파형도를 비교도시한 도면.

제6b도는 본 발명의 CMOS 출력버퍼회로와 종래의 CMOS 출력버퍼회로에 있어서, 입력에 대한 구형파 출력시 스위칭 전류를 비교 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

210 : 입력부 211 : 로직수단

212 : 초기구동수단 220 : 메인 버퍼부

221 : 제1버퍼수단 222 : 제2버퍼수단

230 : 콘트롤부 231 : 제1딜레이수단

232 : 제2딜레이수단 233 : 로직수단

[산업상 이용분야]

본 발명은 반도체 장치의 CMOS 출력버퍼회로에 관한 것으로서, 특히 스위칭전류를 시간적으로 분산시켜 스위칭 노이즈를 감쇄시키는 CMOS 출력버퍼회로에 관한 것이다.

CMOS 출력버퍼는 모든 CMOS 아날로그회로 또는 CMOS 디지탈회로에 사용된다. 반도체 제조기술이 발달함에 따라 CMOS 소자의 크기가 서브 미크론이하의 크기로 점점 작아지고, 고속동작이 가능하여 출력 스위칭이 빨라지게 되었다. CMOS 출력버퍼의 빠른 출력 스위칭은 스위칭 전류(dt/di)를 증가시키게 되었고, 스위칭 전류의 증가는 스위칭 노이즈를 증가시켰다. 종래의 CMOS 출력버퍼에 있어서 스위칭 노이즈의 증가는 로직소자의 동작의 신뢰성을 보장할 수 없게 된다.

즉, 증가된 스위칭노이즈는 가상 트리거링(false triggering), 이중 클럭킹(double clocking) 및 클럭된 펄스의 미싱(missing clocked pulse) 등을 일으켜 회로의 오동작을 유발시키게 되는 문제점이 있었다.

그러므로, 고속의 신뢰성있는 CMOS 소자를 설계하기 위해서는 스위칭 노이즈를 감소시켜야 한다. 이러한 스위칭 노이즈는 주로 칩의 출력패드를 구동하는 출력구동버퍼에서 많이 발생한다. 이것은 출력단에 연결되어 있는 부하를 구동하기 위해서 출력버퍼는 많은 양의 전류를 구동하여야만 하기 때문이다.

스위칭 노이즈를 감소시키는 종래의 방법으로는 출력구동버퍼의 파워로서 사용되는 전원전압을 낮추어 스위칭 전류의 스파이크(spike)를 줄이는 방법이 있는데, 이러한 방법은 고속의 동작을 요구하는 시스템에서는 사용할 수 없는 문제점이 있었다. 특히, 반도체 소자의 동작이 3.3V의 저파워(low-power)로 낮아지는 추세하에서는, 스위칭 전류의 스파이크의 크기를 줄이기 위하여 출력버퍼의 전원전압을 낮춘다는 것은 불가능하다.

제1도는 종래의 출력버퍼회로의 회로도를 도시한 것이다.

제1도를 참조하면, 종래의 출력버퍼회로(100)는 2단의 CMOS 인버터로 구성되어 입력단(IN)을 통해 인가되는 입력신호에 의해 출력단(OUT)에 연결된 출력패드를 구동시켜 준다.

제1단의 CMOS 인버터(110)는 입력단을 통해 인가되는 입력신호(IN)가 게이트에 인가되고, 각각의 소오스에 전원전압(VDD) 및 접지전압(VSS)이 인가되는 P형 모스 트랜지스터(MP11)와 N형 모스 트랜지스터(MN11)로 구성되어, 입력단을 통해 인가되는 입력신호(IN)를 반전시켜 출력한다.

제2단의 CMOS 인버터(120)는 제1단의 CMOS 인버터(110)의 출력신호가 게이트에 인가되고, 각각의 소오스에 전원전압(VDD) 및 접지전압(VSS)이 인가되는 P형 모스 트랜지스터(MP12)와 N형 모스 트랜지스터(MN12)로 구성되어, 제1단의 CMOS 인버터(110)의 출력을 다시 반전시키고, 반전된 신호를 출력구동신호(OUT)로서 출력단을 통해 출력하여 출력단에 연결된 출력패드를 구동시켜 준다.

상기 출력버퍼회로(100)에 있어서, 입력단을 통해 입력신호(IN)를 입력하여 출력단을 통해 출력구동신호(OUT)를 출력할 때 출력전압의 노이즈전압(△V )은 다음과 같이 표현되어진다.

즉, 출력패드를 구동시키기 위하여 P형 모스 트랜지스터(MP12) 또는 N형 모스 트랜지스터(MN12)를 통해 흐르는 구동전류를 i라 하고, 전류의 스위칭 시간을 t라 할 때, 출력버퍼회로의 출력전압의 노이즈 전압(△V )은 하기의 식(1)과 같다.

상기에서, L은 출력버퍼회로의 리드 프레임의 인덕턴스를 나타낸다.

종래의 출력버퍼회로(100)에 있어서, 제6도(a)에 도시된 바와같이 입력단에 하이상태의 신호(IN)가 인가되어 제2단의 인버터(120)의 N형 모스 트랜지스터(MN12)가 턴 온될 때, 즉 입력단에 인가되는 신호(IN)가 로우상태에서 하이상태로 전환될 때, 출력버퍼회로(100)를 통해서 흐르는 전류는 제6도(b)에 도시된 바와 같은 커다란 스파이크를 갖게 된다.

그리고, 입력단에 로우상태의 신호(IN)가 인가되어 인버터(120)의 P형 모스 트랜지스터(MP12)가 턴 온될 때, 즉 입력단에 인가되는 신호(IN)가 하이상태에서 로우상태로 전환될 때에도 출력버퍼회로(100)를 통해서 흐르는 전류가 제6도(b)와 같이 큰 스파이크를 갖게 된다.

즉, 종래의 출력버퍼회로(100)의 입력단에 인가되는 신호(IN)의 레벨이 전환될 때, 커다란 피이크 전류가 흐르게 되어 커다란 잡음 전압을 야기시키게 되는 문제점이 있었다.

상기 식(1)로부터 출력버퍼회로의 인덕턴스(L)는 일정 상수값을 갖으므로, 잡음 전압(△V )은 스위칭시간이 짧아질수록, 피이크 전류가 증가할 수록 증대됨을 알 수 있다.

[발명의 목적]

본 발명의 목적은 종래와 동일한 버퍼 딜레이와 구동력을 가지면서 종래보다 스위칭 전류의 스파이크 크기를 감소시켜 스위칭 노이즈를 감쇄시킬 수 있는 CMOS 출력버퍼회로를 재공하는 데 있다.

[발명의 구성]

상기의 목적을 달성하기 위한 본 발명은 입력단에 인가되는 입력신호에 따라서 출력단에 연결된 출력패드를 구동시켜 주기 위한 출력구동신호를 발생하는 CMOS 출력버퍼회로에 있어서, 입력단에 인가되는 입력신호와 인에이블단자에 인가되는 인에이블신호를 입력하여 제1초기구동신호와 제2초기구동신호를 발생하는 입력부와, 상기 입력부로부터 출력되는 제1초기구동신호와 출력구동신호를 입력하여 각각 다수의 제1순차구동신호 및 다수의 제2순차구동신호를 순차적으로 소정시간마다 발생하는 콘트롤부와, 상기 입력부로부터 인가되는 제1초기구동신호 및 제2초기구동신호에 의해 초기구동되고, 상기 콘트롤부로부터 순차적으로 소정시간마다 각각 인가되는 다수의 제1 및 제2순차구동신호에 의해 순차구동되어 출력구동신호를 발생하는 메인 버퍼부를 포함하는 CMOS 출력버퍼회로를 재공하는 것을 특징으로 한다.

본 발명의 CMOS 출력버퍼회로에 있어서, 입력부는 입력신호와 인에이블신호를 입력하고, 두 신호의 논리연산을 수행하여 제1출력신호와 제2출력신호를 발생하는 로직수단과, 상기 로직수단의 제1출력신호 및 제2출력신호를 입력하여 메인 버퍼부를 초기 구동시켜 주기 위한 제1초기구동신호 및 제2초기구동신호를 발생하는 초기구동수단으로 이루어지는 것을 특징으로 한다.

본 발명의 CMOS 출력버퍼회로에 있어서, 메인 버퍼부는 상기 입력부로부터 제1초기구동신호에 의해 초기구동된 다음 콘트롤로부터 소정시간마다 순차적으로 인가되는 다수의 제1순차구동신호에 의해 순차구동되어 출력구동신호를 발생하기 위한 제1버퍼수단과, 상기 입력부로부터 제2초기구동신호에 초기구동된 다음 상기 콘트롤부로부터 소정시간마다 순차적으로 인가되는 다수의 제2순차구동신호에 의해 순차 구동되어 출력구동신호를 발생하기 위한 제2버퍼수단으로 이루어지는 것을 특징으로 한다.

본 발명의 CMOS 출력버퍼회로에 있어서, 콘트롤부는 입력부로부터의 제1초기구동신호를 딜레이시켜 소정시간마다 제1 내지 제8딜레이된 초기구동신호를 순차 발생하기 위한 제1딜레이수단과, 출력구동신호를 딜레이시켜 소정시간마다 제1 내지 제7 딜레이된 출력구동신호를 순차 발생하기 위한 제2딜레이수단과, 상기 제1딜레이수단의 제1 내지 제8딜레이된 초기구동신호와, 출력구동신호 및 제2딜레이수단의 제1 내지 제7 딜레이된 출력구동신호를 입력하여 다수의 제1 및 제2순차구동신호를 발생하기 위한 로직수단으로 이루어지는 것을 특징으로 한다.

[작용]

본 발명의 CMOS 출력버퍼회로는 버퍼단의 트랜지스터를 분할하여(segment) 소정 시간간격으로 순차적으로 온/오프시킴으로써, 종래의 출력버퍼회로와 동일한 버퍼 딜레이 및 구동력을 가지면서 종래보다 스위칭 전류의 스파이크를 감소시키고, 이에 따라 스위칭 노이즈를 감쇄시킨다.

[실시예]

본 발명의 신규한 CMOS 출력버퍼회로는 제3도내지 제5도에 도시된 바와같이, 메인 버퍼부(220)를 다수의 병렬연결된 P형 모스 트랜지스터(MP31-MP35)와 N형 모스 트랜지스터(MN31-MN35)로 분할하고, 다수의 모스 트랜지스터를 콘트롤부(230)로부터 순차구동신호(b, c, d, e)와 (j, k, l, m)에 의해 순차적으로 구동시켜 줌으로써, 스위칭 전류를 시간적으로 분산시켜 스위칭 전류의 스파이크 크기를 감소시킨다. 궁극적으로는, CMOS 출력버퍼회로의 잡음을 감소시킨다.

제2도는 본 발명의 실시예에 따른 CMOS 출력버퍼회로의 블럭도를 도시한 것이다.

제2도를 참조하면, 본 발명의 CMOS 출력버퍼회로(200)는 입력단에 인가되는 입력신호(IN)와 인에이블단자에 인가되는 인에이블신호(EN)를 입력하여 메인 버퍼부(220)를 초기구동시켜주기 위한 초기구동신호(a), (i)를 발생하는 입력부(210)와, 상기 입력부(210)로부터 인가되는 제1초기구동신호(a) 및 제2초기구동신호(i)에 의해 초기구동되고, 콘트롤부(230)로부터 순차적으로 소정시간마다 인가되는 다수의 제1 및 제2순차구동신호(b, c, d, e), (j, k, l, m)에 의해 소정시간마다 순차구동되어 출력단을 통해 출력구동신호(OUT)를 발생하는 메인 버퍼부(220)와, 상기 입력부(210)로부터 발생되는 제1초기구동신호(a)와 메인 버퍼부(220)로부터 출력단을 통해 출력구동신호(OUT)를 입력하여 상기 다수의 제1순차구동신호(b, c, d, e) 및 다수의 제2순차구동신호(j, k, l, m)를 순차적으로 소정시간마다 상기 메인 버퍼부(220)로 발생하는 콘트롤부(230)로 이루어졌다.

제3도는 제2도의 CMOS 출력버퍼회로(200)의 입력부(210)의 상세회로를 도시한 것이다.

제3도를 참조하면, CMOS 출력버퍼회로(200)의 입력부(100)는 입력단에 인가되는 입력신호(IN)와 인에이블단자에 인가되는 인에이블신호(EN)를 입력하고, 두 신호의 논리연산을 수행하여 제1출력신호(x)와 제2출력신호(y)를 발생하는 로직수단(211)과, 상기 로직수단(211)의 제1출력신호(x) 및 제2출력신호(y)를 입력하여 메인 버퍼부(220)를 초기 구동시켜 주기 위한 제1초기구동신호(a) 및 제2초기구동신호(i)를 발생하기 위한 초기구동수단(212)과, 상기 로직수단(211)의 제1출력신호(x) 및 제2출력신호(y)를 입력하여 메인 버퍼부(220)를 초기 구동시켜 주기 위한 제1초기구동신호(a) 및 제2초기구동신호(i)를 발생하기 위한 초기구동수단(212)으로 이루어졌다.

입력부(210)의 로직수단(210)은 입력단에 인가되는 입력신호(IN)와 인에이블단자에 인가되는 인에이블신호(EN)를 입력하여 제1출력신호(x)를 초기구동수단(212)으로 발생하기 위한 제1수단과, 입력단에 인가되는 입력신호(IN)와 반전 인에이블신호(ENB)를 입력하여 제2출력신호(y)를 초기구동수단(212)으로 발생하기 위한 제2수단으로 이루어졌다.

로직수단(211)의 제1수단(211a)은 입력단에 인가되는 입력신호(IN)와 인에이블단자에 인가되는 인에이블신호(EN)를 입력하여 제1출력신호(x)를 발생하는 낸드 게이트(NAD21)로 구성되고, 로직수단(211)의 제2수단(211b)은 인에이블단자를 통해 인가되는 인에이블신호(EN)를 반전시켜 주기 위한 인버터(NOT21)와, 상기 인버터(NOT21)를 통해 반전된 인에이블신호(ENB)와 입력단을 통해 인가되는 입력신호(IN)를 입력하여 제2출력신호(y)를 발생하기 위한 노아 게이트(NOR21)로 구성된다.

입력부(210)의 초기구동수단(212)은 상기 로직수단(212)의 제1수단(211a)인 낸드 게이트(NAD21)로부터 제1출력신호(x)를 입력하여 메인 버퍼부(220)를 초기구동하기 위한 제1초기구동신호(a)를 발생하는 제1수단(212a)과, 상기 로직수단(211)의 제2수단(212b)인 노아 게이트(NOR21)로부터 제2출력신호(y)를 입력하여 메인 버퍼부(220)를 초기구동하기 위한 제2초기구동신호(i)를 발생하는 제2수단(212b)으로 이루어졌다.

상기 초기구동수단(212)의 제1수단(212a)은 상기 로직부(211)의 낸드 게이트(NAD21)로부터 제1출력신호(y)를 입력하여 반전시켜 주기 위한 P형모스 트랜지스터(MP21)와 N형 모스 트랜지스터(MN21)로 구성된 제1CMOS 인버터와, 상기 제1CMOS 인버터의 출력신호를 반전시켜 메인 버퍼부(220)를 초기구동하기 위한 제1초기구동신호(a)를 발생하기 위한 P형 모스 트랜지스터(MP22)와 N형 모스 트랜지스터(MN22)로 구성된 제 2CMOS 인버터로 구성된다.

그리고, 상기 초기구동수단(212)의 제2수단(212b)은 상기 로직수단 (211)의 노아 게이트(NOT21)로부터 제2출력신호(y)를 입력하여 반전시켜 주기위한 P형 모스 트랜지스터(MP23)와 N형 모스 트랜지스터(MN23)로 구성된 제3CMOS 인버터와, 상기 제3CMOS 인버터의 출력신호를 반전시켜 메인 버퍼부(220)를 초기구동하기 위한 제2초기구동신호(i)를 발생하는 P형 모스 트랜지스터(MP24)와 N형 모스 트랜지스터(MN24)로 구성된 제 4CMOS로 구성된다.

상기한 바와같은 구성을 갖는 입력부(210)는 인에이블신호(EN)로서 전원전압(Vdd)레벨의 하이상태의 신호가 인가되므로, 입력단을 통해 인가되는 입력신호(IN)의 상태에 따라 제1초기구동신호(a) 및 제2초기구동신호(i)를 출력하게 된다. 즉, 입력신호(IN)로서 하이상태의 신호가 인가되는 경우에는 로직수단(211)은 모두 로우상태의 제1출력신호(x) 및 제2출력신호(y)를 발생하고, 초기구동수단(212)은 로직수단(211)으로부터 로우상태의 제1출력신호(x)와 제2출력신호(y)를 입력하여 로우상태의 제1초기구동신호(a)와 제2초기구동신호(i)가 메인 버퍼단(220)으로 출력한다.

한편, 입력신호(IN)로서 로우하이상태의 신호가 인가되는 경우에는 로직수단(211)의 제1출력신호(x) 및 제2출력신호(y)는 모두 하이상태로 되고, 초기구동수단(212)으로부터 하이상태의 제1초기구동신호(a)와 제2초기구동신호(i)가 메인 버퍼단(220)으로 출력된다.

제4도는 본 발명의 CMOS 출력버퍼회로(200)에 있어서, 메인 버퍼부(220)의 상세회로를 도시한 것이다.

제4도를 참조하면, 메인 버퍼부(220)는 상기 입력부(210)의 제1초기구동신호(a)와 콘트롤부(230)의 순차 구동신호(b, c, d, e)를 입력하고, 입력신호(IN)가 하이상태일 경우 상기 입력부(210)의 제1초기구동신호(a)에 초기구동된 다음 상기 콘트롤부(230)의 순차 구동신호(b, c, d, e)에 의해 순차 구동되어, 출력패드를 구동시켜 주기 위한 출력구동신호(OUT)를 출력단을 통해 발생하는 제1버퍼수단(221)과, 상기 입력부(210)의 제2초기구동신호(i)와 콘트롤부(230)의 순차 구동신호(j, k, m, l)를 입력하고, 입력신호(IN)가 로우상태일 경우 상기 입력부(210)의 제2초기구동신호(i)에 초기구동된 다음 상기 콘트롤부(230)의 순차 구동신호(j, k, l, m)에 의해 순차 구동되어, 출력단을 통해 출력구동신호(OUT)를 발생하는 제2버퍼수단(222)으로 이루어졌다.

상기 메인버퍼부(220)의 제1버퍼수단(221)은 전원전압(Vdd)과 출력단사이에 병렬연결되어, 게이트에 인가되는 상기 입력부(210)의 제1초기구동신호(a)에 의해 초기구동된 다음 콘트롤부(230)의 순차 구동신호(b, c, d, e)에 의해 순차구동되는 다수의 P형 모스 트랜지스터(MP31-MP35)로 구성된다.

상기 메인 버퍼부(220)의 제2버퍼수단(222)은 접지전압(Vss)과 출력단 사이에 병렬연결되어, 게이트에 인가되는 상기 입력부(210)의 제2초기구동신호(i)에 의해 초기구동된 다음 콘트롤부(230)의 순차 구동신호(j, k, m, l)에 의해 순차 구동되는 다수의 N형 모스 트랜지스터(MN31-MN35)로 구성된다.

상기한 바와같은 구성을 갖는 메인 버퍼부(230)는 입력신호(IN)가 하이상태인 경우, 입력부(230)로부터의 제1초기구동신호(a)에 의해 제1버퍼수단(211)의 P형 모스 트랜지스터(MP32)가 턴온되어 출력단에 연결된 출력부하(240)는 충전되기 시작한다.

이어서, 콘트롤부(230)로부터 순차 구동신호(b, c, d, e)가 메인 버퍼부(220)의 제1버퍼수단(211)에 일정 시간간격으로 인가되어 P형 모스 트랜지스터를 순차적으로 턴온시킨다.

즉, 초기구동후 소정시간이 경과하면 콘트롤부(230)로부터 제1순차구동신호중 b가 인가되어 P형 모스 트랜지스터(MP33)가 온되고, 이어서 소정시간 경과마다 c, d, e가 인가되어 P형 모스 트랜지스터(MP34), (MP31), (MP35)가 순차 온되므로 모든 P형 모스 트랜지스터가 풀(full) 구동된다, 따라서, 제1버퍼수단의 모든 P형 트랜지스터9(MP31-MP35)가 완전히 턴온(fully turn-on)되어 출력부하(240)가 완전히 충전된다. 이로써, 출력단을 통해 출력패드를 구동시켜 주기위한 하이상태의 출력구동신호(OUT)가 출력된다.

이와는 달리, 입력신호(IN)가 로우상태인 경우, 입력부(230)로부터의 제2초기구동신호(i)에 의해 제2버퍼수단(222)의 N형 모스 트랜지스터(MN31)가 턴온되어 출력부하(240)는 방전되기 시작한다.

제2초기구동신호(i)에 의해 트랜지스터(MN31)가 턴온된 다음, 콘트롤부(230)로부터의 구동신호(j, k, l, m)에 의해 N형 모스 트랜지스터(MN32-MN35)가 순차 온되어 모든 N형 모스 트랜지스터가 풀(full) 구동된다. 따라서, 제2버퍼수단(211)의 모든 N형 트랜지스터(MN31-MN35)가 완전히 턴온되어 출력부하(240)가 완전히 방전된다. 이로써, 출력단을 통해 출력패드를 구동시켜 주기위한 로우상태의 출력구동신호(OUT)가 출력된다.

본 발명의 CMOS 출력버퍼회로(200)에 있어서, 메인버퍼부(200)는 초기구동시 제1버퍼수단(221)의 하나의 P형 트랜지스터(MP32) 또는 제2버퍼수단(222)의 하나의 N형 모스 트랜지스터(MN31)만이 구동되므로, 종래의 풀-사이즈(full size) 버퍼를 턴온시키는 것보다 시간적으로 빨리 턴온되어 종래보다 출력부하(240)의 충전이 미리 시작된다.

이어서, 콘트롤부(230)로부터 순차 구동신호(b, c, d, e) 또는 (j, k, l, m)가 메인 버퍼부(220)의 제1버퍼수단(221) 또는 제2버퍼수단(222)에 소정시간간격으로 인가되어 P형 또는 N형 모스 트랜지스터를 순차적으로 턴온시켜 출력부하(240)의 충전을 보다 더 가속시키게 된다.

이는 제6a도에 도시된 바와같이, 입력신호에 대한 출력 구형파의 에지부분을 라운딩시켜 주게 되고, 이러한 구형파의 출력시 제6b도에 도시된 바와같이 종래보다 스위칭전류가 시간적으로 분산되어 흐르게 된다. 따라서, 스위칭 전류의 스파이크 크기가 종래에 비하여 상당히 감소되므로, 스위칭 잡음을 감소시키게 된다.

제5도는 본 발명의 CMOS 출력버퍼회로(200)에 있어서, 콘트롤부(230)의 상세회로를 도시한 것이다.

콘트롤부(230)는 입력부(210)로부터의 제1초기구동신호(a)를 딜레이시켜 소정시간마다 제1 내지 제8딜레이된 초기구동신호(a1-a8)를 순차 발생하기 위한 제1딜레이수단(231)과, 출력구동신호(OUT)를 딜레이시켜 소정시간마다 제1 내지 제7 딜레이된 출력구동신호(OUT1-OUT7)를 순차 발생하기 위한 제2딜레이수단(232)과, 상기 제1딜레이수단(231)의 제1 내지 제8딜레이된 초기구동신호(a1-a8)와 출력구동신호(OUT) 및 제2딜레이수단(232)의 제1 내지 제7 딜레이된 출력구동신호(OUT1-OUT7)를 입력하여 순차구동신호(b, c, d, e)와 (j, k, l ,m)을 발생하기 위한 로직수단(233)으로 이루어졌다.

콘트롤부(230)의 제1딜레이수단(231)은 제1초기구동신호(a)를 딜레이시켜 소정시간마다 제1 내지 제8딜레이된 초기구동신호(a1-a8)를 순차 발생하기 위한, 다수의 인버터(NOT31-NOT39)로 구성된 인버터스트링(inverter string)으로 이루어지고, 제2딜레이수단(232)은 출력구동신호(OUT)를 딜레이시켜 소정시간마다 제1 내지 제7 딜레이된 출력구동신호(OUT1-OUT7)를 순차 발생하기 위한, 다수의 인버터(NOT41-NOT47)로 구성된 인버터스트링으로 이루어졌다.

콘트롤부(230)의 로직수단(233)은 제1딜레이수단(231)으로부터 제2딜레이된 초기구동신호(a2), 제4딜레이된 초기구동신호(a4), 제6딜레이된 초기구동신호(a6), 제8딜레이된 초기구동신호(a8)와 제2딜레이수단(232)으로부터 제1딜레이된 출력구동신호(OUT1), 제3딜레이된 출력구동신호(OUT3), 제5딜레이된 출력구동신호(OUT5), 제7딜레이된 출력구동신호(OUT7)를 입력하여 다수의 제1순차구동신호(b, c, d, e)를 소정시간마다 순차적으로 발생하기 위한 제1수단(233a)과, 제1딜레이수단(231)으로부터 제1딜레이된 초기구동신호(a1), 제3딜레이된 초기구동신호(a3), 제5딜레이된 초기구동신호(a5), 제7딜레이된 초기구동신호(a7)와 출력구동신호(OUT), 제2딜레이수단(232)으로부터 제2딜레이된 출력구동신호(OUT2), 제4딜레이된 출력구동신호(OUT4), 제6딜레이된 출력구동신호(OUT6)를 입력하여 다수의 제2순차구동신호(j, k, l, m)를 소정시간마다 순차적으로 발생하기 위한 제2수단(233b)으로 이루어졌다.

로직수단(233)의 제1수단(233a)은 제1딜레이수단(231)의 인버터(NOT33)로부터 제2딜레이된 초기구동신호(a2)와 제2딜레이수단(232)의 인버터(NOT41)로부터 제1딜레이된 출력구동신호(OUT1)를 입력하여 다수의 제1순차구동신호중 b를 발생하기 위한 제1낸드 게이트(NAD31)와, 제1딜레이수단(231)의 인버터(NOT35)로부터 제4딜레이된 초기구동신호(a4)와 제 2딜레이수단(232)의 인버터(NOT43)로부터 제3딜레이된 출력구동신호(OUT3)를 입력하여 다수의 제1순차구동신호중 c를 발생하기 위한 제2낸드 게이트(NAD31)와, 제1딜레이수단(231)의 인버터(NOT37)로부터 제6딜레이된 초기구동신호(a6)와 제2딜레이수단(232)의 인버터(NOT45)로부터 제5딜레이된 출력구동신호(OUT5)를 입력하여 다수의 제1순차구동신호중 d를 발생하기 위한 제3낸드 게이트(NAD33)와, 제1딜레이수단(231)의 인버터(39)로부터 제8딜레이된 초기구동신호(a8)와 제2딜레이수단(232)의 인버터(NOT47)로부터 제7딜레이된 출력구동신호(OUT7)를 입력하여 다수의 제1순차구동신호중 e를 발생하기 위한 제4낸드 게이트(NAD34)로 구성된다.

로직수단(233)의 제2수단(233b)은 제1딜레이수단(231)의 인버터(NOT32)로부터 제1딜레이된 초기구동신호(a1)와 출력구동신호(OUT)를 입력하여 다수의 제2순차구동신호중 j를 발생하기 위한 제1앤드 게이트(AND31)와, 제1딜레이수단(231)의 인버터(NOT34)로부터 제3딜레이된 초기구동신호(a3)와 제2딜레이수단(232)의 인버터(NOT42)로부터 제2딜레이된 출력구동신호(OUT2)를 입력하여 다수의 제2순차구동신호중 k를 발생하기 위한 제2앤드 게이트(AND32)와, 제1딜레이수단(231)의 인버터(NOT36)로부터 제5딜레이된 초기구동신호(a5)와 제2딜레이수단(232)의 인버터(NOT44)로부터 제4딜레이된 출력구동신호(OUT4)를 입력하여 다수의 제2순차구동신호중 i을 발생하기 위한 제3앤드 게이트(AND33)와, 제1딜레이수단(231)의 인버터(NOT38)로부터 제7딜레이된 초기구동신호(a7)와 제2딜레이수단(232)의 인버터(NOT46)로부터 제7딜레이된 초기구동신호(a7)와 제2딜레이수단(232)의 인버터(NOT46)로부터 제6딜레이된 출력구동신호(OUT6)를 입력하여 다수의 제2순차구동신호중 m을 발생하기 위한 제4앤드 게이트(AND34)로 구성된다.

상기한 바와같은 구성을 갖는 콘트롤부(230)의 동작을 살펴보면, 하이상태의 입력신호(IN)가 입력부(210)에 인가되고, 로우상태의 초기구동신호(a)에 의해 메인 버퍼부(220)가 초기구동되는 경우, 우수번째의 인버터(NOT32, NOT34, NOT36, NOT38)를 통해 출력되는 제1, 제3, 제5 및 제7딜레이된 초기구동신호(a1, a3, a5, a7)는 로우상태로 되고, 제2수단(233b)으로부터 모두 로우상태의 제2순차구동신호(j, k, l, m)가 출력된다.

한편, 기수번째의 인버터(NOT33)를 통해 소정시간동안 딜레이되고 반전된 하이상태의 제2딜레이된 초기구동신호(a2)가 제1수단(233a)의 낸드 게이트(NAD31)의 일입력으로 인가된다. 그리고, 낸드 게이트(NAD31)의 타입력으로 인버터(NOT41)를 통해 소정시간동인 딜레이되고 반전된 하이상태의 제1딜레이된 출력구동신호(OUT1)가 인가되어 낸드 게이트(NAD31)는 로우상태의 순차구동신호 b를 출력한다.

초기구동신호(a)에 의해 메인 버퍼부(220)의 제2P형 모스 트랜지스터(MP32)가 턴온되어 출력부하(240)의 충전시작후 소정시간이 경과하면 콘트롤부(230)로부터 로우상태의 순차구동신호 b에 의해 제3P형 모스 트랜지스터(MP32)가 턴온된다. 순차구동신호 b가 출력된 후 소정시간이 경과할 때마다 콘트롤부(230)의 동작에 따라 로우상태의 순차구동신호 c, d, e가 메인 버퍼부(220)로 순차 출력된다.

한편, 로우상태의 입력신호(IN)가 입력부(210)에 인가되고, 하이상태의 초기구동신호(i)가 발생되는 경우, 초기구동신호(i)에 의해 메인 버퍼부(220)의 N형 모스 트랜지스터(MN31)가 초기구동된다. 그리고, 우수번째의 인버터(NOT32, NOT34, NOT36, NOT38)를 통해 출력되는 제1, 제3, 제5 및 제7딜레이된 주기구동신호(a1, a3, a5, a7)는 하이상태로 되고, 출력구동신호(OUT) 및 우수번째의 인버터(NOT42, NOT44, NOT46)를 통해 하이상태의 제2, 제4 및 제6딜레이된 출력구동신호(OUT42, OUT44, OUT46)도 하이상태로 된다.

따라서, 로직수단(233)의 제2수단(233b)의 앤드게이트(AND31-AND34)로부터 모두 하이상태의 제2순차구동신호(j, k, l, m)가 순차 출력되어 메인버퍼부(220)의 제2버퍼수단(222)의 N형 모스 트랜지스터(MN32-MN35)가 소정시간마다 순차적으로 턴온된다.

이때, 콘트롤부(230)의 로직수단(233)의 제1수단(233a)의 낸드 게이트(NAD31-NAD34)의 각 두입력으로 로우상태의 딜레이된 초기구동신호와 로우상태의 딜레이된 출력구동신호가 인가되어 하이상태의 제1순차구동신호(b, c, d, e)가 발생되므로, 메인 버퍼부(230)의 제1버퍼수단(221)은 동작을 하지 않는다.

이와같이 콘트롤부(230)는 순차적으로 메인 버퍼부(220)의 P형 트랜지스터(MP31, MP33-MP35) 또는 N형 모스 트랜지스터(MN32-MN35)를 소정시간마다 순차적으로 턴온시켜 줌으로써, 제6b도에 도시된 바와같이 스위칭전류의 스파이크 크기를 종래에 비하여 상당히 감소시켜 준다.

상기한 바와같은 구성을 갖는 본 발명의 CMOS 출력버퍼회로의 동작을 설명하면 다음과 같다.

입력단에 하이상태의 입력신호(IN)가 인가되면, 입력부(210)의 로직부(211)의 제1출력신호(x) 및 제2출력신호(y)는 로우상태로 되고, 초기구동신호(a), (i)도 로우상태로 된다. 로우상태의 초기구동신호(a)에 의해 메인 버퍼부(220)의 P형 모스 트랜지스터(MP32)가 턴온되고, 로우상태의 초기구동신호(i)에 의해 N형 모스 트랜지스터(MN31)는 턴오프되어, 출력부하(240)의 충전이 시작된다.

이어서, 콘트롤부(230)의 초기구동신호(a)는 콘트롤부(230)의 제1딜레이수단(231)의 인버터 스트링의 입력으로 인가되고, 로우상태의 출력구동신호(OUT)는 제2딜레이수단(232)의 인버터 스트링의 입력으로 인가된다. 따라서, 로직수단(233)의 제1수단(233a)의 낸드 게이트(NAD31)로부터 순차 구동신호 b가 출력된다. 순차구동신호 b는 나머지 P형 모스 트랜지스터중 트랜지스터(MP33)만을 턴온시켜 출력버퍼회로(200)의 출력슬루율(slew rate)을 증가시키게 되어 출력부하의 충전은 더욱더 가속된다.

콘트롤부(230)의 제1딜레이수단(231)의 인버터 스트링은 초기구동신호(a)를 순차적으로 딜레이시키고, 이들을 입력하는 제1로직수단(233a)의 낸드 게이트(NAD32-NAD34)를 통해 순차구동신호 c, d, e를 소정시간마다 차례로 발생시킨다. 순차구동신호 c, d, e에 따라 제1버퍼수단(221)의 P형 모스 트랜지스터(MP34, MP31, MP35)가 차례로 턴온되고, 제1버퍼수단(221)의 모든 트랜지스터(MP31-MP35)가 완전히 턴온되어 출력단을 통해 하이상태의 출력구동신호(OUT)가 출력된다.

출력단을 통해 하이상태의 출력구동신호(OUT)가 출력되면 제1수단(233a)의 낸드 게이트(NAD31-NAD34)에는 모두 로우상태의 딜레이된 출력구동신호(OUT)가 인가되어 하이상태의 순차구동신호 b. c. d. e를 일정시간간격마다 차례로 출력하게 된다. 따라서, 메인버퍼부(220)의 제1버퍼수단(221)의 트랜지스터(MP32-MP35)는 턴오프된다.

이때, 입력부(210)로부터 로우상태의 초기구동신호(i)가 인가되면 메인 버퍼부(220)의 제2버퍼수단(222)의 N형 모스 트랜지스터(MN31)가 턴오프된다. 그리고, 콘트롤부(230)의 제2로직수단(233b)의 앤드 게이트(AND31-AND34)에는 각각 로우상태된 딜레이의 초기구동신호와 로우상태의 출력구동신호가 인가되므로 모두 로우상태의 순차구동신호(j, k, l, m)를 소정시간마다 순차적으로 발생한다. 따라서, 입력신호(IN)가 하이상태일 경우에는 제2버퍼수단(222)의 N형 모스 트랜지스터(MN31-MN35)는 턴오프된다. 출력구동신호(OUT)가 하이상태로 되더라도 앤드 게이트(AND31-AND34)의 일입력신호로 로우상태의 딜레이된 초기구동신호가 인가되므로 순차구동신호(j, k, l, m)는 로우상태를 그대로 유지되어 메인버퍼부(220)의 제2버퍼수단(222)에는 전혀 영향을 미치지 않는다.

한편, 입력단에 로우상태의 입력신호(IN)가 인가되면, 입력부(210)의 로직부(211)의 제1출력신호(x) 및 제2출력신호(y)는 하이상태로 되고, 초기구동신호(a), (i)도 하이상태로 된다. 하이상태의 초기구동신호(a)에 의해 메인 버퍼부(220)의 P형 모스 트랜지스터(MN31)는 턴오프되고, 하이상태의 초기구동신호(i)에 의해 N형 모스 트랜지스터(MN31)는 턴온되어, 출력부하(240)의 방전이 시작된다.

하이상태의 초기구동신호(a)는 콘트롤부(230)의 제1딜레이수단(231)의 인버터 스트링의 입력으로 인가되고, 하이상태의 출력구동신호(OUT)는 제2딜레이수단(232)의 인버터 스트링의 입력으로 인가된다. 초기구동후 일정시간간격마다 로직수단(233)의 제2수단(233b)의 앤드 게이트(AND31-AND34)로부터 하이상태의 순차구동신호 j, k, l, m가 출력되어 제2버퍼수단(222)의 N형 모스 트랜지스터(MN32-MN35)를 순차적으로 턴온시킨다.

따라서, 제2버퍼수단(231b)의 N형 모스 트랜지스터(MN31-MN35)가 완전히 턴온되어 출력단을 통해 로우상태의 출력구동신호(OUT)가 출력된다.

출력단을 통해 로우상태의 출력구동신호(OUT)가 출력되면 로직수단(233)의 제2로직수단(233b)의 앤드 게이트(AND31-AND34)를 통해 로우상태의 다수의 제2순차구동신호(j, k, l, m)가 출력되어 N형 모스 트랜지스터(MN32-MN35)가 턴오프된다.

이때, 출력구동신호(OUT)가 로우상태로 되더라도 초기구동신호(a)가 하이상태가 되어 낸드 게이트(NAD31-NAD34)로부터 순차구동신호(b, c, d, e)는 하이상태가 그대로 유지되므로 메인버퍼부(220)의 제1버퍼수단(221)에는 전혀 영향을 미치지 않는다.

[효과]

상기한 바와같은 본 발명에 따르면, 소정시간간격을 두고 메인 버퍼부의 트랜지스터를 순차 구동시켜 줌으로써, 종래와 동일한 출력구동신호의 출력시간과 구동능력을 갖음과 동시에 입력에 대한 출력 구형파의 에지부분을 라운딩시켜 스위칭 전류의 스파이크 크기를 감소시켜 줄 수 있으며, 이에 따라 스위칭 잡음을 감소시킬 수 있다.

Claims

입력단에 인가되는 입력신호(IN)에 따라서 출력단에 연결된 출력패드를 구동시켜 주기 위한 출력구동신호(OUT)를 발생하는 CMOS 출력버퍼회로에 있어서, 입력단에 인가되는 입력신호(IN)와 인에이블단자에 인가되는 인에이블신호(EN)를 입력하여 제1초기구동신호(a)와 제2초기구동신호(i)를 발생하는 입력부(210)와, 상기 입력부(210)로부터 출력되는 제1초기구동신호(a)와 출력구동신호(OUT)를 입력하여 각각 다수의 제1순차구동신호(b, c, d, e) 및 다수의 제2순차구동신호(j, k, l, m)를 순차적으로 소정시간마다 발생하는 콘트롤부(230)와, 상기 입력부(210)로부터 인가되는 제1초기구동신호(a) 및 제2초기구동신호(i)에 의해 초기구동되고, 상기 콘트롤부(230)로부터 순차적으로 소정시간마다 각각 인가되는 다수의 제1 및 제2순차구동신호(b, c, d, e), (j, k, l, m)에 의해 순차구동되어 출력구동신호(OUT)를 발생하는 메인버퍼부(220)를 포함하는 것을 특징으로 하는 CMOS 출력버퍼회로.
제1항에 있어서, 입력부(210)는 입력신호(IN)와 인에이블신호(EN)를 입력하고, 두 신호의 논리연산을 수행하여 제1출력신호(x)와 제2출력신호(y)를 발생하는 로직수단(211)과, 상기 로직수단(211)의 제1출력신호(x) 및 제2출력신호(y)를 입력하여 메인 버퍼부(220)를 초기 구동시켜 주기 위한 제1초기구동신호(a) 및 제2초기구동신호(i)를 발생하는 초기구동수단(212)으로 이루어지는 것을 특징으로 하는 CMOS 출력버퍼회로.
제2항에 있어서, 입력부(210)의 로직수단(211)은 입력신호(IN)와 인에이블신호(EN)를 입력하여 제1출력신호(x)를 발생하기 위한 제1수단(211a)과, 입력신호(IN)와 반전된 인에이블신호(ENB)를 입력하여 제2출력신호(y)를 발생하기 위한 제2수단(212b)으로 이루어지는 것을 특징으로 하는 CMOS 출력버퍼회로.
제3항에 있어서, 로직수단(211)의 제1수단(211a)은 입력신호(IN)와 인에이블신호(EN)를 입력하여 제1출력신호(x)를 발생하는 낸드 게이트(NAD21)로 구성되는 것을 특징으로 하는 CMOS 출력버퍼회로.
제3항에 있어서, 로직수단(211)의 제2수단(211b)은 인에이블신호(EN)를 반전시켜 주기위한 인버터(NOT21)와, 상기 인버터(NOT21)를 통해 반전된 인에이블신호(ENB)와 입력신호(IN)를 입력하여 제2출력신호(y)를 발행하는 노아 게이트(NOR21)로 구성되는 것을 특징으로 하는 CMOS 출력버퍼회로.
제2항에 있어서, 입력부(210)의 초구기동수단(212)은 상기 로직수단(211)로부터 제1출력신호(x)를 입력하여 메인 버퍼부(220)를 초기구동하기 위한 제1초기구동신호(a)를 발생하는 제1수단(212a)과, 상기 로직수단(211)로부터 제2출력신호(y)를 입력하여 메인 버퍼부(220)를 초기구동하기 위한 제2초기구동신호(i)를 발생하는 제2수단(212b)으로 이루어지는 것을 특징으로 하는 CMOS 출력버퍼회로.
제6항에 있어서, 상기 초기구동수단(212)의 제1수단(212a)은 상기 로직부(211)로부터 제1출력신호(x)를 입력하여 상기 제1초기구동신호(a)를 발생하기 위한 직렬연결된 2개의 CMOS 인버터로 구성되는 것을 특징으로 하는 CMOS 출력버퍼회로.
제6항에 있어서, 상기 초기구동수단(212)의 제2수단(212b)은 상기 로직수단(211)로부터 제2출력신호(y)를 입력하여 상기 제2초기구동신호(i)를 발생하기 위한 직렬연결된 2개의 CMOS로 구성되는 것을 특징으로 하는 CMOS 출력버퍼회로.
제1항에 있어서, 메인 버퍼부(220)는 상기 입력부(210)로부터 제1초기구동신호(a)에 의해 초기구동된 다음 콘트롤부(230)로부터 소정시간마다 순차적으로 인가되는 다수의 제1순차구동신호(b, c, d, e)에 의해 순차구동되어 출력구동신호(OUT)를 발생하기 위한 제1버퍼수단(211)과, 상기 입력부(210)로부터 제2초기구동신호(i)에 초기구동된 다음 상기 콘트롤부(230)로부터 소정시간마다 순차적으로 인가되는 다수의 제2차구동신호(j, k, m, l)에 의해 순차 구동되어 출력구동신호(OUT)를 발생하기 위한 제2버퍼수단(222)으로 이루어지는 것을 특징으로 하는 CMOS 출력버퍼회로.
제9항에 있어서, 상기 메인버퍼부(220)의 제1버퍼수단(221)은 전원전압(Vdd)과 출력단사이에 병렬연결되어, 게이트에 인가되는 상기 입력부(210)의 제1초기구동신호(a)와 콘트롤부(230)의 순차 구동신호(b, c, d, e)에 의해 구동되는 다수의 P형 모스 트랜지스터(MP31-MP35)로 구성되는 것을 특징으로 하는 CMOS 출력버퍼회로.
제9항에 있어서, 상기 메인 버퍼부(220)의 제2버퍼수단(222)은 접지전압(Vss)과 출력단 사이에 병렬연결되어, 게이트에 인가되는 상기 입력부(210)의 제2초기구동신호(i)와 콘트롤부(230)의 순차 구동신호(j, k, m, l)에 의해 구동되는 다수의 N형 모스 트랜지스터(MN31-MN35)로 구성되는 것을 특징으로 하는 CMOS 출력버퍼회로.
제1항에 있어서, 콘트롤부(230)는 입력부(210)로부터의 제1초기구동신호(a)를 딜레이시켜 소정시간마다 제1 내지 제8딜레이된 초기구동신호(a1-a8)를 순차 발생하기 위한 제1딜레이수단(231)과, 출력구동신호(OUT)를 딜레이시켜 소정시간마다 제1 내지 제7 딜레이된 출력구동신호(OUT1-OUT7)를 순차 발생하기 위한 제2딜레이수단(232)과, 상기 제1딜레이수단(231)의 제1 내지 제8딜레이된 초기구동신호(a1-a8)와, 출력구동신호(OUT) 및 제2딜레이수단(232)의 제1 내지 제7딜레이된 출력구동신호(OUT1-OUT7)를 입력하여 다수의 순차구동신호(b, c, d, e)와 (j, k, l, m)을 발생하기 위한 로직수단(233)으로 이루어지는 것을 특징으로 하는 CMOS 출력버퍼회로.
제12항에 있어서, 콘트롤부(230)의 제1딜레이수단(231)은 제1초기구동신호(a)를 딜레이시켜 소정시간마다 제1 내지 제8딜레이된 초기구동신호(a1-a8)를 순차 발생하기 위한 다수의 인버터(NOT31-NOT39)로 구성된 인버터스트링으로 이루어지는 것을 특징으로 하는 CMOS 출력버퍼회로.
제12항에 있어서, 제2딜레이수단(232)은 출력구동신호(OUT)를 입력하여 딜레이시켜 소정시간마다 제1 내지 제7 딜레이된 출력구동신호(OUT1-OUT7)를 순차 발생하기 위한 다수의 인버터(NOT41-NOT47)로 구성된 인버터 스트링으로 이루어지는 것을 특징으로 하는 CMOS 출력버퍼회로.
제12항에 있어서, 콘트롤부(230)의 로직수단(233)은 제1딜레이수단(231)으로부터 제2딜레이된 초기구동신호(a2), 제4딜레이된 초기구동신호(a4), 제6딜레이된 초기구동신호(a6), 제8딜레이된 초기구동신호(a8)와 제2딜레이수단(232)으로부터 제1딜레이된 출력구동신호(OUT1), 제3딜레이된 출력구동신호(OUT3), 제5딜레이된 출력구동신호(OUT5), 제7딜레이된 출력구동신호(OUT7)를 입력하여 다수의 제1순차구동신호(b, c, d, e)를 발생하기 위한 제1수단(233a)과, 제1딜레이수단(231)으로부터 제1딜레이된 초기구동신호(a1), 제3딜레이된 초기구동신호(a3), 제5딜레이된 초기구동신호(a5), 제7딜레이된 초기구동신호(a7)와 출력구동신호(OUT), 제2딜레이수단(232)으로부터 제2딜레이된 출력구동신호(OUT2), 제4딜레이된 출력구동신호호(OUT4)제6딜레이된 출력구동신호(OUT6)를 입력하여 다수의 제2순차구동신호(j, k, l, m)를 발생하기 위한 제2수단(233b)으로 이루어지는 것을 특징으로 하는 CMOS 출력버퍼회로.
제15항에 있어서, 로직수단(233)의 제1수단(233a)은 제1딜레이수단(231)으로부터 제2딜레이된 초기구동신호(a2)와 제2딜레이수단(232)으로부터 제1딜레이된 출력구동신호(OUT1)를 입력하여 다수의 제1순차구동신호중 제1신호(b)를 발생하는 제1낸드 게이트(NAD31)와, 제1딜레이수단(231)으로부터 제4딜레이된 초기구동신호(a4)와 제2딜레이수단(232)으로부터 제3딜레이된 출력구동신호(OUT3)를 입력하여 다수의 제1순차구동신호중 제2신호(c)를 발생하는 제2낸드 게이트(NAD31)와, 제1딜레이수단(231)으로부터 제6딜레이된 초기구동신호(a6)와 제2딜레이수단(232)으로부터 제5딜레이된 출력구동신호(OUT5)를 입력하여 다수의 제1순차구동신호중 제3신호(d)를 발생하는 제3낸드 게이트(NAD33)와, 제1딜레이수단(231)으로부터 제8딜레이된 초기구동신호(a8)와 제2딜레이수단(232)으로부터 제7딜레이된 출력구동신호(OUT7)를 입력하여 다수의 제1순차구동신호중 제4신호(e)를 발생하는 제4낸드 게이트(NAD34)로 구성되는 것을 특징으로 하는 CMOS 출력버퍼회로.
제15항에 있어서, 로직수단(233)의 제2수단(233b)은 제1딜레이수단(231)으로부터 제1딜레이된 초기구동신호(a1)와 출력구동신호(OUT)를 입력하여 다수의 제2순차구동신호중 제1신호(j)를 발생하는 제1앤드 게이트(AND31)와, 제1딜레이수단(231)으로부터 제3딜레이된 초기구동신호(a3)와 제2딜레이수단(232)으로부터 제2딜레이된 출력구동신호(OUT2)를 입력하여 다수의 제2순차구동신호중 제2신호(k)를 발생하는 제2앤드 게이트(AND32)와, 제1딜레이수단(231)으로부터 제5딜레이된 초기구동신호(a5)와 제2딜레이수단(232)으로부터 제4딜레이된 출력구동신호(OUT4)를 입력하여 다수의 제2순차구동신호중 제3신호(1)를 발생하는 제3앤드 게이트(AND33)와, 제1딜레이수단(231)으로부터 제7딜레이된 초기구동신호(a7)와 제2딜레이수단(232)으로부터 제6딜레이된 출력구동신호(OUT6)를 입력하여 다수의 제2순차구동신호중 제4신호(m)를 발생하는 제4앤드 게이트(AND34)로 구성되는 것을 특징으로 하는 CMOS 출력버퍼회로.