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KR950015791A - 반도체회로 및 mos-dram - Google Patents

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KR950015791A
KR950015791A KR1019940031494A KR19940031494A KR950015791A KR 950015791 A KR950015791 A KR 950015791A KR 1019940031494 A KR1019940031494 A KR 1019940031494A KR 19940031494 A KR19940031494 A KR 19940031494A KR 950015791 A KR950015791 A KR 950015791A
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Abstract

논리회로, 메모리셀 및 MOS-DRAM의 동작회로를 구성하는MOS-FET의 기판전위 또는보디바이어스 전위를 2단계로 전환하는 스위칭수단을 구비하므로서, 스탠바이시의 MOS-FET의 한계치전압을 크게하고, 액티브시의 M0S-FET의 한계치 전압을 작게하는 반도체회로 및 M0S-DRAM- 상기 스위칭수단은, 레벨시프트회로와 스위치회로와를 가진다. 또 스탠바이시에 오프하는 M0S-FET만의 기판전위 또는보디바이어스전위를 제어하는 구성에서는, 전위의 스위칭에 요하는 전력을 저감할 수가 있다. 또한 일도전형의 M0S-FET를 병설하는 경우는 SOI구조의 MOS-FET에 적용하는 편이 양호한 효과가 얻어진다

Description

반도체회로 및 MOS-DRAM
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 관한 반도체회로의 실시예1를 형성하는 논리회로의 일예를 표시하는 상보적 MOS인버터회로,
제7도는 제6도에 표시한 스위치회로의 일예를 표시하는 회로도,
제8도는 제6도에 표시한 스위치회로의 일예를 표시하는 회로도,
제9도는 제6도에 표시한 캄프러멘터리 MOS인버터의 웰구조를 표시하는 단면구조도,
제1O도는 MOS-DRAM의 구성을 표시하는 블럭도,
제11도는 본발명의 실시 예2의 구성을 표시하는 블럭도.

Claims (35)

  1. 제1의 전위 또는 제2의 전위가 기판전위로서 제공해야할 M0S-FET와, 상기 제1의 전위 또는 제2의 전위를 공급하는 수단과, 기판전위를 상기 제1의 전위 또는 제2의 전위로 변환하는 변환수단과를 포함하는 것을 특징으로 하는 반도체회로.
  2. 제1항에 있어서, 상기 변환수단은, 제1의 전위 또는 제2의 전위로 변환하기 위한 신호를 출력하는 레벨시프트회로와, 그 레벨시프트회로로부터의 출력신호에 따라서, 제1의 전위 또는 제2의 전위를 전환하여 기판전위로서 상기 M0S-FET에 제공되는 스위치회로를 포함하는 것을 특징으로 하는 반도체회로.
  3. 제2항에 있어서, 상기 변환수단은, 상기 M0S-FET의 동작형태에 따라서, 제1의 전위 또는 제2의 전위를 기판전위로서 상기 MOS-FET에 제공하는 것을 특징으로 하는 반도체회로.
  4. 제2항에 있어서, 상기 MOS-FET를 활성화하는 콘트롤 클록신호를 발생하는 클록신호 발생수단을 또한 구비하고, 상기 변환수단은, 그콘트롤 클록신호에 따라서, 제1의 전위 또는 제2의 전위를 기판전위로서 상기 MOS-FET에 제공하는 것을 특징으로 하는 반도체회로.
  5. 제1항, 제2항 제3항 또는 제4항에 있어서, 복수의 MOS-FET는 논리회로를 구성하는 것을 특징으로 하는 반도체 회로.
  6. 제5항에 있어서, 상기 논리회로는, 일도전형 M0S-FET 및 타도전형 M0S-FET로서 구성된 인버터가 직렬에 접속된 인버터열이며, 스탠바이시에 오프하는 MOS-FET가 상기 변환수단에 접속되어 있는 것을 특징으로 하는 반도체 회로.
  7. 제1의 전위 또는 제2의 전위가 보디바이어스 전위로서 제공해야 할 SOI구조의 MOS-FET와, 상기 제1의 전위 또는 제2의 전위를 공급하는 순단과, 보디바이어스 전위를 제1의 전위 또는 제2의 전위로 변환하는 변환수단을 포함하는 것을 특징으로 하는 반도체회로.
  8. 제7항에 있어서, 상기 변환수단은, 제1의 전위 또는 제2의 전위에 변환하기 위한 신호를 출력하는 레벨시프트회로와, 그레벨시프트회로로부터의 출력신호에 따라서, 제1의 전위 또는 제2의 전위를 전환하여 보디바이어스 전위로서 상기 M0S-FET에 제공되는 스위치회로를 포함하는 것을 특징으로 하는 반도체회로.
  9. 제8항에 있어서, 상기 변환수단은, 상기 MOS-FET의 동작형태에 따라서, 제1의 전위 또는 제2의 전위를 보디바이어스전위로사 상기 MOS-FET에 제공하는 것을 특징으로 하는 반도체회로.
  10. 제8항에 있어서, 상기 MOS-FET를 활성화하는 콘트롤 클록신호를 발생하는 클록신호 발생수단을 또한 구비하고, 상기 변환수단은, 그 콘트롤 클록신호에 따라서, 제1의 전위 또는 제2의 전위를 기판전위로서 상기 MOS-FET에 제공하는 것을 특징으로 하는 반도체회로.
  11. 제7항, 제8항 제9항 또는 제1O항에 있어서, 상기 S0I구조의 MOS-FET사이는 논리회로를 구성하는 것을 특징으로 하는 반도체 회로.
  12. 제7항, 제8항 제9항 또는 제1O항에 있어서, 상기 S0I구조의 MOS-FET사이는 분리산화막으로 소자분리되고 있는 것을 특징으로 하는 반도체회로.
  13. 제7항, 제8항 제9항 또는 제1O항에 있어서, 상기 SOI구조의 M0S-FET사이는 채널층을 부분적으로 채널오프하여 형성된 FS분리층으로 소자분리되어 있고, 상기 FS분리층은 변환수단에 접속되어 있는 것을 특징으로 하는 반도체 회로.
  14. 제7항, 제8항제9항 또는 제1O항에 있어서, 상기 S0I구조의 MOS-FET사이는 분리산화막 및 채널층을 부분적으로 채널오프하여 형성된 FS분리층으로서 소자분리되어 있고, FS분리층은 변환수단에 접속되어 있는 것을 특징으로 하는 반도체 회로.
  15. 제7항, 제8항 제9항 또는 제1O항에 있어서, 상기 S이구조의 MOS-FET는 일도전형 M0S-FET이며 그 도전형 MOS-FET간은, 채널층을 부분적으로 채널오프하여 형성된 FS분리층으로 소자분리되어 있고, 하나의 일도전형 MOF-FET의 양측의 FS분리층은 변환수단에 접속되어 있고, 타의 일도전형 M0S-FET의 양측의 FS분리층은 소정전위에 접속되어 있고, FS분리층간의 분리층은 타의 소정전위가 인가되어 있는 것을 특징으로 하는 반도체 회로.
  16. 제11항에 있어서, 상기 논리회로는, 일도전형 MOS-FET 및 타도전형 M0S-FET로서 구성된 인버터가 직렬로 접속된 인버터열인 것을 특징으로 하는 반도체 회로.
  17. 제16항에 있어서, 스탠바이시에 오프하는 MOS-FET가 상기 변환수단에 접속되어 있는 것을 특징으로 하는 반도체회로.
  18. 제17항에 있어서,스탠바이시에 온하는 MOS-FET의 한계치전압은, 스텐바이시에 오프하는 MOS-FET의 한계치전압보다 작은 것을 특징으로 하는 반도체회로.
  19. 제16항에 있어서, 전원에 접속된 주전원선과, 그 주전원선과 스위칭소자를 통해서 접속된 부전원선과, 접지된 주접지선과, 그 주접지선과 스위칭소자를 통해서 접속된 부접지선과를 또한 구비하고, 상기 인버버열은, 상기 부전원선, 부접지선사이에 배치외어 있는 것을 특징으로 하는 반도체회로.
  20. 제19항에 있어서, 상기 스위칭소자는, 상기 논리회로를 구성하는 MOS-FET보다 한계치전압이 큰 M0S-FET이며, 액티브시에 온하는 것을 특징으로 하는 반도체회로.
  21. 제2O항에 있어서, 스덴바이시에 온하는 MOS-FET의 한계치전압은 스탠바이시에 오프하는 MOS-FET의 한계치 전압보다 작은 것을 특징으로 하는 반도체회로.
  22. 세로방향 및 가로방향에 다수배열된 메모리셀과, 논리회로를 구성하고, 제1의 전위 또는 제2의 전위가 기판전위로서 제공해야할 MOS-FET와, 상기 제1의 전위 또는 제2의 전위를 공급하는 수단과, 그 논리회로의 동작 형태에 따라서, 기판전위를 제1의 전위 또는 제2의 전위에 변환하는 변환수단을 구비하는 것을 특징으로 하는 MOS-DRAM.
  23. 제22항에 있어서, 상기 변환수단은, 제1의 전위 또는 제2의 전위에 변환하기 위한 신호를 출력하는 레벨시프트회로와, 그 레벨시프트 회로로부터의 출력신호에 따라서, 제1의 전위 또는 제2의 전위를 전환하여 상기 MOS-FET에 제공하는 스위치회로를 포함하는 것을 특징으로 하는 MOS-DRAM.
  24. 제23항에 있어서, 상기 M0S-FET는, 행계의 동작회로 및 열계의 동작회로에 사용되는 논리회로를 구성하는 것을 특징으로 하는 MOS-DRAM.
  25. 제25항에 있어서, 상기 논리회로를 활성화하는 콘트롤 클록신호를 발생하는 블록신호 발생수단을 또한 포함하고, 상기 변환수단은, 그 콘트롤 클록신호에 따라서, 제1의 전위 또는 제2의 전위로서 상기 M0S-FET 에 제공하는 것을 특징으로 하는 MOS-DRAM.
  26. 제23항에 있어서, 상기 MOS-FET는 메모리셀을 구성하는 것을 특징으로 하는 MOS-DRAM.
  27. 제26항에 있어서, 상기 변환수단은, 상기 메모리셀을 활성화시키는 신호에 따라서, 제1의 전위 또는 제2의 전위를 기판전위로서 상기 MOS-FET에 제공하는 것을 특징으로 하는 M0S-DRAM.
  28. 세로방향 및 가로방향으로 다수배열된 메모리셀과, 제1의 전위 또는 제2의 전위가 보디바이어스전위로서 제공해야 할 S0I구조의 MOS-FET와, 제1의 전위 또는 제2의 전위를 공급하는 수단과, 그 논리회로의 형태에 따라서, 보디바이어스 전위를 제1의 전위 또는 제2의 전위로 변환하는 변환수단으로 구성한 것을 특징으로 하는 MOS-DRAM.
  29. 제28항에 있어서, 상기 변환수단은, 제1의 전위 또는 제2의 전위에 변환하기 위한 신호를 출력하는 레벨시프트회로와, 그 레벨시프트회로로부터의 출력신호에 따라서, 제1의 전위 또는 제2의 전위를 전환하여 보디바이어스 전위로서 상기 MOS-FET에 제공하는 스위치회로를 포함하는 것을 특징으로 하는 M0S-DRAM.
  30. 제29항에 있어서, 상기 MOS-FET는, 행계의 동작회로 및 열계의 동작회로에 사용되는 논리회로를 구성하는 것을 특징으로 하는M0S-DRAM.
  31. 제3O항에 있어서, 상기 논리회로를 활성화하는 콘트롤 클록신호를 발생하는 클록신호 발생수단을 또한 포함하고, 여기에서 상기 변환수단은, 그 콘트롤 클록신호에 따라서, 제1의 전위 또는 제2의 전위를 보디바이어스 전위로서 상기 MOS-FET에 제공하는 것을 특징으로 하는 MOS-DRAM.
  32. 제29항에 있어서, 상기 MOS-FET는 메모리셀을 구성하는 것을 특징으로 하는 MOS-DRAM.
  33. 제32항에 있어서, 상기 변환수단은, 상기 메모리셀을 활성화시키는 신호에 따라서, 제1의 전위 또는 제2의 전위를 보디바이어스 전위로서 상기 MOS-FET에 제공하는 것을 특징으로 하는 MOS-DRAM.
  34. 제24항에 있어서, 상기 동작회로는 워드드라이버인 것을 특징으로 하는 MOS-DRAM.
  35. 제34항에 있어서, 상기 워드드라이버를 구성하는 MOS-FET는, 열단위로 상기 변환수단과 접속되어 있는 것을 특징으로 하는 MOS-DRAM.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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