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KR100574243B1 - Dram에서 감소된 대기 전력 소모 - Google Patents

Dram에서 감소된 대기 전력 소모 Download PDF

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KR100574243B1
KR100574243B1 KR1019980059878A KR19980059878A KR100574243B1 KR 100574243 B1 KR100574243 B1 KR 100574243B1 KR 1019980059878 A KR1019980059878 A KR 1019980059878A KR 19980059878 A KR19980059878 A KR 19980059878A KR 100574243 B1 KR100574243 B1 KR 100574243B1
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standby mode
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하인츠 회니히슈미트
리차드 엘. 클라인헨츠
잭 에이. 만델만
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인터내셔널 비지네스 머신즈 코포레이션
지멘스 악티엔게젤샤프트
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Abstract

대기 모드동안 DRAM에서의 감소된 전류 소모는 예를 들어 n-웰에 연결되는 전력원을 스위칭 오프함으로써 달성된다.

Description

DRAM에서 감소된 대기 전력 소모{REDUCED STANDBY POWER CONSUMPTION IN A DRAM}
본 발명은 다이내믹 랜덤 액세스 메모리(DRAM)에 관한 것으로서, 특히 대기 모드 동안의 전력 소모를 감소시키는 것이다.
랜덤 액세스 메모리(RAM)로서 언급되는 컴퓨터 작업 메모리(working memory)는 시스템 프로세서에 현재 이용가능한 프로그램의 저장 및 처리되는 데이터의 저장을 제공한다. 또한, RAM은 사용자에게 표시되는 정보의 저장을 제공한다. 통상적으로, 작업 메모리는, 상대적으로 저가이고 고성능이기 때문에, 다이내믹 랜덤 액세스 메모리(DRAM) IC를 포함한다.
DRAM은 저장된 데이터를 유지하기 위하여 자체 셀의 일정한 리프레시(refresh)를 요구한다. 이런 리프레시는 메모리 제어기의 제어하에서 발생한다. 메모리 셀을 리프레시하기 위한 여러 가지 기술이 공지되어 있다.
DRAM 셀의 리프레시 요구는 상대적으로 많은 전력을 소모한다. 이런 전력 소모는 더 큰 배터리 용량을 요구하기 때문에, 특히 휴대용 컴퓨터에 있어서, 문제가 된다. 전력 소모를 감소시키는 하나의 기술은 컴퓨터 동작에 대한 “대기 모드(standby mode)”를 제공하는 것이다. 대기 모드에서는, DRAM내의 컴퓨터 데이터가 리프레시되지 않아 시스템에 의해 사용되는 전력을 감소시킨다. 대기 모드는 액티브(active), 아이들(idle) 또는 자동(automatic) 엔트리(entry)에 의해서와 같이, 여러 가지 기술에 의해 동작될 수 있다.
DRAM 셀의 한가지 형태는 트랜지스터에 전기적으로 결합되는 트렌치(trench) 커패시터를 포함한다. 트렌치 커패시터 DRAM 셀은, 예를 들어 울프(Wolf)의 VLSI 시대를 위한 실리콘 프로세싱(Silicon Processing for the VLSI Era), 2판(Lattice 출판사, 1999)에 개시되어 있는데, 본 명세서에 참조로서 포함된다. NMOSFET타입의 트렌치 DRAM 셀에서, n-채널 트랜지스터의 p-타입 웰(well)은 보통 기판 민감도와 확산 용량을 감소시키기 위해 역방향 전압으로 바이어싱된다(biased). 나아가, 커패시터의 매립 플레이트(buried plate)를 전기적으로 결합하는데 제공되는 n-타입 웰은 통상적으로 약 VDD/2로 바이어싱된다. 그러나, 이런 DRAM 셀은 대기 모드 동안 누설 전류량의 증가를 초래한다. 증가된 누설 전류량은 더 큰 전력소모를 초래하는데, 이는 바람직하지 않으며 어떤 경우에는 허용될 수 없다.
상기 논의로부터, DRAM의 대기 동작 모드에서 누설 전류를 감소시키는 것이 바람직하다.
본 발명의 목적은 대기 모드 동안 DRMA에서 대기 전류를 감소시키는 것이다.
일 실시예에서, DRMA이 대기 모드에 있다고 검출될 때, DRAM의 메모리 어레이에 대한 제 1 전력(power source)은 스위칭 오프된다. 상기 제 1 전원은, 예를 들어, 메모리 어레이의 n-웰(well)에 연결된다. 상기 n-웰에 대한 전원을 스위칭 오프함으로써, 대기 모드 동안 감소된 전력 소모가 달성된다.
본 발명은 전력 소모가 감소된 대기 동작 모드를 가지는 DRAM에 관한 것이다. 여러 가지 타입의 대기 모드가 있다. 일부 타입은 데이터가 비휘발성(non-volatile) 메모리에 저장되고 정상 동작을 다시 시작할 때 비휘발성 메모리의 예비-대기(pre-stanby) 모드에 재저장되는 것을 요구하는 반면, 다른 타입들은 그렇지 않다. 어느 타입에서든지, DRAM은 리프레시되지 않는다. 본 발명은 메모리 셀이 트렌치 커패시터를 사용하는 DRAM 집적 회로(IC)의 범주에서 기술된다. 본 발명의 이해를 쉽게 하기 위하여, 종래 트렌치 DRAM 셀의 설명이 제공된다.
도 1을 참조하면, 종래의 트렌치 커패시터 DRAM 셀(100)이 도시되어 있다. 이러한 종래 트렌치 커패시터 DRAM 셀은, 예를 들어 네스빗(Nesbit) 등에 의해 쓰여진 자기-정렬된(self-aligned) 매립 스트랩(Buried Strap, BEST)을 갖는 0.6㎛2 256Mb 트렌치 DRAM 셀, IEDM 93-627에 개시되어 있는데, 본 명세서에 참조로서 편입되어 있다. 통상적으로, 일련의 셀들은 DRAM 칩을 형성하기 위하여 워드라인(wordline)과 비트라인(bitline)에 의해 상호연결된다.
상기 DRAM 셀(100)은 기판(101)에 형성된 트렌치 커패시터(160)를 포함한다. 상기 기판은 붕소(B)와 같은 p-타입 도펀트(p-)로 저도핑된다. 상기 트렌치는 비소(As) 또는 인(P)과 같은 n-도펀트(n+)로 고도핑된 폴리실리콘(폴리)으로 채워진다. 하나의 커패시터 플레이트로서 역할을 하는 상기 폴리(poly)는 "스토리지 노드(storage node)"로서 언급된다. 예를 들어, As로 도핑된 매립 플레이트(165)가 트렌치의 하부 영역을 둘러싸는 기판에 제공된다. 상기 As는 도펀트 소스로부터 실리콘 기판내로 확산된다. 상기 도펀트 소스는 트렌치의 측벽에 형성된 As 도핑된 실리케이트 글라스(As doped silicate glass, ASG)일 수 있다.
또한 상기 DRAM 셀은 트랜지스터(110)를 포함한다. 상기 트랜지스터는 게이트(112), 소스(113) 및 드레인(114)을 포함한다. 상기 트랜지스터의 게이트는 워드라인을 나타낸다. 상기 트랜지스터가 커패시터에 연결되기 때문에, 이러한 워드라인은 “액티브 워드라인”으로서 언급된다. 상기 드레인과 소스는 인(P)과 같은 n-타입 도펀트를 주입함으로써 형성된다. 커패시터에 대한 트랜지스터의 연결은 확산 영역(125)을 통해 이루어진다. “노드 확산부(node diffusion)"로서 언급되는 상기 확산 영역은 매립 스트랩(buried strap)을 통해 트렌치 폴리로부터 도펀트를 외부로 확산시킴으로써 형성된다. 상기 스트랩은 트렌치내의 As 또는 P 도핑된 폴리로부터 외부 확산되는 As 또는 P 도펀트를 제공함으로써 형성된다.
칼라(collar)(168)가 트렌치의 상부 영역에 형성된다. 본 명세서에서 사용될 때, 트렌치의 상부 영역은 칼라를 포함하는 영역을 의미하고 하부 영역은 칼라 아래의 영역을 포함한다. 상기 칼라는 매립 플레이트에 대한 노드 접합부(junction)의 누설을 방지한다. 누설은 셀의 유지(retention) 시간을 저하시키기 때문에 바람직하지 못하다. 도시된 바와 같이, 상기 칼라는 매립 스트랩의 하부와 매립 플레이트의 상부에 접하고 있다.
P 또는 As와 같은 n-타입 도펀트를 포함하는 매립 웰(170)이 기판 표면의 하부에 제공된다. 상기 매립 n-웰에서의 도펀트 피크 농도는 상기 칼라의 하부에서 약간 낮다. 또한 “n-밴드(band)”로서 언급되는, 상기 매립 웰은 상기 어레이내의 DRAM 셀의 매립 플레이트를 접속시키는데 역할을 한다.
얕은(shallow) 트렌치 절연부(STI)(180)가 다른 셀 또는 소자로부터 상기 DRAM 셀을 절연하기 위해 제공된다. 도시된 바와 같이, 워드라인(120)이 트렌치 위에 형성되고 상기 STI에 의해 트렌치로부터 절연된다. 워드라인(120)은 “패싱(passing) 워드라인"으로서 언급된다. 이런 구성은 겹쳐진(folded) 비트라인 구조로서 언급된다.
레벨간 유전체층(189)이 상기 워드라인 위에 형성된다. 예를 들어, 상기 레벨간 유전체층(190)은 보로포스포실리케이트글라스(borophosphosilicate)(BPSG)와 같은 도핑된 실리케이트 글라스를 포함한다. 또한 포스포실리케이트 글라스(PSG) 또는 보로실리케이트글라스(BSG)와 같은 다른 도핑된 실리케이트 글라스가 사용가능하다. 택일적으로, TEOS와 같은 도핑되지 않은 실리케이트글라스가 사용될 수 있다. 도전층이 레벨간 유전체층 위에 형성되어 비트라인을 형성한다. 비트라인 접촉 개구부(186)가 상기 비트라인에 소스(113)를 연결시키기 위해 레벨간 유전체층에 제공된다.
상기 소스와 게이트에 적당한 전압을 제공하여 트랜지스터를 동작시키는 것은 트렌치 커패시터에 데이터가 기록되거나 그로부터 판독될 수 있도록 한다. 상기 소스와 드레인은 판독 또는 기록이 수행되는지의 여부와 데이터 상태에 따라서 비트라인과 노드 확산부 사이에서 변화한다.
이미 논의된 바와 같이, 이런 DRAM 셀은 대기 모드동안 누설 전류량의 증가를 나타낸다. 우리는 이런 누설 전류량의 증가가 상기 DRAM 셀의 n-웰에 대한 p-웰 사이의 큰 전위차에 의해 초래된다는 것을 발견했다.
도 2는 대기 모드동안 누설이 발생하는 매커니즘을 설명하는 트렌치 커패시터 DRAM 셀 일부의 도시이다. 도시된 바와 같이, 상기 셀은 스토리지 노드를 형성하고 매립 플레이트로부터 노드 확산부를 절연하기 위해 고도핑된 n-타입 도펀트를 포함하는트렌치 커패시터를 포함한다. 칼라(168)가 스토리지 노드로부터 p-웰을 절연하기 위해 트렌치의 상부 영역에 제공된다. p-웰 하부는 상기 어레이내의 다른 DRAM 셀의 매립 플레이트와 커패시터의 매립 플레이트(265)를 연결시키는 n-웰 또는 n-밴드이다. 예시적으로, 상기 p-웰은 -0.1V에서 바이어싱되고 n-웰은 0.75V에서 바이어싱된다.
상기 셀들이 리프레시 되지 않는 대기 모드동안, 상기 트렌치내의 도핑된 폴리는 결국 약 -1.0V인 상기 p-웰의 전위까지 누설된다. 상기 n-밴드가 약 0.75V로 바이어싱되기 때문에, 상기 n-밴드에 대한 스토리지 노드 사이의 전위는 약 1.75V이다. 이런 큰 전위차는 표면 공핍 영역(294)에서 급속한 전자-홀 쌍의 발생을 초래하고, 그 결과 대기 전류의 증가를 가져온다.
본 발명의 일실시예에 따르면, 전력 소모가 감소된 대기 동작 모드가 제공된다. 대기 전류의 감소는 대기 모드동안 적당한 전압을 n-웰에 제공하는 전압 발생기 또는 펌프를 스위칭 오프함으로서 달성된다. 이것은 p-웰과 n-웰 사이의 전압 차이를 감소시킨다. 상기 경우에 대하여, n-밴드 전압 발생기의 스위칭 오프는 1.75에서 1.0V로 전위차를 감소시킨다. 이런 p-웰과 n-웰 사이의 전압 차이의 감소는 누설 전류를 감소시킨다. 통상적으로, 누설 전류는 표면 상태 밀도에 따라서 1-2의 차수만큼 감소된다. 정상 동작 모드가 다시 시작될 때, 상기 n-밴드 발생기는 다시 스위칭 온된다.
다른 실시예에서, 대기 누설 전류의 감소는 p-웰에 적당한 전압을 제공하는 p-웰 발생기를 스위칭 오프 함으로써 달성된다. 또한, 대기 누설 전류의 추가적인 감소는 p-웰과 n-웰 발생기 둘 다를 스위칭 오프 함으로써 달성될 수 있다.
상기 메모리가 대기 동작 모드에서 동작하는지, 또는 정상 동작 모드에서 동작하는지를 검출하도록 모니터 회로가 제공된다. 상기 메모리가 대기 모드에서 동작하지 않는 경우, 상기 DRAM 어레이에 대한 n-밴드 전압 펌프가 스위칭 오프 된다. 상기 메모리가 대기 모드에서 동작하지 않는 경우, 상기 n-밴드 전압 펌프는 온 상태로 유지된다.
일 실시예에서, 동작 모드의 결정은 메모리의 리프레시 동작를 모니터링함으로써 달성된다. 종래기술에 공지된 바와 같이, 리프레시는 여러 가지 기술을 통해 발생한다. 예를 들면, 리프레시는 로우 어드레스 스트로브(Row Address Strobe: RAS) 신호가 액티브 상태(액티브 로우(low)임)로 설정되도록 함으로써 트리거링될 수 있다. 다른 리프레시 트리거는 액티브 RAS 또는 CBR 리프레시 이전의 액티브 칼럼 어드레스 스트로브(Column Address Strobe: CAS) 신호(액티브 로우임)를 포함하며, 이는 RAS가 로우(low) 액티브 상태가 되기 이전에 상기 칼럼 어드레스 스트로브(CAS)를 액티브 로우 상태로 위치시킨 다음, 리프레시되는 각 로우(row)의 어드레스에 대한 RAS를 토글(toggle)시킨다. 이런 여러 가지 기술들은 상기 리프레시를 트리거링하기 위해, 단독 또는 다른 신호와의 조합으로서 액티브 RAS 신호를 사용한다. 이와 같이, 본 발명의 일 실시예는 시스템이 대기 모드 상태인지 비-대기(non-standby) 모드 상태인지를 결정하기 위해 RAS 신호를 모니터링한다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 동작 방법이 도시되어 있다. 단계(310)에서, 리프레시 동작이 모니터링된다. 일 실시예에서, 상기 리프레시 동작은 RAS 신호를 사용하여 모니터링된다. 리프레시 동작이 미리 결정된 시간 이후에 검출되지 않은 경우, 상기 DRAM 어레이에 대한 n-밴드 발생기는 단계(320)에서 스위칭 오프된다. 일 실시예에서, 상기 미리 결정된 시간은 대략적으로 리프레시들간의 허용가능한 최대 시간 보다 더 크거나 같다. 다른 실시예에서, 상기 미리 결정된 기간은 리프레시들간의 허용가능한 최대 시간의 약 1.5배 보다 더 크거나 같다. 리프레시가 미리 결정된 시간 이내에 검출되는 경우, 상기 n-밴드 발생기는 단계(330)에서 정상 동작 레벨로 유지된다.
도 4를 참조하면, 상기 시스템이 대기 모드에 있는지 비-대기 모드에 있는지를 검출하는 모니터 회로(401)가 본 발명의 일 실시예에 따라 제공된다. 대기 모드 또는 비-대기 모드는 리프레시가 필요한지의 여부에 의해 결정된다. 리프레시가 필요한 경우, 상기 메모리는 비-대기 모드에 있고, 리프레시가 필요하지 않은 경우 상기 메모리는 대기 모드에 있다. 일 실시예에서, 리프레시가 필요한지의 여부는 RAS 신호 이전의 CAS 신호(CNR 신호), 및 RAS 카운터(RAS COUNTER) 신호에 의해 결정된다. 액티브 RAS 카운터(RAS counter) 신호는 상기 미리 결정된 시간 이내에 리프레시 동작이 발생되지 않았다는 것을 나타낸다.
도 4에 도시된 바와 같이, 상기 모니터 회로(401)는 상기 CBR 신호와 RAS 카운터 신호를 입력들로서 수신되는 NOR 게이트를 포함한다. 도시된 바와 같이, 상기 CBR 신호는 액티브 하이(high) 신호이고 RAS 카운터 신호는 액티브 로우(low) 신호이다. 단지 비활성(inactive) CBR 신호와 액티브 RAS 카운터 신호만이 상기 메모리가 대기 모드에 있다는 것을 나타낸다. 액티브 CBR 신호와 비활성 RAS 카운터 신호에 응답하여, NOR 게이트는 액티브 (하이) 통과가능(passenable) 신호를 발생시킨다.
상기 통과가능 신호는 조정(regulating) 회로로 입력된다. 상기 조정 회로는 n-웰에 대한 전압 발생기를 제어한다. 상기 통과가능 신호가 액티브인 경우, 상기 조정 회로는 n-밴드 전압 발생기를 스위칭 오프시킨다. 한편, 상기 통과가능 신호가 비활성인 경우 상기 n-밴드 전압 발생기는 유지된다.
도 5는 조정 회로(501)의 예시적 실시예를 도시한다. 도시된 바와 같이, 상기 조정 회로는 메모리 어레이(550)의 n-웰에 대한 n-밴드 발생기를 제어하는 제 1 스위치(510), 메모리 어레이의 n-웰에 대한 접지(O 볼트)를 제어하는 제 2 스위치(530)를 포함한다. 상기 제 1 및 제 2 스위치는, 예를 들어, 패스 트랜지스터(pass transistor)를 포함한다. 인버터(520)가 상기 제1 스위치(510)에 연결된다. 상기 통과가능 신호는 상기 인버터의 입력과 제 2 스위치(530)에 연결된다. 액티브 통과가능 신호는 메모리 어레이로부터 n-밴드 발생기를 연결해제시키고 접지에 n-웰을 연결시킨다. 비활성 통과가능 신호는 n-밴드 발생기를 상기 어레이에 연결시키고 상기 어레이로부터 접지를 연결해제시킨다.
여러 실시예에 따라 본 발명이 도시되고 설명되었지만, 본 발명의 범위를 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다. 따라서, 본 발명의 범위는 상기의 설명이 아닌 첨부된 청구범위에 따라 동등한 전체범위를 포함하는 것으로 결정되어야 한다.
대기 모드 동안, n-웰에 대한 전원을 스위칭-오프함으로서, DRMA에서의 대기 전류를 감소시켜서, 소모전력을 감소시킬 수 있다.
도 1은 종래 트렌치(trench) DRAM 셀을 도시하고;
도 2는 대기 모드 동안 누설 매커니즘을 도시하고;
도 3은 본 발명의 일실시예에 따른 대기 동작 모드를 설명하고;
도 4는 대기 모드를 결정하기 위한 모니터링 회로도이며;
도 5는 메모리 어레이에 대한 전압을 제어하기 위한 조정(regulating) 회로이다.
* 도면의 주요부분에 대한 부호의 설명 *
401 : 모니터 회로 501 : 조정 회로
510 : 제 1 스위치 530 : 제 2 스위치
520 : 인버터 550 : 메모리 어레이

Claims (12)

  1. p-웰 및 n-웰을 통해 p-기판으로 연장되는 트렌치 커패시터를 포함하는 메모리 셀들을 구비한 DRAM의 대기(standby) 전류를 감소시키기 위한 방법으로서,
    상기 DRAM이 대기 동작 모드인지 정상 동작 모드인지를 결정하는 단계;
    상기 DRAM이 정상 모드에 있으면 상기 n-웰에 대한 제 1 전원을 유지시키는 단계;
    상기 DRAM이 대기 모드에 있으면 상기 DRAM의 n-웰에 대한 제 1 전원을 스위칭 오프하는 단계; 및
    상기 제 1 전원을 각각 턴온 및 턴오프시키기 위한 제 1 및 제 2 신호를 NOR 게이트로부터 출력함으로써 상기 대기 모드를 검출하는 단계 - 상기 NOR 게이트로의 입력들은 로우 어드레스 스트로브(RAS) 신호 이전의 칼럼 어드레스 스트로브(CAS) 신호, 및 RAS 카운터 신호를 포함하고, 상기 RAS 카운터 신호는 미리 결정된 시간 이내에 어떠한 리프레시(refresh) 동작이 발생되지 않음을 나타냄 -
    를 포함하는 DRAM의 대기 전류를 감소시키기 위한 방법.
  2. 제 1 항에 있어서,
    저장된 데이터를 유지하기 위해 시간 간격이 경과된 이후 상기 DRAM의 셀들을 리프레시하는 단계를 더 포함하는 것을 특징으로 하는 DRAM의 대기 전류를 감소시키기 위한 방법.
  3. 제 1 항에 있어서,
    상기 제 1 전원을 스위칭 오프하는 단계는 리프레시들간의 최대 시간 제한값 이상의 미리 결정된 시간이 경과되면 상기 제 1 전원이 스위칭 오프되도록 상기 DRAM에 대한 리프레시들간의 시간 간격들을 모니터링하는 단계를 포함하는 것을 특징으로 하는 DRAM의 대기 전류를 감소시키기 위한 방법.
  4. 제 3 항에 있어서,
    상기 미리 결정된 시간은 상기 최대 시간 제한값의 약 1.5배인 것을 특징으로 하는 DRAM의 대기 전류를 감소시키기 위한 방법.
  5. 제 3 항에 있어서,
    상기 시간 간격들을 모니터링하는 단계는 상기 RAS 신호를 모니터링하는 단계를 포함하고, 상기 RAS 신호는 상기 DRAM 셀들에 대한 리프레시를 트리거링하는 것을 특징으로 하는 DRAM의 대기 전류를 감소시키기 위한 방법.
  6. 제 3 항에 있어서,
    상기 시간 간격들을 모니터링하는 단계는 상기 RAS 신호 이전의 상기 CAS 신호를 모니터링하는 단계를 포함하고, 상기 RAS 신호 이전의 상기 CAS 신호는 상기 DRAM 셀들에 대한 리프레시를 트리거링하는 것을 특징으로 하는 DRAM의 대기 전류를 감소시키기 위한 방법.
  7. 제 1 항에 있어서, 상기 DRAM은 상기 제 1 전원에 의해 구동되는 제 1 전위 및 제 2 전원에 의해 구동되는 제 2 전위를 포함하고, 상기 제 1 및 제 2 전위는 상기 메모리 셀들의 스토리지 노드들과 상기 스토리지 노드 외부의 영역 사이의 전위차를 누적적으로 증가시키고, 상기 전위차는 누설 전류를 구동시키며, 상기 대기 모드에서 누설 전류를 감소시키기 위해 상기 제 1 및 제 2 전원을 스위칭 오프하는 단계를 더 포함하는 것을 특징으로 하는 DRAM의 대기 전류를 감소시키기 위한 방법.
  8. p-웰 및 n-웰을 통해 p-기판으로 연장되는 트렌치 커패시터를 각각 포함하고 대기 모드와 정상 모드를 갖는 메모리 셀들을 포함하는 DRAM으로서,
    상기 메모리가 대기 동작 모드인지 정상 동작 모드인지를 결정하도록 리프레시 신호들을 모니터링하기 위한 논리 회로; 및
    상기 DRAM이 대기 모드인 경우 상기 DRAM의 n-웰에 대한 제 1 전원 및 제 2 전원을 스위칭 오프시키기 위한 조정(regulating) 회로 - 상기 DRAM이 정상 모드인 경우 상기 제 1 전원은 스위칭 온되고 상기 제 2 전원은 스위칭 오프됨 -
    를 포함하는 DRAM.
  9. 제 8 항에 있어서,
    상기 DRAM은 상기 제 1 전원에 의해 구동되는 제 1 전위 및 상기 제 2 전원에 의해 구동되는 제 2 전위를 포함하며, 상기 제 1 및 제 2 전위는 상기 메모리 셀들의 스토리지 노드들과 상기 스토리지 노드 외부의 영역 사이의 전위차를 누적적으로 증가시키고, 상기 조정 회로는 상기 제 1 및 제 2 전원을 턴오프시키기 위한 트랜지스터들을 포함함으로써 상기 전위차를 감소시키고 상기 대기 모드에서 누설 전류를 감소시키는 것을 특징으로 하는 DRAM.
  10. 제 8 항에 있어서,
    상기 조정 회로는 제 1 신호에 의해 턴온될 때 상기 제 1 전원을 상기 n-웰에 결합시키기 위한 제 1 스위치, 및 제 2 신호에 의해 턴온될 때 상기 제 1 전원을 상기 n-웰로부터 결합해제시키기 위한 제 2 스위치를 포함하는 것을 특징으로 하는 DRAM.
  11. 제 10 항에 있어서,
    상기 제 1 신호 및 제 2 신호는 디지털 보수(complement)들인 것을 특징으로 하는 DRAM.
  12. 제 11 항에 있어서,
    상기 논리 회로는 NOR 게이트를 포함하며, 상기 NOR 게이트로의 입력들은 RAS 신호 이전의 CAS 신호, 및 RAS 카운터 신호를 포함하고, 상기 NOR 게이트의 출력은 상기 제 1 및 제 2 신호를 제공하는 것을 특징으로 하는 DRAM.
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