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KR100223675B1 - 고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로 - Google Patents

고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로 Download PDF

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KR100223675B1
KR100223675B1 KR1019960076766A KR19960076766A KR100223675B1 KR 100223675 B1 KR100223675 B1 KR 100223675B1 KR 1019960076766 A KR1019960076766 A KR 1019960076766A KR 19960076766 A KR19960076766 A KR 19960076766A KR 100223675 B1 KR100223675 B1 KR 100223675B1
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South Korea
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권국환
박희철
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윤종용
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Abstract

고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로가 개시된다. 그러한 회로는, 센싱 데이터를 출력하는 센스앰프와; 상기 센스앰프에서 출력되는 상기 센싱 데이터의 레벨을 변환하고 이를 레벨 시프팅 데이터로서 출력하는 레벨 시프터와; 상기 레벨 시프팅 데이터에 응답하여 상기 레벨 시프팅 데이터를 래치한 후 셀프 리셋되며, 데이터 패싱클럭의 수신시 상기 제1래치노드들에 래치되어 있던 상기 데이터를 내부의 제2래치노드들에 래치하고 이를 출력단들을 통하여 출력하는 데이터 출력버퍼와; 상기 레벨 시프팅 데이터가 출력되기 전에는 인가되는 서브 센싱 인에이블 신호에 응답하여 상기 메인 센싱 인에이블 신호 및 상기 시프팅 인에이블 신호를 각기 제1 및 제2논리레벨로서 생성하여 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 활성화시킴으로써 상기 데이터 출력버퍼의 셀프 래치동작을 제어하며, 상기 레벨 시프팅 데이터가 셀프 래치된 직후에는 상기 메인 센싱 인에이블 신호 및 상기 시프팅 인에이블 신호를 각기 제2 및 제1논리레벨로서 생성하여 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 디스에이블 시킴으로써 상기 데이터 출력버퍼가 상기 레벨 시프팅 데이터를 래치한채로 셀프 리셋되도록 제어하는 셀프 리셋 제어부를 적어도 포함함을 특징으로 한다.

Description

고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속동작용 동기타입 반도체 메모리 장치에 적합한 데이터 출력관련 회로에 관한 것이다.
통상적으로, 메모리의 동작 스피드를 고속화하기 위해서는 동작의 사이클 타임을 빠르게 하여야 한다. 사이클 타임이 빠르게 되려면 메모리 셀에서 리드된 데이터가 어떤 신호 마진이나 딜레이를 거치지 않고 센스앰프와 데이터 출력버퍼를 통해 출력단으로 빠르게 출력되어야 한다. 그러나 종래에는 I/O별 차이, 전원전압, 온도등의 신호마진, 센싱 및 데이터 래치의 분리 제어에 기인하여 상기 사이클 타임의 고속화에 제한이 있어왔다. 도 1a 및 도 1b는 함께 통상적인 데이터 출력관련 회로로서, 여기에는 통상적인 동기형 스태틱 랜덤억세스 메모리 장치의 리드패스 및 데이터 출력스킴이 나타나 있다. 도 1a 및 도 1b는, 메모리 셀에 저장된 데이터가 출력되는 경로인 리드패스에 연결되어 인가되는 데이터를 센싱하는 메인 센스앰프 100, 상기 센싱 출력된 데이터를 CMOS레벨로 변환하는 레벨 시프터 20, 상기 레벨 시프터의 출력 데이터를 래치하고 출력단으로 전달하는 데이터 출력버퍼 30, 및 최종적으로 데이터를 칩의 외부로 전달하는 오프 칩 드라이버 400로 이루어져 있다. 상기 레벨 시프터 20는 센스앰프 100등에서 인가되는 레벨을 미리 설정된 레벨, 예컨대 씨모오스 레벨로 변환하는 기능을 가지며, 이는 상기 데이터 출력버퍼 30 및 드라이버 400들과 함께 반도체 메모리 장치내의 출력회로등에 흔히 적용되는 소자들이다. 도 2는 도 1a 및 도 1b에 도시된 회로의 시뮬레이션 동작 타이밍도로서, 상기 메인 센스앰프를 인에이블시키는 인에이블 신호 MSAEN가 인에이블되면 메인 센스앰프의 출력신호인 SAS/SASB간의 전위차가 벌어지고, 레벨 시프터 20를 인에이블하는 인에이블 신호 KDPRECB가 로우로 인에이블되면 로우레벨로 프리차아지되어 있던 레벨 시프팅 데이터DATAA/DATAAB의 레벨이 화살부호 as1과 같이 각기 하이와 로우로 벌어진다. 이어서, 회로 외부의 클럭버퍼에서 KPDATA신호가 인에이블되면, 데이터 출력버퍼 30는 상기 데이터 DATAA/DATAAB를 내부의 노드 NO3,NO4에 전달하여 각기 데이터 DATAB/DATABB로서 래치시킨다. 이러한 데이터 래치 동작은 입출력단이 서로 커플된 인버터 래치 40,41에 의해 수행된다. 그 다음 사이클에서 KDATA신호가 회로의 외부에서 인가되면 상기 데이터 출력버퍼 30는 인에이블되어 상기 래치된 데이터 DATAB/DATABB를 노드 NO5,NO6에 전달하여 각기 데이터 DATAC/DATACB로서 래치시키며, 그 래치된 데이터는 마이크로프로세서등에서 출력인에이블 신호 OE가 인가될 시 노드 NOQ를 거쳐 출력단 I/O으로 출력된다.
상기한 바와 같은 데이터 출력관련 회로의 데이터 리드스킴은 메인 센스앰프의 센싱동작, 레벨 시프트의 레벨변환 동작, 및 그 레벨 시프팅 데이터를 데이터 출력버퍼에 래치시키는 래치동작이 타이밍적으로 별도 분리시켜두고, 각기 외부의 제어신호 즉, 장치내의 클럭버퍼로부터 제공되는 콘트롤 신호를 각부에 제공하여 동작을 제어한다. 따라서, 외부 콘트롤 신호를 설정된 타이밍에 맞게 필요한 시점에서 일정하게 공급해야 하는 단점이 있다. 또한, 외부 콘트롤 신호의 제공시점을 설계시에 전 I/O별 스피드차이와 전원전압, 온도등의 변화에 따른 신호간의 마진과 신호 펄스폭의 변화를 충분히 고려하여야 한다. 즉, 최악의 경우에 대비한 마진을 설계시에 고려해 주어야 한다. 이러한 것들은 상기 메모리의 동작 사이클 타임을 제한하는 요인이되므로 사이클 타임을 빠르게 하는데 지장을 가져온다.
따라서, 상기한 바와 같은 데이터 출력관련 회로는 사이클 타임을 빠르게 하는데 있어 여러 가지 제한이 뒤따르므로 고속의 동작을 보장해주기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 출력관련 회로를 제공함에 있다.
본 발명의 다른 목적은 고속의 동작을 보장하고 외부의 콘트롤 신호의 수를 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 셀프 래치 및 셀프 리셋기능을 보유하는 데이터 출력관련 회로를 제공함에 있다.
본 발명의 또 다른 목적은 고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로를 제공함에 있다.
도 1a 및 도 1b는 함께 통상적인 데이터 출력관련 회로를 보인 도면.
도 2는 도 1a 및 도 1b의 회로에 따른 동작타이밍도.
도 3은 본 발명에 따른 데이터 출력관련 회로의 블록도.
도 4a 및 도 4b는 함께 도 3의 회로에 따른 상세회로도.
도 5는 도 4a 및 도 4b의 회로에 따른 동작타이밍도.
상기한 목적을 달성하기 위한 본 발명에 따라, 반도체 메모리 장치의 데이터 출력관련 회로는, 상기 장치의 리드패스에 연결되며 인가되는 메인 센싱 인에이블 신호에 응답하여 센싱 데이터를 출력하는 센스앰프와; 인가되는 시프팅 인에이블 신호에 응답하여 상기 센스앰프에서 출력되는 상기 센싱 데이터의 레벨을 변환하고 이를 레벨 시프팅 데이터로서 출력하는 레벨 시프터와; 상기 레벨 시프팅 데이터에 응답하여 상기 레벨 시프팅 데이터를 내부의 제1래치노드들에 셀프 래치한 후 셀프 리셋되며, 데이터 패싱클럭의 수신시 상기 제1래치노드들에 래치되어 있던 상기 데이터를 내부의 제2래치노드들에 래치하고 이를 출력인에이블 신호에 응답하여 출력단들을 통하여 출력하는 데이터 출력버퍼와; 상기 레벨 시프팅 데이터가 출력되기 전에는 인가되는 서브 센싱 인에이블 신호에 응답하여 상기 메인 센싱 인에이블 신호 및 상기 시프팅 인에이블 신호를 각기 제1 및 제2논리레벨로서 생성하여 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 활성화시킴으로써 상기 데이터 출력버퍼의 셀프 래치동작을 제어하며, 상기 레벨 시프팅 데이터가 셀프 래치된 직후에는 상기 메인 센싱 인에이블 신호 및 상기 시프팅 인에이블 신호를 각기 제2 및 제1논리레벨로서 생성하여 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 디스에이블 시킴으로써 상기 데이터 출력버퍼가 상기 제1래치노드들에 상기 레벨 시프팅 데이터를 래치한채로 셀프 리셋되도록 제어하는 셀프 리셋 제어부를 적어도 포함함을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시예의 설명이 첨부한 도면을 참조하여 설명될 것이다. 도면들중 동일한 참조번호들은 가능한 한 어느곳에서든지 동일한 소자 또는 신호들을 나타내고 있음을 유의하여야 한다. 하기의 설명에서 회로의 구성 및 부품들등과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 일예로서 나타나 있다. 그렇지만, 상기한 본 발명의 기술적 사상에 의해 이들 특정 상세들 없이 본 발명이 다양하게 실시될 수 있다는 것은 본 기술분야에서 통상의 지식을 가진자에게 자명할 것이다.
먼저, 본 발명에서의 기술적 사상은 메모리 셀로부터 출력된 데이터를 센싱하고 레벨 시프팅함과 동시에 데이터 출력버퍼에 시프팅 데이터를 자동으로 래치시키며 아울러 귀환되는 레벨 시프팅 데이터로써 메인 센스앰프와 데이터 출력버퍼를 자동으로 리셋시켜 사이클 타임을 빠르게 하는 스킴을 가진다. 즉, 본 발명에서는 사이클 타임을 빠르게 하기 위해 센싱과 래치동작을 거의 동시에 수행시키고, 메인 센스앰프와 데이터 출력버퍼를 외부 콘트롤 신호의 제공없이도 자동으로 리셋시키는 것이다.
도 3에는 본 발명에 따른 데이터 출력관련 회로의 블록도가 도시된다. 메인 센스앰프 100, 레벨 시프터 200, 데이터 출력버퍼 300, 오프칩 드라이버 400, 및 셀프 리셋 제어부 500는 상기 회로를 구성하고 있다. 도 4a 및 도 4b는 함께 상기 도 3의 회로에 따른 상세회로를 보여준다. 도 5는 도 4a 및 도 4b의 회로에 따른 동작타이밍도이다.
도 3을 참조하면, 메모리 셀에서 리드된 데이터를 센싱하는 메인 센스앰프 100는 도 1a의 센스앰프 100와 내부의 구성은 같으나, 메인 센싱 인에이블 신호 MSAEN를 라인 L12을 통해 받는 것이 특이하다. 레벨 시프터 200는 라인 L13을 통해 인가되는 시프팅 인에이블 신호 KDPRECB가 제2레벨 예컨대 로직 로우에 응답하여 인에이블 되어, 상기 메인 센스앰프 100로부터 센싱출력된 데이터를 라인 L1,L2를 통해 수신하여 CMOS레벨로 변환하여 레벨 시프팅 데이터로서 출력한다. 데이터 출력버퍼 300는 상기 레벨 시프팅 데이터를 셀프 래치하고 래치된 후 래치된 데이터를 내부 출력단으로 전달하는 역할을 한다. 오프 칩 드라이버 400는 도 1b에 대응되는 구성과 동일한 구성으로 이루어지며 최종적으로 전달된 데이터를 칩의 외부로 전달하는 역할을 한다.
셀프 리셋 제어부 500는 상기 레벨 시프터 200로부터 레벨 시프팅 데이터가 출력되기 전까지는 인가되는 회로의 외부 예컨대 메모리 장치내의 클럭버퍼로부터 출력되는 서브 센싱 인에이블 신호 SAEN에 응답하여 상기 메인 센싱 인에이블 신호 MSAEN 및 상기 시프팅 인에이블 신호 KDPRECB를 각기 제1 및 제2논리레벨 예컨대 하이 및 로우로서 생성하여 상기 센스앰프 100 및 상기 레벨 시프터 200의 동작을 순차로 활성화시킴으로써 상기 데이터 출력버퍼 300의 셀프 래치동작을 간접적으로 제어하며, 상기 레벨 시프팅 데이터가 셀프 래치된 직후에는 상기 메인 센싱 인에이블 신호 MSAEN 및 상기 시프팅 인에이블 신호 KDPRECB를 각기 제2 및 제1논리레벨 예컨대 로우 및 하이로서 생성하여 상기 센스앰프 100 및 상기 레벨 시프터 200의 동작을 순차로 디스에이블 시킴으로써 상기 데이터 출력버퍼 300가 제1래치노드들 N3,N4에 상기 레벨 시프팅 데이터를 래치한 채로 셀프 리셋되도록 제어하는 역할을 수행한다.
도 4a 및 도 4b를 함께 참조하면, 상기 레벨 시프터 200, 데이터 출력버퍼 300, 오프칩 드라이버 400, 및 셀프 리셋 제어부 500의 일 실시예의 구성이 구체적으로 나타나 있다. 상기 레벨 시프터 200는, 프리차아지 트랜지스터 201, 서로 상보레벨을 가지는 센싱 데이터를 입력하는 입력 트랜지스터들 202,203, 레벨 시프팅 데이터를 자신의 드레인 단자로 각기 출력하는 출력용 트랜지스터들 204,205, 및 노드 N1,N2에 각기 드레인이 연결되고 게이트로 상기 신호 KDPRECB를 수신하는 고속 방전용 트랜지스터들 206,207로 구성된다. 상기 데이터 출력버퍼 300는 다수의 소자 301-327로 구성된다. 여기서, 노드 N3,N4는 편의상 제1노드들로 명명되고, 노드 N5,N6는 제2노드들로 명명된다. 오프칩 드라이버 400는 트랜지스터들 401-403으로 구성된다. 상기 셀프 리셋 제어부 500는 라인 L3,L4를 통해 데이터 DATAA,DATAB의 논리레벨에 따라 노아 응답을 발생하는 게이트 501과, 라인 L11에 게이트가 공통 연결된 피형 및 엔형 모오스 트랜지스터 503,504와, 상기 게이트 501의 출력을 게이트로 공통수신하는 피형 및 엔형 트랜지스터 502,505와, 노드 node 1에 일측입력이 연결되며, 라인 L12를 통해 상기 신호 MASEN를 출력하는 낸드 게이트 507와, 상기 노드 node 1에 나타나는 레벨을 소정시간 지연하여 상기 낸드 게이트 507의 타측입력에 제공하는 지연기 506와, 상기 낸드 게이트 507의 출력 논리를 반전하여 라인 L13을 통해 제공하는 인버터 508로 구성된다.
도 5는 도 4a,4b 회로의 시뮬레이션 동작 타이밍도로서, 상기 회로의 외부에서 센스앰프를 인에이블 또는 디스에이블시키기 위해 제공되는 서브 센싱 인에이블 신호 SAEN가 하이로 천이하면, 셀프 리셋 제어부 500은 메인 센스앰프 100를 인에이블 시키는 MSAEN신호와 레벨 시프터 200를 인에이블 시키는 신호 KDPRECB를 도 5의 파형과 같이 하이와 로우레벨로서 각기 출력한다. 상기 신호들의 인에이블 출력에 따라 메인 센스앰프 100의 출력데이터 SAS/SASB간의 전위차가 도 5와 같이 벌어지고, 로우 레벨로써 프리차아지되어 있던 노드 N1,N2의 레벨은 도 5의 데이터 DATAA/DATAAB의 레벨과 같이 각기 하이, 로우로 벌어진다. 하이, 로우로 벌어진 상기 레벨 시프팅 데이터 DATAA/DATAAB는 두 가지의 일을 수행하게 된다. 첫째로, 데이터 출력버퍼 300내에 있는 전송 게이트 PG1,PG2중의 하나를 자신의 논리레벨로써 턴온시켜서 자신의 데이터 DATAA/DATAAB를 제1노드들 N3,N4에 스스로 래치시킨다. 이 것이 바로 셀프 래치동작이다. 여기서, 상기 래치된 데이터는 상기 전송 게이트를 통과한 것이므로 데이터 DATAB/DATABB의 레벨로서 나타난다. 둘째로, 레벨 시프팅 데이터 DATAA/DATAAB는 상기 셀프 리셋 제어부 500내의 노아 게이트 501에 인가되어 상기 신호들 MSAEN 및 KDPRECB를 각기 로우, 하이로서 출력시키는 역할을 한다. 상기 데이터 DATAA/DATAAB중의 어느 하나가 하이레벨이므로, 노아 게이트 501의 출력은 로우가 된다. 이 때, 도 4b의 상기 노드 node1에는 하이레벨이 나타난다. 여기서, 상기 서브 센싱 인에이블 신호 SAEN를 수신하는 피형 모오스 트랜지스터 503의 사이즈는 매우 작아 상기 노드 node1의 레벨을 하이레벨로서 상승시키는데 크게 기여하지 못한다. 즉, 이 경우에 상기 노드 node1의 하이 레벨은 피형 모오스 트랜지스터 502의 턴온동작에 의해 나타난 결과이다. 낸드 게이트 507은 상기 하이레벨과 짝수개의 인버터 체인으로 이루어진 지연기 506로부터의 하이레벨을 두 입력으로 수신할 시 라인 L12를 통해 논리 로우를 출력한다. 한편, 인버터 508은 하이를 출력한다. 이에 따라, 상기 메인 센스앰프를 인에이블 시키는 신호 MSAEN은 로우레벨로, 레벨 시프터를 인에이블 시키는 신호 KDPRECB는 하이레벨로 만들어진다. 상기 KDPRECB신호가 하이로 되면 상기 레벨 시프터 200은 디스에이블 상태로 가고 상기 노드 N1,N2는 모두 로우로 프리차아지된다. 따라서, 상기 데이터DATAA/DATAAB가 모두 로우레벨이므로 데이터 출력버퍼 300내에 턴온되어 있던 전송게이트는 턴오프되고 데이터 DATAB/DATABB의 레벨은 래치된 상태를 계속 유지하게 된다. 즉, 다시 설명하면, 상기 메인 센스앰프 100을 인에이블 시키는 신호 MSAEN가 로우레벨로 가고, 레벨 시프터 200을 인에이블 시키는 신호 KDPRECB가 하이레벨로 가면, 상기 메인 센스앰프 100 및 레벨 시프터 200는 동작 차단되어 리셋되고, 그에 따라 데이터 출력버퍼 300내의 전송 게이트들 PG1,PG2이 차단된다. 이 경우에 상기 제1래치노드들에는 상기 레벨 시프팅 데이터가 래치된 채로 존재하며, 상기 데이터 출력버퍼 300는 외부 콘트롤 신호의 의존없이 셀프 리셋된다. 이것이 바로 본 발명에서의 셀프 리셋동작이다.
이와 같이, 한 사이클에서의 래치와 리셋동작이 완료되고 그 다음의 사이클에서 신호 KDATA가 인에이블되면 상기 제1노드에 래치된 데이터 DATAB/DATABB가 제2노드 N5,N6로 전달되어 데이터 DATAC/DATACB로서 래치된다. 즉, 데이터 패싱클럭 KDATA의 수신시 상기 제1래치노드들 N3,N4에 래치되어 있던 상기 데이터는 전송 게이트를 통해 전달되어 내부의 제2래치노드들 N5,N6에 래치되고, 이는 출력인에이블 신호 OE의 인가시 출력단들 DOU,DOD을 통하여 출력된다.
이와 같이, 본 실시예에서는 레벨 시프팅 데이터가 출력되기 전에는 상기 장치에서 인가되는 센싱 인에이블 신호에 응답하여 메인 센싱 인에이블 신호 및 시프팅 인에이블 신호를 각기 제1 및 제2논리레벨로서 생성하여 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 활성화시키며, 상기 레벨 시프팅 데이터가 셀프 래치된 직후에는 상기 메인 센싱 인에이블 신호 및 상기 시프팅 인에이블 신호를 각기 제2 및 제1논리레벨로서 생성하여 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 디스에이블 시켜 상기 데이터 출력버퍼가 상기 제1래치노드들에 상기 레벨 시프팅 데이터를 래치한채로 셀프 리셋되도록 함으로써 상기 레벨 변환동작 및 상기 셀프동작이 외부제어에 의존함이 없이 그대로 순차수행되게 하므로, 통상적인 기술에 비해 빠른 사이클 타임을 얻는다.
상기한 바와 같이, 본 발명은 셀프 래치 및 셀프 리셋기능을 보유하는 것에 의해 사이클 타임을 비교적 제한없이 빠르게하는 효과가 있으므로 고속동작용 반도체 메모리 장치에 적합하게 사용할 수 있는 장점이 있다.

Claims (3)

  1. 반도체 메모리 장치의 데이터 출력관련 회로에 있어서:
    상기 장치의 리드패스에 연결되어 센싱 데이터를 출력하는 센스앰프와;
    상기 센스앰프에서 출력되는 상기 센싱 데이터의 레벨을 변환하고 이를 레벨 시프팅 데이터로서 출력하는 레벨 시프터와;
    상기 레벨 시프팅 데이터에 응답하여 상기 레벨 시프팅 데이터를 내부의 제1래치노드들에 셀프 래치한 후 셀프 리셋되며, 데이터 패싱클럭의 수신시 상기 제1래치노드들에 래치되어 있던 상기 데이터를 내부의 제2래치노드들에 래치하고 이를 출력인에이블 신호에 응답하여 출력단들을 통하여 출력하는 데이터 출력버퍼와;
    상기 레벨 시프팅 데이터가 출력되기 전에는 상기 장치에서 인가되는 센싱 인에이블 신호에 응답하여 메인 센싱 인에이블 신호 및 시프팅 인에이블 신호를 각기 제1 및 제2논리레벨로서 생성하여 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 활성화시키며, 상기 레벨 시프팅 데이터가 셀프 래치된 직후에는 상기 메인 센싱 인에이블 신호 및 상기 시프팅 인에이블 신호를 각기 제2 및 제1논리레벨로서 생성하여 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 디스에이블 시켜 상기 데이터 출력버퍼가 상기 제1래치노드들에 상기 레벨 시프팅 데이터를 래치한채로 셀프 리셋되도록 함으로써 상기 레벨 변환동작 및 상기 셀프 리셋동작이 외부제어에 의존함이 없이 그대로 순차수행되게 하는 제어부를 적어도 포함함을 특징으로 하는 회로.
  2. 동기타입 반도체 메모리 장치의 데이터 출력관련 회로에 있어서:
    상기 장치의 리드패스에 연결되며 인가되는 메인 센싱 인에이블 신호에 응답하여 센싱 데이터를 출력하는 센스앰프와;
    인가되는 시프팅 인에이블 신호에 응답하여 상기 센스앰프에서 출력되는 상기 센싱 데이터의 레벨을 변환하고 이를 레벨 시프팅 데이터로서 출력하는 레벨 시프터와;
    상기 레벨 시프팅 데이터에 응답하여 상기 레벨 시프팅 데이터를 내부의 제1래치노드들에 셀프 래치한 후 셀프 리셋되며, 데이터 패싱클럭의 수신시 상기 제1래치노드들에 래치되어 있던 상기 데이터를 내부의 제2래치노드들에 래치하고 이를 출력인에이블 신호에 응답하여 출력단들을 통하여 출력하는 데이터 출력버퍼와;
    상기 레벨 시프팅 데이터가 출력되기 전에는 인가되는 서브 센싱 인에이블 신호에 응답하여 상기 메인 센싱 인에이블 신호 및 상기 시프팅 인에이블 신호를 각기 제1 및 제2논리레벨로서 생성하여 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 활성화시킴으로써 상기 데이터 출력버퍼의 셀프 래치동작을 제어하며, 상기 레벨 시프팅 데이터가 셀프 래치된 직후에는 상기 메인 센싱 인에이블 신호 및 상기 시프팅 인에이블 신호를 각기 제2 및 제1논리레벨로서 생성하여 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 디스에이블 시킴으로써 상기 데이터 출력버퍼가 상기 제1래치노드들에 상기 레벨 시프팅 데이터를 래치한채로 셀프 리셋되도록 제어하는 셀프 리셋 제어부를 적어도 포함함을 특징으로 하는 회로.
  3. 센스앰프, 레벨 시프터, 및 데이터 출력버퍼를 구비하는 반도체 메모리 장치의 데이터 출력 방법에 있어서:
    상기 장치에서 인가되는 센싱 인에이블 신호에 따라 메인 센싱 인에이블 신호 및 시프팅 인에이블 신호를 생성하여 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 활성화시키고 상기 레벨 시프터에서 출력되는 레벨 시프팅 데이터가 상기 버퍼에 셀프 래치되게 하는 과정과;
    상기 레벨 시프팅 데이터가 셀프 래치된 직후에는 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 디스에이블 시켜 상기 데이터 출력버퍼가 상기 레벨 시프팅 데이터를 래치한 채로 셀프 리셋되게 하는 과정을 포함함을 특징으로 하는 방법.
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