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KR100549937B1 - 고속 데이터 출력용 반도체 장치 - Google Patents

고속 데이터 출력용 반도체 장치 Download PDF

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KR100549937B1
KR100549937B1 KR1019980057529A KR19980057529A KR100549937B1 KR 100549937 B1 KR100549937 B1 KR 100549937B1 KR 1019980057529 A KR1019980057529 A KR 1019980057529A KR 19980057529 A KR19980057529 A KR 19980057529A KR 100549937 B1 KR100549937 B1 KR 100549937B1
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Abstract

본 발명은 고속 데이터 출력용 반도체 장치에 관한 것인 바, 그 특징은 메인센스앰프와, 출력 드라이버를 구비한 고속 데이터 출력용 반도체 장치에 있어서, 상기 메인센스앰프부터의 센싱 데이터를 레벨 변환하여 레벨 쉬프팅 데이터를 출력하는 레벨쉬프팅수단; 제 1 및 제 2 래치를 포함하며, 상기 레벨 쉬프팅 데이터를 상기 제 1 래치에 샐프 래치하고, 데이터 패치신호에 응답하여 상기 제 1 래치에 샐프 래치된 데이터를 상기 제 2 래치에 래치하고, 출력 인에이블 신호에 응답하여 상기 제 2 래치에 래치된 데이터를 상기 출력 드라이버를 통해 출력하는 데이터 출력 버퍼링수단; 제 1 바이패스 제어신호에 응답하여 입력버퍼에서 제공된 데이터를 상기 데이터 출력 버퍼링수단으로 바이패스시키는 바이패스수단; 및 제 1 제어신호와 제 2 바이패스 제어신호와 상기 레벨 쉬프팅 데이터에 응답하여 상기 메인센스앰프 및 레벨쉬프팅수단을 제어하기 위한 제 1 및 제 2 인에이블신호를 발생하며, 셀데이터 독출동작시 상기 센싱 데이터가 상기 데이터 출력 버퍼링수단에 샐프 래치된 후 샐프 리셋되도록 상기 메인센스앰프 및 레벨쉬프팅수단을 제어하고, 바이패스 독출동작시 상기 바이패스수단으로부터 바이패스된 데이터가 상기 데이터 출력 버퍼링수단에 래치되도록 상기 메인센스앰프 및 레벨쉬프팅수단을 제어하는 샐프 리셋 제어수단을 구비함에 있다.

Description

고속 데이터 출력용 반도체 장치
본 발명은 고속 데이터 출력용 반도체 장치에 관한 것으로서, 특히 샐프 래치 및 샐프 리셋 기능을 보유함으로써 고속으로 데이터를 출력할 수 있는 고속 데이터 출력용 반도체 장치에 관한 것이다.
도 1 은 종래의 고속 데이터 출력용 반도체 장치를 설명하기 위한 블록도로서, 도면에 도시된 바와 같이, 메모리셀(미도시)로부터 독출된 데이터를 감지하여 증폭하는 메인센스앰프(10)와, 메인센스앰프(10)로부터의 센싱 데이터(SAS,SASB)를 레벨변환하여 레벨 쉬프팅 데이터(DATAA,DATAAB)를 출력하는 레벨쉬프터(20)와, 제 1 래치 및 제 2 래치를 포함하며, 상기 레벨 쉬프팅 데이터(DATAA, DATAAB)를 제 1 래치에 샐프 래치하고, 데이터 패치신호(KDATA)에 응답하여 제 1 래치에 샐프 래치된 데이터를 제 2 래치에 래치하고, 출력 인에이블 신호(OE)에 응답하여 제 2 래치에 래치된 데이터를 오프칩 드라이버(40)를 통해 출력하는 데이터 출력버퍼(30)와, 제 1 제어신호(MSAENP)와 상기 레벨 쉬프팅 데이터(DATAA, DATAAB)에 응답하여 제 1 및 제 2 인에이블신호(MSAEN, KDPRECB)를 발생하고, 제 1 및 제 2 인에이블신호(MSAEN, KDPRECB)에 의해 메인센스앰프(10)에서 감지된 데이터가 출력버퍼(30)의 제 1 래치에 샐프 래치된 직후 샐프 리셋되도록 메인센스앰프(10) 및 레벨쉬프터(20)를 제어하는 샐프 리셋 제어부(50)로 구성된다.
도 2 에 나타낸 바와 같이, 상기 셀프 리셋 제어부(50)는 레벨 쉬프팅 데이터(DATAA,DATAAB)를 부정 논리합하는 노아게이트(OR)와, 노아게이트(OR)의 출력신호와 제 1 제어신호(MSAENP)를 부정 논리곱하는 낸드게이트(51)와, 낸드게이트(51)의 출력신호를 반전함에 따라 메인센스앰프(10)를 인에이블시키기 위한 제 1 인에이블신호(MSAEN)를 발생하고, 낸드게이트(51)의 출력신호를 지연함에 따라 레벨쉬프터를 인에이블시키기 위한 제 2 인에이블신호(KDPRECB)를 발생하는 다단 인버터(INV1,INV2,INV3,INV4)로 구성된다.
상기 낸드게이트(51)는 전원전압과 출력단 사이에 결합되며 노아게이트(NOR)의 출력신호에 응답하여 구동되는 피모스 트랜지스터(MP1)와, 전원전압과 출력단 사이에 결합되며 제 1 제어신호(MSAENP)에 의해 구동되는 피모스 트랜지스터(MP2)와, 상기 출력단과 접지사이에 직렬로 결합되며 제 1 제어신호(MSAENP)와 노아게이트(NOR)의 출력신호에 대응하여 구동되는 엔모스 트랜지스터들(MN1,MN2)로 구성된다.
상기와 같은 구성의 고속 데이터 출력용 반도체 장치는 셀프 래치 및 셀프 리셋 기능을 보유함으로써 클럭수가 줄어들어 비교적 사이클 타임의 제한없이 고속으로 데이터를 출력할 수 있으며, 특히 레벨 쉬프팅 데이터(DATAA, DATAAB)의 발생정도에 따라 제 1 인에이블신호(MSAEN) 및 제 2 인에이블신호(KDPRECB)의 펄스 폭이 조절됨으로써 온도, 프로세스 및 전원전압 등과 같은 다양한 조건 변화에도 안정적이고 빠른 동작을 수행할 수 있다.
그러나, 상기한 바와 같은 종래 기술에서는 셀데이터 독출 동작을 지원하지만 바이패스 독출(Bypass Read) 동작을 지원하지 않기 때문에 버스 효율이 낮아지는 문제점이 있다. 여기서, 바이패스 독출(Bypass Read) 동작이란 메모리셀에 기입하기 위한 데이터가 주어졌으나 아직 메모리셀에 데이터가 쓰여지지 않은 상태에서 그 데이터를 독출하고자 할 때 발생하는 독출동작을 말한다. 다시말해서, 기입 어드레스와 독출 어드레스를 비교하여 그 기입 어드레스에 관련된 데이터가 아직 메모셀에 쓰여지지 않았다는 것이 판별되면, 메모리셀에서 메인센스앰프를 통해 데이터를 독출할 수 없으므로, 데이터 입력버퍼에 있는 데이터를 직접 데이터 출력버퍼를 통해 출력하는 것이다.
한편, 파이프 라인 동작을 수행하는 반도체 메모리 장치 분야에서는 사이클 타이밍이 짧아지면서 독출동작시 대기시간(Latency)을 주고, 이와 동시에 기입 동작시에도 대기시간을 주어서 동작시킴으로써, 버스 이용 효율을 높이려는 연구가 진행되고 있는 데, 그 대표적인 예가 NtRAM이다. 이러한 기입 대기시간(Write latency)이 있는 반도체 메모리 장치에서는 버스 사용 효율을 높이기 위해 상기의 바이패스 독출을 지원하는 것이 바람직하다.
상기와 같은 문제점을 해결하기 위하여 창출한 것으로서, 본 발명의 목적은 기입 동작시 데이터를 메모리셀에 기입하기 전에 바이패스 경로를 통해 독출하는 바이패스 독출 동작이 가능한 고속 데이터 출력용 반도체 메모리 장치를 제공함에 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 고속 데이터 출력용 반도체 장치는 메모리셀로부터 독출된 데이터를 감지하여 센싱 데이터를 출력하는 메인센스앰프와, 데이터를 출력하기 위한 출력 드라이버를 구비한 고속 데이터 출력용 반도체 장치에 있어서, 상기 메인센스앰프부터의 센싱 데이터를 레벨 변환하여 레벨 쉬프팅 데이터를 출력하는 레벨쉬프팅수단; 제 1 및 제 2 래치를 포함하며, 상기 레벨 쉬프팅 데이터를 상기 제 1 래치에 샐프 래치하고, 데이터 패치신호에 응답하여 상기 제 1 래치에 셀프 래치된 데이터를 상기 제 2 래치에 래치하고, 출력 인에이블 신호에 응답하여 상기 제 2 래치에 래치된 데이터를 상기 출력 드라이버를 통해 출력하는 데이터 출력 버퍼링수단; 제 1 바이패스 제어신호에 응답하여 입력버퍼에서 제공된 데이터를 상기 데이터 출력 버퍼링수단으로 바이패스시키는 바이패스수단; 및 제 1 제어신호와 제 2 바이패스 제어신호와 상기 레벨 쉬프팅 데이터에 응답하여 상기 메인센스앰프 및 레벨쉬프팅수단을 제어하기 위한 제 1 및 제 2 인에이블신호를 발생하며, 셀데이터 독출동작시 상기 센싱 데이터가 상기 데이터 출력 버퍼링수단에 샐프 래치된 후 샐프 리셋되도록 상기 메인센스앰프 및 레벨쉬프팅수단을 제어하고, 바이패스 독출동작시 상기 바이패스수단으로부터 바이패스된 데이터가 상기 데이터 출력 버퍼링수단에 래치되도록 상기 메인센스앰프 및 레벨쉬프팅수단을 제어하는 샐프 리셋 제어수단을 구비함에 있다.
이하, 본 발명에 따른 바람직한 하나의 실시예에 대하여 첨부 도면을 참고하여 상세히 설명하면 다음과 같다.
도 3 는 본 발명에 의한 고속 데이터 출력용 반도체 장치를 설명하기 위한 블록도로서, 도면에 도시된 바와 같이, 메모리셀(미도시)로부터 독출된 셀데이터를 감지하여 센싱 데이터(SAS,SASB)를 출력하는 메인센스앰프(100)와, 메인센스앰프부터(100)의 센싱 데이터(SAS,SASB)를 레벨 변환하여 레벨 쉬프팅 데이터(DATAA, DATAAB)를 출력하는 레벨쉬프터(200)와, 제 1 래치와 제 2 래치를 포함하며, 쉬프팅 데이터(DATAA,DATAAB)를 상기 제 1 래치에 샐프 래치하고, 데이터 패치신호(KDATA)에 응답하여 상기 제 1 래치에 샐프 래치된 데이터를 상기 제 2 래치에 래치하고, 출력 인에이블 신호(OE)에 응답하여 상기 제 2 래치에 래치된 데이터를 오프칩 드라이버(500)를 통해 출력하는 데이터 출력버퍼(400)와, 제 1 바이패스 제어신호(BYP_pul)에 응답하여 입력버퍼에서 제공된 데이터(DINREG)를 데이터 출력버퍼(300)로 바이패스시키는 바이패스부(500)와, 제 1 제어신호(MSAENP)와 제 2 바이패스 제어신호(BYPB)와 레벨 쉬프팅 데이터(DATAA, DATAAB)에 응답하여 메인센스앰프(100)와 레벨쉬프팅부(200)를 제어하기 위한 제 1 및 제 2 인에이블신호(MSAEN,KDPRECB)를 발생하며, 셀데이터 독출동작시 상기 센싱 데이터(SAS,SASB)가 레벨변환 후 데이터 출력버퍼부(300)에 샐프래치 및 샐프 리셋되도록 레벨쉬프팅부(200)을 제어하고, 바이패스 독출동작시 바이패스부(500)로부터 바이패스된 데이터(DATAP,DATAPB)가 데이터 출력버퍼(300)에 래치되도록 메인센스앰프(100) 및 레벨쉬프팅부(200)를 제어하는 샐프 리셋 제어부(600)로 구성된다.
상기 제 1 제어신호(MSAENP)는 메인센스앰프(100)를 인에이블시키는 제 1 인에이블신호(MSAEN)를 만들어내는 기본이 되는 클럭신호로서 셀데이터 독출동작 및 바이패스 독출동작시 항상 발생하는 신호이다.
상기 제 1 바이패스 제어신호(BYP_pul)는 바이패스 독출동작시 데이터 입력버퍼에 있던 데이터를 데이터 출력버퍼(300)로 전송하기 위한 일종의 클럭신호이다.
상기 제 2 바이패스 제어신호(BYPB)는 바이패스 독출동작시 논리 "로우"레벨로 액티브이며, 바이패스 독출동작이 2회 연속 이루어지면 계속해서 논리 "로우"레벨을 유지하는 고정신호이다.
도 4 에 나타낸 바와 같이, 상기 레벨쉬프터(20)는 소스가 전원전압원에 결합되고 제 2 인에이블신호(KDPRECB)에 응답하여 구동되는 피모스 트랜지스터(MP1)와, 소스가 피모스 트랜지스터(MP1)의 드레인에 공통 결합되고 메인센스앰프(10)의 출력 데이터(SAS,SASB)에 의해 구동되는 피모스 트랜지스터(MP2,MP3)와, 한 쌍의 피모스 트랜지스터(MP2,MP3)의 드레인과 접지 사이에 각각 결합되며 게이트가 피모스 트랜지스터(MP2,MP3)의 드레인에 교차 결합된 엔모스 트랜지스터(MN1,MN2)와, 피모스 트랜지스터(MP2)와 엔모스 트랜지스터(MN1)의 접속점인 출력노드(N1)와 피모스 트팬지스터(MP3)와 엔모스 트랜지스터(MN2)의 접속점인 출력노드(N2)와, 접지 사이에 각각 결합되며 제 2 인에이블신호(KDPRECB)에 응답하여 출력노드들(N1,N2)을 접지레벨로 풀다운시키기 위한 엔모스 트랜지스터(MN3,MN4)로 구성된다.
도 5 에 나타낸 바와 같이, 데이터 출력버퍼(300)는 인버터들(INV1,INV2, INV3,INV4,INV5,INV6,INV7,INV8,INV9,INV10)과, 피모스 트랜지스터들(MP4,MP5, MP6,MP7,MP8,MP9,MP10,MP11)과, 엔모스 트랜지스터들(MN5,MN6,MN7,MN8,MN9,MN10)과, 낸드게이트들(ND1,ND2)로 구성된다.
상기 인버터쌍(INV3,INV4)와 인버터쌍(INV7,INV8)은 각각 제 1 래치(301)와 제 2 래치(302)를 형성한다.
도 5 에 나타낸 바와 같이, 상기 오프칩 드라이버(400)는 데이터 출력버퍼(300)의 출력신호(DOU)에 응답하여 출력노드(N3)를 전원전압 레벨로 풀업시키는 엔모스 트랜지스터(MN11)와, 데이터 출력버퍼(300)의 출력신호(DOD)에 응답하여 출력노드(N3)를 접지레벨로 풀다운시키는 엔모스 트랜지스터(MN12)로 구성된다.
도 6 에 나타낸 바와 같이, 바이패스부(500)는 입력버퍼로부터 제공되는 데이터신호(DINREG)를 반전하는 인버터(INV11)와, 인버터(INV11)의 출력신호를 반전하는 인버터(INV12)와, 제 1 바이패스 제어신호(BYP_pul)를 반전하는 인버터(INV13)와, 전원전압과 출력노드(N3) 사이에 직렬결합되며 인버터(INV2)의 출력신호와 인버터(INV13)의 출력신호에 대응하여 구동되는 피모스 트랜지스터들(MP12, MP13)와, 출력노드(N3)와 접지 사이에 직렬결합되며 제 1 바이패스 제어신호(BYP_pul)와 인버터(INV12)의 출력신호에 대응하여 구동되는 엔모스 트랜지스터들(MN13,MN14)과, 전원전압과 출력노드(N4) 사이에 직렬결합되며 인버터(INV11)의 출력신호와 인버터(INV13)의 출력신호에 대응하여 구동되는 피모스 트랜지스터들(MP14,MP15)과, 출력노드(N4)와 접지 사이에 직렬결합되며 제 1 바이패스 제어신호(BYP_pul)와 인버터(INV11)의 출력신호에 대응하여 구동되는 엔모스 트랜지스터들(MN15,MN16)로 구성된다.
상기 바이패스부(500)의 출력 데이터(DATAP,DATAPB)는 제 1 래치(301)의 입력단에 대응하여 결합된다.
도 7 에 나타낸 바와 같이, 상기 샐프 리셋 제어부(600)는 레벨 쉬프팅 데이터(DATAA,DATAAB)를 부정 논리합하는 노아게이트(NOR1)와, 노아게이트(NOR1)의 출력신호와 제 1 제어신호(MSAENP)를 부정 논리곱하는 낸드게이트(601)와, 바이패스 독출 동작시 낸드게이트(601)의 출력단을 전원전압 레벨로 프리차아지시키는 프리차아지부(502)와, 낸드게이트(601)의 출력신호를 반전하는 인버터(INV15)와, 인버터(INV15)의 출력신호와 제 2 바이패스 제어신호(BYBP)를 부정 논리곱하여 출력하는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 반전하여 메인센스앰프(100)를 인에이블시키기 위한 제 1 인에이블신호(MSAEN)를 발생하는 인버터(INV16)와, 인버터(INV16)의 출력신호를 반전하여 레벨쉬프팅부(200)를 인에이블시키기 위한 제 2 인에이블신호(KDPRECB)를 발생하는 인버터(INV17)로 구성된다.
상기 낸드게이트(601)는 전원전압과 그 출력단 사이에 결합되며 노아게이트(NOR1)의 출력신호에 응답하여 구동되는 피모스 트랜지스터(MP16)와, 전원전압과 출력단 사이에 결합되며 제 1 제어신호(MSAENP)에 의해 구동되는 피모스 트랜지스터(MP17)와, 상기 출력단과 접지사이에 직렬로 결합되며 제 1 제어신호(MSAENP)와 노아게이트(NOR1)의 출력신호에 대응하여 구동되는 엔모스 트랜지스터들(MN17, MN18)로 구성된다.
상기 프리차아지부(502)는 제 1 제어신호(MSAENP)와 제 2 바이패스 제어신호(BYPB)를 부정 논리합하는 노아게이트(NOR2)와, 노아게이트(NOR2)의 출력신호를 반전하는 인버터(INV14)와, 전원전압과 낸드게이트(601)의 출력단 사이에 결합되며 인버터(INV14)의 출력신호에 구동되는 피모스 트랜지스터(MP18)로 구성된다.
상기와 같이 구성된 고속 데이터 출력용 반도체 장치의 동작을 설명하면 다음과 같다.
도 3 을 참조하여, 본 발명의 실시예에 따른 셀데이터 독출동작을 설명하면, 메인센스앰프(100)는 논리 "하이"레벨의 제 1 인에이블신호(MSAEN)에 응답하여 지정된 어드레스의 메모리셀(미도시)로부터 독출된 데이터를 감지하여 증폭한 후 센싱 데이터(SAS,SASB)를 발생하고, 레벨쉬프터(200)는 논리 "로우"레벨의 제 2 인에이블신호(KDPRECB)에 응답하여 메인센스앰프(100)로부터 전송된 센싱 데이터(SAS, SASB)를 CMOS (Complementary Metal Oxide Silicon) 논리 레벨로 변환하여 레벨 쉬프팅 데이터(DATAA,DATAAB)를 발생한다. 이 레벨 쉬프팅 데이터(DATAA,DATAAB)는 데이터 출력버퍼(300)와 셀프 리셋 제어부(600)로 각각 전송된다.
상기 레벨쉬프터(200)로부터 전송된 레벨 쉬프팅 데이터(DATAA,DATAAB)는 데이터 출력버퍼(300)에 셀프 래치되고, 데이터 패치신호(KDATA)가 논리 "하이"레벨로, 출력 인에이블신호(OE)가 논리 "하이"레벨로 순차적으로 액티브될 때 오프칩 드라이버(400)를 경유하여 외부 입출력(I/O) 패드로 출력된다.
한편, 상기 레벨 쉬프팅 데이터(DATAA,DATAAB)는 데이터 출력버퍼(300)에 셀프 래치된 후에 레벨 쉬프팅 데이터(DATAA,DATAAB)는 서로 다른 논리레벨을, 제 1 제어신호(MSAENP)는 논리 "로우"레벨을, 제 2 바이패스신호(BYPB)는 바이패스 리드인 경우에만 "로우"레벨이고, 나머지 경우에는 "하이"레벨인 신호이다. 셀프 리셋 제어부(600)는 이 네 신호에 의해서 논리 "로우"레벨의 제 1 인에이블신호(MSAEN)와 논리 "하이"레벨의 제 1 인에이블신호(KDPRECB)를 발생하고, 순차적으로 메인센스앰프(100)와 레벨쉬프터(200)는 디스에이블된다. 이때, 데이터 출력버퍼(300)는 셀프 리셋된다.
다음으로, 본 발명의 실시예에 따른 바이패스 독출동작을 설명하면, 먼저 본 발명의 실시예에 따라 제 2 바이패스 제어신호(BYPB)가 논리 "로우"레벨일 때 셀프 리셋 제어부(600)는 논리 "로우"레벨의 제 1 인에이블신호((MSAEN)와 논리 "하이"레벨의 제 2 인에이블신호(KDPRECB)를 발생하고, 이에 따라 메인센스앰프(100)와 레벨쉬프터(200)는 디스에이블된다. 이때, 바이패스부(500)는 제 1 바이패스 제어신호(BYP_pul)가 논리 "하이"레벨을 유지하는 동안 데이터 입력버퍼(미도시)에서 제공하는 데이터(DINREG)를 데이터 출력버퍼(300)로 바이패스시킨다. 이 바이패스된 데이터(DATAP,DATAPB)는 데이터 출력버퍼(300)의 노드(DATAB, DATAB)에 래치되고, 이 바이패스 데이터는 데이터 패치신호(KDATA)가 논리 "하이"레벨로, 출력 인에이블신호(OE)가 논리 "하이"레벨로 순차적으로 액티브될 때 오프칩 드라이버(400)와 데이터 입출력(I/O) 패드를 경유하여 칩외부로 출력된다.
도 4 를 참조하여, 레벨쉬프터(200)의 동작을 보다 상세하게 설명하면, 셀 데이터 독출동작시 제 2 인에이블신호(KDPRECB)가 "로우"레벨을 유지하면, 피모스 트랜지스터(MP1)는 제 2 인에이블신호(KDPRECB)에 응답하여 턴온되고, 피모스 트랜지스터(MP2)와 피모스 트랜지스터(MP3)는 메인센스앰프(100)로부터의 센싱 데이터(SAS,SASB)에 따라 턴온된다. 일례로 센싱 데이터(SAS)가 논리 "하이"레벨이면 피모스 트랜지스터(MP2)는 턴오프되고, 피모스 트랜지스터(MP3)는 턴온되고, 순차적으로 엔모스 트랜지스터(MN1)는 턴온되고, 엔모스 트랜지스터(MN2)는 턴오프된다. 이에 따라 레벨쉬프터(200)는 출력노드(N1,N2)를 통해 논리 "로우"레벨의 레벨 쉬프팅 데이터(DATAAB)와 논리 "하이"레벨의 레벨 쉬프팅 데이터(DATAA)를 각각 발생하고, 이를 데이터 출력버퍼(300)에 제공함과 동시에 셀프 리셋 제어부(600)에 제공한다.
상술한 바와 같이 제 2 인에이블신호(KDPRECB)는 레벨 쉬프팅 데이터(DATAA,DATAAB)가 데이터 출력버퍼(300)에 셀프 래치된 후에 논리 "하이"레벨이 되므로, 엔모스 트랜지스터들(MN3,MN4)이 턴온되고, 이에 따라 점속점들(N1,N2)의 전위는 접지레벨로 풀다운된다.
도 5 를 참조하여, 데이터 출력버퍼(300)의 동작을 보다 상세하게 설명하면, 먼저, 셀데이터 독출동작시 제 1 래치(301)의 상태는 레벨 쉬프팅 데이터(DATAA, DATAAB)의 논리레벨에 따라 결정된다. 예컨데, 레벨 쉬프팅 데이터(DATAA,DATAAB)가 서로 다른 논리 레벨을 가질 경우 제 1 래치(301)에는 레벨 쉬프팅 데이터(DATAA,DATAAB)를 반전한 데이터(DATABB,DATAB)가 래치된다. 반면에 레벨 쉬프팅 데이터(DATAA,DATAAB)가 동일한 논리 "로우"레벨을 가질 경우 트랜지스터(MP4,MP6)만이 턴온되어 제 1 래치(301)의 입력단은 플로팅 상태가 되고, 이에 따라 제 1 래치(301)는 그 이전 데이터를 유지한다.
상기 제 1 래치(301)에 레벨 쉬프팅 데이터(DATAA,DATAAB)가 래치될 경우, 그 래치된 데이터(DATABB,DATAB)는 데이터 패치신호(KDATA)가 논리 "하이"레벨로 액티브될 때, 다음단의 제 2 래치(302)로 전송되어 래치된다. 여기서 제 2 래치(302)에 래치된 데이터(DATAC,DATACB)는 제 1 래치에 래치(301)에 래치된 데이터(DATAA,DATAAB)에 대하여 위상이 반전된 데이터이다. 그리고, 래치 데이터(DATAC,DATACB)는 출력 인에이블신호(OE)가 논리 "하이"레벨로 액티브될 때 낸드게이트(ND1,ND2)와 인버터들(INV9,INV10)로 구성된 조합회로를 거쳐서 오프칩 드라이버(400)로 출력된다.
다음으로, 바이패스 독출동작시에는 레벨쉬프터(200)가 디스에이블되고 레벨 쉬프팅 데이터(DATAA,DATAAB) 모두가 논리 "로우"의 동일 레벨을 유지하게 되므로, 제 1 래치(301)에는 바이패스부(500)로부터 공급되는 바이패스 데이터(DATAP, DATAPB)가 래치된다. 이후의 출력동작은 셀데이터 독출동작시와 동일하므로 이하 생략한다.
도 5 를 참조하여, 오프칩 드라이버(400)는 데이터 출력버퍼(300)로부터의 출력신호(DOU,DOD)에 응답하여 구동되며 외부 데이터 입출력 버스로 최종 출력데이터를 전송한다. 예컨데 출력신호(DOU)가 논리 "하이"레벨이면 엔모스 트랜지스터(MN11)가 턴온되어 출력단의 전위가 전원전압 레벨로 풀업되고, 반면에 출력신호(DOD)가 논리 "하이"레벨이면 엔모스 트랜지스터(MN12)가 턴온되어 출력단의 전위가 접지레벨로 풀다운된다.
도 6 을 참조하여, 바이패스부(500)의 동작을 보다 상세하게 설명하면, 일례로 데이터 입력버퍼(미도시)의 데이터가 논리 "하이"레벨이고, 제 1 바이패스 제어신호(BYP_pul)가 논리 "로우"레벨로 액티브되면, 인버터(INV11)는 논리 "로우"레벨을 신호를, 인버터(INV12)는 논리 "하이"레벨의 신호를, 인버터(INV13)는 논리 "하이"레벨의 신호를 각각 출력하게 되므로, 엔모스 트랜지스터들(MN13,MN14)과 피모스 트랜지스터들(MP14,MP15)이 턴온되고, 이에 따라 논리 "로우"레벨의 데이터(DATAPB)와 논리 "하이"레벨의 데이터(DATAP)가 출력된다.
도 7 을 참조하여, 셀프 리셋 제어부(600)의 동작을 보다 상세하게 설명하면, 먼저, 셀데이터 독출동작시에 레벨 쉬프팅 데이터(DATAA,DATAAB)는 모두 논리 "로우"레벨의 상태를 유지하므로, 노아게이트(NOR)는 논리 "하이"레벨의 신호를 출력하게 된다. 이때, 제 1 제어신호(MSAENP)가 논리 "하이"레벨을 유지하게 되면, 낸드게이트(601)는 논리 "로우"레벨의 신호를 출력하게 된다. 이 출력신호는 인버터(INV15)에 의해 반전된 후 낸드게이트(ND3)에 입력된다.
이와 같은 상태에서 본 발명의 실시예에 따라 제 2 바이패스 제어신호(BYPB)는 논리 "로우"레벨을 유지한다. 따라서, 낸드게이트(ND3)는 논리 "하이"레벨의 출력신호를 발생하게 된다. 이 출력신호는 인버터(INV16)에 의해 반전된 후 논리 "하이"레벨의 제 1 인에이블신호(MSAEN)로서 출력되는 한편, 인버터(INV16,INV17)를 경유하여 소정시간 지연된 후 논리 "로우"레벨의 제 2 인에이블신호(KDPRECB)로서 출력된다. 따라서, 메인센스앰프(100)와 레벨쉬프터(200)는 인에이블된다.
반면에, 상술한 바와 같이 레벨 쉬프팅 데이터(DATAA,DATAAB)가 셀프 래치된 후에 레벨 쉬프팅 데이터(DATAA,DATAAB)가 서로 다른 논리 레벨을 가지므로, 노아게이트(NOR)는 "로우"레벨의 신호를 출력하게 되고, 그 다음 낸드게이트(601)는 논리 "하이"레벨의 신호를 출력하게 된다. 이 출력신호는 인버터(INV15)에 의해 반전된 후 낸드게이트(ND3)에 입력된다. 결과적으로 셀프 리셋 제어부(600)는 논리 "로우"레벨의 제 1 인에이블신호(MSAEN)와 논리 "하이"레벨의 제 2 인에이블신호(KDPRECB)를 발생하여 메인센스앰프(100)와 레벨쉬프터(200)를 디스에이블시킨다.
다음으로, 상술한 셀데이터 독출동작에서 바이패스 독출동작으로 전환되면, 제 2 바이패스 제어신호(BYPB)가 논리 "로우"레벨을 유지하게 되므로, 제 1 인에이블신호(MSAEN)와 제 2 인에이블신호(KDPRECB)는 각각 논리 "로우"레벨과 논리 "하이"레벨이 되고, 이에 따라 메인센스앰프(100)와 레벨쉬프터(200)는 디스에이블된다.
상술한 바와 같이, 셀프 리셋 제어부(600)는 바이패스 독출동작시 셀프 리셋시의 논리 레벨과 동일한 제 1 인에이블신호(MSAEN)와 제 2 인에이블신호(KDPRECB)를 발생하므로 별다른 문제가 없지만, 제 1 제어신호(MSAENP)에 의해 낸드게이트(601)의 출력단의 전위는 논리 "로우"상태에 있으므로 다음의 셀데이터 독출동작을 위해서 다시 논리 "하이"레벨로 프리차아지시켜 줄 필요가 있다. 그런데 종래의 셀프 리셋 제어회로부에서는 이러한 동작을 제공하지 않는다. 왜냐하면, PMOS트랜지스터(MP17)은 크기가 작아서 풀업 기능을 거의 하지 못하고 PMOS트랜지스터(MP16)에 의해서만 낸드게이트(601)의 출력단이 "하이"레벨로 끌어올려질 수 있기 때문이다. 따라서, 본 발명의 리셋 제어 회로부(600)에서는 바이패스 동작시 낸드게이트(601)의 출력단을 프리차아지 시키기 위해 프리차아지부(602)를 별도로 제공한다.
본 발명의 실시예에 따라 프리차아지부(602)는 제 1 제어신호(MSAENP)와 제 2 바이패스 제어신호(BYPB)가 모두 논리 "로우"레벨일 때 낸드게이트(601)의 출력단을 전원전압 레벨로 프리차아지시킨다. 이 프리차아지부(602)에 제 1 제어신호(MSAENP)를 사용하는 이유는 제 2 바이패스 제어신호(BYPB)에 의해서만 프리차아지시키려고 하면 제 1 제어신호(MSAENP)가 논리 "하이"레벨로 되어 있는 동안에 DC패스가 형성되어서 불필요한 전류소모가 일어나기 때문이다.
도 8 는 본 발명에 의한 셀데이터 독출동작시의 파형도를, 도 9 은 본 발명에 의한 파이패스 독출동작시의 파형을 각각 나타낸다.
도 9 의 파형도에서 알수 있는 바와 같이, 어드레스 신호(미도시)와 제어신호(BYPB)는 바이패스 독출동작시의 데이터보다 먼저 발생한다. 이로부터 현재의 독출동작이 바이패스 독출동작인지 셀데이터 독출동작인지 판단할 수 있게 된다. 따라서 내부 블록에서 발생된 제어신호(BYPB)가 논리 "로우"레벨로 액티브될 때 메인센스앰프(100)와 레벨쉬프터(200)가 인에이블되는 것을 막을 수 있게 된다.
또한, 도 9 의 파형도에서 알수 있는 바와 같이, 본 발명의 실시예에서는 제 1 제어신호(MSAENP)가 논리 "하이"레벨로 액티브되더라도 제 1 인에이블신호(MSAEN)와 제 2 인에이블신호(KDPRECB)는 변화가 없도록 한다. 이렇게 함으로써, 메인센스앰프에서 소모되는 전류소비를 억제할 수 있게 된다.
본 발명은 상술한 실시예에 한정되지 않고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경하여 실시할 수 있다.
따라서, 본 발명에서는 셀프 래치 및 셀프 리셋 기능을 보유함으로써 셀데이터 독출 동작시 고속으로 데이터를 출력할 수 있으며, 바이패스 독출 기능을 보유함으로써, 버스 사용 효율을 높일 수 있는 효과가 있다.
도 1 은 종래의 고속 데이터 출력용 반도체 장치를 설명하기 위한 블럭도.
도 2 는 도 1 의 샐프 리셋 제어부를 나타낸 상세 회로도.
도 3 는 본 발명에 의한 고속 데이터 출력용 반도체 장치를 설명하기 위한 블록도.
도 4 는 도 3 의 레벨쉬프터를 나타낸 상세 회로도.
도 5 은 도 3 의 데이터 출력버퍼와 오프칩 드라이버를 나타낸 상세 회로도.
도 6 은 도 3 의 바이패스부를 나타낸 상세 회로도.
도 7 은 도 3 의 샐프 리셋 제어부를 나타낸 상세 회로도.
도 8 는 본 발명에 의한 셀데이터 독출동작시의 파형도.
도 9 은 본 발명에 의한 파이패스 동작시의 파형도.
*도면의 주요 부분에 대한 부호의 설명
100; 메인 센스 앰프 200; 레벨 쉬프터
300; 데이터 출력버퍼 301; 제 1 래치
302; 제 2 래치 400; 오프칩 드라이버
500; 바이패스부 600; 샐프 리셋 제어부
601; 낸드게이트 602; 프리차아지부

Claims (4)

  1. 메모리셀의 데이터를 감지하여 센싱 데이터를 출력하는 메인센스앰프와, 출력판으로 데이터를 출력하기 위한 출력 드라이버를 구비한 고속 데이터 출력용 반도체 장치에 있어서;
    상기 센싱 데이터를 수신하여 레벨 변환된 레벨 쉬프팅 데이터를 출력하는 레벨쉬프터부(200);
    상기 레벨 쉬프팅 데이터를 셀프 래치하기 위한 제1 래치, 데이터 패치신호에 응답하여 상기 제 1 래치에 셀프 래치된 데이터를 래치하기 위한 제 2 래치를 구비하여, 출력 인에이블 신호에 응답하여 상기 제 2 래치에 래치된 데이터를 상기 출력 드라이버로 출력하는 데이터 출력 버퍼부(300);
    제 1 바이패스 제어신호에 응답하여 입력버퍼로부터 제공되는 데이터를 상기 데이터 출력 버퍼부로 바이패스시키는 바이패스부(500); 및
    제 1 제어신호, 제 2 바이패스 제어신호 및 상기 레벨 쉬프팅 데이터에 응답하여 상기 메인센스앰프(100) 및 레벨쉬프터부(200)을 제어하기 위한 제 1 및 제 2 인에이블신호를 발생하며, 리드 동작시 상기 센싱 데이터가 상기 데이터 출력 버퍼부(300)에 셀프 래치된 후 셀프 리셋되도록 상기 메인센스앰프(100) 및 레벨쉬프터부(200)를 제어하고, 바이패스 독출동작시 상기 바이패스부에 의해 바이패스된 데이터가 상기 데이터 출력 버퍼부(300)에 래치되도록 상기 메인센스앰프(100) 및 레벨쉬프터부(200)를 제어하는 셀프 리셋 제어부(600)를 구비하는 것을 특징으로 하는 고속 데이터 출력용 반도체 장치.
  2. 제 1 항에 있어서, 상기 바이패스부는
    입력버퍼로부터 제공되는 데이터신호를 반전하는 제 1 인버터(INV11);
    상기 제 1 인버터(INV11)의 출력신호를 반전하는 제 2 인버터(INV12);
    상기 제 1 바이패스 제어신호를 반전하는 제 3 인버터(INV13);
    전원전압과 제 1 출력노드 사이에 직렬 결합되며 상기 제 2 인버터(INV12)의 출력신호 및 상기 제 3 인버터(INV13)의 출력신호에 의해 각각 제어되는 제 1 피모스 트랜지스터(MP12) 및 제 2 피모스 트랜지스터(MP13);
    상기 제 1 출력노드와 접지 사이에 직렬결합되며 상기 제 1 바이패스 제어신호 및 상기 제 2 인버터(INV12)의 출력신호에 의해 각각 제어되는 제 1 엔모스 트랜지스터(MN13) 및 제 2 엔모스 트랜지스터(MN14);
    전원전압과 제 2 출력노드 사이에 직렬결합되며 상기 제 1 인버터(INV11)의 출력신호 및 상기 제 3 인버터(INV13)의 출력신호에 의해 각각 제어되는 제 3 피모스 트랜지스터(MP14) 및 제 4 피모스 트랜지스터(MP15);
    상기 제 2 출력노드와 접지 사이에 직렬결합되며 상기 제 1 바이패스 제어신호와 상기 제 1 인버터의 출력신호에 의해 각각 제어되는 제 3 엔모스 트랜지스터(MN15) 및 제 4 엔모스 트랜지스터(MN16)로 구성되는 것을 특징으로 하는 고속 데이터 출력용 반도체 장치.
  3. 제 1 항에 있어서, 셀프 리셋 제어부는
    상기 레벨 쉬프팅 데이터를 수신하여 부정 논리합 연산을 수행하는 제 1 노아게이트(NOR1);
    상기 제 1 노아게이트(NOR1)의 출력신호와 상기 제 1 제어신호를 수신하여 부정 논리곱 연산을 수행하는 제 1 낸드게이트(601);
    바이패스 독출 동작시 상기 제 1 낸드게이트(601)의 출력단을 전원전압 레벨로 프리차아지시키기 위한 프리차아지부(602);
    상기 제 1 낸드게이트(601)의 출력신호를 반전하는 제 4 인버터(INV15)의 출력신호 및 상기 제 2 바이패스 제어신호(BYPB)를 수신하여 부정 논리곱 연산을 수행하는 제 2 낸드게이트(ND3);
    상기 제 2 낸드게이트(ND3)의 출력신호를 수신하여 상기 제 1 인에이블신호를 발생하는 제 5 인버터(INV16); 및
    상기 제 5 인버터(INV16)의 출력신호를 수신하여 상기 제 2 인에이블신호를 발생하는 제 6 인버터(INV17)로 구성되는 것을 특징으로 하는 고속 데이터 출력용 반도체 장치.
  4. 제 3 항에 있어서, 상기 프리차아지부(602)는
    상기 제 1 제어신호와 제 2 바이패스 제어신호를 수신하여 부정 논리합 연산을 수행하는 제 2 노아게이트(NOR2);
    상기 제 2 노아게이트(NOR2)의 출력신호를 반전하는 제 7 인버터(INV14); 및
    상기 제 7 인버터(INV14)의 출력신호에 의해 스위칭되는 제 5 피모스 트랜지스터(MP18)로 구성됨을 특징으로 하는 고속 데이터 출력용 반도체 장치.
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