JP3175521B2 - シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路 - Google Patents
シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
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Description
【０００１】
【産業上の利用分野】本発明はシリコン・オン・インシ
ュレータ（「ＳＯＩ」という）半導体装置とバイアス発
生回路に関し、特に、アクティブとスタンバイ時でＭＯ
Ｓ型ＦＥＴの閾値電圧を変更することによりアクティブ
時では高速に動作してスタンバイ時には低消費電力化が
可能なＳＯＩ半導体装置と、ＳＯＩ半導体装置に閾値電
圧制御のための電圧を発生するバイアス電圧発生回路に
関する。
ュレータ（「ＳＯＩ」という）半導体装置とバイアス発
生回路に関し、特に、アクティブとスタンバイ時でＭＯ
Ｓ型ＦＥＴの閾値電圧を変更することによりアクティブ
時では高速に動作してスタンバイ時には低消費電力化が
可能なＳＯＩ半導体装置と、ＳＯＩ半導体装置に閾値電
圧制御のための電圧を発生するバイアス電圧発生回路に
関する。
【０００２】
【従来の技術】近年、携帯用電子情報機器の分野を中心
に低消費電力化の市場要求が強まり、それに答える形で
ＬＳＩの低電源電圧化が進められているが、ＬＳＩの電
源電圧の低下に伴ってＬＳＩのアクティブ時（動作時）
の高速動作とスタンバイ時（待機時）の低消費電力の両
立が困難になりつつある。
に低消費電力化の市場要求が強まり、それに答える形で
ＬＳＩの低電源電圧化が進められているが、ＬＳＩの電
源電圧の低下に伴ってＬＳＩのアクティブ時（動作時）
の高速動作とスタンバイ時（待機時）の低消費電力の両
立が困難になりつつある。
【０００３】これは、ＬＳＩを構成するＭＯＳトランジ
スタのゲート回路の動作速度は、電源電圧をＶＤＤ、Ｍ
ＯＳトランジスタの閾値電圧をＶＴとすると、略（ＶＤ
Ｄ−ＶＴ）2に比例するため、閾値電圧ＶＴを変更しな
いまま電源電圧ＶＤＤを低下させると、動作速度が急激
に低下してしまい、また動作速度の低下を防ぐために閾
値電圧ＶＴを電源電圧ＶＤＤと同時に低下させるとＭＯ
Ｓトランジスタに流れるサブスレッショルド電流が増大
して、ＬＳＩが動作していないスタンバイ時における消
費電力が増大するからである。
スタのゲート回路の動作速度は、電源電圧をＶＤＤ、Ｍ
ＯＳトランジスタの閾値電圧をＶＴとすると、略（ＶＤ
Ｄ−ＶＴ）2に比例するため、閾値電圧ＶＴを変更しな
いまま電源電圧ＶＤＤを低下させると、動作速度が急激
に低下してしまい、また動作速度の低下を防ぐために閾
値電圧ＶＴを電源電圧ＶＤＤと同時に低下させるとＭＯ
Ｓトランジスタに流れるサブスレッショルド電流が増大
して、ＬＳＩが動作していないスタンバイ時における消
費電力が増大するからである。
【０００４】携帯用電子情報機器等の分野では高速動作
が必要なことは勿論であるが、スタンバイ時の消費電力
はバッテリーの寿命を決定する大きな要素であるため、
電源電圧ＶＤＤが２Ｖ以下の領域では、特にこれらの両
立が重要な技術課題であった。
が必要なことは勿論であるが、スタンバイ時の消費電力
はバッテリーの寿命を決定する大きな要素であるため、
電源電圧ＶＤＤが２Ｖ以下の領域では、特にこれらの両
立が重要な技術課題であった。
【０００５】アクティブ時の高速化とスタンバイ時の低
電力化とを両立させる技術の一つとして、ウェルの電位
を制御することによってアクティブ時にはＭＯＳトラン
ジスタの閾値電圧を低下させて高速動作を可能とし、ス
タンバイ時には閾値電圧を増大させてサブスレッショル
ド領域の電流を低減することにって消費電力を低減する
技術が提案されている。
電力化とを両立させる技術の一つとして、ウェルの電位
を制御することによってアクティブ時にはＭＯＳトラン
ジスタの閾値電圧を低下させて高速動作を可能とし、ス
タンバイ時には閾値電圧を増大させてサブスレッショル
ド領域の電流を低減することにって消費電力を低減する
技術が提案されている。
【０００６】例えば、特開平４−３０２８９７号公報に
は、ダイナミック型半導体記憶装置（ＤＲＡＭ）の周辺
回路部分を構成するＭＯＳトランジスタの基板バイアス
をアクティブとスタンバイ時とで相違させ、スタンバイ
時にのみＮチャネルＭＯＳＦＥＴ（「ＮＭＯＳ」とい
う）が形成されているＰ型ウェルには接地電圧以下の負
電圧を、ＰチャネルＭＯＳＦＥＴ（「ＰＭＯＳ」とい
う）が形成されているＮ型ウェルには電源電圧以上の正
電圧を加えることにより、ＰＭＯＳ及びＮＭＯＳの閾値
電圧の絶対値を大きくしてスタンバイ時の消費電力を低
減する技術が開示されている。
は、ダイナミック型半導体記憶装置（ＤＲＡＭ）の周辺
回路部分を構成するＭＯＳトランジスタの基板バイアス
をアクティブとスタンバイ時とで相違させ、スタンバイ
時にのみＮチャネルＭＯＳＦＥＴ（「ＮＭＯＳ」とい
う）が形成されているＰ型ウェルには接地電圧以下の負
電圧を、ＰチャネルＭＯＳＦＥＴ（「ＰＭＯＳ」とい
う）が形成されているＮ型ウェルには電源電圧以上の正
電圧を加えることにより、ＰＭＯＳ及びＮＭＯＳの閾値
電圧の絶対値を大きくしてスタンバイ時の消費電力を低
減する技術が開示されている。
【０００７】また、例えば特開昭６０−１０６５６号公
報においては、第１の基板電位を発生する第１のチャー
ジポンプ回路と第２の基板電位を発生する第２のチャー
ジポンプ回路を含み、アクティブ時には第１のチャージ
ポンプ回路を動作させてＮＭＯＳに負電圧の基板電位を
与え、スタンバイ時には第２のチャージポンプ回路を動
作させてアクティブ時より深い負電圧の基板電位を与え
ることによって閾値電圧を高くすることにより、スタン
バイ時における消費電力を低減する技術が開示されてい
る。
報においては、第１の基板電位を発生する第１のチャー
ジポンプ回路と第２の基板電位を発生する第２のチャー
ジポンプ回路を含み、アクティブ時には第１のチャージ
ポンプ回路を動作させてＮＭＯＳに負電圧の基板電位を
与え、スタンバイ時には第２のチャージポンプ回路を動
作させてアクティブ時より深い負電圧の基板電位を与え
ることによって閾値電圧を高くすることにより、スタン
バイ時における消費電力を低減する技術が開示されてい
る。
【０００８】しかしながら、前記特開平４−３０２８９
７号公報と特開昭６０−１０６５６号公報においては、
スタンバイ時において所定の基板電位を発生させるため
にチャージポンプ回路を動作させることが必要とされ、
チャージポンプ回路で電力が消費されることになり、結
局スタンバイ時における電力低減効果が相殺されて実質
的にはほとんど電力低減できないという問題があった。
７号公報と特開昭６０−１０６５６号公報においては、
スタンバイ時において所定の基板電位を発生させるため
にチャージポンプ回路を動作させることが必要とされ、
チャージポンプ回路で電力が消費されることになり、結
局スタンバイ時における電力低減効果が相殺されて実質
的にはほとんど電力低減できないという問題があった。
【０００９】これに対して、例えば特開平６−２１４４
３号公報（原出願：特願平４−９８１３３号）において
は、アクティブ時においてＮＭＯＳの基板（またはウェ
ル）をそのソース電位よりも正にバイアスし、またＰＭ
ＯＳのウェル（または基板）をそのソース電位よりも負
にバイアスすることによって、閾値電圧を低下させて高
速動作に適応させるとともに、スタンバイ時においては
ＮＭＯＳの基板（またはウェル）をそのソースと同電位
に、ＰＭＯＳのウェル（または基板）をそのソースと同
電位にしてアクティブ時よりも閾値電位を絶対値で増大
させることによって電力の消費を低減させる技術が開示
されている。
３号公報（原出願：特願平４−９８１３３号）において
は、アクティブ時においてＮＭＯＳの基板（またはウェ
ル）をそのソース電位よりも正にバイアスし、またＰＭ
ＯＳのウェル（または基板）をそのソース電位よりも負
にバイアスすることによって、閾値電圧を低下させて高
速動作に適応させるとともに、スタンバイ時においては
ＮＭＯＳの基板（またはウェル）をそのソースと同電位
に、ＰＭＯＳのウェル（または基板）をそのソースと同
電位にしてアクティブ時よりも閾値電位を絶対値で増大
させることによって電力の消費を低減させる技術が開示
されている。
【００１０】前記特開平６−２１４４３号公報では、ス
タンバイ時には特別なバイアス電圧を発生させる必要が
ないため、チャージポンプ回路の電力消費に起因する前
記特開平４−３０２８９７号公報と前記特開昭６０−１
０６５６号公報に開示された従来技術の問題点は回避で
きることになる。
タンバイ時には特別なバイアス電圧を発生させる必要が
ないため、チャージポンプ回路の電力消費に起因する前
記特開平４−３０２８９７号公報と前記特開昭６０−１
０６５６号公報に開示された従来技術の問題点は回避で
きることになる。
【００１１】前記特開平６−２１４４３号公報で開示さ
れた従来技術の構成、動作について図を用いて以下に説
明する。
れた従来技術の構成、動作について図を用いて以下に説
明する。
【００１２】図１９及び図２０は、前記特開平６−２１
４４３号公報におけるアクティブ時とスタンバイ時での
閾値電圧変更の原理を示す図である。
４４３号公報におけるアクティブ時とスタンバイ時での
閾値電圧変更の原理を示す図である。
【００１３】図１９を参照して、Ｐ型シリコン基板１９
１の表面にＮ型のソース拡散層１０５ａとＮ型のドレイ
ン拡散層１０５ｂが離間して形成され、この間のＰ型シ
リコン基板１９１上にゲートのシリコン酸化膜１０８を
介してゲート電極としてポリシリコン１０９が設けられ
てＮＭＯＳを形成しており、ソースのＮ型拡散層１０５
ａは接地電位（ＧＮＤ）に接続され、ドレインのＮ型拡
散層１０５ｂは電源ＶＤＤに、Ｐ型シリコン基板１９１
は基板電源Ｖｓｕｂに接続されている。
１の表面にＮ型のソース拡散層１０５ａとＮ型のドレイ
ン拡散層１０５ｂが離間して形成され、この間のＰ型シ
リコン基板１９１上にゲートのシリコン酸化膜１０８を
介してゲート電極としてポリシリコン１０９が設けられ
てＮＭＯＳを形成しており、ソースのＮ型拡散層１０５
ａは接地電位（ＧＮＤ）に接続され、ドレインのＮ型拡
散層１０５ｂは電源ＶＤＤに、Ｐ型シリコン基板１９１
は基板電源Ｖｓｕｂに接続されている。
【００１４】ここで閾値電圧Ｖｔは、ゲート電極１０９
に正電圧を加えた時にソース１０５ａとドレイン１０５
ｂとの間にチャネルが形成されて、例えば１μＡの微少
電流が流れる時のゲート電圧として定義される。
に正電圧を加えた時にソース１０５ａとドレイン１０５
ｂとの間にチャネルが形成されて、例えば１μＡの微少
電流が流れる時のゲート電圧として定義される。
【００１５】閾値電圧Ｖｔは、図２０に示すように、基
板電位Ｖｓｕｂに依存して変化し（基板電位Ｖｓｕｂに
よる閾値電圧Ｖｔのこの変調特性を「基板バイアス効
果」という）、基板電位Ｖｓｕｂとして正電圧を加える
ことによって閾値電圧Ｖｔを低下させることができる。
板電位Ｖｓｕｂに依存して変化し（基板電位Ｖｓｕｂに
よる閾値電圧Ｖｔのこの変調特性を「基板バイアス効
果」という）、基板電位Ｖｓｕｂとして正電圧を加える
ことによって閾値電圧Ｖｔを低下させることができる。
【００１６】従って、アクティブ時には基板電位Ｖｓｕ
ｂとして正電圧を加え、スタンバイ時にはＶｓｕｂを０
Ｖとすることによってアクティブ時には低閾値電圧で高
速動作を実現し、スタンバイ時では高閾値電圧で低電力
化することができる。
ｂとして正電圧を加え、スタンバイ時にはＶｓｕｂを０
Ｖとすることによってアクティブ時には低閾値電圧で高
速動作を実現し、スタンバイ時では高閾値電圧で低電力
化することができる。
【００１７】図２１は、前記特開平６−２１４４３号公
報に開示された技術をＣＭＯＳに適用した場合の断面図
を表す。
報に開示された技術をＣＭＯＳに適用した場合の断面図
を表す。
【００１８】図２１を参照して、Ｐ型シリコン基板１９
１の表面にＰ型のウェル２０１を形成し、その表面にＮ
型のソース・ドレイン拡散層１０５を形成し、ゲート酸
化膜を介してゲート電極のポリシリコン１０９を設けて
ＮＭＯＳを構成するとともに、Ｎ型のウェル２０２を形
成し、その表面にＰ型のソース・ドレイン拡散層１０７
を形成し、ゲート酸化膜を介してゲート電極のポリシリ
コン１０９を設けてＰＭＯＳを構成されている。図２１
のＣＭＯＳ構造においても、アクティブ時にはＮＭＯＳ
が形成されているＰ型ウェル２０１には正電圧を加え、
ＰＭＯＳが形成されているＮ型ウェル２０２には電源電
圧ＶＤＤより低い電圧を加えることによって、ＰＭＯＳ
とＮＭＯＳの閾値電位を絶対値で小さくして高速動作さ
せ、スタンバイ時にはＰ型ウェル２０１の電位を０Ｖ
（接地電位）とし、Ｎ型ウェル２０２の電位を電源ＶＤ
Ｄの電位とすることにより、閾値電圧を絶対値で大きく
してサブスレッショルド電流による電力消費を同様にし
て低減することができる。
１の表面にＰ型のウェル２０１を形成し、その表面にＮ
型のソース・ドレイン拡散層１０５を形成し、ゲート酸
化膜を介してゲート電極のポリシリコン１０９を設けて
ＮＭＯＳを構成するとともに、Ｎ型のウェル２０２を形
成し、その表面にＰ型のソース・ドレイン拡散層１０７
を形成し、ゲート酸化膜を介してゲート電極のポリシリ
コン１０９を設けてＰＭＯＳを構成されている。図２１
のＣＭＯＳ構造においても、アクティブ時にはＮＭＯＳ
が形成されているＰ型ウェル２０１には正電圧を加え、
ＰＭＯＳが形成されているＮ型ウェル２０２には電源電
圧ＶＤＤより低い電圧を加えることによって、ＰＭＯＳ
とＮＭＯＳの閾値電位を絶対値で小さくして高速動作さ
せ、スタンバイ時にはＰ型ウェル２０１の電位を０Ｖ
（接地電位）とし、Ｎ型ウェル２０２の電位を電源ＶＤ
Ｄの電位とすることにより、閾値電圧を絶対値で大きく
してサブスレッショルド電流による電力消費を同様にし
て低減することができる。
【００１９】
【発明が解決しようとする課題】近年の低消費電力化の
動向として、アクティブ状態とスタンバイ状態の切り替
えを集積回路チップレベルではなく、チップに搭載され
たある機能のまとまりとしての回路ブロック毎に緻密に
行うことにより、消費電力の低減を一層促進しようとい
う動きが高まっている。
動向として、アクティブ状態とスタンバイ状態の切り替
えを集積回路チップレベルではなく、チップに搭載され
たある機能のまとまりとしての回路ブロック毎に緻密に
行うことにより、消費電力の低減を一層促進しようとい
う動きが高まっている。
【００２０】しかしながら、図２１に示す前記従来の半
導体装置においては、シリコン基板表面にＮ型ウェル及
びＰ型ウェルを形成しているため、Ｐ型のシリコン基板
１９１を用いたときは、Ｐ型ウェル２０１とＰ型シリコ
ン基板１９１とが短絡状態となり、チップ全面のＰ型ウ
ェルが同電位に接続されてしまうことから、回路ブロッ
ク毎にアクティブ時とスタンバイ時とで閾値電圧を制御
することはできないという問題がある。
導体装置においては、シリコン基板表面にＮ型ウェル及
びＰ型ウェルを形成しているため、Ｐ型のシリコン基板
１９１を用いたときは、Ｐ型ウェル２０１とＰ型シリコ
ン基板１９１とが短絡状態となり、チップ全面のＰ型ウ
ェルが同電位に接続されてしまうことから、回路ブロッ
ク毎にアクティブ時とスタンバイ時とで閾値電圧を制御
することはできないという問題がある。
【００２１】これは、図２１でＰ型シリコン基板１９１
の代わりにＮ型のシリコン基板を用いたときでも同様の
状態とされ、この場合はチップ全面のＮ型ウェル２０２
が同電位となり、回路ブロック毎の閾値電位制御を行な
うことはできない。
の代わりにＮ型のシリコン基板を用いたときでも同様の
状態とされ、この場合はチップ全面のＮ型ウェル２０２
が同電位となり、回路ブロック毎の閾値電位制御を行な
うことはできない。
【００２２】また、別の問題点として、図２１に示す前
記従来の半導体装置では、大規模な集積回路を構成した
場合には、ウェルと基板との間の容量が非常に大きくな
り、このため、スタンバイ時からアクティブ時に、ある
いはアクティブ時からスタンバイ時に遷移するときに、
この容量を充電または放電しなければならないため、遷
移時間が長いという問題点がある。
記従来の半導体装置では、大規模な集積回路を構成した
場合には、ウェルと基板との間の容量が非常に大きくな
り、このため、スタンバイ時からアクティブ時に、ある
いはアクティブ時からスタンバイ時に遷移するときに、
この容量を充電または放電しなければならないため、遷
移時間が長いという問題点がある。
【００２３】回路ブロック毎に緻密な消費電力制御を行
うためには、特にスタンバイ時からアクティブ時への遷
移が高速に行われなければ、アクティブになってもウェ
ルの電位が安定するまでの遷移時間中は集積回路として
動作させることができず、結局性能が低下するからであ
る。
うためには、特にスタンバイ時からアクティブ時への遷
移が高速に行われなければ、アクティブになってもウェ
ルの電位が安定するまでの遷移時間中は集積回路として
動作させることができず、結局性能が低下するからであ
る。
【００２４】試算結果では、０．３５μｍの設計ルール
で１００万トランジスタを搭載した大規模集積回路を、
図２１の前記従来例の構造で形成した場合、実効的なウ
ェルと基板間の容量は２２，０００ｐＦとなり、１ｍＡ
を流す能力のある基板電圧Ｖｓｕｂ発生用電流源回路を
仮定すると、遷移時間は１１μｓを要することになる。
最近の大規模集積回路の命令実行時間が１０〜１００ｎ
ｓ程度であるのに対して、遷移時間が膨大であることが
明らかである。
で１００万トランジスタを搭載した大規模集積回路を、
図２１の前記従来例の構造で形成した場合、実効的なウ
ェルと基板間の容量は２２，０００ｐＦとなり、１ｍＡ
を流す能力のある基板電圧Ｖｓｕｂ発生用電流源回路を
仮定すると、遷移時間は１１μｓを要することになる。
最近の大規模集積回路の命令実行時間が１０〜１００ｎ
ｓ程度であるのに対して、遷移時間が膨大であることが
明らかである。
【００２５】さらに、図２１に示した前記従来例（すな
わち前記特開平６−２１４４３号公報）では、Ｖｓｕｂ
バイアス発生回路の具体的構成については提示されてい
ないが、実用上は、アクティブ時のウェル電位として
は、ウェルとソース拡散層が順方向にバイアスされて大
電流が流れることを防ぐために、ＮＭＯＳが形成された
Ｐ型ウェルの電位はＰＮ接合の順方向電圧ＶＦ以下に、
またＰＭＯＳが形成されたＮ型ウェルの電位は（ＶＤＤ
−ＶＦ）以上に安定して設定できるバイアス発生回路が
必要である。
わち前記特開平６−２１４４３号公報）では、Ｖｓｕｂ
バイアス発生回路の具体的構成については提示されてい
ないが、実用上は、アクティブ時のウェル電位として
は、ウェルとソース拡散層が順方向にバイアスされて大
電流が流れることを防ぐために、ＮＭＯＳが形成された
Ｐ型ウェルの電位はＰＮ接合の順方向電圧ＶＦ以下に、
またＰＭＯＳが形成されたＮ型ウェルの電位は（ＶＤＤ
−ＶＦ）以上に安定して設定できるバイアス発生回路が
必要である。
【００２６】［発明の目的］従って、本発明の第１の目
的は前記問題点を解消し、回路ブロック毎に閾値電圧制
御が可能で、また遷移時間が短い半導体装置を提供する
ことにあり、また第２の目的は、低消費電力で安定なバ
イアス発生装置を提供することにある。
的は前記問題点を解消し、回路ブロック毎に閾値電圧制
御が可能で、また遷移時間が短い半導体装置を提供する
ことにあり、また第２の目的は、低消費電力で安定なバ
イアス発生装置を提供することにある。
【００２７】
【課題を解決するための手段】前記目的を達成するた
め、本発明のシリコン・オン・インシュレータ半導体装
置は、シリコン・オン・インシュレータ基板上に形成さ
れた複数のＰチャネルＭＯＳ型ＦＥＴと複数のＮチャネ
ルＭＯＳ型ＦＥＴと、バイアス電圧発生回路部と、を含
み、前記複数のＰチャネルＭＯＳ型ＦＥＴのうち少なく
とも一部のＰチャネルＭＯＳ型ＦＥＴのゲート電極下部
のシリコン基体部には、前記バイアス電圧発生回路部か
らアクティブ時には電源電圧より低い電圧を供給し、ス
タンバイ時には前記電源電圧を供給するとともに、前記
複数のＮチャネルＭＯＳ型ＦＥＴのうち少なくとも一部
のＮチャネルＭＯＳ型ＦＥＴのゲート電極下部のシリコ
ン基体部には、前記バイアス電圧発生回路部からアクテ
ィブ時には接地電位より高い電圧を供給し、スタンバイ
時には接地電位を供給する、スタンバイ時には前記電源
電圧を供給するとともに、前記複数のＮチャネルＭＯＳ
型ＦＥＴの内少なくとも一部のＮチャネルＭＯＳ型ＦＥ
Ｔのゲート電極下部のシリコン基体部には前記バイアス
電圧発生回路部からアクティブ時に接地電位より高い電
圧を供給し、スタンバイ時には接地電位として成るもの
である。
め、本発明のシリコン・オン・インシュレータ半導体装
置は、シリコン・オン・インシュレータ基板上に形成さ
れた複数のＰチャネルＭＯＳ型ＦＥＴと複数のＮチャネ
ルＭＯＳ型ＦＥＴと、バイアス電圧発生回路部と、を含
み、前記複数のＰチャネルＭＯＳ型ＦＥＴのうち少なく
とも一部のＰチャネルＭＯＳ型ＦＥＴのゲート電極下部
のシリコン基体部には、前記バイアス電圧発生回路部か
らアクティブ時には電源電圧より低い電圧を供給し、ス
タンバイ時には前記電源電圧を供給するとともに、前記
複数のＮチャネルＭＯＳ型ＦＥＴのうち少なくとも一部
のＮチャネルＭＯＳ型ＦＥＴのゲート電極下部のシリコ
ン基体部には、前記バイアス電圧発生回路部からアクテ
ィブ時には接地電位より高い電圧を供給し、スタンバイ
時には接地電位を供給する、スタンバイ時には前記電源
電圧を供給するとともに、前記複数のＮチャネルＭＯＳ
型ＦＥＴの内少なくとも一部のＮチャネルＭＯＳ型ＦＥ
Ｔのゲート電極下部のシリコン基体部には前記バイアス
電圧発生回路部からアクティブ時に接地電位より高い電
圧を供給し、スタンバイ時には接地電位として成るもの
である。
【００２８】また本発明は、シリコン・オン・インシュ
レータ基板上に形成された複数のＰチャネルＭＯＳ型Ｆ
ＥＴと複数のＮチャネルＭＯＳ型ＦＥＴと、からなる複
数の機能回路ブロックと、前記機能回路ブロックのそれ
ぞれに対応して設けられた個数のバイアス電圧発生回路
部と、を含み、前記機能回路ブロック内の前記Ｐチャネ
ルＭＯＳ型ＦＥＴのゲート電極下部のシリコン基体部に
は、前記機能回路ブロックに対応した前記バイアス電圧
発生回路部から、アクティブ時には電源電圧より電圧を
供給し、スタンバイ時には前記電源電圧を供給するとと
もに、前記機能回路ブロック内の前記ＮチャネルＭＯＳ
型ＦＥＴのゲート電極下部のシリコン基体部には、前記
アクティブ時には接地電位より高い電圧を供給し、スタ
ンバイ時には接地電位を供給するように構成されてい
る。
レータ基板上に形成された複数のＰチャネルＭＯＳ型Ｆ
ＥＴと複数のＮチャネルＭＯＳ型ＦＥＴと、からなる複
数の機能回路ブロックと、前記機能回路ブロックのそれ
ぞれに対応して設けられた個数のバイアス電圧発生回路
部と、を含み、前記機能回路ブロック内の前記Ｐチャネ
ルＭＯＳ型ＦＥＴのゲート電極下部のシリコン基体部に
は、前記機能回路ブロックに対応した前記バイアス電圧
発生回路部から、アクティブ時には電源電圧より電圧を
供給し、スタンバイ時には前記電源電圧を供給するとと
もに、前記機能回路ブロック内の前記ＮチャネルＭＯＳ
型ＦＥＴのゲート電極下部のシリコン基体部には、前記
アクティブ時には接地電位より高い電圧を供給し、スタ
ンバイ時には接地電位を供給するように構成されてい
る。
【００２９】さらに、本発明のバイアス電圧発生回路
は、好ましい態様として、アクティブとスタンバイの状
態切り替え信号の入力端子と、電源端子と、接地端子
と、第１のバイアス電圧出力端子と第２のバイアス電圧
出力端子と第１のインバータ回路と、第２のインバータ
回路と、第１のＰチャネルＭＯＳ型ＦＥＴと、第１のＮ
チャネルＭＯＳ型ＦＥＴと、閾値電圧が絶対値で小さい
ＰチャネルＭＯＳ型ＦＥＴと、ＰＮＰバイポーラトラン
ジスタと、第２のＰチャネルＭＯＳ型ＦＥＴと、第２の
ＮチャネルＭＯＳ型ＦＥＴと、閾値電圧が小さいＮチャ
ネルＭＯＳ型ＦＥＴと、ＮＰＮバイポーラトランジスタ
を含み、前記第１のインバータ回路の入力端は前記アク
ティブとスタンバイの状態切り替え信号の入力端子に接
続されて出力端は前記第２のインバータ回路の入力端と
前記第２のＰチャネルＭＯＳ型ＦＥＴのゲート電極と前
記第２のＮチャネルＭＯＳ型ＦＥＴのゲート電極に接続
され、前記第２のインバータ回路の出力端は前記第１の
ＰチャネルＭＯＳ型ＦＥＴのゲート電極と前記第１のＮ
チャネルＭＯＳ型ＦＥＴのゲート電極に接続され、前記
第１のＰチャネルＭＯＳ型ＦＥＴのソース電極は前記電
源端子に接続され、ドレイン電極は前記第１のバイアス
電圧出力端子に接続されると同時に前記閾値電圧が絶対
値で小さいＰチャネルＭＯＳ型ＦＥＴのドレイン電極及
びゲート電極と接続されるとともに前記ＰＮＰバイポー
ラトランジスタのコレクタ電極及びベース電極と接続さ
れ、前記第１のＮチャネルＭＯＳ型ＦＥＴのソース電極
は前記接地端子に接続され、ドレイン電極は前記第１の
バイアス電圧出力端子に接続され、前記閾値電圧が絶対
値で小さいＰチャネルＭＯＳ型ＦＥＴのソースと前記Ｐ
ＮＰバイポーラトランジスタのエミッタは前記電源端子
に接続され、前記第２のＮチャネルＭＯＳ型ＦＥＴのソ
ース電極は前記接地端子に接続され、ドレイン電極は前
記第２のバイアス電圧出力端子に接続されると同時に前
記閾値電圧が絶対値で小さいＮチャネルＭＯＳ型ＦＥＴ
のドレイン電極及びゲート電極と接続されるとともに前
記ＮＰＮバイポーラトランジスタのコレクタ電極及びベ
ース電極と接続され、前記第２のＰチャネルＭＯＳ型Ｆ
ＥＴのソース電極は前記電源端子に接続され、ドレイン
電極は前記第２のバイアス電圧出力端子に接続され、前
記閾値電圧が絶対値で小さいＮチャネルＭＯＳ型ＦＥＴ
のソースと前記ＮＰＮバイポーラトランジスタのエミッ
タは前記接地端子に接続されて成るものである。
は、好ましい態様として、アクティブとスタンバイの状
態切り替え信号の入力端子と、電源端子と、接地端子
と、第１のバイアス電圧出力端子と第２のバイアス電圧
出力端子と第１のインバータ回路と、第２のインバータ
回路と、第１のＰチャネルＭＯＳ型ＦＥＴと、第１のＮ
チャネルＭＯＳ型ＦＥＴと、閾値電圧が絶対値で小さい
ＰチャネルＭＯＳ型ＦＥＴと、ＰＮＰバイポーラトラン
ジスタと、第２のＰチャネルＭＯＳ型ＦＥＴと、第２の
ＮチャネルＭＯＳ型ＦＥＴと、閾値電圧が小さいＮチャ
ネルＭＯＳ型ＦＥＴと、ＮＰＮバイポーラトランジスタ
を含み、前記第１のインバータ回路の入力端は前記アク
ティブとスタンバイの状態切り替え信号の入力端子に接
続されて出力端は前記第２のインバータ回路の入力端と
前記第２のＰチャネルＭＯＳ型ＦＥＴのゲート電極と前
記第２のＮチャネルＭＯＳ型ＦＥＴのゲート電極に接続
され、前記第２のインバータ回路の出力端は前記第１の
ＰチャネルＭＯＳ型ＦＥＴのゲート電極と前記第１のＮ
チャネルＭＯＳ型ＦＥＴのゲート電極に接続され、前記
第１のＰチャネルＭＯＳ型ＦＥＴのソース電極は前記電
源端子に接続され、ドレイン電極は前記第１のバイアス
電圧出力端子に接続されると同時に前記閾値電圧が絶対
値で小さいＰチャネルＭＯＳ型ＦＥＴのドレイン電極及
びゲート電極と接続されるとともに前記ＰＮＰバイポー
ラトランジスタのコレクタ電極及びベース電極と接続さ
れ、前記第１のＮチャネルＭＯＳ型ＦＥＴのソース電極
は前記接地端子に接続され、ドレイン電極は前記第１の
バイアス電圧出力端子に接続され、前記閾値電圧が絶対
値で小さいＰチャネルＭＯＳ型ＦＥＴのソースと前記Ｐ
ＮＰバイポーラトランジスタのエミッタは前記電源端子
に接続され、前記第２のＮチャネルＭＯＳ型ＦＥＴのソ
ース電極は前記接地端子に接続され、ドレイン電極は前
記第２のバイアス電圧出力端子に接続されると同時に前
記閾値電圧が絶対値で小さいＮチャネルＭＯＳ型ＦＥＴ
のドレイン電極及びゲート電極と接続されるとともに前
記ＮＰＮバイポーラトランジスタのコレクタ電極及びベ
ース電極と接続され、前記第２のＰチャネルＭＯＳ型Ｆ
ＥＴのソース電極は前記電源端子に接続され、ドレイン
電極は前記第２のバイアス電圧出力端子に接続され、前
記閾値電圧が絶対値で小さいＮチャネルＭＯＳ型ＦＥＴ
のソースと前記ＮＰＮバイポーラトランジスタのエミッ
タは前記接地端子に接続されて成るものである。
【００３０】本発明のバイアス電源発生回路は、別の好
ましい態様として、アクティブとスタンバイの状態切り
替え信号の入力端子と、電源端子と、接地端子と、第１
のバイアス電圧出力端子と第２のバイアス電圧出力端子
と第１のインバータ回路と、第２のインバータ回路と、
第１のＰチャネルＭＯＳ型ＦＥＴと、第１のＮチャネル
ＭＯＳ型ＦＥＴと、ゲート電極と基体電極が相互に接続
されたＰチャネルＭＯＳ型ＦＥＴで構成された第１のハ
イブリッドモードデバイスと、第２のＰチャネルＭＯＳ
型ＦＥＴと、第２のＮチャネルＭＯＳ型ＦＥＴと、ゲー
ト電極と基体電極が相互に接続されたＮチャネルＭＯＳ
型ＦＥＴで構成された第２のハイブリッドモードデバイ
スを含み、前記第１のインバータ回路の入力端は前記ア
クティブとスタンバイの状態切り替え信号の入力端子に
接続されて出力端は前記第２のインバータ回路の入力端
と前記第２のＰチャネルＭＯＳ型ＦＥＴのゲート電極と
前記第２のＮチャネルＭＯＳ型ＦＥＴのゲート電極に接
続され、前記第２のインバータ回路の出力端は前記第１
のＰチャネルＭＯＳ型ＦＥＴのゲート電極と、前記第１
のＮチャネルＭＯＳ型ＦＥＴのゲート電極に接続され、
前記第１のＰチャネルＭＯＳ型ＦＥＴのソース電極は前
記電源端子に接続され、ドレイン電極は前記第１のハイ
ブリッドモードデバイスのゲート電極に接続されるとと
もに前記第１のバイアス電圧出力端子に接続され、前記
第１のＮチャネルＭＯＳ型ＦＥＴのソース電極は前記接
地端子に接続され、ドレイン電極は前記第１のバイアス
電圧出力端子に接続され、前記第１のハイブリッドモー
ドデバイスのソース電極は前記電源端子に接続され、前
記第２のＮチャネルＭＯＳ型ＦＥＴのソース電極は前記
接地端子に接続され、ドレイン電極は前記第２のハイブ
リッドモードデバイスのゲート電極に接続されるととも
に前記第２のバイアス電圧出力端子に接続され、前記第
２のＰチャネルＭＯＳ型ＦＥＴのソース電極は前記電源
端子に接続され、ドレイン電極は前記第２のバイアス電
圧出力端子に接続され、前記第２のハイブリッドモード
デバイスのソースは前記接地端子に接続されて成るもの
である。
ましい態様として、アクティブとスタンバイの状態切り
替え信号の入力端子と、電源端子と、接地端子と、第１
のバイアス電圧出力端子と第２のバイアス電圧出力端子
と第１のインバータ回路と、第２のインバータ回路と、
第１のＰチャネルＭＯＳ型ＦＥＴと、第１のＮチャネル
ＭＯＳ型ＦＥＴと、ゲート電極と基体電極が相互に接続
されたＰチャネルＭＯＳ型ＦＥＴで構成された第１のハ
イブリッドモードデバイスと、第２のＰチャネルＭＯＳ
型ＦＥＴと、第２のＮチャネルＭＯＳ型ＦＥＴと、ゲー
ト電極と基体電極が相互に接続されたＮチャネルＭＯＳ
型ＦＥＴで構成された第２のハイブリッドモードデバイ
スを含み、前記第１のインバータ回路の入力端は前記ア
クティブとスタンバイの状態切り替え信号の入力端子に
接続されて出力端は前記第２のインバータ回路の入力端
と前記第２のＰチャネルＭＯＳ型ＦＥＴのゲート電極と
前記第２のＮチャネルＭＯＳ型ＦＥＴのゲート電極に接
続され、前記第２のインバータ回路の出力端は前記第１
のＰチャネルＭＯＳ型ＦＥＴのゲート電極と、前記第１
のＮチャネルＭＯＳ型ＦＥＴのゲート電極に接続され、
前記第１のＰチャネルＭＯＳ型ＦＥＴのソース電極は前
記電源端子に接続され、ドレイン電極は前記第１のハイ
ブリッドモードデバイスのゲート電極に接続されるとと
もに前記第１のバイアス電圧出力端子に接続され、前記
第１のＮチャネルＭＯＳ型ＦＥＴのソース電極は前記接
地端子に接続され、ドレイン電極は前記第１のバイアス
電圧出力端子に接続され、前記第１のハイブリッドモー
ドデバイスのソース電極は前記電源端子に接続され、前
記第２のＮチャネルＭＯＳ型ＦＥＴのソース電極は前記
接地端子に接続され、ドレイン電極は前記第２のハイブ
リッドモードデバイスのゲート電極に接続されるととも
に前記第２のバイアス電圧出力端子に接続され、前記第
２のＰチャネルＭＯＳ型ＦＥＴのソース電極は前記電源
端子に接続され、ドレイン電極は前記第２のバイアス電
圧出力端子に接続され、前記第２のハイブリッドモード
デバイスのソースは前記接地端子に接続されて成るもの
である。
【００３１】本発明のバイアス電圧発生回路は、さらに
別の好ましい態様として、アクティブとスタンバイの状
態切り替え信号の入力端子と、電源端子と、接地端子
と、第１のバイアス電圧出力端子と第２のバイアス電圧
出力端子と第１のインバータ回路と、第２のインバータ
回路と、スタンバイからアクティブへの状態遷移時に正
のワンショットパルスを発生する第１のパルス出力端と
その反転パルスを発生する第２のパルス出力端を備えた
ワンショットパルス発生回路と、第１のＰチャネルＭＯ
Ｓ型ＦＥＴと、第１のＮチャネルＭＯＳ型ＦＥＴと、ゲ
ート電極と基体電極が相互接続されたＰチャネルＭＯＳ
型ＦＥＴで構成された第１のハイブリッドモードデバイ
スと、第２のＰチャネルＭＯＳ型ＦＥＴと、第２のＮチ
ャネルＭＯＳ型ＦＥＴと、ゲート電極と基体電極が相互
接続されたＮチャネルＭＯＳ型ＦＥＴで構成された第２
のハイブリッドモードデバイスと、第３のＮチャネルＭ
ＯＳ型ＦＥＴと第３のＰチャネルＭＯＳ型ＦＥＴを含
み、前記第１のインバータ回路の入力端は前記アクティ
ブとスタンバイの状態切り替え信号の入力端子に接続さ
れて出力端は前記第２のインバータ回路の入力端と前記
第２のＰチャネルＭＯＳ型ＦＥＴのゲート電極と前記第
２のＮチャネルＭＯＳ型ＦＥＴのゲート電極に接続さ
れ、前記第２のインバータ回路の出力端は前記第１のＰ
チャネルＭＯＳ型ＦＥＴのゲート電極と、前記第１のＮ
チャネルＭＯＳ型ＦＥＴのゲート電極に接続され、前記
ワンショットパルス発生回路の入力端は前記アクティブ
とスタンバイの状態切り替え信号の入力端子接続されて
前記第１のパルス出力端は前記第３のＮチャネルＭＯＳ
型ＦＥＴのゲート電極に接続されて前記第２のパルス出
力端は前記第３のＰチャネルＭＯＳ型ＦＥＴのゲート電
極に接続され、前記第１のＰチャネルＭＯＳ型ＦＥＴの
ソース電極は前記電源端子に接続され、ドレイン電極は
前記第１のハイブリッドモードデバイスのゲート電極に
接続されるとともに前記第１のバイアス電圧出力端子に
接続され、前記第１のＮチャネルＭＯＳ型ＦＥＴのソー
ス電極は前記接地端子に接続され、ドレイン電極は前記
第１のバイアス電圧出力端子に接続され、前記第１のハ
イブリッドモードデバイスのソース電極は前記電源端子
に接続され、前記第３のＮチャネルＭＯＳ型ＦＥＴのソ
ース電極は前記接地端子に接続され、ドレイン電極は前
記第１のバイアス電圧出力端子に接続され、前記第２の
ＮチャネルＭＯＳ型ＦＥＴのソース電極は前記接地端子
に接続され、ドレイン電極は前記第２のハイブリッドモ
ードデバイスのゲート電極に接続されるとともに、前記
第２のバイアス電圧出力端子に接続され、前記第２のＰ
チャネルＭＯＳ型ＦＥＴのソース電極は前記電源端子に
接続され、ドレイン電極は前記第２のバイアス電圧出力
端子に接続され、前記第２のハイブリッドモードデバイ
スのソースは前記接地端子に接続され、前記第３のＰチ
ャネルＭＯＳ型ＦＥＴのソース電極は前記電源端子に接
続され、ドレイン電極は前記第２のバイアス電圧出力端
子に接続されて成るものである。
別の好ましい態様として、アクティブとスタンバイの状
態切り替え信号の入力端子と、電源端子と、接地端子
と、第１のバイアス電圧出力端子と第２のバイアス電圧
出力端子と第１のインバータ回路と、第２のインバータ
回路と、スタンバイからアクティブへの状態遷移時に正
のワンショットパルスを発生する第１のパルス出力端と
その反転パルスを発生する第２のパルス出力端を備えた
ワンショットパルス発生回路と、第１のＰチャネルＭＯ
Ｓ型ＦＥＴと、第１のＮチャネルＭＯＳ型ＦＥＴと、ゲ
ート電極と基体電極が相互接続されたＰチャネルＭＯＳ
型ＦＥＴで構成された第１のハイブリッドモードデバイ
スと、第２のＰチャネルＭＯＳ型ＦＥＴと、第２のＮチ
ャネルＭＯＳ型ＦＥＴと、ゲート電極と基体電極が相互
接続されたＮチャネルＭＯＳ型ＦＥＴで構成された第２
のハイブリッドモードデバイスと、第３のＮチャネルＭ
ＯＳ型ＦＥＴと第３のＰチャネルＭＯＳ型ＦＥＴを含
み、前記第１のインバータ回路の入力端は前記アクティ
ブとスタンバイの状態切り替え信号の入力端子に接続さ
れて出力端は前記第２のインバータ回路の入力端と前記
第２のＰチャネルＭＯＳ型ＦＥＴのゲート電極と前記第
２のＮチャネルＭＯＳ型ＦＥＴのゲート電極に接続さ
れ、前記第２のインバータ回路の出力端は前記第１のＰ
チャネルＭＯＳ型ＦＥＴのゲート電極と、前記第１のＮ
チャネルＭＯＳ型ＦＥＴのゲート電極に接続され、前記
ワンショットパルス発生回路の入力端は前記アクティブ
とスタンバイの状態切り替え信号の入力端子接続されて
前記第１のパルス出力端は前記第３のＮチャネルＭＯＳ
型ＦＥＴのゲート電極に接続されて前記第２のパルス出
力端は前記第３のＰチャネルＭＯＳ型ＦＥＴのゲート電
極に接続され、前記第１のＰチャネルＭＯＳ型ＦＥＴの
ソース電極は前記電源端子に接続され、ドレイン電極は
前記第１のハイブリッドモードデバイスのゲート電極に
接続されるとともに前記第１のバイアス電圧出力端子に
接続され、前記第１のＮチャネルＭＯＳ型ＦＥＴのソー
ス電極は前記接地端子に接続され、ドレイン電極は前記
第１のバイアス電圧出力端子に接続され、前記第１のハ
イブリッドモードデバイスのソース電極は前記電源端子
に接続され、前記第３のＮチャネルＭＯＳ型ＦＥＴのソ
ース電極は前記接地端子に接続され、ドレイン電極は前
記第１のバイアス電圧出力端子に接続され、前記第２の
ＮチャネルＭＯＳ型ＦＥＴのソース電極は前記接地端子
に接続され、ドレイン電極は前記第２のハイブリッドモ
ードデバイスのゲート電極に接続されるとともに、前記
第２のバイアス電圧出力端子に接続され、前記第２のＰ
チャネルＭＯＳ型ＦＥＴのソース電極は前記電源端子に
接続され、ドレイン電極は前記第２のバイアス電圧出力
端子に接続され、前記第２のハイブリッドモードデバイ
スのソースは前記接地端子に接続され、前記第３のＰチ
ャネルＭＯＳ型ＦＥＴのソース電極は前記電源端子に接
続され、ドレイン電極は前記第２のバイアス電圧出力端
子に接続されて成るものである。
【００３２】そして本発明のバイアス電圧発生回路は、
好ましい態様として、アクティブとスタンバイの状態切
り替え信号の入力端子と、電源端子と、接地端子と、第
１のバイアス電圧出力端子と第２のバイアス電圧出力端
子と第１のインバータ回路と、第２のインバータ回路
と、スタンバイからアクティブへの状態遷移時に正のワ
ンショットパルスを発生する第１のパルス出力端とその
反転パルスを発生する第２のパルス出力端を備えた第１
のワンショットパルス発生回路と、スタンバイからアク
ティブへの状態遷移時に前記第１のワンショットパルス
発生回路の第２のパルス出力端のパルスと比較してより
短時間のワンショットパルスを発生する第３のパルス出
力端とその反転パルスを発生する第４のパルス出力端を
備えた第２のワンショットパルス発生回路と、第１のＰ
チャネルＭＯＳ型ＦＥＴと、第１のＮチャネルＭＯＳ型
ＦＥＴと、ゲート電極と基体電極が相互接続されたＰチ
ャネルＭＯＳ型ＦＥＴで構成された第１のハイブリッド
モードデバイスと、第２のＰチャネルＭＯＳ型ＦＥＴ
と、第２のＮチャネルＭＯＳ型ＦＥＴと、ゲート電極と
基体電極が相互接続されたＮチャネルＭＯＳ型ＦＥＴで
構成された第２のハイブリッドモードデバイスと、第３
のＮチャネルＭＯＳ型ＦＥＴと第３のＰチャネルＭＯＳ
型ＦＥＴと、第４のＮチャネルＭＯＳ型ＦＥＴと第４の
ＰチャネルＭＯＳ型ＦＥＴを含み、前記第１のインバー
タ回路の入力端は前記アクティブとスタンバイの状態切
り替え信号の入力端子に接続されて出力端は前記第２の
インバータ回路の入力端と前記第２のＰチャネルＭＯＳ
型ＦＥＴのゲート電極と前記第２のＮチャネルＭＯＳ型
ＦＥＴのゲート電極に接続され、前記第２のインバータ
回路の出力端は前記第１のＰチャネルＭＯＳ型ＦＥＴの
ゲート電極と、前記第１のＮチャネルＭＯＳ型ＦＥＴの
ゲート電極に接続され、前記第１のワンショットパルス
発生回路の入力端は前記アクティブとスタンバイの状態
切り替え信号の入力端子接続されて前記第１のパルス出
力端は前記第３のＮチャネルＭＯＳ型ＦＥＴのゲート電
極に接続されて前記第２のパルス出力端は前記第３のＰ
チャネルＭＯＳ型ＦＥＴのゲート電極に接続され、前記
第２のワンショットパルス発生回路の入力端は前記アク
ティブとスタンバイの状態切り替え信号の入力端子接続
されて前記第３のパルス出力端は前記第４のＰチャネル
ＭＯＳ型ＦＥＴのゲート電極に接続されて前記第４のパ
ルス出力端は前記第４のＮチャネルＭＯＳ型ＦＥＴのゲ
ート電極に接続され、前記第１のＰチャネルＭＯＳ型Ｆ
ＥＴのソース電極は前記電源端子に接続されたドレイン
電極は前記第１のハイブリッドモードデバイスのゲート
電極に接続されるとともに前記第１のバイアス電圧出力
端子に接続され、前記第１のＮチャネルＭＯＳ型ＦＥＴ
のソース電極は前記接地端子に接続され、ドレイン電極
は前記第１のバイアス電圧出力端子に接続され、前記第
１のハイブリッドモードデバイスのソース電極は前記電
源端子に接続され、前記第３のＮチャネルＭＯＳ型ＦＥ
Ｔのソース電極は前記接地端子に接続され、ドレイン電
極は前記第１のバイアス電圧出力端子に接続され、前記
第４のＰチャネルＭＯＳ型ＦＥＴのドレイン電極は前記
接地端子に接続されてソース電極は前記第１のバイアス
電圧出力端子に接続され、前記第２のＮチャネルＭＯＳ
型ＦＥＴのソース電極は前記接地端子に接続され、ドレ
イン電極は前記第２のハイブリッドモードデバイスのゲ
ート電極に接続されるとともに前記第２のバイアス電圧
出力端子に接続され、前記第２のＰチャネルＭＯＳ型Ｆ
ＥＴのソース電極は前記電源端子に接続され、ドレイン
電極は前記第２のバイアス電圧出力端子に接続され、前
記第２のハイブリッドモードデバイスのソースは前記接
地端子に接続され、前記第３のＰチャネルＭＯＳ型ＦＥ
Ｔのソース電極は前記電源端子に接続され、ドレイン電
極は前記第２のバイアス電圧出力端子に接続され、前記
第４のＮチャネルＭＯＳ型ＦＥＴのドレイン電極は前記
電源端子に接続されてソース電極は前記第１のバイアス
電圧出力端子に接続されて成るものである。
好ましい態様として、アクティブとスタンバイの状態切
り替え信号の入力端子と、電源端子と、接地端子と、第
１のバイアス電圧出力端子と第２のバイアス電圧出力端
子と第１のインバータ回路と、第２のインバータ回路
と、スタンバイからアクティブへの状態遷移時に正のワ
ンショットパルスを発生する第１のパルス出力端とその
反転パルスを発生する第２のパルス出力端を備えた第１
のワンショットパルス発生回路と、スタンバイからアク
ティブへの状態遷移時に前記第１のワンショットパルス
発生回路の第２のパルス出力端のパルスと比較してより
短時間のワンショットパルスを発生する第３のパルス出
力端とその反転パルスを発生する第４のパルス出力端を
備えた第２のワンショットパルス発生回路と、第１のＰ
チャネルＭＯＳ型ＦＥＴと、第１のＮチャネルＭＯＳ型
ＦＥＴと、ゲート電極と基体電極が相互接続されたＰチ
ャネルＭＯＳ型ＦＥＴで構成された第１のハイブリッド
モードデバイスと、第２のＰチャネルＭＯＳ型ＦＥＴ
と、第２のＮチャネルＭＯＳ型ＦＥＴと、ゲート電極と
基体電極が相互接続されたＮチャネルＭＯＳ型ＦＥＴで
構成された第２のハイブリッドモードデバイスと、第３
のＮチャネルＭＯＳ型ＦＥＴと第３のＰチャネルＭＯＳ
型ＦＥＴと、第４のＮチャネルＭＯＳ型ＦＥＴと第４の
ＰチャネルＭＯＳ型ＦＥＴを含み、前記第１のインバー
タ回路の入力端は前記アクティブとスタンバイの状態切
り替え信号の入力端子に接続されて出力端は前記第２の
インバータ回路の入力端と前記第２のＰチャネルＭＯＳ
型ＦＥＴのゲート電極と前記第２のＮチャネルＭＯＳ型
ＦＥＴのゲート電極に接続され、前記第２のインバータ
回路の出力端は前記第１のＰチャネルＭＯＳ型ＦＥＴの
ゲート電極と、前記第１のＮチャネルＭＯＳ型ＦＥＴの
ゲート電極に接続され、前記第１のワンショットパルス
発生回路の入力端は前記アクティブとスタンバイの状態
切り替え信号の入力端子接続されて前記第１のパルス出
力端は前記第３のＮチャネルＭＯＳ型ＦＥＴのゲート電
極に接続されて前記第２のパルス出力端は前記第３のＰ
チャネルＭＯＳ型ＦＥＴのゲート電極に接続され、前記
第２のワンショットパルス発生回路の入力端は前記アク
ティブとスタンバイの状態切り替え信号の入力端子接続
されて前記第３のパルス出力端は前記第４のＰチャネル
ＭＯＳ型ＦＥＴのゲート電極に接続されて前記第４のパ
ルス出力端は前記第４のＮチャネルＭＯＳ型ＦＥＴのゲ
ート電極に接続され、前記第１のＰチャネルＭＯＳ型Ｆ
ＥＴのソース電極は前記電源端子に接続されたドレイン
電極は前記第１のハイブリッドモードデバイスのゲート
電極に接続されるとともに前記第１のバイアス電圧出力
端子に接続され、前記第１のＮチャネルＭＯＳ型ＦＥＴ
のソース電極は前記接地端子に接続され、ドレイン電極
は前記第１のバイアス電圧出力端子に接続され、前記第
１のハイブリッドモードデバイスのソース電極は前記電
源端子に接続され、前記第３のＮチャネルＭＯＳ型ＦＥ
Ｔのソース電極は前記接地端子に接続され、ドレイン電
極は前記第１のバイアス電圧出力端子に接続され、前記
第４のＰチャネルＭＯＳ型ＦＥＴのドレイン電極は前記
接地端子に接続されてソース電極は前記第１のバイアス
電圧出力端子に接続され、前記第２のＮチャネルＭＯＳ
型ＦＥＴのソース電極は前記接地端子に接続され、ドレ
イン電極は前記第２のハイブリッドモードデバイスのゲ
ート電極に接続されるとともに前記第２のバイアス電圧
出力端子に接続され、前記第２のＰチャネルＭＯＳ型Ｆ
ＥＴのソース電極は前記電源端子に接続され、ドレイン
電極は前記第２のバイアス電圧出力端子に接続され、前
記第２のハイブリッドモードデバイスのソースは前記接
地端子に接続され、前記第３のＰチャネルＭＯＳ型ＦＥ
Ｔのソース電極は前記電源端子に接続され、ドレイン電
極は前記第２のバイアス電圧出力端子に接続され、前記
第４のＮチャネルＭＯＳ型ＦＥＴのドレイン電極は前記
電源端子に接続されてソース電極は前記第１のバイアス
電圧出力端子に接続されて成るものである。
【００３３】
【作用】本発明のシリコン・オン・インシュレータ半導
体装置によれば、スタンバイ時からアクティブ時に、又
はアクティブ時からスタンバイ時に遷移する際に、充放
電する容量を小さくすることができるため、遷移時間を
短縮することができる。また、本発明によれば、各ＭＯ
Ｓ型ＦＥＴの基体が構造的に分離されていることから、
回路ブロック毎にＭＯＳ型ＦＥＴの基体を接続してその
電位を制御することにより回路ブロック毎にアクティブ
時とスタンバイ時で閾値電圧を制御することが可能とさ
れ、回路ブロック毎に緻密な消費電力制御を行うことが
できる。
体装置によれば、スタンバイ時からアクティブ時に、又
はアクティブ時からスタンバイ時に遷移する際に、充放
電する容量を小さくすることができるため、遷移時間を
短縮することができる。また、本発明によれば、各ＭＯ
Ｓ型ＦＥＴの基体が構造的に分離されていることから、
回路ブロック毎にＭＯＳ型ＦＥＴの基体を接続してその
電位を制御することにより回路ブロック毎にアクティブ
時とスタンバイ時で閾値電圧を制御することが可能とさ
れ、回路ブロック毎に緻密な消費電力制御を行うことが
できる。
【００３４】さらに、本発明のバイアス電圧発生回路に
よれば、ＮＭＯＳの基体に接続される出力端子ＶＮの電
位はＰＮ接合の順方向電圧ＶＦ以下に、ＰＭＯＳの基体
に接続される出力端子ＶＰの電位は（ＶＤＤ−ＶＦ）以
上に確実に設定できるため、アクティブ時に基体とソー
ス拡散層の間が順方向にバイアスされて大電流が流れる
ことを回避し、安定なバイアス電圧発生回路を提供する
ことができる。
よれば、ＮＭＯＳの基体に接続される出力端子ＶＮの電
位はＰＮ接合の順方向電圧ＶＦ以下に、ＰＭＯＳの基体
に接続される出力端子ＶＰの電位は（ＶＤＤ−ＶＦ）以
上に確実に設定できるため、アクティブ時に基体とソー
ス拡散層の間が順方向にバイアスされて大電流が流れる
ことを回避し、安定なバイアス電圧発生回路を提供する
ことができる。
【００３５】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００３６】［本発明のシリコン・オン・インシュレー
タ半導体装置の第１実施例］本発明のシリコン・オン・
インシュレータ半導体装置の第１の実施例を以下に説明
する。図１は本発明の一実施例の構成を説明するための
断面図である。
タ半導体装置の第１実施例］本発明のシリコン・オン・
インシュレータ半導体装置の第１の実施例を以下に説明
する。図１は本発明の一実施例の構成を説明するための
断面図である。
【００３７】図１を参照して、シリコン基板１０１上に
形成された埋め込み酸化膜１０２の上に酸化膜１０３で
絶縁分離されたＮＭＯＳの基体となるＰ型シリコン基体
１０４上にゲート酸化膜１０８を介して形成されたゲー
ト電極のポリシリコン１０９とこれに対して自己整合的
に形成されてソース及びドレイン電極を構成するＮ型拡
散層１０５が形成され、同様にＰＭＯＳの基体となるＮ
型シリコン基体１０６上にゲート酸化膜１０８を介して
形成されたゲート電極のポリシリコン１０９とこれに対
して自己整合的に形成されてソース及びドレイン電極を
構成するＰ型拡散層１０７が形成され、ＮＭＯＳのソー
ス電極は接地され、ＰＭＯＳのソース電極はＶＤＤ電源
１１０に接続され、ＮＭＯＳのドレイン電極とＰＭＯＳ
のドレイン電極は接続され、ＮＭＯＳの基体であるＰ型
シリコン基体１０４にはＮＭＯＳ側バイアス電源１１１
が接続され、ＰＭＯＳの基体であるＮ型シリコン基体１
０６にはＰＭＯＳ側バイアス電源１１２が接続されてい
る。これは、図２１の前記従来例の断面図に対応した構
成となっている。
形成された埋め込み酸化膜１０２の上に酸化膜１０３で
絶縁分離されたＮＭＯＳの基体となるＰ型シリコン基体
１０４上にゲート酸化膜１０８を介して形成されたゲー
ト電極のポリシリコン１０９とこれに対して自己整合的
に形成されてソース及びドレイン電極を構成するＮ型拡
散層１０５が形成され、同様にＰＭＯＳの基体となるＮ
型シリコン基体１０６上にゲート酸化膜１０８を介して
形成されたゲート電極のポリシリコン１０９とこれに対
して自己整合的に形成されてソース及びドレイン電極を
構成するＰ型拡散層１０７が形成され、ＮＭＯＳのソー
ス電極は接地され、ＰＭＯＳのソース電極はＶＤＤ電源
１１０に接続され、ＮＭＯＳのドレイン電極とＰＭＯＳ
のドレイン電極は接続され、ＮＭＯＳの基体であるＰ型
シリコン基体１０４にはＮＭＯＳ側バイアス電源１１１
が接続され、ＰＭＯＳの基体であるＮ型シリコン基体１
０６にはＰＭＯＳ側バイアス電源１１２が接続されてい
る。これは、図２１の前記従来例の断面図に対応した構
成となっている。
【００３８】アクティブ時にはＮＭＯＳ側バイアス電源
１１１の電圧を接地電位より高く且つＰ−Ｎ接合の順方
向電圧ＶＦより低い電圧、例えば０．５Ｖに設定するこ
とによりＮＭＯＳの閾値電圧を低下させて０．２Ｖ程度
とし、スタンバイ時にはＮＭＯＳ側バイアス電源１１１
の電圧を接地電位である０Ｖまで低下させることにより
ＮＭＯＳの閾値電圧を増大させて０．５Ｖ程度とするこ
とができ、同様にアクティブ時にはＰＭＯＳ側バイアス
電源１１２の電圧をＶＤＤ電源１１０の電圧、例えば２
Ｖの電圧より低く且つＶＤＤ電源１１０の電圧からＶＦ
を引いた電圧より高い電圧、例えば１．５Ｖに設定する
ことによりＰＭＯＳの閾値電圧を絶対値で低下させて−
０．２Ｖ程度とし、またスタンバイ時にはＰＭＯＳ側バ
イアス電源１１２の電圧をＶＤＤ電源１１０の電圧と等
しい値まで上昇させることによりＰＭＯＳの閾値電圧を
絶対値で上昇させて−０．５Ｖ程度とすることができる
ことは、図２１の前記従来例と同様である。
１１１の電圧を接地電位より高く且つＰ−Ｎ接合の順方
向電圧ＶＦより低い電圧、例えば０．５Ｖに設定するこ
とによりＮＭＯＳの閾値電圧を低下させて０．２Ｖ程度
とし、スタンバイ時にはＮＭＯＳ側バイアス電源１１１
の電圧を接地電位である０Ｖまで低下させることにより
ＮＭＯＳの閾値電圧を増大させて０．５Ｖ程度とするこ
とができ、同様にアクティブ時にはＰＭＯＳ側バイアス
電源１１２の電圧をＶＤＤ電源１１０の電圧、例えば２
Ｖの電圧より低く且つＶＤＤ電源１１０の電圧からＶＦ
を引いた電圧より高い電圧、例えば１．５Ｖに設定する
ことによりＰＭＯＳの閾値電圧を絶対値で低下させて−
０．２Ｖ程度とし、またスタンバイ時にはＰＭＯＳ側バ
イアス電源１１２の電圧をＶＤＤ電源１１０の電圧と等
しい値まで上昇させることによりＰＭＯＳの閾値電圧を
絶対値で上昇させて−０．５Ｖ程度とすることができる
ことは、図２１の前記従来例と同様である。
【００３９】従って、本実施例は、図２１の前記従来例
と同様にして、アクティブ時にはＰＭＯＳとＮＭＯＳの
閾値電圧を絶対値で小さくして高速動作させ、スタンバ
イ時には閾値電圧を絶対値で大きくしてサブスレッショ
ルド電流による電力消費を低減することができる他、さ
らに、本実施例においては、Ｐ型シリコン基体１０４の
領域の体積が小さく、また厚い埋め込み酸化膜１０２上
に形成されていることから、周囲との寄生容量が図２１
の前記従来例におけるＰ型ウェル２０１と比較して遥か
に小さくできるため、ＮＭＯＳ側バイアス電源１１１に
よりアクティブからスタンバイへ、またスタンバイから
アクティブに遷移する場合にＮＭＯＳの閾値電圧が変化
し安定するまでに要する時間を前記従来例と比較して大
幅に低減することができる。
と同様にして、アクティブ時にはＰＭＯＳとＮＭＯＳの
閾値電圧を絶対値で小さくして高速動作させ、スタンバ
イ時には閾値電圧を絶対値で大きくしてサブスレッショ
ルド電流による電力消費を低減することができる他、さ
らに、本実施例においては、Ｐ型シリコン基体１０４の
領域の体積が小さく、また厚い埋め込み酸化膜１０２上
に形成されていることから、周囲との寄生容量が図２１
の前記従来例におけるＰ型ウェル２０１と比較して遥か
に小さくできるため、ＮＭＯＳ側バイアス電源１１１に
よりアクティブからスタンバイへ、またスタンバイから
アクティブに遷移する場合にＮＭＯＳの閾値電圧が変化
し安定するまでに要する時間を前記従来例と比較して大
幅に低減することができる。
【００４０】同様にして、本実施例においては、Ｐ型シ
リコン基体１０６の領域についても寄生容量が図２１の
前記従来例におけるＮ型ウェル２０２と比較して遥かに
小さくできるため、ＰＭＯＳ側バイアス電源１１２によ
りアクティブからスタンバイへ、またスタンバイからア
クティブに遷移する場合にＰＭＯＳの閾値電圧が変化し
安定するまでに要する時間を大幅に低減することができ
るという新たな利点が得られる。
リコン基体１０６の領域についても寄生容量が図２１の
前記従来例におけるＮ型ウェル２０２と比較して遥かに
小さくできるため、ＰＭＯＳ側バイアス電源１１２によ
りアクティブからスタンバイへ、またスタンバイからア
クティブに遷移する場合にＰＭＯＳの閾値電圧が変化し
安定するまでに要する時間を大幅に低減することができ
るという新たな利点が得られる。
【００４１】また、本実施例においては、Ｐ型シリコン
基体１０４及びＮ型シリコン基体１０６はそれぞれ埋め
込み酸化膜１０２、酸化膜１０３、Ｎ型拡散層１０５ま
たはＰ型拡散層１０７に囲まれて個々のＭＯＳＦＥＴ毎
に電気的に完全に分離しているため、複数のＮＭＯＳと
複数のＰＭＯＳを集積化した場合には複数のＮＭＯＳ側
バイアス回路と複数のＰＭＯＳ側バイアス回路を設ける
ことにより、回路ブロック毎に、あるいは更に極端な場
合として、個別のＭＯＳＦＥＴ毎にアクティブ時とスタ
ンバイ時のそれぞれの状態における閾値電圧の制御を行
うことができることになる。このように、本実施例は、
図２１の前記従来例では不可能とされた作用効果を達成
している。
基体１０４及びＮ型シリコン基体１０６はそれぞれ埋め
込み酸化膜１０２、酸化膜１０３、Ｎ型拡散層１０５ま
たはＰ型拡散層１０７に囲まれて個々のＭＯＳＦＥＴ毎
に電気的に完全に分離しているため、複数のＮＭＯＳと
複数のＰＭＯＳを集積化した場合には複数のＮＭＯＳ側
バイアス回路と複数のＰＭＯＳ側バイアス回路を設ける
ことにより、回路ブロック毎に、あるいは更に極端な場
合として、個別のＭＯＳＦＥＴ毎にアクティブ時とスタ
ンバイ時のそれぞれの状態における閾値電圧の制御を行
うことができることになる。このように、本実施例は、
図２１の前記従来例では不可能とされた作用効果を達成
している。
【００４２】以上、本発明の第１の実施例を図１を参照
して概念的に説明したが、以下により具体的且つ詳細に
説明する。
して概念的に説明したが、以下により具体的且つ詳細に
説明する。
【００４３】図２は、複数のＮＭＯＳと複数のＰＭＯＳ
を含む回路ブロックの回路図の一例を示している。
を含む回路ブロックの回路図の一例を示している。
【００４４】図２を参照して、本回路ブロックは、ＣＭ
ＯＳインバータと、ＣＭＯＳ２入力ＮＡＮＤ回路と、を
含み、ＣＭＯＳインバータは、電源端子ＶＤＤと接地端
子ＧＮＤとの間に接続されたＰＭＯＳ２０１とＮＭＯＳ
２０２とから構成され、第１の入力端子Ｉ１を入力と
し、ＣＭＯＳ２入力ＮＡＮＤ回路は、ＰＭＯＳ２０３と
ＰＭＯＳ２０４とＮＭＯＳ２０５とＮＭＯＳ２０６から
構成され、ＣＭＯＳインバータの出力がＰＭＯＳ２０３
及びＮＭＯＳ２０５のそれぞれのゲート電極に接続さ
れ、第２の入力端子Ｉ２がＰＭＯＳ２０４及びＮＭＯＳ
２０６のそれぞれのゲート電極に接続されている。
ＯＳインバータと、ＣＭＯＳ２入力ＮＡＮＤ回路と、を
含み、ＣＭＯＳインバータは、電源端子ＶＤＤと接地端
子ＧＮＤとの間に接続されたＰＭＯＳ２０１とＮＭＯＳ
２０２とから構成され、第１の入力端子Ｉ１を入力と
し、ＣＭＯＳ２入力ＮＡＮＤ回路は、ＰＭＯＳ２０３と
ＰＭＯＳ２０４とＮＭＯＳ２０５とＮＭＯＳ２０６から
構成され、ＣＭＯＳインバータの出力がＰＭＯＳ２０３
及びＮＭＯＳ２０５のそれぞれのゲート電極に接続さ
れ、第２の入力端子Ｉ２がＰＭＯＳ２０４及びＮＭＯＳ
２０６のそれぞれのゲート電極に接続されている。
【００４５】この回路ブロックに含まれるＰＭＯＳすな
わちＰＭＯＳ２０１、ＰＭＯＳ２０３、ＰＭＯＳ２０４
のそれぞれの基体端子はＰＭＯＳ側バイアス発生器２０
７に接続され、同様にしてこの回路ブロックに含まれる
ＮＭＯＳすなわちＮＭＯＳ２０２、ＮＭＯＳ２０５、Ｎ
ＭＯＳ２０６のそれぞれの基体端子はＮＭＯＳ側バイア
ス発生器２０８に接続されており、ＰＭＯＳ側バイアス
発生器２０７はアクティブ時にはＶＤＤ端子の電圧より
低く且つＶＤＤ−ＶＦより高い電圧を発生し、スタンバ
イ時にはＶＤＤ端子の電圧を発生し、ＮＭＯＳ側バイア
ス発生器２０８はアクティブ時にはＧＮＤ端子の電圧よ
り高く且つＶＦより低い電圧を発生し、スタンバイ時に
はＧＮＤ端子の電圧を発生する。
わちＰＭＯＳ２０１、ＰＭＯＳ２０３、ＰＭＯＳ２０４
のそれぞれの基体端子はＰＭＯＳ側バイアス発生器２０
７に接続され、同様にしてこの回路ブロックに含まれる
ＮＭＯＳすなわちＮＭＯＳ２０２、ＮＭＯＳ２０５、Ｎ
ＭＯＳ２０６のそれぞれの基体端子はＮＭＯＳ側バイア
ス発生器２０８に接続されており、ＰＭＯＳ側バイアス
発生器２０７はアクティブ時にはＶＤＤ端子の電圧より
低く且つＶＤＤ−ＶＦより高い電圧を発生し、スタンバ
イ時にはＶＤＤ端子の電圧を発生し、ＮＭＯＳ側バイア
ス発生器２０８はアクティブ時にはＧＮＤ端子の電圧よ
り高く且つＶＦより低い電圧を発生し、スタンバイ時に
はＧＮＤ端子の電圧を発生する。
【００４６】図３は、図２に示す回路ブロックをシリコ
ン・オン・インシュレータ基板上に１層のアルミ配線を
用いて形成したときの平面図である。
ン・オン・インシュレータ基板上に１層のアルミ配線を
用いて形成したときの平面図である。
【００４７】図３を参照して、上段に左から図２のＰＭ
ＯＳ２０１、ＰＭＯＳ２０３、ＰＭＯＳ２０４の順に配
置され、下段に左からＮＭＯＳ２０２、ＮＭＯＳ２０
６、ＮＭＯＳ２０５の順に配置され、それぞれのＰＭＯ
ＳのＮ型シリコン基体１０６は基体−アルミ間コンタク
ト３０３及びアルミ配線３０４を介してＰＭＯＳ側バイ
アス発生器２０７に接続され、それぞれのＮＭＯＳのＰ
型シリコン基体１０４は基体−アルミ間コンタクト３０
３及びアルミ配線３０４を介してＮＭＯＳ側バイアス発
生器２０８に接続されている。図中３０２はポリシリコ
ン−アルミ間コンタクトを示している。
ＯＳ２０１、ＰＭＯＳ２０３、ＰＭＯＳ２０４の順に配
置され、下段に左からＮＭＯＳ２０２、ＮＭＯＳ２０
６、ＮＭＯＳ２０５の順に配置され、それぞれのＰＭＯ
ＳのＮ型シリコン基体１０６は基体−アルミ間コンタク
ト３０３及びアルミ配線３０４を介してＰＭＯＳ側バイ
アス発生器２０７に接続され、それぞれのＮＭＯＳのＰ
型シリコン基体１０４は基体−アルミ間コンタクト３０
３及びアルミ配線３０４を介してＮＭＯＳ側バイアス発
生器２０８に接続されている。図中３０２はポリシリコ
ン−アルミ間コンタクトを示している。
【００４８】図３に示したシリコン・オン・インシュレ
ータ半導体基板は、例えばシリコン基板に酸素原子をイ
オン注入して高温で熱処理することによってシリコン基
板中に埋め込みシリコン酸化膜層を形成するサイモック
ス（ＳＩＭＯＸ：ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐ
ｌａｔｅｄ ｏｘｙｇｅｎ）技術等の公知の技術により
作成されたシリコン・オン・インシュレータ基板を用い
て通常のＣＭＯＳ製造技術を流用することによって容易
に形成できる。
ータ半導体基板は、例えばシリコン基板に酸素原子をイ
オン注入して高温で熱処理することによってシリコン基
板中に埋め込みシリコン酸化膜層を形成するサイモック
ス（ＳＩＭＯＸ：ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐ
ｌａｔｅｄ ｏｘｙｇｅｎ）技術等の公知の技術により
作成されたシリコン・オン・インシュレータ基板を用い
て通常のＣＭＯＳ製造技術を流用することによって容易
に形成できる。
【００４９】また、シリコン基体からアルミ配線層に引
き出すための基体−アルミ間コンタクト３０３について
は、例えば文献「ＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ Ｏ
ＮＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ」、１９８７年４
月号、第８４５ページ、Ｆｉｇ．１に構造の一例が記載
されており、公知技術により形成可能である。
き出すための基体−アルミ間コンタクト３０３について
は、例えば文献「ＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ Ｏ
ＮＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ」、１９８７年４
月号、第８４５ページ、Ｆｉｇ．１に構造の一例が記載
されており、公知技術により形成可能である。
【００５０】図４は、図３の平面図におけるＰＭＯＳ部
分のＡ−Ａ′線の断面図を示し、図５は、図３の平面図
におけるＮＭＯＳ部分のＢ−Ｂ′線の断面図を示し、図
６は図３の平面図においてＰＭＯＳとＮＭＯＳの両方の
領域を貫通したＣ−Ｃ′線の断面図を示している。
分のＡ−Ａ′線の断面図を示し、図５は、図３の平面図
におけるＮＭＯＳ部分のＢ−Ｂ′線の断面図を示し、図
６は図３の平面図においてＰＭＯＳとＮＭＯＳの両方の
領域を貫通したＣ−Ｃ′線の断面図を示している。
【００５１】ＰＭＯＳの基体であるＮ型シリコン基体１
０６は、図４及び図６から明らかなように、下面が厚い
埋め込み酸化膜１０２に接して側面がソース・ドレイン
を形成するＰ型拡散層１０７及び酸化膜１０３に覆われ
ていて非常に小さい領域にできるため寄生容量を小さく
することができ、またＮＭＯＳの基体であるＰ型シリコ
ン基体１０４も、図５及び図６から明らかなように、下
面が厚い埋め込み酸化膜１０２に接して側面がソース・
ドレインを形成するＮ型拡散層１０５及び酸化膜１０３
に覆われており非常に小さい領域にできるため寄生容量
を小さくすることができる。
０６は、図４及び図６から明らかなように、下面が厚い
埋め込み酸化膜１０２に接して側面がソース・ドレイン
を形成するＰ型拡散層１０７及び酸化膜１０３に覆われ
ていて非常に小さい領域にできるため寄生容量を小さく
することができ、またＮＭＯＳの基体であるＰ型シリコ
ン基体１０４も、図５及び図６から明らかなように、下
面が厚い埋め込み酸化膜１０２に接して側面がソース・
ドレインを形成するＮ型拡散層１０５及び酸化膜１０３
に覆われており非常に小さい領域にできるため寄生容量
を小さくすることができる。
【００５２】図３に示す構造で、０．３５μｍの設計ル
ールで１００万トランジスタを搭載した大規模集積回路
を想定して基体部の寄生容量を総和を試算したところ、
ＰＭＯＳの基体であるＮ型シリコン基体の寄生容量の総
和とＮＭＯＳの基体であるＰ型シリコン基体の寄生容量
の総和がそれぞれ１，０００ｐＦとなり、図２１の前記
従来例の構造で形成した場合の実効的なウェルと基板間
の容量２２，０００ｐＦと比較して基体部の寄生容量を
１／２０以下にすることが可能とされている。
ールで１００万トランジスタを搭載した大規模集積回路
を想定して基体部の寄生容量を総和を試算したところ、
ＰＭＯＳの基体であるＮ型シリコン基体の寄生容量の総
和とＮＭＯＳの基体であるＰ型シリコン基体の寄生容量
の総和がそれぞれ１，０００ｐＦとなり、図２１の前記
従来例の構造で形成した場合の実効的なウェルと基板間
の容量２２，０００ｐＦと比較して基体部の寄生容量を
１／２０以下にすることが可能とされている。
【００５３】すなわち、本実施例によれば、図２１の前
記従来例で問題とされたアクティブからスタンバイへの
遷移時間、及びスタンバイからアクティブ時へ遷移時間
を１／２０程度にまで飛躍的に短縮することができるも
のであることが明らかとなった。
記従来例で問題とされたアクティブからスタンバイへの
遷移時間、及びスタンバイからアクティブ時へ遷移時間
を１／２０程度にまで飛躍的に短縮することができるも
のであることが明らかとなった。
【００５４】図１、図４、図５あるいは図６において、
ＰＭＯＳが形成されるＮ型シリコン基体１０６の厚さ、
及びＮＭＯＳが形成されるＰ型シリコン基体１０４の厚
さは、略３０ｎｍより大きく２００ｎｍより小さい範囲
が好ましい。
ＰＭＯＳが形成されるＮ型シリコン基体１０６の厚さ、
及びＮＭＯＳが形成されるＰ型シリコン基体１０４の厚
さは、略３０ｎｍより大きく２００ｎｍより小さい範囲
が好ましい。
【００５５】これは、シリコン基体の厚さが３０ｎｍ未
満の場合にはシリコン基体の抵抗値が大きくなりアクテ
ィブからスタンバイへの遷移時間、及びスタンバイから
アクティブへの遷移時間を決定するシリコン基体の充放
電時間においてシリコン基体の抵抗値が支配的となり、
本発明の目的とする遷移時間短縮の効果が損なわれるこ
とになるからであリ、またシリコン基体の厚さが２００
ｎｍを越える場合には、ＰＭＯＳのソース・ドレインと
なるＰ型拡散層１０７及びＮＭＯＳのソース・ドレイン
となるＮ型拡散層１０５を埋め込み酸化膜１０２に達す
るまで深く形成すると必然的に横方向にも広がるために
ＮＭＯＳ及びＰＭＯＳの短チャネル化が極めて困難にな
るからである。
満の場合にはシリコン基体の抵抗値が大きくなりアクテ
ィブからスタンバイへの遷移時間、及びスタンバイから
アクティブへの遷移時間を決定するシリコン基体の充放
電時間においてシリコン基体の抵抗値が支配的となり、
本発明の目的とする遷移時間短縮の効果が損なわれるこ
とになるからであリ、またシリコン基体の厚さが２００
ｎｍを越える場合には、ＰＭＯＳのソース・ドレインと
なるＰ型拡散層１０７及びＮＭＯＳのソース・ドレイン
となるＮ型拡散層１０５を埋め込み酸化膜１０２に達す
るまで深く形成すると必然的に横方向にも広がるために
ＮＭＯＳ及びＰＭＯＳの短チャネル化が極めて困難にな
るからである。
【００５６】［本発明のシリコン・オン・インシュレー
タ半導体装置の第２実施例］本発明のシリコン・オン・
インシュレータ半導体装置の第２の実施例を以下に説明
する。
タ半導体装置の第２実施例］本発明のシリコン・オン・
インシュレータ半導体装置の第２の実施例を以下に説明
する。
【００５７】図７に本発明のシリコン・オン・インシュ
レータ半導体装置の第２の実施例を示す。
レータ半導体装置の第２の実施例を示す。
【００５８】図７を参照して、シリコン・オン・インシ
ュレータ半導体装置のチップ上にそれぞれに複数のＮＭ
ＯＳ及びＰＭＯＳを含むＡブロック、Ｂブロック、Ｃブ
ロックと、３個のバイアス電圧発生回路部すなわちＡブ
ロック用バイアス電圧発生回路部７０１、Ｂブロック用
バイアス電圧発生回路部７０２、Ｃブロック用バイアス
電圧発生回路部７０３が形成され、Ａブロック用バイア
ス電圧発生回路部７０１は第１のアクティブとスタンバ
イの状態切り替え信号の入力端子ＡＣＴ１の信号に従っ
てＡブロックに含まれるＮＭＯＳ及びＰＭＯＳの閾値電
圧を制御し、Ｂブロック用バイアス電圧発生回路部７０
２は第２のアクティブとスタンバイの状態切り替え信号
の入力端子ＡＣＴ２の信号に従ってＡブロックに含まれ
るＮＭＯＳ及びＰＭＯＳの閾値電圧を制御し、Ｃブロッ
ク用バイアス電圧発生回路部７０３は第３のアクティブ
とスタンバイの状態切り替え信号の入力端子ＡＣＴ３の
信号に従ってＣブロックに含まれるＮＭＯＳ及びＰＭＯ
Ｓの閾値電圧を制御する。
ュレータ半導体装置のチップ上にそれぞれに複数のＮＭ
ＯＳ及びＰＭＯＳを含むＡブロック、Ｂブロック、Ｃブ
ロックと、３個のバイアス電圧発生回路部すなわちＡブ
ロック用バイアス電圧発生回路部７０１、Ｂブロック用
バイアス電圧発生回路部７０２、Ｃブロック用バイアス
電圧発生回路部７０３が形成され、Ａブロック用バイア
ス電圧発生回路部７０１は第１のアクティブとスタンバ
イの状態切り替え信号の入力端子ＡＣＴ１の信号に従っ
てＡブロックに含まれるＮＭＯＳ及びＰＭＯＳの閾値電
圧を制御し、Ｂブロック用バイアス電圧発生回路部７０
２は第２のアクティブとスタンバイの状態切り替え信号
の入力端子ＡＣＴ２の信号に従ってＡブロックに含まれ
るＮＭＯＳ及びＰＭＯＳの閾値電圧を制御し、Ｃブロッ
ク用バイアス電圧発生回路部７０３は第３のアクティブ
とスタンバイの状態切り替え信号の入力端子ＡＣＴ３の
信号に従ってＣブロックに含まれるＮＭＯＳ及びＰＭＯ
Ｓの閾値電圧を制御する。
【００５９】このため、本実施例においては、図７に示
すようにＡブロック、Ｂブロック及びＣブロックのそれ
ぞれを独立にアクティブ及びスタンバイの切替制御を行
なうことが可能とされ、アクティブ時には低閾値電圧の
高速動作を、スタンバイ時には高閾値電圧の低消費電力
状態を回路ブロック毎に実現できるという、図２１の前
記従来例では不可能な新たな作用効果を達成している。
もちろんＡブロック、Ｂブロック、Ｃブロックのそれぞ
れについては、図２、図３、図４、図５及び図６を用い
た前記第１の実施例と同様にアクティブ時からスタンバ
イ時へ、スタンバイ時からアクティブ時への状態遷移を
高速に行うことができるという利点を持つことは明白で
あり、またＡブロック、Ｂブロック及びＣブロックを構
成するＮＭＯＳ及びＰＭＯＳにおいて、望ましいＮ型シ
リコン基体の厚さ及びＰ型シリコン基体の厚さが好まし
くは３０ｎｍ〜２００ｎｍの範囲とされることも前記第
１の実施例と同様である。
すようにＡブロック、Ｂブロック及びＣブロックのそれ
ぞれを独立にアクティブ及びスタンバイの切替制御を行
なうことが可能とされ、アクティブ時には低閾値電圧の
高速動作を、スタンバイ時には高閾値電圧の低消費電力
状態を回路ブロック毎に実現できるという、図２１の前
記従来例では不可能な新たな作用効果を達成している。
もちろんＡブロック、Ｂブロック、Ｃブロックのそれぞ
れについては、図２、図３、図４、図５及び図６を用い
た前記第１の実施例と同様にアクティブ時からスタンバ
イ時へ、スタンバイ時からアクティブ時への状態遷移を
高速に行うことができるという利点を持つことは明白で
あり、またＡブロック、Ｂブロック及びＣブロックを構
成するＮＭＯＳ及びＰＭＯＳにおいて、望ましいＮ型シ
リコン基体の厚さ及びＰ型シリコン基体の厚さが好まし
くは３０ｎｍ〜２００ｎｍの範囲とされることも前記第
１の実施例と同様である。
【００６０】［本発明のバイアス電圧発生装置の第１実
施例］次に本発明に係るバイアス電圧発生装置の第１の
実施例を説明する。図８は、本発明におけるバイアス電
圧発生回路の一実施例の構成を回路図である。
施例］次に本発明に係るバイアス電圧発生装置の第１の
実施例を説明する。図８は、本発明におけるバイアス電
圧発生回路の一実施例の構成を回路図である。
【００６１】図８を参照して、バイアス電圧発生回路
は、第１のインバータ回路８０１の入力端はアクティブ
とスタンバイの状態切り替え信号を入力する入力端子Ａ
ＣＴに接続され、第１のインバータ回路８０１の出力端
は、第２のインバータ回路８０２の入力端と、ＰＭＯＳ
８１２のゲート電極と、ＮＭＯＳ８０８のゲート電極に
接続されている。第２のインバータ回路８０２の出力端
は、ＰＭＯＳ８０３のゲート電極と、ＮＭＯＳ８０７の
ゲート電極に接続されている。ＰＭＯＳ８０３のソース
電極は電源端子ＶＤＤに接続され、ドレイン電極は、第
１のバイアス電圧出力端子ＶＰに接続されるとともに、
閾値電圧が絶対値で小さいＰＭＯＳ８０４のドレイン電
極及びゲート電極と、ＰＮＰバイポーラトランジスタ８
０５のコレクタ電極及びベース電極に接続されている。
は、第１のインバータ回路８０１の入力端はアクティブ
とスタンバイの状態切り替え信号を入力する入力端子Ａ
ＣＴに接続され、第１のインバータ回路８０１の出力端
は、第２のインバータ回路８０２の入力端と、ＰＭＯＳ
８１２のゲート電極と、ＮＭＯＳ８０８のゲート電極に
接続されている。第２のインバータ回路８０２の出力端
は、ＰＭＯＳ８０３のゲート電極と、ＮＭＯＳ８０７の
ゲート電極に接続されている。ＰＭＯＳ８０３のソース
電極は電源端子ＶＤＤに接続され、ドレイン電極は、第
１のバイアス電圧出力端子ＶＰに接続されるとともに、
閾値電圧が絶対値で小さいＰＭＯＳ８０４のドレイン電
極及びゲート電極と、ＰＮＰバイポーラトランジスタ８
０５のコレクタ電極及びベース電極に接続されている。
【００６２】ＮＭＯＳ８０７のソース電極は接地ＧＮＤ
に接続され、ドレイン電極は抵抗８０６を介して出力端
子ＶＰに接続されている。ＰＭＯＳ８０４のソース電極
とＰＮＰバイポーラトランジスタ８０５のエミッタ電極
は電源端子ＶＤＤに接続されている。ＮＭＯＳ８０８の
ソース電極は接地端子ＧＮＤに接続され、ドレイン電極
は、第２のバイアス電圧ＶＮに接続されるとともに、閾
値電圧が小さいＮＭＯＳ８０９のドレイン電極及びゲー
ト電極と、ＮＰＮバイポーラトランジスタ８１０のコレ
クタ電極及びベース電極に接続されている。ＰＭＯＳ８
１２のソース電極は電源端子ＶＤＤに接続され、ドレイ
ン電極は抵抗８１１を介して出力端子ＶＮに接続されて
いる。ＮＭＯＳ８０９のソース電極とＮＰＮバイポーラ
トランジスタ８１０のエミッタ電極は接地端子ＧＮＤに
接続されている。
に接続され、ドレイン電極は抵抗８０６を介して出力端
子ＶＰに接続されている。ＰＭＯＳ８０４のソース電極
とＰＮＰバイポーラトランジスタ８０５のエミッタ電極
は電源端子ＶＤＤに接続されている。ＮＭＯＳ８０８の
ソース電極は接地端子ＧＮＤに接続され、ドレイン電極
は、第２のバイアス電圧ＶＮに接続されるとともに、閾
値電圧が小さいＮＭＯＳ８０９のドレイン電極及びゲー
ト電極と、ＮＰＮバイポーラトランジスタ８１０のコレ
クタ電極及びベース電極に接続されている。ＰＭＯＳ８
１２のソース電極は電源端子ＶＤＤに接続され、ドレイ
ン電極は抵抗８１１を介して出力端子ＶＮに接続されて
いる。ＮＭＯＳ８０９のソース電極とＮＰＮバイポーラ
トランジスタ８１０のエミッタ電極は接地端子ＧＮＤに
接続されている。
【００６３】図９は、図８においてシリコン・オン・イ
ンシュレータ基板上に形成したドレイン電極とゲート電
極を相互接続したＮＭＯＳ８０９と、コレクタ電極とベ
ース電極を相互接続したＮＰＮバイポーラトランジスタ
８１０を並列接続した部分の断面図であり、図１０はそ
の電圧電流特性である。
ンシュレータ基板上に形成したドレイン電極とゲート電
極を相互接続したＮＭＯＳ８０９と、コレクタ電極とベ
ース電極を相互接続したＮＰＮバイポーラトランジスタ
８１０を並列接続した部分の断面図であり、図１０はそ
の電圧電流特性である。
【００６４】図９を参照して、ＮＰＮバイポーラトラン
ジスタは、ＮチャネルＭＯＳ型ＦＥＴと同一の構造で、
そのゲート電極を接地し、ドレイン電極をコレクタ電極
とし、Ｐ型基体をベースとし、ソース電極をエミッタ電
極として使用した横型バイポーラトランジスタであり、
これと並列接続されるＮＭＯＳの閾値電圧は少なくとも
ＰＮ接合の順方向電圧より低い値としている。
ジスタは、ＮチャネルＭＯＳ型ＦＥＴと同一の構造で、
そのゲート電極を接地し、ドレイン電極をコレクタ電極
とし、Ｐ型基体をベースとし、ソース電極をエミッタ電
極として使用した横型バイポーラトランジスタであり、
これと並列接続されるＮＭＯＳの閾値電圧は少なくとも
ＰＮ接合の順方向電圧より低い値としている。
【００６５】図９において、ＮＰＮバイポーラトランジ
スタのコレクタ電極とＮＭＯＳのドレインの接続点ＶＮ
に電圧Ｖを加えた場合のＮＭＯＳに流れる電流ＩＭと、
ＮＰＮバイポーラトランジスタに流れるＩＢと、これら
の電流の総和ＩＴとは、それぞれ図１０に示すようにな
る。
スタのコレクタ電極とＮＭＯＳのドレインの接続点ＶＮ
に電圧Ｖを加えた場合のＮＭＯＳに流れる電流ＩＭと、
ＮＰＮバイポーラトランジスタに流れるＩＢと、これら
の電流の総和ＩＴとは、それぞれ図１０に示すようにな
る。
【００６６】図１０を参照して、ＮＭＯＳの電流特性
は、閾値電圧がＶＦより低く、一方で電流駆動能力が低
いため、図中ＩＭで示すようになだらかな特性となり、
ＮＰＮバイポーラトランジスタの電流特性はＶＦから急
激に立ち上がるＩＢで示す特性となるため、合成した特
性はＩＴのようになる。
は、閾値電圧がＶＦより低く、一方で電流駆動能力が低
いため、図中ＩＭで示すようになだらかな特性となり、
ＮＰＮバイポーラトランジスタの電流特性はＶＦから急
激に立ち上がるＩＢで示す特性となるため、合成した特
性はＩＴのようになる。
【００６７】したがって、図９の端子ＶＮを適切な抵抗
値の抵抗Ｒを介して電源ＶＤＤに接続した場合には、図
１０に示すように、端子ＶＮの電位は合成した電流特性
ＩＴと抵抗Ｒによる負荷線の交点となるため、抵抗Ｒに
抵抗値の十分大きなものを採用することにより、端子Ｖ
Ｎには確実にＶＦより低い電圧を発生させるとともに、
端子ＶＮの電位が外部からのノイズ等で瞬間的に上昇し
た場合でも合成した電流特性ＩＴの電圧ＶＦを印加した
近傍の電流駆動力が非常に大きいため、速やかに安定点
である合成した電流特性ＩＴと抵抗Ｒによる負荷線の交
点で示される電位に復帰する。このため、本実施例のバ
イアス電圧発生回路は安定なバイアス源として働く。
値の抵抗Ｒを介して電源ＶＤＤに接続した場合には、図
１０に示すように、端子ＶＮの電位は合成した電流特性
ＩＴと抵抗Ｒによる負荷線の交点となるため、抵抗Ｒに
抵抗値の十分大きなものを採用することにより、端子Ｖ
Ｎには確実にＶＦより低い電圧を発生させるとともに、
端子ＶＮの電位が外部からのノイズ等で瞬間的に上昇し
た場合でも合成した電流特性ＩＴの電圧ＶＦを印加した
近傍の電流駆動力が非常に大きいため、速やかに安定点
である合成した電流特性ＩＴと抵抗Ｒによる負荷線の交
点で示される電位に復帰する。このため、本実施例のバ
イアス電圧発生回路は安定なバイアス源として働く。
【００６８】以上、図８における閾値電圧の低いＮＭＯ
Ｓ８０９とＮＰＮバイポーラトランジスタ８１０の並列
回路部分の特性について詳説したが、閾値電圧が絶対値
で低いＰＭＯＳ８０４とＰＮＰバイポーラトランジスタ
８０５の並列回路部についてもＶＤＤ端子の電位を基準
として電圧極性を反転すれば全く同様である。
Ｓ８０９とＮＰＮバイポーラトランジスタ８１０の並列
回路部分の特性について詳説したが、閾値電圧が絶対値
で低いＰＭＯＳ８０４とＰＮＰバイポーラトランジスタ
８０５の並列回路部についてもＶＤＤ端子の電位を基準
として電圧極性を反転すれば全く同様である。
【００６９】次に図８に示した本発明におけるバイアス
電圧発生回路の第１の実施例の動作について、そのタイ
ムチャートである図１１を参照しながら説明する。
電圧発生回路の第１の実施例の動作について、そのタイ
ムチャートである図１１を参照しながら説明する。
【００７０】入力端子ＡＣＴの入力信号がＧＮＤ端子の
電位レベルの時はスタンバイ状態であり、第１のインバ
ータ回路８０１の出力端はＶＤＤ端子の電位レベルとな
り、第２のインバータ回路８０２の出力端はＧＮＤレベ
ルとなるため、ＰＭＯＳ８０３はオン状態で、ＮＭＯＳ
８０７はオフ状態となり、このため出力端子ＶＰの電位
はＶＤＤレベルとなり、またＰＭＯＳ８１２はオフ状態
で、ＮＭＯＳ８０８はオン状態となるため、出力端子Ｖ
Ｎの電位はＧＮＤレベルとなる。
電位レベルの時はスタンバイ状態であり、第１のインバ
ータ回路８０１の出力端はＶＤＤ端子の電位レベルとな
り、第２のインバータ回路８０２の出力端はＧＮＤレベ
ルとなるため、ＰＭＯＳ８０３はオン状態で、ＮＭＯＳ
８０７はオフ状態となり、このため出力端子ＶＰの電位
はＶＤＤレベルとなり、またＰＭＯＳ８１２はオフ状態
で、ＮＭＯＳ８０８はオン状態となるため、出力端子Ｖ
Ｎの電位はＧＮＤレベルとなる。
【００７１】次に出力端子ＡＣＴの入力信号がＧＮＤレ
ベルからＶＤＤレベルに変化してスタンバイ状態からア
クティブ状態になると、第１のインバータ回路８０１の
出力端はＧＮＤレベルに変化し、第２のインバータ回路
８０２の出力端はＶＤＤレベルに変化するため、ＰＭＯ
Ｓ８１２はオン状態へと変化し、ＮＭＯＳ８０８はオフ
状態となり、閾値電圧の低いＮＭＯＳ８０９とＮＰＮバ
イポーラトランジスタ８１０の並列回路に電流が流れ、
出力端子ＶＮの電位は、図１１に示すように、ＧＮＤ端
子の電位レベルより高く、且つＰＮ接合の順方向電圧Ｖ
Ｆより低い電圧となる。これは先に図９及び図１０を用
いて説明した通りである。
ベルからＶＤＤレベルに変化してスタンバイ状態からア
クティブ状態になると、第１のインバータ回路８０１の
出力端はＧＮＤレベルに変化し、第２のインバータ回路
８０２の出力端はＶＤＤレベルに変化するため、ＰＭＯ
Ｓ８１２はオン状態へと変化し、ＮＭＯＳ８０８はオフ
状態となり、閾値電圧の低いＮＭＯＳ８０９とＮＰＮバ
イポーラトランジスタ８１０の並列回路に電流が流れ、
出力端子ＶＮの電位は、図１１に示すように、ＧＮＤ端
子の電位レベルより高く、且つＰＮ接合の順方向電圧Ｖ
Ｆより低い電圧となる。これは先に図９及び図１０を用
いて説明した通りである。
【００７２】また、ＰＭＯＳ８０３はオフ状態となり、
ＮＭＯＳ８０７がオン状態となるため、閾値電圧が絶対
値で低いＰＭＯＳ８０４とＰＮＰバイポーラトランジス
タ８０５の並列回路部に電流が流れ、出力端子ＶＰの電
位は、図１１に示すように、ＶＤＤ端子のレベルより低
く、且つＶＤＤレベルからＶＦを引いた値より高い電圧
へと変化する。
ＮＭＯＳ８０７がオン状態となるため、閾値電圧が絶対
値で低いＰＭＯＳ８０４とＰＮＰバイポーラトランジス
タ８０５の並列回路部に電流が流れ、出力端子ＶＰの電
位は、図１１に示すように、ＶＤＤ端子のレベルより低
く、且つＶＤＤレベルからＶＦを引いた値より高い電圧
へと変化する。
【００７３】入力端子ＡＣＴの入力信号がＶＤＤレベル
からＧＮＤレベルに再び変化してスタンバイ状態になる
ときは、再び第１のインバータ回路８０１の出力端はＶ
ＤＤレベルへ、第２のインバータ回路８０２の出力端は
ＧＮＤレベルへと変化し、ＰＭＯＳ８０３はオン状態、
ＮＭＯＳ８０７はオフ状態となり、出力端子ＶＰの電位
はＶＤＤレベルへと変化し、またＰＭＯＳ８１２はオフ
状態、ＮＭＯＳ８０８状態はオン状態となるので、出力
端子ＶＮの電位はＧＮＤレベルへと変化する。
からＧＮＤレベルに再び変化してスタンバイ状態になる
ときは、再び第１のインバータ回路８０１の出力端はＶ
ＤＤレベルへ、第２のインバータ回路８０２の出力端は
ＧＮＤレベルへと変化し、ＰＭＯＳ８０３はオン状態、
ＮＭＯＳ８０７はオフ状態となり、出力端子ＶＰの電位
はＶＤＤレベルへと変化し、またＰＭＯＳ８１２はオフ
状態、ＮＭＯＳ８０８状態はオン状態となるので、出力
端子ＶＮの電位はＧＮＤレベルへと変化する。
【００７４】従って、本実施例のバイアス電圧発生回路
は、出力端子ＶＰを、図２のＰＭＯＳ側バイアス発生器
２０７として用い、且つ出力端子ＶＮをＮＭＯＳ側バイ
アス発生器２０８として用いることにより、本発明に係
るシリコン・オン・インシュレータ半導体装置のバイア
ス電圧発生回路として適している。
は、出力端子ＶＰを、図２のＰＭＯＳ側バイアス発生器
２０７として用い、且つ出力端子ＶＮをＮＭＯＳ側バイ
アス発生器２０８として用いることにより、本発明に係
るシリコン・オン・インシュレータ半導体装置のバイア
ス電圧発生回路として適している。
【００７５】図１０において、抵抗８０６は、出力端子
ＶＰの電位がスタンバイ時のＶＤＤレベルからアクティ
ブ時のレベルまで遷移するのに要する時間と、アクティ
ブ状態における消費電力を決定し、抵抗８０６の抵抗値
が小さい場合には遷移時間は短縮されるが消費電力が増
大する。
ＶＰの電位がスタンバイ時のＶＤＤレベルからアクティ
ブ時のレベルまで遷移するのに要する時間と、アクティ
ブ状態における消費電力を決定し、抵抗８０６の抵抗値
が小さい場合には遷移時間は短縮されるが消費電力が増
大する。
【００７６】同様にして抵抗８１１は、出力端子ＶＮの
電位のスタンバイ状態からアクティブ状態への遷移時間
と、アクティブにおける消費電力を決定し、抵抗８１１
の抵抗値が小さい場合には遷移時間は短縮されるが消費
電力が増大する。但し、抵抗８０６及び抵抗８１１はそ
れぞれＮＭＯＳ８０７及びＰＭＯＳ８１２のオン状態で
の抵抗を適切に設計することによって省略することもで
きる。
電位のスタンバイ状態からアクティブ状態への遷移時間
と、アクティブにおける消費電力を決定し、抵抗８１１
の抵抗値が小さい場合には遷移時間は短縮されるが消費
電力が増大する。但し、抵抗８０６及び抵抗８１１はそ
れぞれＮＭＯＳ８０７及びＰＭＯＳ８１２のオン状態で
の抵抗を適切に設計することによって省略することもで
きる。
【００７７】［本発明のバイアス電圧発生装置の第２実
施例］本発明のバイアス電圧発生装置の第２実施例を以
下に説明する。図１２は、図８における閾値電圧が絶対
値で低いＰＭＯＳ８０４とＰＮＰバイポーラトランジス
タ８０５からなる並列回路部を、Ｐ型ハイブリッドモー
ドデバイス１２１に置き換え、また閾値電圧が低いＮＭ
ＯＳ８０９とＮＰＮバイポーラトランジスタ８１０から
なる並列回路部をＮ型ハイブリッドモードデバイス１２
２に置き換えた回路構成であり、それ以外の部分は図８
と同一である。
施例］本発明のバイアス電圧発生装置の第２実施例を以
下に説明する。図１２は、図８における閾値電圧が絶対
値で低いＰＭＯＳ８０４とＰＮＰバイポーラトランジス
タ８０５からなる並列回路部を、Ｐ型ハイブリッドモー
ドデバイス１２１に置き換え、また閾値電圧が低いＮＭ
ＯＳ８０９とＮＰＮバイポーラトランジスタ８１０から
なる並列回路部をＮ型ハイブリッドモードデバイス１２
２に置き換えた回路構成であり、それ以外の部分は図８
と同一である。
【００７８】ハイブリッドモードデバイスは、例えば文
献「ＩＥＥＥ ＥＬＥＣＴＲＯＮＤＥＶＩＣＥ ＬＥＴ
ＴＥＲＳ」、１９９３年５月号、第２３４頁から２３６
頁に記載があるが、ここではＮ型のハイブリッドモード
デバイスを例として図１３及び図１４を用いて説明す
る。
献「ＩＥＥＥ ＥＬＥＣＴＲＯＮＤＥＶＩＣＥ ＬＥＴ
ＴＥＲＳ」、１９９３年５月号、第２３４頁から２３６
頁に記載があるが、ここではＮ型のハイブリッドモード
デバイスを例として図１３及び図１４を用いて説明す
る。
【００７９】図１３は、Ｎ型ハイブリッドモードデバイ
スの概念を説明する断面図である。図１３を参照して、
Ｎ型ハイブリッドモードデバイスは、シリコン・オン・
インシュレータ基板上に形成したＮチャネルＭＯＳ型Ｆ
ＥＴのゲート電極と基体電極を短絡した構造となってい
る。
スの概念を説明する断面図である。図１３を参照して、
Ｎ型ハイブリッドモードデバイスは、シリコン・オン・
インシュレータ基板上に形成したＮチャネルＭＯＳ型Ｆ
ＥＴのゲート電極と基体電極を短絡した構造となってい
る。
【００８０】図１３に示すように、Ｎ型拡散層１０５の
一方をソース電極として接地し、他方をドレイン電極と
してゲート電極のポリシリコン１０９及びＰ型シリコン
基体１０４と接続するとともに端子ＶＮに接続したＮ型
ハイブリッドモードデバイスにおいて、端子ＶＮに印加
した電圧Ｖと電流Ｉとの関係は、図１４の電圧−電流特
性において、特性ＩＨのようになる。
一方をソース電極として接地し、他方をドレイン電極と
してゲート電極のポリシリコン１０９及びＰ型シリコン
基体１０４と接続するとともに端子ＶＮに接続したＮ型
ハイブリッドモードデバイスにおいて、端子ＶＮに印加
した電圧Ｖと電流Ｉとの関係は、図１４の電圧−電流特
性において、特性ＩＨのようになる。
【００８１】すなわち、Ｎ型ハイブリッドモードデバイ
スでは、ゲート電極のポリシリコン１０９とＰ型シリコ
ン基体の電位が同時に上昇するが、ソース側のＮ型拡散
層１０５とＰ型シリコン基体によるＰＮ接合の電位障壁
がゲート電極に加えられた正電圧の影響によりゲート酸
化膜１０８に近い表面において小さくなり、Ｎ型ハイブ
リッドモードデバイスを横型ＮＰＮバイポーラトランジ
スタとみなした場合、これをオン状態とするに必要なベ
ース・エミッタ間電圧ＶＢＥは、ゲートを接地して二つ
のＮ型拡散層１０５の一方をコレクタとし他方をエミッ
タとして、Ｐ型シリコン基体１０４をベースとした横型
ＮＰＮバイポーラトランジスタをオン状態にするのに必
要なベース・エミッタ間電圧であるＶＦより０．３ボル
ト程度低くなる。
スでは、ゲート電極のポリシリコン１０９とＰ型シリコ
ン基体の電位が同時に上昇するが、ソース側のＮ型拡散
層１０５とＰ型シリコン基体によるＰＮ接合の電位障壁
がゲート電極に加えられた正電圧の影響によりゲート酸
化膜１０８に近い表面において小さくなり、Ｎ型ハイブ
リッドモードデバイスを横型ＮＰＮバイポーラトランジ
スタとみなした場合、これをオン状態とするに必要なベ
ース・エミッタ間電圧ＶＢＥは、ゲートを接地して二つ
のＮ型拡散層１０５の一方をコレクタとし他方をエミッ
タとして、Ｐ型シリコン基体１０４をベースとした横型
ＮＰＮバイポーラトランジスタをオン状態にするのに必
要なベース・エミッタ間電圧であるＶＦより０．３ボル
ト程度低くなる。
【００８２】このため、Ｎ型ハイブリッドモードデバイ
スの電圧・電流特性は、通常の横型ＮＰＮバイポーラト
ランジスタの電流特性を低電圧側に０．３ボルト程度ほ
ぼ平行移動した特性となる。
スの電圧・電流特性は、通常の横型ＮＰＮバイポーラト
ランジスタの電流特性を低電圧側に０．３ボルト程度ほ
ぼ平行移動した特性となる。
【００８３】図１３における端子ＶＮを抵抗Ｒを介して
電源端子ＶＤＤに接続した場合には、抵抗Ｒに抵抗値が
十分大きいものを使用することによって、本発明のバイ
アス電圧発生装置の前記第１実施例において、図９及び
図１０を参照して説明したのと同様に、端子ＶＮの電位
としてＶＦより低い電位を安定に得ることができる。な
お、図１２のＰ型ハイブリッドモードデバイス１２１の
構造及び特性は、以上のＮ型ハイブリッドモードデバイ
スの説明において不純物の極性、電圧の極性を反転すれ
ばよいので、その説明を省略する。
電源端子ＶＤＤに接続した場合には、抵抗Ｒに抵抗値が
十分大きいものを使用することによって、本発明のバイ
アス電圧発生装置の前記第１実施例において、図９及び
図１０を参照して説明したのと同様に、端子ＶＮの電位
としてＶＦより低い電位を安定に得ることができる。な
お、図１２のＰ型ハイブリッドモードデバイス１２１の
構造及び特性は、以上のＮ型ハイブリッドモードデバイ
スの説明において不純物の極性、電圧の極性を反転すれ
ばよいので、その説明を省略する。
【００８４】図１２のバイアス電圧発生回路の動作につ
いては、すでに本発明のバイアス電圧発生装置の前記第
１実施例の説明である図８の動作について図１１のタイ
ミングチャートを用いて説明したものと同様であるので
省略する。
いては、すでに本発明のバイアス電圧発生装置の前記第
１実施例の説明である図８の動作について図１１のタイ
ミングチャートを用いて説明したものと同様であるので
省略する。
【００８５】図１２のバイアス電圧発生回路において、
抵抗８０６と抵抗８１１の働きは図８の前記第１の実施
例で説明したものと同一であるため、ＮＭＯＳ８０７及
びＰＭＯＳ８１２のオン状態での抵抗を適切に設計する
ことによって省略できることも同様である。
抵抗８０６と抵抗８１１の働きは図８の前記第１の実施
例で説明したものと同一であるため、ＮＭＯＳ８０７及
びＰＭＯＳ８１２のオン状態での抵抗を適切に設計する
ことによって省略できることも同様である。
【００８６】図１２の本実施例では、図８におけるバイ
ポーラトランジスタと閾値電圧が絶対値で低いＭＯＳ型
ＦＥＴの並列回路部をハイブリッドモードデバイスに置
き換えることにより素子数の低減が可能となるととも
に、閾値電圧の低いＭＯＳ型ＦＥＴが不要となるので集
積回路として製造する場合の製造工程が簡略化できると
いう新たな利点が生じる。
ポーラトランジスタと閾値電圧が絶対値で低いＭＯＳ型
ＦＥＴの並列回路部をハイブリッドモードデバイスに置
き換えることにより素子数の低減が可能となるととも
に、閾値電圧の低いＭＯＳ型ＦＥＴが不要となるので集
積回路として製造する場合の製造工程が簡略化できると
いう新たな利点が生じる。
【００８７】［本発明のバイアス電圧発生装置の第３実
施例］図１５は、本発明のバイアス電圧発生回路の第３
の実施例の回路図であり、図１６はその動作を説明する
ためのタイミングチャートである。
施例］図１５は、本発明のバイアス電圧発生回路の第３
の実施例の回路図であり、図１６はその動作を説明する
ためのタイミングチャートである。
【００８８】図１５のバイアス電圧発生回路では、図１
２から抵抗８０６と抵抗８１１を省き、ワンショットパ
ルス発生回路１５１とＮＭＯＳ１５２とＰＭＯＳ１５３
を付加した構成とされ、ワンショットパルス発生回路１
５１の入力端は入力端子ＡＣＴに接続され、一方の出力
端Ｐ１はＮＭＯＳ１５２のゲート電極に接続され、他方
の出力端Ｐ２はＰＭＯＳ１５３のゲート電極に接続され
ている。
２から抵抗８０６と抵抗８１１を省き、ワンショットパ
ルス発生回路１５１とＮＭＯＳ１５２とＰＭＯＳ１５３
を付加した構成とされ、ワンショットパルス発生回路１
５１の入力端は入力端子ＡＣＴに接続され、一方の出力
端Ｐ１はＮＭＯＳ１５２のゲート電極に接続され、他方
の出力端Ｐ２はＰＭＯＳ１５３のゲート電極に接続され
ている。
【００８９】また、ＮＭＯＳ１５２のドレイン電極は出
力端子ＶＰに接続され、ソース電極は接地端子ＧＮＤに
接続されており、ＰＭＯＳ１５３のドレイン電極は出力
端子ＶＮに接続され、ソース電極は電源端子ＶＤＤに接
続されている。
力端子ＶＰに接続され、ソース電極は接地端子ＧＮＤに
接続されており、ＰＭＯＳ１５３のドレイン電極は出力
端子ＶＮに接続され、ソース電極は電源端子ＶＤＤに接
続されている。
【００９０】図１６を参照して、本実施例の回路動作を
以下に説明する。
以下に説明する。
【００９１】入力端子ＡＣＴの入力信号がＧＮＤレベル
の時、すなわちスタンバイ状態では第１のインバータ回
路８０１の出力端はＶＤＤレベル、第２のインバータ回
路８０２の出力端はＧＮＤレベルのため、ＰＭＯＳ８０
３はオン状態で、ＮＭＯＳ８０７はオフ状態で、ＮＭＯ
Ｓ８０８はオン状態、ＰＭＯＳ８１２はオフ状態であ
り、またワンショットパルス発生回路１５１の出力端Ｐ
１はＧＮＤレベル、出力端Ｐ２はＶＤＤレベルのため、
ＮＭＯＳ１５２及びＰＭＯＳ１５３はいずれもオフ状態
となり、出力端子ＶＰはＶＤＤレベル、出力端子ＶＮは
ＧＮＤレベルとなっている。
の時、すなわちスタンバイ状態では第１のインバータ回
路８０１の出力端はＶＤＤレベル、第２のインバータ回
路８０２の出力端はＧＮＤレベルのため、ＰＭＯＳ８０
３はオン状態で、ＮＭＯＳ８０７はオフ状態で、ＮＭＯ
Ｓ８０８はオン状態、ＰＭＯＳ８１２はオフ状態であ
り、またワンショットパルス発生回路１５１の出力端Ｐ
１はＧＮＤレベル、出力端Ｐ２はＶＤＤレベルのため、
ＮＭＯＳ１５２及びＰＭＯＳ１５３はいずれもオフ状態
となり、出力端子ＶＰはＶＤＤレベル、出力端子ＶＮは
ＧＮＤレベルとなっている。
【００９２】入力端子ＡＣＴの入力信号がＧＮＤレベル
からＶＤＤレベルに変化してアクティブになると、イン
バータ回路８０１の出力端はＧＮＤレベルに変わり、第
２のインバータ回路８０２の出力端はＶＤＤレベルに変
わるため、ＰＭＯＳ８０３はオフ状態へ、ＮＭＯＳ８０
７はオン状態へ、ＮＭＯＳ８０８はオフ状態へ、ＰＭＯ
Ｓ８１２はオン状態へそれぞれ変わり、またワンショッ
トパルス発生回路１５１の出力端Ｐ１には一発の正方向
パルスが発生し、他の出力端Ｐ２には一発の負方向パル
スが発生してＮＭＯＳ１５２及びＰＭＯＳ１５３をそれ
ぞれのパルス幅で定められる期間オン状態とするため、
アクティブ状態の初期の期間は出力端子ＶＰに対してＮ
ＭＯＳ８０７に加えてＮＭＯＳ１５２も放電路を形成す
ることから、出力端子ＶＰのＶＤＤレベルからアクティ
ブ状態の設定レベルへの遷移は迅速に行われ、同様にし
て出力端子ＶＮに対してＰＭＯＳ８１２に加えてＰＭＯ
Ｓ１５３も充電路を形成することから、出力端子ＶＮの
ＧＮＤレベルからアクティブ状態の設定レベルへの遷移
は迅速に行われることになる。
からＶＤＤレベルに変化してアクティブになると、イン
バータ回路８０１の出力端はＧＮＤレベルに変わり、第
２のインバータ回路８０２の出力端はＶＤＤレベルに変
わるため、ＰＭＯＳ８０３はオフ状態へ、ＮＭＯＳ８０
７はオン状態へ、ＮＭＯＳ８０８はオフ状態へ、ＰＭＯ
Ｓ８１２はオン状態へそれぞれ変わり、またワンショッ
トパルス発生回路１５１の出力端Ｐ１には一発の正方向
パルスが発生し、他の出力端Ｐ２には一発の負方向パル
スが発生してＮＭＯＳ１５２及びＰＭＯＳ１５３をそれ
ぞれのパルス幅で定められる期間オン状態とするため、
アクティブ状態の初期の期間は出力端子ＶＰに対してＮ
ＭＯＳ８０７に加えてＮＭＯＳ１５２も放電路を形成す
ることから、出力端子ＶＰのＶＤＤレベルからアクティ
ブ状態の設定レベルへの遷移は迅速に行われ、同様にし
て出力端子ＶＮに対してＰＭＯＳ８１２に加えてＰＭＯ
Ｓ１５３も充電路を形成することから、出力端子ＶＮの
ＧＮＤレベルからアクティブ状態の設定レベルへの遷移
は迅速に行われることになる。
【００９３】入力端子ＡＣＴの入力信号が再びＶＤＤレ
ベルからＧＮＤレベルに変化してアクティブ状態からス
タンバイ状態に遷移するときは、第１のインバータ回路
８０１の出力端はＶＤＤレベルに変わり、第２のインバ
ータ回路８０２の出力端はＧＮＤレベルに変わるため、
ＰＭＯＳ８０３はオン状態へ、ＮＭＯＳ８０７はオフ状
態へ、ＮＭＯＳ８０８はオン状態へ、ＰＭＯＳ８１２は
オフ状態へ変わり、またワンショットパルス発生回路１
５１の出力端Ｐ１はＧＮＤレベルのままで出力端Ｐ２の
レベルはＶＤＤレベルのままなのでＮＭＯＳ１５２及び
ＰＭＯＳ１５３はいずれもオフ状態のまま変化せず、出
力端子ＶＰはＶＤＤレベルへと変化し、出力端子ＶＮは
ＧＮＤレベルへと変化する。
ベルからＧＮＤレベルに変化してアクティブ状態からス
タンバイ状態に遷移するときは、第１のインバータ回路
８０１の出力端はＶＤＤレベルに変わり、第２のインバ
ータ回路８０２の出力端はＧＮＤレベルに変わるため、
ＰＭＯＳ８０３はオン状態へ、ＮＭＯＳ８０７はオフ状
態へ、ＮＭＯＳ８０８はオン状態へ、ＰＭＯＳ８１２は
オフ状態へ変わり、またワンショットパルス発生回路１
５１の出力端Ｐ１はＧＮＤレベルのままで出力端Ｐ２の
レベルはＶＤＤレベルのままなのでＮＭＯＳ１５２及び
ＰＭＯＳ１５３はいずれもオフ状態のまま変化せず、出
力端子ＶＰはＶＤＤレベルへと変化し、出力端子ＶＮは
ＧＮＤレベルへと変化する。
【００９４】本実施例においては、スタンバイ状態から
アクティブ状態に変化するときの出力端子ＶＰ及びＶＮ
が安定するまでに要する遷移時間を短縮することがで
き、特にＮＭＯＳ１５２及びＰＭＯＳ１５３の電流駆動
力を大きく設定して、ＮＭＯＳ８０７及びＰＭＯＳ８１
２の電流駆動力を小さく設定することにより、図１２の
前記第２の実施例と比較して、スタンバイ状態からアク
ティブ状態への遷移時間を大幅に短縮できるとともに、
アクティブ時の大半の期間にはＮＭＯＳ８０７を通して
流れる電流とＰＭＯＳ８１２を通して流れる電流が支配
的なのでアクティブ期間中に消費する電力も低減するこ
とができるという新たな効果が得られる。
アクティブ状態に変化するときの出力端子ＶＰ及びＶＮ
が安定するまでに要する遷移時間を短縮することがで
き、特にＮＭＯＳ１５２及びＰＭＯＳ１５３の電流駆動
力を大きく設定して、ＮＭＯＳ８０７及びＰＭＯＳ８１
２の電流駆動力を小さく設定することにより、図１２の
前記第２の実施例と比較して、スタンバイ状態からアク
ティブ状態への遷移時間を大幅に短縮できるとともに、
アクティブ時の大半の期間にはＮＭＯＳ８０７を通して
流れる電流とＰＭＯＳ８１２を通して流れる電流が支配
的なのでアクティブ期間中に消費する電力も低減するこ
とができるという新たな効果が得られる。
【００９５】［本発明のバイアス電圧発生装置の第４実
施例］図１７に本発明のバイアス電圧発生回路の第４の
実施例の回路図を示し、図１８にその動作を説明するた
めのタイミングチャートを示す。
施例］図１７に本発明のバイアス電圧発生回路の第４の
実施例の回路図を示し、図１８にその動作を説明するた
めのタイミングチャートを示す。
【００９６】図１５に示した前記第３の実施例では、Ｎ
ＭＯＳ１５２とＰＭＯＳ１５３の電流駆動力を大きくす
るとＰ１端子及びＰ２端子で発生するパルス幅との関係
で、パルス幅が大きいときにはＮＭＯＳ１５２を通じて
過放電して出力端子ＶＰの電位が瞬間的にＶＤＤレベル
からＶＦを引いた電位よりも低くなり、同様にＰＭＯＳ
１５３を通じて過充電して出力端子ＶＮの電位が瞬間的
にＶＦより高くなる危険性が生じるが、本実施例は、こ
の危険性を回避するものである。
ＭＯＳ１５２とＰＭＯＳ１５３の電流駆動力を大きくす
るとＰ１端子及びＰ２端子で発生するパルス幅との関係
で、パルス幅が大きいときにはＮＭＯＳ１５２を通じて
過放電して出力端子ＶＰの電位が瞬間的にＶＤＤレベル
からＶＦを引いた電位よりも低くなり、同様にＰＭＯＳ
１５３を通じて過充電して出力端子ＶＮの電位が瞬間的
にＶＦより高くなる危険性が生じるが、本実施例は、こ
の危険性を回避するものである。
【００９７】図１７を参照して、本実施例は、図１５の
前記第３の実施例の回路に、第２のワンショットパルス
発生回路１７１とＰＭＯＳ１７２とＮＭＯＳ１７３を付
加した構成となっている。そして、第２のワンショット
パルス発生回路１７１の入力端は入力端子ＡＣＴに接続
され、一方の出力端Ｐ３はＰＭＯＳ１７２のゲート電極
に接続された他方の出力端Ｐ４はＮＭＯＳ１７３のゲー
ト電極に接続され、ＰＭＯＳ１７２のソース電極は出力
端子ＶＰに接続され、ドレイン電極は接地端子ＧＮＤに
接続されていて、ＮＭＯＳ１７３のソース電極は出力端
子ＶＮに接続され、ドレイン電極は電源端子ＶＤＤに接
続されている。
前記第３の実施例の回路に、第２のワンショットパルス
発生回路１７１とＰＭＯＳ１７２とＮＭＯＳ１７３を付
加した構成となっている。そして、第２のワンショット
パルス発生回路１７１の入力端は入力端子ＡＣＴに接続
され、一方の出力端Ｐ３はＰＭＯＳ１７２のゲート電極
に接続された他方の出力端Ｐ４はＮＭＯＳ１７３のゲー
ト電極に接続され、ＰＭＯＳ１７２のソース電極は出力
端子ＶＰに接続され、ドレイン電極は接地端子ＧＮＤに
接続されていて、ＮＭＯＳ１７３のソース電極は出力端
子ＶＮに接続され、ドレイン電極は電源端子ＶＤＤに接
続されている。
【００９８】図１８の動作タイミングチャートに示すよ
うに、第２のワンショットパルス発生回路１７１の出力
端Ｐ３で発生するパルスは、第１のワンショットパルス
発生回路１５１の出力端Ｐ１で発生するパルスとほぼ同
時に変化を開始する逆相のパルスで、且つパルス幅が小
さい。同様に第２のワンショットパルス発生回路１７１
の出力端Ｐ４で発生するパルスは第１のワンショットパ
ルス発生回路１５１の出力端Ｐ２で発生するパルスとほ
ぼ同時に変化を開始する逆相のパルスで、且つパルス幅
が小さい。
うに、第２のワンショットパルス発生回路１７１の出力
端Ｐ３で発生するパルスは、第１のワンショットパルス
発生回路１５１の出力端Ｐ１で発生するパルスとほぼ同
時に変化を開始する逆相のパルスで、且つパルス幅が小
さい。同様に第２のワンショットパルス発生回路１７１
の出力端Ｐ４で発生するパルスは第１のワンショットパ
ルス発生回路１５１の出力端Ｐ２で発生するパルスとほ
ぼ同時に変化を開始する逆相のパルスで、且つパルス幅
が小さい。
【００９９】入力端子ＡＣＴの入力信号がＧＮＤレベル
の時、すなわちスタンバイ状態では第１のインバータ回
路８０１の出力端はＶＤＤレベル、第２のインバータ回
路８０２の出力端はＧＮＤレベルのため、ＰＭＯＳ８０
３はオン状態で、ＮＭＯＳ８０７はオフ状態、ＮＭＯＳ
８０８はオン状態、ＰＭＯＳ８１２はオフ状態であり、
ワンショットパルス発生回路１５１の出力端Ｐ１はＧＮ
Ｄレベルで、出力端Ｐ２はＶＤＤレベルのため、ＮＭＯ
Ｓ１５２及びＰＭＯＳ１５３はいずれもオフ状態であ
り、第２のワンショットパルス発生回路１７１の出力端
Ｐ３はＶＤＤレベル、出力端Ｐ４はＧＮＤレベルのた
め、ＰＭＯＳ１７２及びＮＭＯＳ１７３のいずれもオフ
状態であるため、出力端子ＶＰはＶＤＤレベル、出力端
子ＶＮはＧＮＤレベルとなっている。
の時、すなわちスタンバイ状態では第１のインバータ回
路８０１の出力端はＶＤＤレベル、第２のインバータ回
路８０２の出力端はＧＮＤレベルのため、ＰＭＯＳ８０
３はオン状態で、ＮＭＯＳ８０７はオフ状態、ＮＭＯＳ
８０８はオン状態、ＰＭＯＳ８１２はオフ状態であり、
ワンショットパルス発生回路１５１の出力端Ｐ１はＧＮ
Ｄレベルで、出力端Ｐ２はＶＤＤレベルのため、ＮＭＯ
Ｓ１５２及びＰＭＯＳ１５３はいずれもオフ状態であ
り、第２のワンショットパルス発生回路１７１の出力端
Ｐ３はＶＤＤレベル、出力端Ｐ４はＧＮＤレベルのた
め、ＰＭＯＳ１７２及びＮＭＯＳ１７３のいずれもオフ
状態であるため、出力端子ＶＰはＶＤＤレベル、出力端
子ＶＮはＧＮＤレベルとなっている。
【０１００】入力端子ＡＣＴの入力信号がＧＮＤレベル
からＶＤＤレベルに変化してアクティブ状態になると、
第１のインバータ回路８０１の出力端はＧＮＤレベルに
変わり、第２のインバータ回路８０２の出力端はＶＤＤ
レベルに変わるため、ＰＭＯＳ８０３はオフ状態へ、Ｎ
ＭＯＳ８０７はオン状態へ、ＮＭＯＳ８０８はオフ状態
へ、ＰＭＯＳ８１２はオン状態へそれぞれ変わり、ワン
ショットパルス発生回路１５１の出力端Ｐ１には一発の
正方向パルスが発生し、他の出力端Ｐ２には一発の負方
向パルスが発生してＮＭＯＳ１５２及びＰＭＯＳ１５３
をオン状態とすると同時に、第２のワンショットパルス
発生回路１７１の出力端Ｐ３にはＰ１のパルスより短い
パルス幅の負方向パルスが発生し、他の出力端Ｐ４には
Ｐ２のパルスより短いパルス幅の正方向パルスが発生し
てＰＭＯＳ１７２及びＮＭＯＳ１７３をオン状態とす
る。
からＶＤＤレベルに変化してアクティブ状態になると、
第１のインバータ回路８０１の出力端はＧＮＤレベルに
変わり、第２のインバータ回路８０２の出力端はＶＤＤ
レベルに変わるため、ＰＭＯＳ８０３はオフ状態へ、Ｎ
ＭＯＳ８０７はオン状態へ、ＮＭＯＳ８０８はオフ状態
へ、ＰＭＯＳ８１２はオン状態へそれぞれ変わり、ワン
ショットパルス発生回路１５１の出力端Ｐ１には一発の
正方向パルスが発生し、他の出力端Ｐ２には一発の負方
向パルスが発生してＮＭＯＳ１５２及びＰＭＯＳ１５３
をオン状態とすると同時に、第２のワンショットパルス
発生回路１７１の出力端Ｐ３にはＰ１のパルスより短い
パルス幅の負方向パルスが発生し、他の出力端Ｐ４には
Ｐ２のパルスより短いパルス幅の正方向パルスが発生し
てＰＭＯＳ１７２及びＮＭＯＳ１７３をオン状態とす
る。
【０１０１】従って、図１８に示すように、本実施例に
おいては、Ｐ３パルスの期間はＰＭＯＳ１７２、ＮＭＯ
Ｓ１５２及びＮＭＯＳ８０７がオン状態となってＶＰ端
子を放電するが、ＰＭＯＳ１７２はソース電極が出力端
子ＶＰに接続されているので、出力端子ＶＰの電位の下
降とともに閾値電圧が絶対値で上昇する一方でソース電
極とゲート電極間の電位差も絶対値で減少するためにＰ
ＭＯＳ１７２の放電能力はアクティブ状態に入った直後
は大きいが出力端子ＶＰの電位降下とともに低下する。
おいては、Ｐ３パルスの期間はＰＭＯＳ１７２、ＮＭＯ
Ｓ１５２及びＮＭＯＳ８０７がオン状態となってＶＰ端
子を放電するが、ＰＭＯＳ１７２はソース電極が出力端
子ＶＰに接続されているので、出力端子ＶＰの電位の下
降とともに閾値電圧が絶対値で上昇する一方でソース電
極とゲート電極間の電位差も絶対値で減少するためにＰ
ＭＯＳ１７２の放電能力はアクティブ状態に入った直後
は大きいが出力端子ＶＰの電位降下とともに低下する。
【０１０２】Ｐ３パルスが切れてからＰ１パルスが切れ
るまでの期間はＮＭＯＳ１５２及びＮＭＯＳ８０７がオ
ン状態を維持して出力端子ＶＰを放電し、Ｐ１パルスが
切れてから後はＮＭＯＳ８０７のみがオン状態で出力端
子ＶＰからの放電路を形成する。
るまでの期間はＮＭＯＳ１５２及びＮＭＯＳ８０７がオ
ン状態を維持して出力端子ＶＰを放電し、Ｐ１パルスが
切れてから後はＮＭＯＳ８０７のみがオン状態で出力端
子ＶＰからの放電路を形成する。
【０１０３】その結果、出力端子ＶＰの電位は、図１８
に示すように、３段階を経て滑らかに電位変化してアク
ティブ状態で設定された電位に安定するようになるた
め、出力端子ＶＰの電位が瞬間的にＶＤＤからＶＦを引
いた電位以下に過放電されることを防止することができ
る。同様に、Ｐ４パルスの期間はＮＭＯＳ１７３、ＰＭ
ＯＳ１５３及びＰＭＯＳ８１２がオン状態となってＶＮ
端子が充電するが、ＮＭＯＳ１７３はソース電極が出力
端子ＶＮに接続されているため、出力端子ＶＮの電位の
上昇とともに閾値電圧が上昇する一方でソース電極とゲ
ート電極間の電位差も減少することになり、ＮＭＯＳ１
７３の放電能力はアクティブ状態に入った直後は大きい
が出力端子ＶＮの電位上昇とともに低下する。
に示すように、３段階を経て滑らかに電位変化してアク
ティブ状態で設定された電位に安定するようになるた
め、出力端子ＶＰの電位が瞬間的にＶＤＤからＶＦを引
いた電位以下に過放電されることを防止することができ
る。同様に、Ｐ４パルスの期間はＮＭＯＳ１７３、ＰＭ
ＯＳ１５３及びＰＭＯＳ８１２がオン状態となってＶＮ
端子が充電するが、ＮＭＯＳ１７３はソース電極が出力
端子ＶＮに接続されているため、出力端子ＶＮの電位の
上昇とともに閾値電圧が上昇する一方でソース電極とゲ
ート電極間の電位差も減少することになり、ＮＭＯＳ１
７３の放電能力はアクティブ状態に入った直後は大きい
が出力端子ＶＮの電位上昇とともに低下する。
【０１０４】Ｐ４パルスが切れてからＰ２パルスが切れ
るまでの期間はＰＭＯＳ１５３及びＰＭＯＳ８１２がオ
ン状態を維持して出力端子ＶＮを充電し、Ｐ２パルスが
切れてから後はＰＭＯＳ８１２のみがオン状態で出力端
子ＶＮからの充電路を形成する。その結果出力端子ＶＮ
の電位も、図１８に示すように、３段階を経て滑らかに
電位変化してアクティブ状態で設定された電位に安定す
るようになるので出力端子ＶＮの電位が瞬間的にＶＦ以
上に過充電されることを防止することができる。
るまでの期間はＰＭＯＳ１５３及びＰＭＯＳ８１２がオ
ン状態を維持して出力端子ＶＮを充電し、Ｐ２パルスが
切れてから後はＰＭＯＳ８１２のみがオン状態で出力端
子ＶＮからの充電路を形成する。その結果出力端子ＶＮ
の電位も、図１８に示すように、３段階を経て滑らかに
電位変化してアクティブ状態で設定された電位に安定す
るようになるので出力端子ＶＮの電位が瞬間的にＶＦ以
上に過充電されることを防止することができる。
【０１０５】入力端子ＡＣＴの入力信号が再びＶＤＤレ
ベルからＧＮＤレベルに変化してアクティブ状態からス
タンバイ状態に遷移するときは、第１のインバータ回路
８０１の出力端はＶＤＤレベルに変わり、第２のインバ
ータ回路８０２の出力端はＧＮＤレベルに変わるため、
ＰＭＯＳ８０３はオン状態へ、ＮＭＯＳ８０７はオフ状
態へ、ＮＭＯＳ８０８はオン状態へ、ＰＭＯＳ８１２は
オフ状態へそれぞれ変わり、ワンショットパルス発生回
路１５１の出力端Ｐ１はＧＮＤレベルのままで出力端Ｐ
２のレベルはＶＤＤレベルのままであるため、ＮＭＯＳ
１５２及びＰＭＯＳ１５３はいずれもオフ状態のまま変
化せず、第２のワンショットパルス発生回路１７１の出
力端Ｐ３はＶＤＤレベルのままで、出力端Ｐ４のレベル
はＧＮＤレベルのままなので、ＰＭＯＳ１７２及びＮＭ
ＯＳ１７３はいずれもオフ状態のまま変化せず、出力端
子ＶＰはＶＤＤレベルへと変化し、出力端子ＶＮはＧＮ
Ｄレベルへと変化する。
ベルからＧＮＤレベルに変化してアクティブ状態からス
タンバイ状態に遷移するときは、第１のインバータ回路
８０１の出力端はＶＤＤレベルに変わり、第２のインバ
ータ回路８０２の出力端はＧＮＤレベルに変わるため、
ＰＭＯＳ８０３はオン状態へ、ＮＭＯＳ８０７はオフ状
態へ、ＮＭＯＳ８０８はオン状態へ、ＰＭＯＳ８１２は
オフ状態へそれぞれ変わり、ワンショットパルス発生回
路１５１の出力端Ｐ１はＧＮＤレベルのままで出力端Ｐ
２のレベルはＶＤＤレベルのままであるため、ＮＭＯＳ
１５２及びＰＭＯＳ１５３はいずれもオフ状態のまま変
化せず、第２のワンショットパルス発生回路１７１の出
力端Ｐ３はＶＤＤレベルのままで、出力端Ｐ４のレベル
はＧＮＤレベルのままなので、ＰＭＯＳ１７２及びＮＭ
ＯＳ１７３はいずれもオフ状態のまま変化せず、出力端
子ＶＰはＶＤＤレベルへと変化し、出力端子ＶＮはＧＮ
Ｄレベルへと変化する。
【０１０６】以上に述べたように、図１８にタイミング
図を示す本実施例においては、スタンバイ時からアクテ
ィブ時に遷移する際にＶＰ端子が過放電すること及びＶ
Ｎ端子が過充電することを防止することができるという
新たな利点が生じる。
図を示す本実施例においては、スタンバイ時からアクテ
ィブ時に遷移する際にＶＰ端子が過放電すること及びＶ
Ｎ端子が過充電することを防止することができるという
新たな利点が生じる。
【０１０７】さらにつけ加えれば、ＰＭＯＳ１７２の電
流駆動能力を大きく、ＮＭＯＳ８０７の電流駆動能力を
小さくして、ＮＭＯＳ１５２の電流駆動能力はこれらの
間に設定することが回路動作の安定性向上とアクティブ
時の消費電力低減のために好ましく、またＮＭＯＳ１７
３の電流駆動能力を大きく、ＰＭＯＳ８１２の電力駆動
能力を小さくして、ＰＭＯＳ１５３の電力駆動能力はこ
れらの間に設定することが回路動作の安定性向上とアク
ティブ時の消費電力低減のために好ましい。
流駆動能力を大きく、ＮＭＯＳ８０７の電流駆動能力を
小さくして、ＮＭＯＳ１５２の電流駆動能力はこれらの
間に設定することが回路動作の安定性向上とアクティブ
時の消費電力低減のために好ましく、またＮＭＯＳ１７
３の電流駆動能力を大きく、ＰＭＯＳ８１２の電力駆動
能力を小さくして、ＰＭＯＳ１５３の電力駆動能力はこ
れらの間に設定することが回路動作の安定性向上とアク
ティブ時の消費電力低減のために好ましい。
【０１０８】以上本発明を上記各実施例に即して説明し
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
【０１０９】
【発明の効果】以上説明したように、本発明のシリコン
・オン・インシュレータ半導体装置によれば、スタンバ
イ時からアクティブ時に、あるいはアクティブ時からス
タンバイ時に遷移するときに充放電する容量を小さくす
ることができるため、遷移に要する時間を短縮すること
ができ、またそれぞれのＭＯＳ型ＦＥＴの基体が構造的
に分離されていることから、回路ブロック毎にＭＯＳ型
ＦＥＴの基体を接続してその電位を制御することにより
回路ブロック毎にアクティブ時とスタンバイ時で閾値電
圧を制御してブロック毎に緻密な消費電力制御を行うこ
とができるという効果がある。
・オン・インシュレータ半導体装置によれば、スタンバ
イ時からアクティブ時に、あるいはアクティブ時からス
タンバイ時に遷移するときに充放電する容量を小さくす
ることができるため、遷移に要する時間を短縮すること
ができ、またそれぞれのＭＯＳ型ＦＥＴの基体が構造的
に分離されていることから、回路ブロック毎にＭＯＳ型
ＦＥＴの基体を接続してその電位を制御することにより
回路ブロック毎にアクティブ時とスタンバイ時で閾値電
圧を制御してブロック毎に緻密な消費電力制御を行うこ
とができるという効果がある。
【０１１０】また本発明のバイアス電圧発生回路によれ
ば、ＮＭＯＳの基体に接続される出力端子ＶＮの電位は
ＰＮ接合の順方向電圧ＶＦ以下に、ＰＭＯＳの基体に接
続される出力端子ＶＰの電位は（ＶＤＤ−ＶＦ）以上に
確実に設定できるため、アクティブ時に基体とソース拡
散層の間が順方向にバイアスされて大電流が流れること
を防止することができ、安定なバイアス電圧発生回路を
提供することができる。
ば、ＮＭＯＳの基体に接続される出力端子ＶＮの電位は
ＰＮ接合の順方向電圧ＶＦ以下に、ＰＭＯＳの基体に接
続される出力端子ＶＰの電位は（ＶＤＤ−ＶＦ）以上に
確実に設定できるため、アクティブ時に基体とソース拡
散層の間が順方向にバイアスされて大電流が流れること
を防止することができ、安定なバイアス電圧発生回路を
提供することができる。
【図１】本発明のシリコン・オン・インシュレータ半導
体装置の第１の実施例の構成を示す断面図である。
体装置の第１の実施例の構成を示す断面図である。
【図２】本発明のシリコン・オン・インシュレータ半導
体装置の第１の実施例の回路構成を示す図である。
体装置の第１の実施例の回路構成を示す図である。
【図３】本発明のシリコン・オン・インシュレータ半導
体装置の第１の実施例の平面図である。
体装置の第１の実施例の平面図である。
【図４】図３におけるＡ−Ａ′線の断面図である。
【図５】図３におけるＢ−Ｂ′線の断面図である。
【図６】図３におけるＣ−Ｃ′線の断面図である。
【図７】本発明のシリコン・オン・インシュレータ半導
体装置の第２実施例の平面図である。
体装置の第２実施例の平面図である。
【図８】本発明のバイアス電圧発生回路の第１実施例の
回路構成を示す図である。
回路構成を示す図である。
【図９】シリコン・オン・インシュレータ基板上に形成
したＮＭＯＳとＮＰＮバイポーラトランジスタの並列接
続部の概念を説明する断面図である。
したＮＭＯＳとＮＰＮバイポーラトランジスタの並列接
続部の概念を説明する断面図である。
【図１０】図９の並列接続部の電圧・電流特性を示す図
である。
である。
【図１１】図８の回路の動作を説明するタイミング図で
ある。
ある。
【図１２】本発明のバイアス電圧発生回路の第２実施例
の回路構成を示す図である。
の回路構成を示す図である。
【図１３】Ｎ型ハイブリッドモードデバイスの断面を示
す図である。
す図である。
【図１４】図１３のＮ型ハイブリッドモードデバイスの
電圧・電流特性を示す図である。
電圧・電流特性を示す図である。
【図１５】本発明のバイアス電圧発生回路の第３実施例
の回路構成を示す図である。
の回路構成を示す図である。
【図１６】図１５の回路図の動作を説明するタイミング
図である。
図である。
【図１７】本発明のバイアス電圧発生回路の第４実施例
の回路構成を示す図である。
の回路構成を示す図である。
【図１８】図１７の回路図の動作を説明するタイミング
図である。
図である。
【図１９】シリコン基板上に形成した従来のＮＭＯＳの
断面を示す図である。
断面を示す図である。
【図２０】図１９において基板バイアスＶｓｕｂを加え
たときのバイアス電圧と閾値電圧の関係を示す図であ
る。
たときのバイアス電圧と閾値電圧の関係を示す図であ
る。
【図２１】シリコン基板上に形成されて基板バイアスに
よりアクティブ時とスタンバイ時の閾値電圧を制御でき
る従来の半導体装置の概要を説明する断面図である。
よりアクティブ時とスタンバイ時の閾値電圧を制御でき
る従来の半導体装置の概要を説明する断面図である。
１０１ シリコン基板 １０２ 埋め込み酸化膜 １０３ 酸化膜 １０４ Ｐ型シリコン基体 １０５ Ｎ型拡散層 １０６ Ｎ型シリコン基体 １０７ Ｐ型拡散層 １０８ ゲート酸化膜 １０９ ポリシリコン １１０ ＶＤＤ電源 １１１ ＮＭＯＳ側バイアス電源 １１２ ＰＭＯＳ側バイアス電源 １２１ Ｐ型ハイブリッドモードデバイス １２２ Ｎ型ハイブリッドモードデバイス １５１ ワンショットパルス発生回路 １５２ ＮＭＯＳ １５３ ＰＭＯＳ １７１ 第２のワンショットパルス発生回路 １７２ ＰＭＯＳ １７３ ＮＭＯＳ ２０１，２０３，２０４ ＰＭＯＳ ２０２，２０５，２０６ ＮＭＯＳ ２０７ ＰＭＯＳ側バイアス発生器 ２０８ ＮＭＯＳ側バイアス発生器 ３０１ 拡散層・アルミ間コンタクト ３０２ ポリシリコン・アルミ間コンタクト ３０３ 基体・アルミ間コンタクト ３０４ アルミ ７０１ Ａブロック用バイアス電圧発生回路部 ７０２ Ｂブロック用バイアス電圧発生回路部 ７０３ Ｃブロック用バイアス電圧発生回路部 ８０１，８０２ インバータ回路 ８０３，８１２ ＰＭＯＳ ８０４ 閾値電圧が絶対値で低いＰＭＯＳ ８０５ ＰＮＰバイポーラトランジスタ ８０６，８１１ 抵抗 ８０７，８０８ ＮＭＯＳ ８０９ 閾値電圧が低いＮＭＯＳ ８１０ ＮＰＮバイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/10 ６８１Ｆ 27/108 29/78 ６１８Ｚ 27/12 29/786 (56)参考文献 特開 平８−17183（ＪＰ，Ａ) 特開 平６−21443（ＪＰ，Ａ) 特開 平６−216346（ＪＰ，Ａ) 特開 平６−243687（ＪＰ，Ａ) 特開 平５−121681（ＪＰ，Ａ) 特開 平６−295921（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822,27/04
Claims (5)
- 【請求項１】アクティブとスタンバイの状態切り替え信
号の入力端子と、 電源端子と、接地端子と、 第１のバイアス電圧出力端子と、第２のバイアス電圧出
力端子と、 第１のインバータ回路と、第２のインバータ回路と、 第１のＰチャネルＭＯＳ型ＦＥＴと、第１のＮチャネル
ＭＯＳ型ＦＥＴと、 閾値電圧が絶対値で小さいＰチャネルＭＯＳ型ＦＥＴ
と、 ＰＮＰバイポーラトランジスタと、 第２のＰチャネルＭＯＳ型ＦＥＴと、第２のＮチャネル
ＭＯＳ型ＦＥＴと、 閾値電圧が小さいＮチャネルＭＯＳ型ＦＥＴと、 ＮＰＮバイポーラトランジスタと、を含み、 前記第１のインバータ回路の入力端は前記アクティブと
スタンバイの状態切り替え信号の入力端子に接続され、
出力端は前記第２のインバータ回路の入力端と、前記第
２のＰチャネルＭＯＳ型ＦＥＴのゲート電極と、前記第
２のＮチャネルＭＯＳ型ＦＥＴのゲート電極に接続さ
れ、 前記第２のインバータ回路の出力端は前記第１のＰチャ
ネルＭＯＳ型ＦＥＴのゲート電極と、前記第１のＮチャ
ネルＭＯＳ型ＦＥＴのゲート電極に接続され、 前記第１のＰチャネルＭＯＳ型ＦＥＴのソース電極は前
記電源端子に接続され、ドレイン電極は前記第１のバイ
アス電圧出力端子と、前記閾値電圧が絶対値で小さいＰ
チャネルＭＯＳ型ＦＥＴのドレイン電極及びゲート電極
に接続されると共に前記ＰＮＰバイポーラトランジスタ
のコレクタ電極及びベース電極に接続され、 前記第１のＮチャネルＭＯＳ型ＦＥＴのソース電極は前
記接地端子に接続され、ドレイン電極は前記第１のバイ
アス電圧出力端子に接続され、 前記閾値電圧が絶対値で小さいＰチャネルＭＯＳ型ＦＥ
Ｔのソースと前記ＰＮＰバイポーラトランジスタのエミ
ッタは前記電源端子に接続され、 前記第２のＮチャネルＭＯＳ型ＦＥＴのソース電極は前
記接地端子に接続され、ドレイン電極は前記第２のバイ
アス電圧出力端子と、前記閾値電圧が絶対値で小さいＮ
チャネルＭＯＳ型ＦＥＴのドレイン電極及びゲート電極
に接続されるとともに前記ＮＰＮバイポーラトランジス
タのコレクタ電極及びベース電極に接続され、 前記第２のＰチャネルＭＯＳ型ＦＥＴのソース電極は前
記電源端子に接続され、ドレイン電極は前記第２のバイ
アス電圧出力端子に接続され、 前記閾値電圧が絶対値で小さいＮチャネルＭＯＳ型ＦＥ
Ｔのソースと前記ＮＰＮバイポーラトランジスタのエミ
ッタが前記接地端子に接続されて成ることを特徴とする
バイアス電圧発生回路。 - 【請求項２】アクティブとスタンバイの状態切り替え信
号の入力端子と、 電源端子と、接地端子と、 第１のバイアス電圧出力端子と、第２のバイアス電圧出
力端子と、 第１のインバータ回路と、第２のインバータ回路と、 第１のＰチャネルＭＯＳ型ＦＥＴと、第１のＮチャネル
ＭＯＳ型ＦＥＴと、 ゲート電極と基体電極が相互に接続されたＰチャネルＭ
ＯＳ型ＦＥＴで構成された第１のハイブリッドモードデ
バイスと、 第２のＰチャネルＭＯＳ型ＦＥＴと、第２のＮチャネル
ＭＯＳ型ＦＥＴと、 ゲート電極と基体電極が相互に接続されたＮチャネルＭ
ＯＳ型ＦＥＴで構成された第２のハイブリッドモードデ
バイスと、 を含み、 前記第１のインバータ回路の入力端は前記アクティブと
スタンバイの状態切り替え信号の入力端子に接続され、
出力端は前記第２のインバータ回路の入力端と前記第２
のＰチャネルＭＯＳ型ＦＥＴのゲート電極と前記第２の
ＮチャネルＭＯＳ型ＦＥＴのゲート電極に接続され、 前記第２のインバータ回路の出力端は前記第１のＰチャ
ネルＭＯＳ型ＦＥＴのゲート電極と、前記第１のＮチャ
ネルＭＯＳ型ＦＥＴのゲート電極に接続され、 前記第１のＰチャネルＭＯＳ型ＦＥＴのソース電極は前
記電源端子に接続され、ドレイン電極は前記第１のハイ
ブリッドモードデバイスのゲート電極に接続されるとと
もに前記第１のバイアス電圧出力端子に接続され、 前記第１のＮチャネルＭＯＳ型ＦＥＴのソース電極は前
記接地端子に接続され、ドレイン電極は前記第１のバイ
アス電圧出力端子に接続され、 前記第１のハイブリッドモードデバイスのソース電極は
前記電源端子に接続され、 前記第２のＮチャネルＭＯＳ型ＦＥＴのソース電極は前
記接地端子に接続され、ドレイン電極は前記第２のハイ
ブリッドモードデバイスのゲート電極に接続されるとと
もに前記第２のバイアス電圧出力端子に接続され、 前記第２のＰチャネルＭＯＳ型ＦＥＴのソース電極は前
記電源端子に接続され、ドレイン電極は前記第２のバイ
アス電圧出力端子に接続され、 前記第２のハイブリッドモードデバイスのソースが前記
接地端子に接続されて成ることを特徴とするバイアス電
圧発生回路。 - 【請求項３】アクティブとスタンバイの状態切り替え信
号の入力端子と、 電源端子と、接地端子と、 第１のバイアス電圧出力端子と、第２のバイアス電圧出
力端子と、 第１のインバータ回路と、第２のインバータ回路と、 スタンバイからアクティブへの状態遷移時に正のワンシ
ョットパルスを発生する第１のパルス出力端とその反転
パルスを発生する第２のパルス出力端を備えたワンショ
ットパルス発生回路と、 第１のＰチャネルＭＯＳ型ＦＥＴと、第１のＮチャネル
ＭＯＳ型ＦＥＴと、 ゲート電極と基体電極が相互接続されたＰチャネルＭＯ
Ｓ型ＦＥＴで構成された第１のハイブリッドモードデバ
イスと、 第２のＰチャネルＭＯＳ型ＦＥＴと、第２のＮチャネル
ＭＯＳ型ＦＥＴと、 ゲート電極と基体電極が相互接続されたＮチャネルＭＯ
Ｓ型ＦＥＴで構成された第２のハイブリッドモードデバ
イスと、 第３のＮチャネルＭＯＳ型ＦＥＴと、第３のＰチャネル
ＭＯＳ型ＦＥＴと、 を含み、 前記第１のインバータ回路の入力端は前記アクティブと
スタンバイの状態切り替え信号の入力端子に接続され、
出力端は前記第２のインバータ回路の入力端と前記第２
のＰチャネルＭＯＳ型ＦＥＴのゲート電極と前記第２の
ＮチャネルＭＯＳ型ＦＥＴのゲート電極に接続され、 前記第２のインバータ回路の出力端は前記第１のＰチャ
ネルＭＯＳ型ＦＥＴのゲート電極と、前記第１のＮチャ
ネルＭＯＳ型ＦＥＴのゲート電極に接続され、 前記ワンショットパルス発生回路の入力端は前記アクテ
ィブと、スタンバイの状態切り替え信号の入力端子に接
続され、前記第１のパルス出力端は前記第３のＮチャネ
ルＭＯＳ型ＦＥＴのゲート電極に接続され、前記第２の
パルス出力端は前記第３のＰチャネルＭＯＳ型ＦＥＴの
ゲート電極に接続され、 前記第１のＰチャネルＭＯＳ型ＦＥＴのソース電極は前
記電源端子に接続され、ドレイン電極は前記第１のハイ
ブリッドモードデバイスのゲート電極に接続されるとと
もに前記第１のバイアス電圧出力端子に接続され、 前記第１のＮチャネルＭＯＳ型ＦＥＴのソース電極は前
記接地端子に接続され、ドレイン電極は前記第１のバイ
アス電圧出力端子に接続され、 前記第１のハイブリッドモードデバイスのソース電極は
前記電源端子に接続され、 前記第３のＮチャネルＭＯＳ型ＦＥＴのソース電極は前
記接地端子に接続され、ドレイン電極は前記第１のバイ
アス電圧出力端子に接続され、 前記第２のＮチャネルＭＯＳ型ＦＥＴのソース電極は前
記接地端子に接続され、ドレイン電極は前記第２のハイ
ブリッドモードデバイスのゲート電極に接続されるとと
もに、前記第２のバイアス電圧出力端子に接続され、 前記第２のＰチャネルＭＯＳ型ＦＥＴのソース電極は前
記電源端子に接続され、ドレイン電極は前記第２のバイ
アス電圧出力端子に接続され、 前記第２のハイブリッドモードデバイスのソースは前記
接地端子に接続され、 前記第３のＰチャネルモードデバイスのソースは前記接
地端子に接続され、 前記第３のＰチャネルＭＯＳ型ＦＥＴのソース電極は前
記電源端子に接続され、ドレイン電極は前記第２のバイ
アス電圧出力端子に接続されて成ることを特徴とするバ
イアス電圧発生回路。 - 【請求項４】アクティブとスタンバイの状態切り替え信
号の入力端子と、 電源端子と、接地端子と、 第１のバイアス電圧出力端子と、第２のバイアス電圧出
力端子と、 第１のインバータ回路と、第２のインバータ回路と、 スタンバイからアクティブへの状態遷移時に正のワンシ
ョットパルスを発生する第１のパルス出力端とその反転
パルスを発生する第２のパルス出力端とを備えた第１の
ワンショットパルス発生回路と、 スタンバイからアクティブへの状態遷移時に前記第１の
ワンショットパルス発生回路の前記第２のパルス出力端
のパルスと比較してより短時間のワンショットパルスを
発生する第３のパルス出力端とその反転パルスを発生す
る第４のパルス出力端を備えた第２のワンショットパル
ス発生回路と、 第１のＰチャネルＭＯＳ型ＦＥＴと、第１のＮチャネル
ＭＯＳ型ＦＥＴと、 ゲート電極と基体電極が相互接続されたＰチャネルＭＯ
Ｓ型ＦＥＴで構成された第１のハイブリッドモードデバ
イスと、 第２のＰチャネルＭＯＳ型ＦＥＴと、第２のＮチャネル
ＭＯＳ型ＦＥＴと、 ゲート電極と基体電極が相互接続されたＮチャネルＭＯ
Ｓ型ＦＥＴで構成された第２のハイブリッドモードデバ
イスと、 第３のＮチャネルＭＯＳ型ＦＥＴと、第３のＰチャネル
ＭＯＳ型ＦＥＴと、 第４のＮチャネルＭＯＳ型ＦＥＴと、第４のＰチャネル
ＭＯＳ型ＦＥＴと、 を含み、 前記第１のインバータ回路の入力端は前記アクティブと
スタンバイの状態切り替え信号の入力端子に接続され、
出力端は前記第２のインバータ回路の入力端と前記第２
のＰチャネルＭＯＳ型ＦＥＴのゲート電極と前記第２の
ＮチャネルＭＯＳ型ＦＥＴのゲート電極に接続され、 前記第２のインバータ回路の出力端は前記第１のＰチャ
ネルＭＯＳ型ＦＥＴのゲート電極と、前記第１のＮチャ
ネルＭＯＳ型ＦＥＴのゲート電極に接続され、 前記第１のワンショットパルス発生回路の入力端は前記
アクティブとスタンバイの状態切り替え信号の入力端子
に接続され、前記第１のパルス出力端は前記第３のＮチ
ャネルＭＯＳ型ＦＥＴのゲート電極に接続され、前記第
２のパルス出力端は前記第３のＰチャネルＭＯＳ型ＦＥ
Ｔのゲート電極に接続され、 前記第２のワンショットパルス発生回路の入力端は前記
アクティブとスタンバイの状態切り替え信号の入力端子
接続され、前記第３のパルス出力端は前記第４のＰチャ
ネルＭＯＳ型ＦＥＴのゲート電極に接続され、前記第４
のパルス出力端は前記第４のＮチャネルＭＯＳ型ＦＥＴ
のゲート電極に接続され、 前記第１のＰチャネルＭＯＳ型ＦＥＴのソース電極は前
記電源端子に接続され、ドレイン電極は前記第１のハイ
ブリッドモードデバイスのゲート電極に接続されるとと
もに前記第１のバイアス電圧出力端子に接続され、 前記第１のＮチャネルＭＯＳ型ＦＥＴのソース電極は前
記接地端子に接続され、ドレイン電極は前記第１のバイ
アス電圧出力端子に接続され、 前記第１のハイブリッドモードデバイスのソース電極は
前記電源端子に接続され、 前記第３のＮチャネルＭＯＳ型ＦＥＴのソース電極は前
記接地端子に接続され、ドレイン電極は前記第１のバイ
アス電圧出力端子に接続され、 前記第４のＰチャネルＭＯＳ型ＦＥＴのドレイン電極は
前記接地端子に接続され、ソース電極は前記第１のバイ
アス電圧出力端子に接続され、 前記第２のＮチャネルＭＯＳ型ＦＥＴのソース電極は前
記接地端子に接続され、ドレイン電極は前記第２のハイ
ブリッドモードデバイスのゲート電極に接続されるとと
もに前記第２のバイアス電圧出力端子に接続され、 前記第２のＰチャネルＭＯＳ型ＦＥＴのソース電極は前
記電源端子に接続され、ドレイン電極は前記第２のバイ
アス電圧出力端子に接続され、 前記第２のハイブリッドモードデバイスのソースは前記
接地端子に接続され、 前記第３のＰチャネルＭＯＳ型ＦＥＴのソース電極は前
記電源端子に接続され、ドレイン電極は前記第２のバイ
アス電圧出力端子に接続され、 前記第４のＮチャネルＭＯＳ型ＦＥＴのドレイン電極は
前記電源端子に接続され、ソース電極は前記第１のバイ
アス電圧出力端子に接続されて成ることを特徴とするバ
イアス電圧発生回路。 - 【請求項５】シリコン・オン・インシュレータ基板上に
形成した、複数のＰチャネルＭＯＳ型ＦＥＴと、複数の
ＮチャネルＭＯＳ型ＦＥＴと、 請求項１乃至４のいずれか一に記載のバイアス電圧発生
回路と、を含み、 前記複数のＰチャネルＭＯＳ型ＦＥＴのうち少なくとも
一部のＰチャネルＭＯＳ型ＦＥＴのゲート電極下部のシ
リコン基体部が前記バイアス電圧発生回路の第１のバイ
アス電圧出力端子に電気的に接続され、 前記複数のＮチャネルＭＯＳ型ＦＥＴのうち少なくとも
一部のＮチャネルＭＯＳ型ＦＥＴのゲート電極下部のシ
リコン基体部が前記バイアス電圧発生回路の第２のバイ
アス出力端子に電気的に接続されたことを特徴とするシ
リコン・オン・インシュレータ半導体装置。
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