JPH0936246A

JPH0936246A - 半導体装置

Info

Publication number: JPH0936246A
Application number: JP7181359A
Authority: JP
Inventors: Koichiro Okumura; 孝一郎奥村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-07-18
Filing date: 1995-07-18
Publication date: 1997-02-07

Abstract

(57)【要約】【課題】アクティブ時とスタンバイ時で基体のバイアス
を変えて閾値電圧を制御することによりアクティブ時で
は高速でスタンバイ時では低消費電力を実現する半導体
装置と基体バイアス回路を提供する。【解決手段】ＳＯＩ基板上に形成されたＮＭＯＳのＰ型
シリコン基体１０４ａ，１０４ｂをアクティブ時には接
地電位に、スタンバイ時には接地電位より低い電位にし
て、同様にＰＭＯＳのＮ型シリコン基体１０６ａ，１０
６ｂをアクティブ時には電源電位に、スタンバイ時には
電源電位より高い電位にする。シリコン基体の容量が小
さいのでスタンバイ時のバイアス回路１１０，１１１の
消費電力を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特にアクティブ時とスタンバイ時でＭＯＳＦＥＴの閾値
電圧を変更することによりアクティブ時では高速に動作
してスタンバイ時には低消費電力化が可能な半導体装置
に関する。

【０００２】

【従来の技術】近年、携帯用電子情報機器の分野を中心
に低消費電力化の市場要求が強まり、それに応える形で
ＬＳＩの低電源電圧化が進められているが、ＬＳＩの電
源電圧の低下に伴ってＬＳＩのアクティブ時の高速動作
とスタンバイ時の低消費電力の両立が困難になりつつあ
る。すなわち、ＬＳＩを構成するＭＯＳＦＥＴでなるゲ
ート回路の動作速度は電源電圧をＶＤＤ、ＭＯＳＦＥＴ
の閾値電圧をＶＴとすると、略（ＶＤＤ−ＶＴ）₂に比
例するために閾値電圧ＶＴを変更しないまま電源電圧Ｖ
ＤＤを低下させると動作速度が急激に低下するためであ
り、また、これを防ぐために閾値電圧ＶＴも電源電圧Ｖ
ＤＤと同時に低下させるとＭＯＳトランジスタに流れる
サブスレッシュホールド電流が増大して、ＬＳＩが動作
していないスタンバイ時における消費電力が増大するか
らである。携帯用電子情報機器の分野では高速動作が必
要なことはもちろんであるが、スタンバイ時の消費電力
はバッテリーの寿命を決定する大きな要素であるため、
電源電圧ＶＤＤが２Ｖ以下の領域では特にこれらの両立
が重要技術課題であった。

【０００３】アクティブ時の高速化とスタンバイ時の低
電力化を両立させる技術として、ウェルの電位を制御す
ることによってアクティブ時にはＭＯＳＦＥＴの閾値電
圧を低下させて高速動作を可能とし、スタンバイ時には
閾値電圧を増大させてサブスレッショルド領域の電流を
低減することによって消費電力を低減する技術が提案さ
れている。例えば、特開平４−３０２８９７号公報に
は、ダイナミック型半導体記憶装置（ＤＲＡＭ）の周辺
回路部分を構成するＭＯＳＦＥＴの基板バイアスをアク
ティブ時とスタンバイ時で異ならせ、スタンバイ時にの
みＮチャネルＭＯＳＦＥＴ（以下ＮＭＯＳと記す）が形
成されているＰ型ウェルには接地電圧以下の負電圧を、
ＰチャネルＭＯＳＦＥＴ（以下ＰＭＯＳと記す）が形成
されているＮ型ウェルには電源電圧以上の静電圧を加え
ることによりＰＭＯＳ及びＮＭＯＳの閾値電圧の絶対値
を大きくしてスタンバイ時の消費電力を低減する技術が
開示されている。

【０００４】以下に特開平４−３０２８９７号公報に開
示された従来技術の構成、動作について図６を参照して
説明する。

【０００５】図６において、Ｎ型シリコン基板３０１の
表面に第１の回路ブロックと第２の回路ブロックが形成
されており、第１の回路ブロックは第１の回路ブロック
用のバイアス回路３１０によりＮ型ウェル３０６ａと第
２のＰ型ウェル３０４ａの電位が制御され、Ｎ型ウェル
３０６ａは第２のＰ型ウェル３０４ａに接して形成され
た第１のＰ型ウェル３０２ａに囲まれてＮ型シリコン基
板３０１から電気的に分離されていて、同様に、第２の
回路ブロックは第２の回路ブロック用のバイアス回路３
１１によりＮ型ウェル３０６ｂと第２のＰ型ウェル３０
４ｂの電位が制御され、Ｎ型ウェル３０６ｂは第２のＰ
型ウェル３０４ｂに接して形成された第１のＰ型ウェル
３０２ｂに囲まれてＮ型シリコン基板３０１から電気的
に分離されている。すなわち、第１の回路ブロックがア
クティブの状態にあるときには、Ｎ型ウェル３０６ａ接
続される第１の回路ブロック用のバイアス回路３１０の
第１の出力端子ＶＡ１は電源電圧レベルとなってＮ型ウ
ェル３０６ａ内に形成されたＰ型拡散層３０７とゲート
絶縁膜３０８とポリシリコンゲート電極３０９からなる
ＰＭＯＳの閾値電圧をアクティブ時の絶対値で小さい値
に安定させ、同時にＰ型ウェル３０４ａに接続される第
２の出力端子ＶＡ２は接地レベルになって第２のＰ型ウ
ェル３０４ａ内に形成されたＮ型拡散層３０５とゲート
絶縁膜３０８とポリシリコンゲート電極３０８からなる
ＮＭＯＳの閾値電圧をアクティブ時の小さい値に安定さ
せる。第１の回路ブロックがスタンバイの状態にあると
きには、第１の回路ブロック用のバイアス回路３１０の
第１の出力端子ＶＡ１は電源電圧よりも高い電位レベル
になってＮ型ウェル３０６ａ内に形成されたＰＭＯＳの
閾値電圧をアクティブ時の値よりも絶対値で大きい値に
変化させ、同時にＰ型ウェル３０４ａに接続される第２
の出力端子ＶＡ２は接地電位よりも低い電位レベルにな
って第２のＰ型ウェル３０４ａ内に形成されたＮＭＯＳ
の閾値電圧をアクティブ時の値よりも大きい値に変化さ
せる。

【０００６】ＰＭＯＳ及びＮＭＯＳの閾値電圧の値をア
クティブ時には高速動作ができるように小さく設定し、
スタンバイ時のＶＡ１，ＶＡ２の電位をサブスレッシュ
ホールド電流が十分小さい閾値電圧が得られるように設
定することにより、アクティブ時の高速動作とスタンバ
イ時の低消費電力が両立できる。

【０００７】第２の回路ブロックについても同様であ
り、第２の回路ブロックがアクティブの状態にあるとき
には、Ｎ型ウェル３０６ｂに接続される第２の回路ブロ
ック用のバイアス回路３１１の第１の出力端子ＶＢ１は
電源電圧レベルになってＮ型ウェル３０６ｂ内に形成さ
れたＰチャネルＭＯＳＦＥＴの閾値電圧をアクティブ時
の絶対値で小さい値に安定させ、同時にＰ型ウェル３０
４ｂに接続される第２の出力端子ＶＢ２は接地レベルに
なって第２のＰ型ウェル３０４ｂ内に形成されたＮＭＯ
Ｓの閾値電圧をアクティブ時の小さい値に安定させる。
第２の回路ブロックがスタンバイの状態にあるときに
は、第２の回路ブロック用のバイアス回路３１１の出力
端子ＶＢ１は電源電圧よりも高い電位レベルになってＮ
型ウェル３０６ｂ内に形成されたＰＭＯＳの閾値電圧を
アクティブ時の値よりも絶対値で大きい値に変化させ、
同時にＰ型ウェル３０４ｂに接続される第２の出力端子
ＶＢ２は接地電位よりも低い電位レベルになって第２の
Ｐ型ウェル３０４ａ内に形成されたＮＭＯＳの閾値電圧
をアクティブ時の値よりも大きい値に変化させる。

【０００８】さらに図６の従来例では、第１の回路ブロ
ックのＮ型ウェル３０６ａがＰ型ウェル３０４ａと同電
位のＰ型ウェル３０２ａに囲まれてＮ型シリコン基板３
０１から電位的に分離されており、また第２の回路ブロ
ックのＮ型ウェル３０６ｂもＰ型ウェル３０４ｂと同電
位のＰ型ウェル３０２ｂに囲まれてＮ型シリコン基板３
０１から電位的に分離されているので、第１の回路ブロ
ックのアクティブ時とスタンバイ時の閾値電圧制御と第
２の回路ブロックのアクティブ時とスタンバイ時の閾値
電圧制御をそれぞれ独立に行うことができるという利点
も有している。

【０００９】しかしながら図６の従来例においては、第
１のＰ型ウェル３０２ａとＮ型ウェル３０６ａ又は３０
２ｂと３０６ｂが大面積で接して接合容量が大きいの
で、アクティブからスタンバイに変化した時にＶＡ１，
ＶＢ１から３０６ａ，３０６ｂへ電荷を供給してＮ型ウ
ェルの電位を電源電圧より高電位に変化させ、またＶＡ
２，ＶＢ２から第１のＰ型ウェル３０２ａ，３０２ｂ及
び第２のＰ型ウェル３０４ａ，３０４ｂから電荷を引き
抜くことによって、速やかにＰＭＯＳとＮＭＯＳの閾値
電圧を絶対値で大きくしてサブスレッシュホールド電流
を低減するためには、第１の回路ブロック用のバイアス
回路３１０及び第２の回路ブロック用のバイアス回路３
１１の電荷供給能力を大きくする必要が生じるが、スタ
ンバイ期間中バイアス回路３１０，３１１は動作し続け
るので、結果としてスタンバイ時の消費電力の増大を招
き、期待するほどにスタンバイ時の電力低減が達成でき
ないという問題点がある。例えば第１の回路ブロック、
第２回路ブロックにそれぞれ０．３５μｍの設計ルール
で１００万トランジスタを搭載した大規模集積回路では
Ｎウェル３０６ａと第１のＰウェル３０２ａ及びＮウェ
ル３０６ｂと第１のＰウェル３０２ｂとの接合容量はそ
れぞれ約２２，０００ｐＦにもなるため、真にスタンバ
イ期間中の電力消費を低減するためには接合容量を低減
してバイアス回路３１０，３１１の消費電力を低減する
ことが必要である。

【００１０】

【発明が解決しようとする課題】図６の従来例の半導体
装置では大規模な集積回路を構成した場合には第１のＰ
型ウェル３０２ａ又は３０２ｂとＮ型ウェル３０６ａ又
は３０６ｂが大面積で接して整合容量が大きいので、ア
クティブからスタンバイに変化した時にＶＡ１，ＶＢ１
から３０６ａ，３０６ｂへ電荷を供給してＮ型ウェルの
電位を電源電圧より高電位に変化させ、またＶＡ２，Ｖ
Ｂ２から第１のＰ型ウェル３０２ａ、３０２ｂ及び第２
のＰ型ウェル３０４ａ、３０４ｂから電荷を引き抜くこ
とによって、速やかにＰＭＯＳとＮＭＯＳの閾値電圧を
絶対値で大きくしてサブスレッシュホールド電流を低減
するためには、第１の回路ブロック用のバイアス回路３
１０及び第２の回路ブロック用のバイアス回路３１１の
電荷供給能力を大きくする必要が生じて電力を消費する
ことになって、結果としてスタンバイ時の消費電力の増
大を招き、期待するほどにスタンバイ時の電力低減が達
成できないという問題点がある。

【００１１】従って、本発明の目的はスタンバイ時にお
ける消費電力を確実に低減可能な半導体装置を提供する
ことにある。

【００１２】

【課題を解決するための手段】本発明第１の半導体装置
は、シリコン・オン・インシュレータ基板上に形成した
複数のＰチャネルＭＯＳＦＥＴと、複数のＮチャネルＭ
ＯＳＦＥＴと、バイアス回路とを含み、前記バイアス回
路は、前記複数のＰチャネルＭＯＳＦＥＴの内少なくと
も一部のＰチャネルＭＯＳＦＥＴのゲート電極下部のシ
リコン基体部にはアクティブ時に電源電圧を供給し、ス
タンバイ時には前記電源電圧よりも高い電圧を供給する
とともに、前記複数のＮチャネルＭＯＳＦＥＴの内少な
くとも一部のＮチャネルＭＯＳＦＥＴのゲート電極下部
のシリコン基体部にはアクティブ時に接地電位を供給
し、スタンバイ時には接地電位よりも低い電圧を供給す
るというものである。

【００１３】本発明第２の半導体装置は、シリコン・オ
ン・インシュレータ基板上に形成した複数のＰチャネル
ＭＯＳＦＥＴと複数のＮチャネルＭＯＳＦＥＴとを含む
複数個の機能回路ブロックと、少なくとも一つの前記機
能回路ブロック内の前記ＰチャネルＭＯＳＦＥＴのゲー
ト電極下部のシリコン基体部にはアクティブ時には電源
電圧を供給し、スタンバイ時には前記電源電圧よりも高
い電圧を供給するとともに、前記ＮチャネルＭＯＳＦＥ
Ｔのゲート電極下部のシリコン基体部にはアクティブ時
には接地電位を供給し、スタンバイ時には接地電位より
も低い電圧を供給するバイアス回路とを含むというもの
である。

【００１４】この第１，第２の半導体装置の好ましいバ
イアス回路は、入力端子の信号が所定レベルの時に連続
パルスを発生するパルス発生回路と、接地端子に一方の
ソース・ドレイン電極とゲート電極が接続された第１の
ＰチャネルＭＯＳＦＥＴ、前記パルス発生回路の出力端
と前記第１のＰチャネルＭＯＳＦＥＴの他方のソース・
ドレイン電極との間に挿入された第１の容量素子、一方
のソース・ドレイン電極との間に挿入された第１の容量
素子、一方のソース・ドレイン電極とゲート電極が前記
第１のＰチャネルＭＯＳＦＥＴの他方のソース・ドレイ
ンに接続され他方のソース・ドレイン電極が第１の出力
端子に接続された第２のＰチャネルＭＯＳＦＥＴ、一方
のソース・ドレイン電極とゲート電極が電源端子に接続
された第１のＮチャネルＭＯＳＦＥＴ、前記パルス発生
回路の出力端と前記第１のＮチャネルＭＯＳＦＥＴの他
方のソース・ドレインとの間に挿入された第２の容量素
子、及び一方のソース・ドレイン電極とゲート電極が前
記第１のＮチャネルＭＯＳＦＥＴの他方のソース・ドレ
イン電極に接続され他方のソース・ドレイン電極が第２
の出力端子に接続された第２のＮチャネルＭＯＳＦＥＴ
でなるチャージポンプ回路と、入力端が前記入力端子に
接続されたインバータ回路と、ソース電極と基体電極が
前記電源端子に接続されゲート電極が前記インバータ回
路の出力端に接続された第３のＰチャネルＭＯＳＦＥ
Ｔ、ドレイン電極が前記第３のＰチャネルＭＯＳＦＥＴ
のドレイン電極に接続されゲート電極が前記インバータ
回路の出力端に接続されソース電極と基体電極が前記第
１の出力端子に接続された第３のＮチャネルＭＯＳＦＥ
Ｔ及びドレイン電極が前記接地端子に接続されゲート電
極が前記第３のＰチャネルＭＯＳＦＥＴのドレインに接
続されソース電極と基体電極が前記第１の出力端子に接
続された第４のＮチャネルＭＯＳＦＥＴでなるプルアッ
プ回路と、ソース電極と基体電極が前記接地端子に接続
されゲート電極が前記入力端子に接続された第５のＮチ
ャネルＭＯＳＦＥＴ、ドレイン電極が前記第５のＮチャ
ネルＭＯＳＦＥＴのドレイン電極に接続されゲート電極
が前記入力端子に接続されソース電極と基体電極が前記
第２の出力端子に接続された第４のＰチャネルＭＯＳＦ
ＥＴ、及びドレイン電極が前記電源端子に接続されゲー
ト電極が前記第５のＮチャネルＭＯＳＦＥＴのドレイン
に接続されソース電極と基体電極が前記第２の出力端子
に接続された第５のＰチャネルＭＯＳＦＥＴからなるプ
ルダウン回路とを有するというものである。この場合、
第１のＰチャネルＭＯＳＦＥＴ及び第２のＰチャネルＭ
ＯＳＦＥＴの基体電極が電源端子に接続され、第１のＮ
チャネルＭＯＳＦＥＴ及び第２のＮチャネルＭＯＳＦＥ
Ｔの基体電極が接地端子に接続されていると一層好まし
い。

【００１５】シリコン・オン・インシュレータ（ＳＯ
Ｉ）基板上に形成されたＭＯＳＦＥＴのシリコン基体は
下面が厚い絶縁膜に接し、側面がソース・ドレインの拡
散層及び絶縁膜に接しているので寄生容量を小さくでき
るので、バイアス回路が駆動する容量を低減できる。

【００１６】

【発明の実施の形態】図面を参照して、本発明の実施の
形態について説明する。

【００１７】図１は本発明の第１の実施の形態を概略的
に示す断面模式図である。図２は本実施の形態における
第１の回路ブロックのデバイス構造をＣＭＯＳインバー
タを例としてより具体的に示す平面図、図３（ａ），
（ｂ），（ｃ）は図２のＡ−Ａ線断面図、Ｂ−Ｂ線断面
図、Ｃ−Ｃ線断面図である。

【００１８】この実施の形態は、ＳＩＭＯＸ技術による
ＳＯＩ基板を使用している。すなわち、シリコン基板１
０１上に形成された埋込酸化膜１０２の上に酸化シリコ
ン膜１０３で絶縁分離されて第１の回路ブロックに属す
るＮＭＯＳ１１、ＰＭＯＳ１２、第２の回路ブロックに
属するＮＭＯＳ１３、ＰＭＯＳ１４が形成されている。
第１の回路ブロックのＮＭＯＳ１１は基体となるＰ型シ
リコン基体１０４ａ（Ｎ型拡散層１０４ａｃに連結）上
にゲート酸化膜１０８を介して形成されたポリシリコン
ゲート電極１０９とこれに対して自己整合的に形成され
たソース・ドレイン電極を構成する一対のＮ型拡散層１
０５が設けられており、第１の回路ブロック１のＰＭＯ
Ｓ１２は基体となるＮ型シリコン基体１０６ａ（Ｐ型拡
散層１０６ａｃに連結）上にゲート酸化膜１０８を介し
て形成されたポリシリコンゲート電極１０９とこれに対
して自己整合的に形成されてソース・ドレイン電極を構
成する一対のＰ型拡散層１０７が設けられている。同様
に、第２の回路ブロックのＮＭＯＳ１３は基体となるＰ
型シリコン基体１０４ｂ上にゲート酸化膜１０８を介し
て形成されたポリシリコンゲート電極１０９とこれに対
して自己整合的に形成されてソース・ドレイン電極を構
成する一対のＮ型拡散層１０５が形成されており、第２
の回路ブロックのＰＭＯＳ１４は基体となるＮ型シリコ
ン基体１０６ｂ上にゲート酸化膜１０８を介して形成さ
れたポリシリコンゲート電極１０９とこれに対して自己
整合的に形成されてソース・ドレイン電極を構成する一
対のＰ型拡散層１０７が設けられている。第１の回路ブ
ロックのＮＭＯＳ１１のＰ型シリコン基体１０４ａは第
１の回路ブロック用のバイアス回路１１０の第２の出力
端子ＶＡ２に接続され、第１の回路ブロックのＰＭＯＳ
１２のＮ型シリコン基体１０６ａは第１の回路ブロック
用のバイアス回路１１０の第１の出力端子ＶＡ１に接続
され、また、第２の回路ブロックのＮＭＯＳ１３のＰ型
シリコン基体１０４ｂは第２の回路ブロック用のバイア
ス回路１１１の第２の出力端子ＶＢ２に接続され、第２
の回路ブロックのＰＭＯＳ１４のＮ型シリコン基体１０
６ｂは第２の回路ブロック用のバイアス回路１１１の第
１の出力端子ＶＢ１に接続されている。なお、４０４は
Ａｌ−Ｓｉ合金膜などで形成される配線であり、例えば
４０４（ＧＮＤ）はＡｌ−Ｓｉ合金膜でなる接地配線で
ある。接地配線４０４（ＧＮＤ）、電源配線４０４（Ｖ
ＤＤ）、出力信号線４０４（ＯＵＴ）はそれぞれコンタ
クト孔４０１を介して一方のＮ型拡散層１０５、一方の
Ｐ型拡散層１０７、他方のＮ型拡散層１０５並びに他方
のＰ型拡散層１０７に接続されている。第１の出力配線
４０４（ＶＡ１）はコンタクト孔４０２を介してＮ型拡
散層１０４ａｃに接続され、第２の出力配線（ＶＡ２）
はコンタクト孔４０３を介してＰ型拡散層１０６ａｃに
接続されている。入力信号線４０４（Ｓ１）はコンタク
ト孔４０２を介してポリシリコンゲート電極１０９に接
続されている。入力信号線４０４（Ｓ２）は図示しない
回路の入力信号線である。

【００１９】第１の回路ブロック用のバイアス回路１１
０は入力信号ＡＣＴ１によって出力端子ＶＡ１，ＶＡ２
の電圧が変化し、第１の回路ブロックがアクティブ状態
ではＶＡ１に電源電位を、ＶＡ２には接地電位を出力
し、スタンバイ状態ではＶＡ１に電源電位よりも高い電
位を、ＶＡ２には接地電位より低い電位を出力する。こ
れによりアクティブ時にはＮＭＯＳ１１及びＰＭＯＳ１
２の閾値電圧が絶対値で小さいので第１の回路ブロック
は高速動作が可能であり、スタンバイ時にはＮＭＯＳ１
１及びＰＭＯＳ１２の閾値電圧が絶対値で大きくなるの
で第１の回路ブロックでの消費電力低減が可能となるこ
とは図６の従来例と同様である。また、第２の回路ブロ
ック用のバイアス回路１１１は入力信号ＡＣＴ２によっ
て出力端子ＶＢ１，ＶＢ２の電圧が変化し、第２の回路
ブロックがアクティブ状態ではＶＢ１に電源電位を、Ｖ
Ｂ２には接地電位を出力し、スタンバイ状態ではＶＢ１
に電源電位よりも高い電位を、ＶＢ２には接地電位より
低い電位を出力する。これにより第２の回路ブロックの
アクティブ時の高速動作とスタンバイ時の低消費電力が
達成されることも図６の従来例と同様である。

【００２０】本実施の形態においては、第１の回路ブロ
ック用のバイアス回路１１０又は第２の回路ブロック用
のバイアス回路１１１が駆動する容量を図６の従来例よ
り低減することができるため、バイアス回路１１０，１
１１の消費電力を低減できる。図１においてＰＭＯＳ１
２の基体であるＮ型シリコン基体１０６ａは、下面が厚
い埋込酸化シリコン膜１０２に接して側面がソース・ド
レインを形成するＰ型拡散層１０７及び酸化シリコン膜
１０３に覆われた非常に小さい領域にできるため寄生容
量を小さくすることができ、またＮＭＯＳ１１の基体で
あるＰ型シリコン基体１０４ａも下面が厚い埋込酸化シ
リコン膜１０２に接して側面がソース・ドレインを形成
するＮ型拡散層１０５及び酸化シリコン膜１０３に覆わ
れていて非常に小さい領域にできるため寄生容量を小さ
くすることができるからである。例えば第１の回路ブロ
ック、第２の回路ブロックのそれぞれに０．３５μｍの
設計ルールで１００万個のトランジスタ（但し、シリコ
ン基体の厚さは１００ｎｍ）を搭載したと想定してバイ
アス回路１１０のＶＡ１，ＶＡ２及びバイアス回路１１
１のＶＢ１，ＶＢ２のそれぞれの負荷容量を試算したと
ころ、それぞれ１，０００ｐＦとなり、図６の従来例で
の試算値約２２，０００ｐＦと比較して１／２０以下に
する事ができるので、スタンバイ状態での図１のバイア
ス回路１１０，１１１の消費電力を図６のバイアス回路
３１０，３１１と比較して１／２０に低減することがで
きる。

【００２１】図４（ａ）は、本実施の形態に使用するバ
イアス回路の第１の例を示す回路図、図４（ｂ）は図４
（ａ）に示すバイアス回路の動作について説明するため
の信号波形図である。

【００２２】このバイアス回路は、入力端子ＡＣＴの信
号がハイレベルの時に連続パルスを発生して入力信号Ａ
ＣＴがローレベルの時にパルスの発生を停止するパルス
発生回路２０１（ノアゲート２０１−１，インバータ回
路２０１−２，２０１−３よりなる）と、接地端子ＧＮ
Ｄに一方のソース・ドレイン電極とゲート電極が接続さ
れた第１のＰＭＯＳ２０２、パルス発生回路２０１の出
力端と第１のＰＭＯＳ２０２の他方のソース・ドレイン
電極との間に挿入された第１の容量素子２０６、一方の
ソース・ドレイン電極とゲート電極が第１のＰＭＯＳ２
０２の他方のソース・ドレイン電極に接続され他方のソ
ース・ドレイン電極が第１の出力端子ＶＡ１に接続され
た第２のＰＭＯＳ２０３、一方のソース・ドレイン電極
とゲート電極が電源端子ＶＤＤに接続された第１のＮＭ
ＯＳ２０４、パルス発生回路２０１の出力端と第１のＮ
ＭＯＳ２０４の他方のソース・ドレイン電極との間に挿
入された第２の容量素子２０７及び一方のソース・ドレ
イン電極とゲート電極が第１のＮＭＯＳ２０４の他方の
ソース・ドレイン電極に接続され他方のソース・ドレイ
ン電極に接続され他方のソース・ドレイン電極が第２の
出力端子ＶＡ２に接続された第２のＮＭＯＳ２０５でな
るチャージポンプ回路と、入力端が入力端子ＡＣＴに接
続されたインバータ回路２０５と、ソース電極と基体電
極が電源端子ＶＤＤに接続されゲート電極がインバータ
回路２０８の出力端に接続された第３のＰＭＯＳ２０
９、ドレイン電極が第３のＰＭＯＳ２０９のドレイン電
極に接続されゲート電極がインバータ回路２０８の出力
端に接続されソース電極と基体電極が第１の出力端子Ｖ
Ａ１に接続された第３のＮＭＯＳ２１０及びドレイン電
極が接地端子ＧＮＤに接続されゲート電極が第３のＰＭ
ＯＳ２０９のドレインに接続されソース電極と基体電極
が第１の出力端子ＶＡ１に接続された第４のＮＭＯＳ２
１３でなるプルアップ回路と、ソース電極と基体電極が
接地端子ＧＮＤに接続されゲート電極が入力端子ＡＣＴ
に接続された第５のＮＭＯＳ２１１、ドレイン電極が第
５のＮＭＯＳ２１１のドレイン電極に接続されゲート電
極が入力端子ＡＣＴに接続されソース電極と基体電極が
第２出力端子ＶＡ２に接続された第４のＰＭＯＳ２１２
及びドレイン電極が電源端子ＶＤＤに接続されゲート電
極が第５のＮＭＯＳ２１２のドレインに接続されソース
電極と基体電極が第２の出力端子ＶＡ２に接続された第
５のＰＭＯＳ２１４からなるプルダウン回路とを有して
いる。第１のＰＭＯＳ２０２及び第２のＰＭＯＳ２０３
の基体電極はそれぞれ電源端子ＶＤＤに接続され、第１
のＮＭＯＳ２０４及び第２のＮＭＯＳ２０５の基体電極
はそれぞれ接地端子ＧＮＤに接続されている。又、ノア
ゲート２０１−１、インバータ回路２０１−２，２０１
−３，２０８はＣＭＯＳで構成され、このＣＭＯＳのト
ランジスタの基体電極に固定電位を供給する必要はない
が、ＰＭＯＳなら電源端子ＶＤＤ、ＮＭＯＳなら接地端
子ＧＮＤに接続してもよいことはいうまでもない。

【００２３】次に図４（ｂ）を参照しながら図４（ａ）
のバイアス回路の動作について説明する。入力端子ＡＣ
Ｔの信号がハイレベル（ＶＤＤの電位レベル）の時、即
ちアクティブ状態の時には、パルス発生回路２０１の出
力端Ａ点の電位はローレベル（ＧＮＤ）であり、ＰＭＯ
Ｓ２０２とＰＭＯＳ２０３との接続点ＢはＰＭＯＳの閾
値電圧をＶＴＰ（負値）とすると−ＶＴＰからＶＴＰの
間の値（図ではＧＮＤレベルで表示）であり、ＮＭＯＳ
２０４とＮＭＯＳ２０５との接続点ＣはＮＭＯＳの閾値
電圧をＶＴＮ（正値）とするとＶＤＤ＋ＶＴＮからＶＤ
Ｄ−ＶＴＮの間の値（図はＶＤＤレベルで表示）であ
り、インバータ回路２０８の出力端はＧＮＤレベルであ
るためＰＭＯＳ２０９がオン状態でＮＭＯＳ２１０がオ
フ状態となっていて、ＰＭＯＳ２０９のドレインとＮＭ
ＯＳ２１０のドレインとの接続点ＤはＶＤＤレベルとな
っていて、ＮＭＯＳ２１３がオン状態にあるので第１の
出力端子ＶＡ１はＧＮＤレベルを出力している。またＮ
ＭＯＳ２１１とＰＭＯＳ２１２はいずれもゲート電極が
入力端子ＡＣＴに接続されているのでそれぞれオン状
態、オフ状態であり、ＮＭＯＳ２１１のドレインとＰＭ
ＯＳ２１２のドレインの接続点ＥはＧＮＤレベルとなっ
ていて、ＰＭＯＳ２１４がオン状態にあるので第２の出
力端子ＶＡ２はＶＤＤレベルを出力している。

【００２４】次に入力端子ＡＣＴの信号がローレベル
（ＧＮＤレベル）に変化してスタンバイ状態になると、
パルス発生回路２０１の出力端Ａに連続パルスを発生す
る。第１発目のパルスでＡ点の電位がＶＤＤレベルにな
ったときには、接続点Ｂの電位は第１の容量素子２０６
を介してＶＤＤレベルに向かって瞬時上昇するがＰＭＯ
Ｓ２０２を通して放電するため−ＶＴＰの値に落ちつ
く。次にＡ点の電位がＧＮＤレベルに低下したときには
接続点Ｂの電位は第１の容量素子２０６を介して−ＶＴ
Ｐ−ＶＤＤに向かって瞬時下降するがＰＭＯＳ２０３を
通して大きな負荷容量を持つ第１の出力端子ＶＡ１から
充電されるために−ＶＴＰより低く−ＶＴＰ−ＶＤＤよ
り高いある値Ｖ１に落ちつく。このときＶＡ１の電位は
ＰＭＯＳ２０３があるためＶ１より−ＶＴＰ分高い電圧
に落ちつく。次の第２発目のパルスでＡ点の電位がＶＤ
Ｄレベルになったときには、接続点Ｂの電位は再び第１
の容量素子２０６を介してＶＤＤ−ＶＴＰに向かって瞬
時上昇するがＰＭＯＳ２０２を通して放電して−ＶＴＰ
の値に落ちつく。次にＡ点の電位がＧＮＤレベルに低下
したときには接続点Ｂの電位は再び第１の容量素子２０
６を介して−ＶＴＰ−ＶＤＤに向かって瞬時下降するが
ＰＭＯＳ２０３を通して大きな負荷容量を持つ第１の出
力端子ＶＡ１から充電されるために前回の電位Ｖ１より
も低い電位Ｖ２に落ちつく。このときＶＡ１電位はＶ２
より−ＶＴＰ分高い電位に落ちつく。このようにＡ点に
パルスが連続的に加わることによってＢ点の振幅は最終
的にハイレベルが−ＶＴＰでローレベルが−ＶＴＰ−Ｖ
ＤＤに安定し、ＶＡ１の電位は順次下降してＢ点のロー
レベルよりＰＭＯＳ２０３の閾値電圧の絶対値分高い−
２ＶＴＰ−ＶＤＤに安定する。従って−２ＶＴＰ＜ＶＤ
ＤであればＶＡ１にはＧＮＤレベルより低い負電圧が得
られるわけである。一方スタンバイ時ではＡＣＴはＧＮ
Ｄレベルであるためインバータ回路２０８の出力端の電
位はスタンバイ期間中はＶＤＤレベルとなっており、Ｐ
ＭＯＳ２０９はオフ状態でＮＭＯＳ２１０はオン状態に
ある。従って接続点Ｄの電位はＶＡ１の電位低下に追随
して低下するため、ＶＡ１の電位がＧＮＤレベルよりも
低下してもＮＭＯＳ２１３のソース・ゲート間の電位差
が増加してＮＭＯＳ２１３がオンしてＧＮＤ端子とＶＡ
１の間に電流経路が生じることを防いでいる。

【００２５】同様に第１発目のパルスでＡ点の電位がＶ
ＤＤレベルになったときには、接続点Ｃの電位は第２の
容量素子２０７を介して２ＶＤＤに向かって瞬時上昇す
るがＮＭＯＳ２０５を通して大きな負荷容量を持つ第２
の出力端子ＶＡ２に放電されるために２ＶＤＤより低く
ＶＤＤ−ＶＴＮ（ＶＴＮは正値）より高いある値Ｖ３に
落ちつく。このときＶＡ２の電位はＮＭＯＳ２０５があ
るためＶ３よりＶＴＮ分低い電位に落ちつく。次にＡ点
の電位がＧＮＤレベルに低下したときには接続点Ｃの電
位は第２の容量素子２０７を介してＶ３−ＶＤＤレベル
に向かって瞬時低下するがＮＭＯＳ２０４を通して充電
するためＶＤＤ−ＶＴＮの値に落ちつく。次の第２発目
のパルスでＡ点の電位がＶＤＤレベルになったときに
は、接続点Ｃの電位は再び第２の容量素子２０７を介し
て２ＶＤＤ−ＶＴＮに向かって瞬時上昇するがＮＭＯＳ
２０５を通して大きな負荷容量を持つ第２の出力端子Ｖ
Ａ２へ放電されるために前回の電位Ｖ３よりも高い電位
Ｖ４に落ちつく。このときＶＡ２の電位はＶ４よりＶＴ
Ｎ分低い電位に落ちつく。次にＡ点の電位がＧＮＤレベ
ルに低下したときには接続点Ｃの電位は再び第２の容量
素子２０７を介してＶ４−ＶＤＤに向かって瞬時低下す
るがＮＭＯＳ２０４を通して充電してＶＤＤ−ＶＴＮの
値に落ちつく。このようにＡ点にパルスが連続的に加わ
ることによってＣ点の振幅も最終的にハイレベルが２Ｖ
ＤＤ−ＶＴＮでローレベルがＶＤＤ＋ＶＴＮに安定し、
ＶＡ２の電位は順次上昇してＣ点のハイレベルよりＮＭ
ＯＳ２０５の閾値電圧分低い２ＶＤＤ−２ＶＴＮに安定
する。従って２ＶＴＮ＜ＶＤＤであればＶＡ２にはＶＤ
Ｄレベルより高い電圧が得られるわけである。一方スタ
ンバイ時ではＡＣＴはＧＮＤレベルであるためＮＭＯＳ
２１１はオフ状態でＰＭＯＳ２１２はオン状態にある。
従って接続点Ｅの電位はＶＡ２の電位上昇に追随して上
昇するため、ＶＡ２の電位がＶＤＤレベルよりも上昇し
てもＰＭＯＳ２１４のソース・ゲート間の電位差が増加
してＰＭＯＳ２１４がオンしてＶＤＤ端子とＶＡ２の間
に電流経路が生じることを防いでいる。

【００２６】次に入力端子ＡＣＴの信号が再びハイレベ
ル（ＶＤＤレベル）に変化してアクディブ状態になる時
には、パルス発生回路２０１はパルスの発生を停止して
その出力端Ａ点の電位はＧＮＤレベルに固定され、ＰＭ
ＯＳ２０２とＰＭＯＳ２０３との接続点Ｂはパルス停止
の時期に依存してＶＴＰから−ＶＴＰの間の値（図では
ＧＮＤレベルに表示）をとる。同様にＮＭＯＳ２０４と
ＮＭＯＳ２０５との接続点ＣはＶＤＤ−ＶＴＮからＶＤ
Ｄ＋ＶＴＮの間の値（図ではＶＤＤレベルで表示）とな
り、インバータ回路２０８の出力端はＧＮＤレベルとな
るためＮＭＯＳ２０９がオン状態となるがＡＣＴの信号
が変化した直後はＶＡ１の電位は−２ＶＴＰ−ＶＤＤで
あるためＮＭＯＳ２１０のゲート・ソース間の電位差は
ＶＤＤ＋２ＶＴＰとなって、これがＮＭＯＳ２１０の閾
値電圧ＶＴＮより大きい場合はＮＭＯＳ２１０もオフせ
ず、ＰＭＯＳ２０９，ＮＭＯＳ２１０ともにオン状態と
なるため、接続点Ｄは当初ＶＤＤレベルとＧＮＤレベル
の中間のレベルとなるが、接続点ＤのレベルがＮＭＯＳ
２１３をオン状態にすることができれば第１の出力端子
ＶＡ１はＧＮＤレベルに向かって上昇を初め、ＶＡ１が
上昇するとＮＭＯＳ２１０がオフ状態に近づくので接続
点Ｄの電位がより上昇しＶＡ１の電位がＧＮＤレベルに
復帰することを早めるというフィードバック動作が行わ
れる。より安定に且つ速やかにＶＡ１の電位をＧＮＤレ
ベルに変化させるためにはＮＭＯＳ２１０のオン状態で
の等価抵抗がＰＭＯＳ２０９のオン状態の等価抵抗より
もずっと大きくして接続点Ｄの電位がＶＤＤレベルに近
い値となるように設定すればよい。また同様に、ＮＭＯ
Ｓ２１１とＰＭＯＳ２１２はいずれもゲート電極が入力
端子ＡＣＴに接続されているのでＮＭＯＳ２１１はオン
状態となるがＰＭＯＳ２１２はオフせず、ドレインの接
続点Ｅは中間レベルとなるが、接続点ＥのレベルがＰＭ
ＯＳ２１４をオン状態にすることができれば第２の出力
端子ＶＡ２はＶＤＤレベルに向かって下降を始め、ＶＡ
２が下降するとＰＭＯＳ２１２がオフ状態に近づくので
接続点Ｅの電位がより下降しＶＡ２の電位がＶＤＤレベ
ルに復帰することを早めるというフィードバック動作が
行なわれる。より安定に且つ速やかにＶＡ２の電位をＶ
ＤＤレベルに変化させるためにはＰＭＯＳ２１２のオン
状態での等価抵抗がＮＭＯＳ２１１のオン状態の等価抵
抗よりもずっと大きくして接続点Ｅの電位がＧＮＤレベ
ルに近い値となるように設定すればよい。

【００２７】このように、本バイアス回路はスタンバイ
からアクティブへの復帰が速やかに行われる。

【００２８】図４（ａ）のバイアス回路のうちのプルア
ップ回路及びプルダウン回路を構成するＮＭＯＳの基体
電極をＧＮＤ端子から電気的に分離してソース電極と接
続し、またＰＭＯＳの基体電極をＶＤＤ端子から電気的
に分離してソース電極と接続して用いているが、本実施
の形態では、シリコン・オン・インシュレータ（ＳＯ
Ｉ）基板にＰＭＯＳ，ＮＭＯＳを形成しているので特に
問題はない。ウェル方式によるバルク半導体装置（特開
平４−３０２８９７号に開示されたもののような）で
は、ウェルによる分離構造が複雑となり、又、寄生容量
が大きく、高速動作を妨げたり、バイアス回路自体の消
費電力が大きくなる欠点を伴なうのに比較して優れてい
る。また、寄生容量が大きいと、スタンバイ−アクティ
ブ遷移時間が大きくなり、特にスタンバイからアクティ
ブへ切換えが速やかに行われないという欠点が伴なう
が、この点からいっても本発明は有効である。特に本実
施の形態のバイアス回路は、前述したフィードバック動
作によりスタンバイからアクティブへの切換えが速やか
に行われる点で優れている。

【００２９】なお、バイアス回路としては、以上説明し
たものに限るわけではない。例えば、図５に示すよう
に、プルアップ回路として、デプレッションモードのＰ
ＭＯＳ２１３Ａ、プルダウン回路としてデプレッション
モードのＮＭＯＳ２１４Ａを用いたものでもよい。この
バイアス回路は、素子数が少ない利点を有しているが、
デプレッションモードのトランジスタを使用するので閾
値制御のためのイオン注入工程を増やさなければならな
い不利を許容すれば使用可能である。なお、以上の説明
でデプレッションモードと断っていないＭＯＳＦＥＴは
全てエンハンスメントモードである。

【００３０】以上、２つの回路ブロックを有するＳＯＩ
半導体装置を例にあげて説明したが、複数の回路ブロッ
クにそれぞれバイアス回路を設けて独立に制御できるよ
うにすることができる。回路ブロック毎にアクティブ・
モード、スタンバイ・モードを異にする場合に適用でき
る。また、マイクロコンピュータの割込処理回路のよう
に、バイアス条件を一定にしておくのが好ましいものも
あるので、ＳＯＩ半導体装置内の特定の回路ブロックだ
けバイアス条件を変化させるようにしてもよい。更に、
回路ブロック単位ではなくて、特に消費電力の大きいト
ランジスタのみのバイアス条件を変化させるなど、トラ
ンジスタ単位でバイアス条件をきめるようにしてもよ
い。図４のバイアス回路においても、トランジスタ２０
２，２０３，２０４，２０５の基体バイアスは固定であ
り、トランジスタ２１０，２１２，２１３，２１４のそ
れはスタンバイ時とアクティブ時とで異なっている。こ
のようなことは、ＳＯＩ半導体装置では自由に行えるこ
とは以上の説明から明らかであろう。

【００３１】更に又、ＳＩＭＯＸ技術に限らず、ＳＯＩ
基板一般を利用することができるのも当業者に明らかで
あろう。

【００３２】

【発明の効果】以上説明したように本発明はＳＯＩ基板
上に形成した半導体装置のＭＯＳＦＥＴの基体バイアス
を必要に応じてアクティブ時とスタンバイ時とで変化さ
せるようにしたので、消費電力を低減できるが、ウェル
方式のものに比較して素子分離にともなう寄生容量を１
／２０程度に少なくできるので半導体装置の消費電力を
確実に低減できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す断面模式図で
ある。

【図２】第１の実施の形態における第１の回路ブロック
のデバイス構造をＣＭＯＳインバータを例として示す平
面図である。

【図３】図２のＡ−Ａ線断面図（図３（ａ））、Ｂ−Ｂ
線断面図（図３（ｂ））、Ｃ−Ｃ線断面図（図３
（ｂ））である。

【図４】第１の実施の形態におけるバイアス回路の第１
の例を示す回路図（図４（ａ））及び図４（ｂ）の回路
の動作について説明するための信号波形図である。

【図５】バイアス回路の第２の例を示す回路図である。

【図６】従来例を示す断面模式図である。

【符号の説明】

１１第１の回路ブロックのＮチャネルＭＯＳＦＥＴ１２第１の回路ブロックのＰチャネルＭＯＳＦＥＴ１３第２の回路ブロックのＮチャネルＭＯＳＦＥＴ２０９ＰチャネルＭＯＳＦＥＴ２１０ＮチャネルＭＯＳＦＥＴ２１１ＮチャネルＭＯＳＦＥＴ２１２ＰチャネルＭＯＳＦＥＴ２１３ＮチャネルＭＯＳＦＥＴ２１３ＡＰチャネルＭＯＳＦＥＴ（デプレッション
モード）２１４ＰチャネルＭＯＳＦＥＴ２１４ＡＮチャネルＭＯＳＦＥＴ３０１Ｎ型シリコン基板３０２ａ，３０２ｂ第１のＰ型ウェル３０４ａ，３０４ｂ第２のＰ型ウェル３０５Ｎ型拡散層３０６ａ，３０６ｂＮ型ウェル３０７Ｐ型拡散層３０８ゲート酸化膜３０９ポリシリコンゲート電極３１０第１の回路ブロック用のバイアス回路３１１第２の回路ブロック用のバイアス回路１４第２の回路ブロックのＰチャネルＭＯＳＦＥＴ１０１シリコン基板１０２埋込酸化シリコン膜１０３酸化シリコン膜１０４ａ，１０４ｂＰ型シリコン基体１０４ａｃＮ型拡散層１０５Ｎ型拡散層１０６ａ，１０６ｂＮ型シリコン基体１０６ａｃＰ型拡散層１０７Ｐ型拡散層１０８ゲート酸化膜１０９ポリシリコンゲート電極１１０第１の回路ブロック用のバイアス回路１１１第２の回路ブロック用のバイアス回路２０１パルス発生回路２０１−１ノアゲート２０１−２，２０１−３インバータ回路２０２ＰチャネルＭＯＳＦＥＴ２０３ＰチャネルＭＯＳＦＥＴ２０４ＮチャネルＭＯＳＦＥＴ２０５ＮチャネルＭＯＳＦＥＴ２０６，２０７容量素子２０８インバータ回路４０１コンタクト孔４０２コンタクト孔４０３コンタクト孔４０４配線ＡＣＴ信号入力端子ＶＡ１，ＶＢ１第１の出力端子ＶＡ２，ＶＢ２第２の出力端子

【手続補正書】

【提出日】平成７年１２月８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】図２のＡ−Ａ線断面図（図３（ａ））、Ｂ−Ｂ
線断面図（図３（ｂ））、Ｃ−Ｃ線断面図（図３
（ｃ））である。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】第１の実施の形態におけるバイアス回路の第１
の例を示す回路図（図４（ａ））及び図４（ａ）の回路
の動作について説明するための信号波形図（図４
（ｂ））である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/786

Claims

【特許請求の範囲】

【請求項１】シリコン・オン・インシュレータ基板上
に形成した複数のＰチャネルＭＯＳＦＥＴと、複数のＮ
チャネルＭＯＳＦＥＴと、バイアス回路とを含み、前記
バイアス回路は、前記複数のＰチャネルＭＯＳＦＥＴの
内少なくとも一部のＰチャネルＭＯＳＦＥＴのゲート電
極下部のシリコン基体部にはアクティブ時に電源電圧を
供給し、スタンバイ時には前記電源電圧よりも高い電圧
を供給するとともに、前記複数のＮチャネルＭＯＳＦＥ
Ｔの内少なくとも一部のＮチャネルＭＯＳＦＥＴのゲー
ト電極下部のシリコン基体部にはアクティブ時に接地電
位を供給し、スタンバイ時には接地電位よりも低い電圧
を供給することを特徴とする半導体装置。
【請求項２】シリコン・オン・インシュレータ基板上
に形成した複数のＰチャネルＭＯＳＦＥＴと複数のＮチ
ャネルＭＯＳＦＥＴとを含む複数個の機能回路ブロック
と、少なくとも一つの前記機能回路ブロック内の前記Ｐ
チャネルＭＯＳＦＥＴのゲート電極下部のシリコン基体
部にはアクティブ時には電源電圧を供給し、スタンバイ
時には前記電源電圧よりも高い電圧を供給するととも
に、前記ＮチャネルＭＯＳＦＥＴのゲート電極下部のシ
リコン基体部にはアクティブ時には接地電位を供給し、
スタンバイ時には接地電位よりも低い電圧を供給するバ
イアス回路とを含むことを特徴とする半導体装置。
【請求項３】入力端子の信号が所定レベルの時に連続
パルスを発生するパルス発生回路と、接地端子に一方の
ソース・ドレイン電極とゲート電極が接続された第１の
ＰチャネルＭＯＳＦＥＴ、前記パルス発生回路の出力端
と前記第１のＰチャネルＭＯＳＦＥＴの他方のソース・
ドレイン電極との間に挿入された第１の容量素子、一方
のソース・ドレイン電極との間に挿入された第１の容量
素子、一方のソース・ドレイン電極とゲート電極が前記
第１のＰチャネルＭＯＳＦＥＴの他方のソース・ドレイ
ンに接続され他方のソース・ドレイン電極が第１の出力
端子に接続された第２のＰチャネルＭＯＳＦＥＴ、一方
のソース・ドレイン電極とゲート電極が電源端子に接続
された第１のＮチャネルＭＯＳＦＥＴ、前記パルス発生
回路の出力端と前記第１のＮチャネルＭＯＳＦＥＴの他
方のソース・ドレインとの間に挿入された第２の容量素
子、及び一方のソース・ドレイン電極とゲート電極が前
記第１のＮチャネルＭＯＳＦＥＴの他方のソース・ドレ
イン電極に接続され他方のソース・ドレイン電極が第２
の出力端子に接続された第２のＮチャネルＭＯＳＦＥＴ
でなるチャージポンプ回路と、入力端が前記入力端子に
接続されたインバータ回路と、ソース電極と基体電極が
前記電源端子に接続されゲート電極が前記インバータ回
路の出力端に接続された第３のＰチャネルＭＯＳＦＥ
Ｔ、ドレイン電極が前記第３のＰチャネルＭＯＳＦＥＴ
のドレイン電極に接続されゲート電極が前記インバータ
回路の出力端に接続されソース電極と基体電極が前記第
１の出力端子に接続された第３のＮチャネルＭＯＳＦＥ
Ｔ及びドレイン電極が前記接地端子に接続されゲート電
極が前記第３のＰチャネルＭＯＳＦＥＴのドレインに接
続されソース電極と基体電極が前記第１の出力端子に接
続された第４のＮチャネルＭＯＳＦＥＴでなるプルアッ
プ回路と、ソース電極と基体電極が前記接地端子に接続
されゲート電極が前記入力端子に接続された第５のＮチ
ャネルＭＯＳＦＥＴ、ドレイン電極が前記第５のＮチャ
ネルＭＯＳＦＥＴのドレイン電極に接続されゲート電極
が前記入力端子に接続されソース電極と基体電極が前記
第２の出力端子に接続された第４のＰチャネルＭＯＳＦ
ＥＴ、及びドレイン電極が前記電源端子に接続されゲー
ト電極が前記第５のＮチャネルＭＯＳＦＥＴのドレイン
に接続されソース電極と基体電極が前記第２の出力端子
に接続された第５のＰチャネルＭＯＳＦＥＴからなるプ
ルダウン回路とを有するバイアス回路である請求項１又
は２記載の半導体装置。
【請求項４】第１のＰチャネルＭＯＳＦＥＴ及び第２
のＰチャネルＭＯＳＦＥＴの基体電極が電源端子に接続
され、第１のＮチャネルＭＯＳＦＥＴ及び第２のＮチャ
ネルＭＯＳＦＥＴの基体電極が接地端子に接続されてい
る請求項３記載の半導体装置。