JPH07183469A - 半導体装置及び半導体装置のオペレーティング方法 - Google Patents

Abstract

(57)【要約】 【目的】 オフリークが少なくかつ動作速度が高いとい
う相反する特性を有するＭＩＳトランジスタを提供す
る。 【構成】 基板部，ゲート，ソース及びドレインを有す
るＭＩＳトランジスタ２０と、ＭＩＳトランジスタ２０
の基板部に印加される基板バイアスを発生する基板バイ
アス発生回路３と、ＭＩＳトランジスタ２０の基板部と
基板バイアス発生回路３との間に介設されＭＩＳトラン
ジスタの作動時と非作動時とで両端の電位が変化する抵
抗体４とを設ける。ＭＩＳトランジスタ２０は、作動時
には基板バイアスが浅くなる一方、非作動時には基板バ
イアスが深くなり、自己調整的に基板バイアスが変化す
る。したがって、作動時には基板バイアスが浅いこと
で、しきい値が低減し、動作が高速になる一方、非作動
時には基板バイアスが深くなることで、オフリークが低
減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のＭＩＳトランジ
スタを配設した半導体集積回路を有する半導体装置に係
り、特に、動作の高速化及び低消費電力化対策に関す
る。

【０００２】

【従来の技術】一般に、ＭＩＳトランジスタは、基板
部，ゲート，ソース及びドレインを有する４端子デバイ
スである。このＭＩＳトランジスタにおいて、チャネル
が形成されるために必要なゲート端子への印加電圧とし
て定義されるしきい値電圧は、基板部への印加電圧つま
り基板バイアスに応じて変化するという特性がある。図
２２は、一般的なゲート−基板間電圧に対するドレイン
電流の変化特性が基板バイアスによって変化することを
示し、図２３は、基板バイアスＶsub の変化に対するし
きい値電圧Ｖt の一般的な変化特性を示す。図２２にお
いて、横軸はゲート−基板間電圧Ｖgsを、縦軸はドレイ
ン電流Ｉd を示し、白丸で示される点におけるゲート−
基板間電圧Ｖgsがしきい値電圧Ｖt に相当する。図２２
及び図２３に示されるように、一般に、基板バイアスＶ
sub が深くなると（つまり負の側に増大すると）しきい
値電圧Ｖt が増大するという特性がある。なお、サブミ
クロンサイズのＭＩＳトランジスタでは、電源電圧は
３．３Ｖあるいは５Ｖであり、しきい値電圧Ｖｔは通常
０．５Ｖ程度に設定されている。また、基板バイアスＶ
sub は、例えば−２Ｖや０Ｖに固定されている。

【０００３】

【発明が解決しようとする課題】ところで、近年、半導
体装置の低消費電力化への要望が大きく、そのために
は、半導体装置の電源電圧を低電圧にするのが効果的で
ある。ただし、電源電圧を低下させると電源電圧とトラ
ンジスタのしきい値電圧との差であるトランジスタのド
ライブ電圧も低下するので、トランジスタ及び集積回路
の動作速度の低下を招くことになる。したがって、動作
速度の低下を避けるためには、しきい値電圧を低下さ
せ、電源電圧としきい値電圧の差であるドライブ電圧を
確保する必要がある。しかるに、しきい値電圧以下のＩ
−Ｖ特性の指標であるサブスレッショルドスイングパラ
メータ（ドレイン電流Ｉｄが１桁変わるときのゲート電
圧の変化量）の大幅な改善は原理的に望めないため、単
にしきい値電圧だけを下げると、図２２に示す特性曲線
が単純に左方の特性曲線に移動するだけなので、ゲート
電圧Ｖgsが０Ｖの時のドレイン電流Ｉｄいわゆるオフリ
ーク電流が指数関数的に増加してスタンバイ電流が増加
し、結果として消費電力の低下につながらないという問
題が発生する。

【０００４】一方、ウェルの不純物濃度を極端に低くす
ることによって、これらを実現しようとすると、ウェル
内に電位分布が生じ、ラッチアップ耐性に問題が生じ
る。

【０００５】かかる消費電力の低減を図るものとして、
“９３ ＶＬＳＩ ＣｉｒｃｕｉｔＤｉｇｅｓｔ ｐ．
８１”に開示される技術がある。この技術では、基板バ
イアスを変化させるために新たなる回路を付加し、ＤＲ
ＡＭ中の例えばセンスアンプのセンス動作時は実効的に
基板バイアスを０近くにして、トランジスタのしきい値
電圧を低くすることでセンス動作の高速化を図る一方、
センス動作が終了すると、基板バイアスを深くして、ト
ランジスタのしきい値電圧を高くすることでオフリーク
を抑えている。しかし、このような別途制御装置を必要
とするものでは回路が複雑になり、かつ基板バイアスを
変化させるため余分な電力を消費しているため、高速化
を図ることはできるが、場合によっては、かえって消費
電力は大きくなってしまうおそれがある。

【０００６】また、例えば特開昭６３−１７９５７６号
公報に開示されるごとく、基板部に対するソース電位を
ゲート電位に同期して変化させることにより、トランジ
スタの動作時にはしきい値電圧を低く、トランジスタが
非動作時にはしきい値電圧を高くするよう制御すること
で、上記文献と同様の効果を得ようとするものがある。
しかし、この場合も、両電位を同期して変化させるため
の回路が別途必要であり、必ずしも消費電力の低減を図
るに十分でないという問題があった。

【０００７】本発明は、従来基板電流が無駄に流されて
いる点に着目し、この基板電流を利用して、消費電力の
低減を達成しようとするものである。

【０００８】本発明の第１の目的は、ＭＩＳトランジス
タを配設した半導体装置において、高速性が要求される
ＭＩＳトランジスタの基板部に抵抗体を介して基板バイ
アス印加する構成とすることにより、別途を制御装置を
付与することなく、作動時と非作動時における基板バイ
アスを自動的に変化させ、もって、動作の高速化と消費
電力の低減とを図ることにある。

【０００９】また、第２の目的は、このような作動時と
非作動時とで基板電流が異なるＭＩＳトランジスタにお
ける基板電流の変化を利用してトランジスタの動作状況
を検知する手段を講ずることにより、半導体装置のきめ
細かな制御のための指標を提供することにある。

【００１０】

【課題を解決するための手段】上記第１の目的を達成す
るために本発明が講じた手段は、ＭＩＳトランジスタの
基板部に電流が流れているときと電流が流れないときと
で両端の電位を変化させる抵抗体を介して基板バイアス
を印加する構成とすることにあり、具体的には、請求項
１〜請求項１５の半導体装置と、請求項１６の半導体装
置のオペレーティング方法とを講じている。

【００１１】請求項１の発明の講じた手段は、半導体装
置に、基板部，ゲート，ソース及びドレインを有するＭ
ＩＳトランジスタと、上記ＭＩＳトランジスタの基板部
に印加される基板バイアスを発生する基板バイアス発生
回路と、上記ＭＩＳトランジスタの基板部と基板バイア
ス発生回路との間に介設されＭＩＳトランジスタの作動
時と非作動時とで両端の電位が変化する抵抗体とを設
け、上記ＭＩＳトランジスタは、作動時と非作動時とで
は自己調整的に基板バイアスが変化する基板バイアス自
己調整型ＭＩＳトランジスタとして構成したものであ
る。

【００１２】請求項２の発明の講じた手段は、上記請求
項１の発明の構成に加えて、基板部，ゲート，ソース及
びドレインを有し、上記基板部が上記基板バイアス発生
回路に非抵抗性配線を介して接続され作動時と非作動時
とで基板バイアスが同じである基板バイアス固定型ＭＩ
Ｓトランジスタを設けたものである。

【００１３】請求項３の発明の講じた手段は、上記請求
項１又は２の発明において、複数の基板バイアス自己調
整型ＭＩＳトランジスタを配置し、各基板バイアス自己
調整型ＭＩＳトランジスタの基板部を、共通の抵抗体を
介して基板バイアス発生回路に接続する構成としたもの
である。

【００１４】請求項４の発明の講じた手段は、上記請求
項１の発明において、複数個の上記基板バイアス自己調
整型ＭＩＳトランジスタからなる基板バイアス自己調整
型集積回路を設ける構成としたものである。

【００１５】請求項５の発明の講じた手段は、上記請求
項４の発明において、上記基板バイアス自己調整型集積
回路を、センスアンプ，リードアンプ，コラムデコー
ダ，ロウデコーダ等の高速動作用回路としたものであ
る。

【００１６】請求項６の発明の講じた手段は、上記請求
項４又は５の発明に加えて、複数個の上記基板バイアス
固定型ＭＩＳトランジスタを配置してなる基板バイアス
固定型集積回路を設ける構成としたものである。

【００１７】請求項７の発明の講じた手段は、上記請求
項６の発明において、半導体装置を半導体記憶装置と
し、上記基板バイアス自己調整型集積回路を半導体記憶
装置の周辺回路とし、上記基板バイアス固定型集積回路
を半導体記憶装置のメモリセルアレイとしたものであ
る。

【００１８】請求項８の発明の講じた手段は、上記請求
項４，５，６又は７の発明において、上記基板バイアス
自己調整型集積回路を複数個配置し、各基板バイアス自
己調整型集積回路のＭＩＳトランジスタの基板部に接続
される抵抗体の抵抗値を、各集積回路の種類に応じて予
め個別に設定しておく構成としたものである。

【００１９】請求項９の発明の講じた手段は、上記請求
項８の発明において、上記抵抗体の抵抗値を、基板バイ
アス自己調整型集積回路の動作中に流れる平均的な基板
電流をＩsubmとすると、０．１／Ｉsubm以上に予め設定
しておくようにしたものである。

【００２０】請求項１０の発明の講じた手段は、上記請
求項１，２，３，４，５，６，７，８又は９の発明にお
いて、上記抵抗体を、上記基板バイアス発生回路と基板
バイアス自己調整型ＭＩＳトランジスタとを接続する配
線中に介設したものである。

【００２１】請求項１１の発明の講じた手段は、上記請
求項１，２，３，４，５，６，７，８又は９の発明にお
いて、上記抵抗体を、半導体基板内に埋設され少なくと
も１つの上記基板バイアス自己調整型ＭＩＳトランジス
タの少なくともチャネル領域の下方の領域に設けられた
高抵抗層で構成したものである。

【００２２】請求項１２の発明の講じた手段は、上記請
求項１１の発明において、上記基板バイアス自己調整型
ＭＩＳトランジスタのソース・ドレインのうち少なくと
もチャネル側のコーナー部と高抵抗層との間に絶縁体か
らなる分離層を形成したものである。

【００２３】請求項１３の発明の講じた手段は、上記請
求項１１又は１２の発明において、上記高抵抗層を、基
板と同じ導電型であるがほぼ真性半導体に近い特性を有
するように構成されていることを特徴とする半導体装
置。

【００２４】請求項１４の発明の講じた手段は、上記請
求項１の発明において、上記抵抗体を、少なくとも一つ
のノーマリオンのトランジスタで構成したものである。

【００２５】請求項１５の発明の講じた手段は、上記請
求項４，５，６，７，８，９，１０，１１又は１２の発
明において、上記抵抗体を、各ＭＩＳトランジスタ毎に
個別に配設する構成としたものである。

【００２６】請求項１６の発明の講じた手段は、請求項
１１の発明において、上記半導体基板を、絶縁体の上に
シリコン膜を形成してなるＳＯＩ（Ｓilicon Ｏn Ｉns
ulator）基板とし、上記第１ＭＩＳトランジスタは、上
記シリコン膜に形成されているものとする。そして、上
記高抵抗層を、ＳＯＩ基板の絶縁体のうち基板バイアス
自己調整型ＭＩＳトランジスタのチャネル領域の下方に
位置する領域に多数の結晶欠陥を導入して形成したもの
である。

【００２７】請求項１７の発明の講じた手段は、請求項
１６の発明において、上記高抵抗層を、基板バイアス自
己調整型ＭＩＳトランジスタのソース・ドレイン間距離
よりも狭い領域に形成したものである。

【００２８】請求項１８の発明の講じた手段は、請求項
１６又は１７の発明において、上記基板バイアス自己調
整型ＭＩＳトランジスタと基板バイアス発生回路とを接
続する配線のコンタクト領域を上記シリコン膜の一部に
形成し、上記高抵抗層を上記絶縁体の上記コンタクト領
域の下方となる部分にも多数の欠陥を導入して形成した
ものである。

【００２９】請求項１９の発明の講じた手段は、請求項
１６，１７又は１８の発明において、上記高抵抗層内の
多数の結晶欠陥を、絶縁体内へのイオン注入により形成
したものである。

【００３０】請求項２０の発明の講じた手段は、基板
部，ゲート，ソース及びドレインを有するＭＩＳトラン
ジスタを有する半導体装置のオペレーティング方法とし
て、一定の電圧を発生させ、上記一定の電圧を、抵抗値
の高い経路を介して上記ＭＩＳトランジスタの基板部に
印加する方法である。

【００３１】また、上記第２の目的を達成するために本
発明では、請求項２１及び請求項２２に記載される手段
を講じている。

【００３２】具体的に請求項２１の発明が講じた手段
は、基板部，ゲート，ソース及びドレインを有するＭＩ
Ｓトランジスタと、上記ＭＩＳトランジスタの基板部に
印加される基板バイアスを発生する基板バイアス発生回
路と、上記ＭＩＳトランジスタの基板部と基板バイアス
発生回路との間に介設されＭＩＳトランジスタの作動時
と非作動時とで両端の電位が変化する抵抗体とを備えた
半導体装置のオペレーティング方法として、上記抵抗体
の両端の電位差により基板電流値を推測し、上記ＭＩＳ
トランジスタが動作状態にあるか非動作状態にあるかを
判断する方法である。

【００３３】請求項２２の発明の講じた手段は、請求項
２１の発明において、基板電流の推定値が所定値以下に
なった上記ＭＩＳトランジスタを含む回路ブロックの電
源電圧を低減し又は当該回路ブロックと電源との間を非
接続状態にするよう制御する方法である。

【００３４】請求項２３の発明の講じた手段は、半導体
装置の製造方法として、ゲート，ソース，ドレインから
なり、基板バイアスが自己調整されるＭＩＳトランジス
タを形成する工程と、上記ＭＩＳトランジスタのゲート
電極を形成するためのマスクの反転パターンを有するレ
ジストマスクを形成する工程と、上記レジストマスクの
スリットにフォトレジストからなるサイドウォールを形
成する工程と、上記レジストマスク及びサイドウォール
をマスクとしてイオン注入を行って、絶縁膜内に結晶欠
陥を生ぜしめる工程とを設ける方法である。

【００３５】請求項２４の発明の講じた手段は、半導体
装置の製造方法として、ゲート，ソース，ドレインから
なり、基板バイアスが自己調整されるＭＩＳトランジス
タを形成する工程と、上記ＭＩＳトランジスタのゲート
電極を形成するためのマスクの反転パターンを有するレ
ジストマスクをオフセット位置に形成する工程と、上記
レジストマスクの斜め上方からイオン注入を行って、絶
縁膜内に結晶欠陥を生ぜしめる工程とを設ける方法であ
る。

【００３６】

【作用】以上の構成により、請求項１の発明では、基板
バイアス自己調整型ＭＩＳトランジスタにおいて、トラ
ンジスタが作動していないときには、トランジスタの基
板部に印加される基板バイアスが深くなり（つまり負の
側に増大し）、トランジスタのしきい値電圧が高くなる
ので、オフリークが低減される。一方、トランジスタが
作動し基板電流が流れると、抵抗体による電圧降下で基
板バイアスが浅くなり（つまり「０」に近付き）、トラ
ンジスタのしきい値電圧が低下するので、動作が高速と
なる。したがって、なんら制御装置を設けることなく、
動作が高速でかつ、消費電力の少ない半導体装置が得ら
れることになる。

【００３７】請求項２の発明では、基板バイアス発生回
路の発生電圧を予め高く設定しておくことで、基板バイ
アス固定型トランジスタのしきい値は常に高くなり、オ
フリーク電流が低減されるとともに、抵抗体が不要なの
で集積度も高く維持される。そして、基板バイアス自己
調整型トランジスタについては、上記請求項１の発明と
同様の作用が得られ、高速性と低消費電力とが確保され
る。したがって、半導体装置全体の消費電力が低減さ
れ、かつ、必要な高速性と高い集積度が得られる。

【００３８】請求項３の発明では、基板部が共通の抵抗
体に接続されている複数の基板バイアス自己調整型ＭＩ
Ｓトランジスタ間において、あるトランジスタが非作動
中でも他のトランジスタが作動中であれば、非作動中の
トランジスタの基板バイアスも浅く設定されることにな
る。したがって、その間非作動中のトランジスタについ
てオフリーク電流の低減作用が小さくなるが、一般的に
他のトランジスタの作動時間は非作動時間に比べて極め
て短い。また、作動時の消費電流は非作動時のオフリー
クに比べ少なくとも数桁大きい。したがって、消費電力
の低減作用もある程度得られ、かつ、構成が簡素で済む
ことになる。

【００３９】請求項４の発明では、基板バイアス自己調
整型集積回路において、複数の基板バイアス自己調整型
ＭＩＳトランジスタによって、動作が顕著に高速化さ
れ、かつ消費電力が大幅に低減されることになる。

【００４０】請求項５の発明では、特に高速動作が要求
されるセンスアンプ，リードアンプ，コラムデコーサ，
ロウデコーダ等の回路が基板バイアス自己調整型集積回
路に構成されているので、その高速性を損ねることなく
消費電力の少ない半導体装置が得られることになる。

【００４１】請求項６の発明では、半導体装置に基板バ
イアス固定型集積回路と基板バイアス自己調整型集積回
路とが配設されているので、高速性の不要な部分は基板
バイアス固定型集積回路で構成することが可能となり、
基板バイアス固定型集積回路では抵抗体を設けることな
く高集積度が確保される。

【００４２】請求項７の発明では、半導体記憶装置にお
いて、高速性が必要な周辺回路は基板バイアス自己調整
型集積回路に構成されて、高速性と低消費電力性とが確
保される。一方、高速性よりも集積度が要求されるメモ
リセルアレイは基板バイアス固定型に構成されて、その
集積度と低消費電力性とが確保される。したがって、全
体として半導体装置に必要な機能が確保され、かつ消費
電力が低減されることになる。

【００４３】請求項８の発明では、複数の基板バイアス
自己調整型集積回路において、ＭＩＳトランジスタの基
板部に接続される抵抗体の抵抗値が各回路別に設定され
ているので、各回路の基板バイアスがその機能に応じて
適正な値になり、集積度，高速性及び低消費性のバラン
スが良好となる。

【００４４】請求項９の発明では、基板バイアス自己調
整型集積回路において、基板バイアス自己調整型集積回
路が作動中には少なくとも０．１Ｖだけ基板バイアスが
浅くなる。したがって、動作の高速化作用が実効的に得
られることになる。

【００４５】請求項１０の発明では、抵抗体を配線中に
介設することで、抵抗体の形成を容易に行うことが可能
となる。

【００４６】請求項１１の発明では、抵抗体が基板内に
埋設されているので、抵抗体による半導体装置の面積の
増大をほとんど招くことがなく、集積度が高く維持され
る。また、抵抗体である高抵抗層がチャネル下方の領域
に設けられているので、基板電位が変化する領域が高抵
抗層で仕切られ、基板電位が変化する領域の寄生容量が
低減する。したがって、トランジスタのオン・オフの切
り換えに対する基板バイアスの変化の追随性が向上し、
トランジスタの動作がさらに高速化されることになる。

【００４７】請求項１２の発明では、ソース・ドレイン
と抵抗体との間がさらに分離層により電気的に絶縁され
た構造となっているので、ソース・ドレインと基板間の
寄生容量が極めて小さくなる。その結果、基板バイアス
自己調整型ＭＩＳトランジスタの動作速度が顕著に向上
し、消費電力も大幅に低減される。

【００４８】請求項１３の発明では、高抵抗層がほぼ真
性半導体に近い特性を有するように構成されているの
で、半導体基板中で抵抗体が容易に形成されるととも
に、不純物濃度の調整だけで、抵抗値つまりＭＩＳトラ
ンジスタの作動時における基板バイアスの調整が容易に
行われる。

【００４９】請求項１４の発明では、抵抗体がノーマリ
オンのトランジスタで構成されているので、トランジス
タの構成物質以外の物質を蒸着して抵抗体を設ける必要
がなく、従来のトランジスタの製造工程による基板バイ
アス自己調整型トランジスタの製造が可能となる。

【００５０】請求項１５の発明では、基板バイアス自己
調整型集積回路において、各基板バイアス自己調整型Ｍ
ＩＳトランジスタ毎に抵抗体が配置されているので、当
該トランジスタが非作動中におけるしきい値電圧の上昇
作用が確実に得られ、消費電力の低減作用が顕著にな
る。

【００５１】請求項１６の発明では、ＳＯＩ構造の利点
である高モビリティー，低サブスレッショルドパラメー
タ等の利点と、高抵抗層による基板バイアス自己調整機
能とを有する半導体装置が得られる。

【００５２】請求項１７の発明では、特に高抵抗層が狭
い領域に形成されているので、パンチスルーが防止され
る。

【００５３】請求項１８の発明では、２つの高抵抗層を
介して基板電流が流れるので、基板バイアスの自己調整
作用がさらに増大する。

【００５４】請求項１９の発明では、イオン注入により
限定された領域に所望の抵抗値を有する高抵抗層が形成
されているので、半導体装置の集積度が高くなる。

【００５５】請求項２０の発明では、ＭＩＳトランジス
タの基板部に抵抗値の高い経路を介して一定のバイアス
が付与されるので、ＭＩＳトランジスタの作動中には経
路中の抵抗における電圧降下によって、基板バイアスが
一定電圧より浅くなり、しきい値電圧が低下して動作の
高速性が確保される。一方、ＭＩＳトランジスタの非作
動中には抵抗における電圧降下がないので、基板バイア
スとして一定電圧がそのまま印加され、しきい値電圧が
上昇してオフリーク電流が低減する。したがって、動作
が高速となり、かつ消費電力が低減する。

【００５６】請求項２１の発明では、基板バイアス自己
調整型ＭＩＳトランジスタの作動を制御する際、基板電
流を利用してトランジスタの作動状況が確認でき、きめ
こまかな制御が可能となる。

【００５７】請求項２２の発明では、作動していないＭ
ＩＳトランジスタを含む回路ブロックの電源電圧を低減
する等することで、リーク等による無駄な電力の消費が
抑制され、消費電力が低減される。

【００５８】請求項２３の発明では、請求項１７の構成
を有する半導体装置がゲート電極と同じデザインルール
で容易に形成される。

【００５９】請求項２４の発明では、シャドウ効果を利
用して、所望位置にゲート長よりも短い高抵抗層を形成
することが可能となる。

【００６０】

【実施例】以下、本発明の基板バイアス自己調整型ＭＩ
Ｓトランジスタを搭載した半導体装置の実施例につい
て、図面を参照しながら説明する。

【００６１】（実施例１）まず、実施例１について、図
１〜図５に基づき説明する。図１は実施例１に係る半導
体装置であるＤＲＡＭの構成を示す。同図において、１
はＭＩＳトランジスタを含むメモリセルを多数配置して
なるセルアレイであって、該セルアレイ１中には多数の
基板バイアス固定型ＭＩＳトランジスタ１０ａ，１０
ｂ，…が配置されている。また、２は該セルアレイ１の
メモリ内容を読み取る際の信号増幅用センスアンプであ
って、該センスアンプ２中には、多数の基板バイアス自
己調整型ＭＩＳトランジスタ２０ａ，２０ｂ，…が配設
されている。また、３は上記メモリセルアレイ１やセン
スアンプ２のＭＩＳトランジスタの基板バイアスを発生
する基板バイアス発生回路であって、該基板バイアス発
生回路３は、上記メモリセルアレイ１の各基板バイアス
固定型トランジスタ１０ａ，１０ｂ，…の各基板部とは
配線５を介し、上記センスアンプ２内の基板バイアス自
己調整型ＭＩＳトランジスタ２０ａ，２０ｂ，…の基板
部とは配線６を介して、それぞれ接続されている。

【００６２】ここで、本発明の特徴として、上記基板バ
イアス発生回路３とセンスアンプ２内の基板バイアス自
己調整型ＭＩＳトランジスタ２０ａ，２０ｂ，…の基板
部側とを接続する配線６には、電気抵抗の高い物質から
なる抵抗体４が介設されている。一方、上記セルアレイ
１の基板バイアス固定型ＭＩＳトランジスタ１０ａ，１
０ｂ，…の各基板部と基板バイアス発生回路３との間は
抵抗体を介することなく直接配線５に接続されている。
したがって、上記センスアンプ２は基板バイアス自己調
整型集積回路であり、セルアレイ１は、基板バイアス固
定型集積回路である。なお、上記セルアレイ１とセンス
アンプ２とは同一の半導体基板内に形成されているが、
導電型が異なるウェルをセルアレイ１，センスアンプ２
の一方又は双方の周囲に設けることにより（いわゆるト
リプルウェル構造を導入することにより）、電気的に分
離されている。

【００６３】図３は、上記基板バイアス自己調整型ＭＩ
Ｓトランジスタの構造を示す。同図において、２１は半
導体基板、２３はゲート酸化膜、２４はソース、２５は
ドレイン、２６はＬＯＣＯＳ膜である。そして、半導体
基板２１には、抵抗値Ｒextを有する抵抗体４を介して
基板バイアスＶbbが印加されている。同図に示すよう
に、ドレイン２５からソース２４に電流が流れる場合
（図中の実線参照）、図中破線に示すように、電位０Ｖ
のソース２４から例えば電位５Ｖ程度のドレイン２５に
向かって電子が流れ、ドレイン近傍の高電界のチャネル
領域（通常３Ｖ程度の中間電位にある）で電子が急加速
され、半導体基板２１の格子と衝突してホットエレクト
ロン−ホットホール対を発生する。このホットエレクト
ロンはゲート２２に引き寄せられるが、ホットホールは
低電位にある半導体基板２１に流れる。そして、これが
基板電流Ｉsub となり、この基板電流Ｉsub によって抵
抗体４の両端に電位差が生じる。

【００６４】図２（ａ）〜（ｃ）は、順に作動状態と非
作動（スタンバイ）状態との間におけるトランジスタの
状態、トランジスタの基板電流Ｉsub 、トランジスタの
基板バイアスＶbbの変化を示す。上述のように、基板バ
イアス自己調整型ＭＩＳトランジスタ２０ａ，２０ｂ，
…の作動時には（図２（ｂ），（ｃ）のタイミングｔ２
よりも右方）、基板電流Ｉsub によって抵抗体４の両端
に電位差（２Ｖ）が生じて基板バイアスＶsub がその分
だけ浅くなる（０Ｖ）。一方、非作動時には（図２
（ｂ），（ｃ）のタイミングｔ１よりも左方）、基板電
流Ｉsub が流れないため基板バイアスＶsub が深くなる
（−２Ｖ）。つまり、作動時と非作動時とで基板バイア
スＶsub が変化するように構成されている。なお、トラ
ンジスタの作動−スタンバイが切換わるのに必要な時定
数ＲＣは、後に図６に示すように極めて短く、このよう
な抵抗体を設けてもトランジスタの作動に悪影響を及ぼ
すことはない。そして、後述のように、作動時には基板
バイアスが浅くなることでしきい値電圧が低くなり、高
速化を図ることができる。一方、非作動時には基板バイ
アスが深くなることでしきい値電圧が高くなり、オフリ
ークが抑制される。

【００６５】以下、上記基板バイアス自己調整型ＭＩＳ
トランジスタの作動時と非作動時における基板バイアス
の変化および消費電力の低減効果について説明する。図
４は、基板バイアス自己調整型ＭＩＳトランジスタのド
レイン電流および基板電流のゲート電圧依存性を示す。
図中の実線で示される作動時“Ａctive ”には、基板バ
イアスＶsub が０Ｖと浅くなることで、しきい値電圧が
低くなり、図中の破線で示される非作動時“Ｓtandby”
時には、基板バイアスＶsub が−２Ｖと深くなること
で、しきい値電圧は高くなる。また、図５はこの構造を
ｎチャネルトランジスタに適用してなる基板バイアス自
己調整型ＭＩＳトランジスタ（Ｓelf-Ｒegulating Ｂac
k-Ｂias ）と、従来の構造で単にｎチャネルトランジス
タのしきい値電圧を小さく設定したＭＩＳトランジスタ
（Ｃonv.）とのスタンバイ電流を比較したものである。
スタンバイ電流は、トータルのゲート幅をｎチャネル，
ｐチャネルトランジスタ共に200mm として計算してお
り、基板バイアス発生回路に供給される電流とオフリー
ク電流との和として表わされる。同図から分かるよう
に、基板バイアス発生回路に供給される電流は両者共に
変わらないが、オフリーク電流が著しく異なることで、
基板バイアス自己調整型ＭＩＳトランジスタのスタンバ
イ電流は著しく小さくなっている。したがって、低しき
い値電圧による高速性を維持しながらスタンバイ電流が
約１／１００と大幅に抑制されていることがわかる。

【００６６】図６は、実際にリングオシレータのｎチャ
ネルトランジスタを基板バイアス自己調整型ＭＩＳトラ
ンジスタとした場合のＣＭＯＳインバータ１個当りの遅
延時間τpdの測定結果を示す。動作電圧は２．５Ｖであ
り、基板バイアス自己調整型ＭＩＳトランジスタの基板
への印加電圧Ｖbbは−２Ｖである。従来の基板バイアス
固定型ＭＩＳトランジスタからなるインバータ構造を有
するリングオシレータでは、図中の黒点に示すように、
遅延時間τpdが基板バイアスＶsub の変化に対してほぼ
直線的に減少するという特性を有する。一方、基板バイ
アス自己調整型ＭＩＳトランジスタからなるインバータ
構造を有するリングオシレータでは、抵抗体の抵抗値Ｒ
ext を調整する（この場合は、２，４，６，８ＭΩに変
化させている）ことで、図中の白点に示すように、遅延
時間τpdが黒点と同じ直線に沿って減少する。すなわ
ち、このように抵抗体を設けることで、単に基板バイア
スを変化させた効果だけが現われ、悪影響は何ら生じて
いないことが分かる。そして、このように抵抗体の抵抗
値を変えるだけで、基板バイアスＶsub の調整を容易に
行うことができ、基板バイアスＶsub が変化することに
より高速化を図ることができる。リングオシレータ内で
は、ある瞬間において少なくとも１対のＣＭＯＳインバ
ータが過渡状態にあるため、基板電流は定常的に流れて
くる。従って、基板バイアス自己調整型ＭＩＳトランジ
スタの構造を適用することで、大きな効果を得ることが
できる。このことは、多数のデバイスが配置された集積
回路内でも、常時いずれかのデバイスが過渡状態にある
ので、同様の効果が得られることを示している。

【００６７】なお、上記実施例１では、基板バイアス自
己調整型回路であるセンスアンプ２の各トランジスタ２
０ａ，２０ｂ，…との間に共通の抵抗体４を設けている
ので、センスアンプ２の作動中には、センスアンプ２内
の各トランジスタの基板部の電位はすべて等しくなる。
したがって、あるトランジスタが非作動状態でもセンス
アンプ２内の他のトランジスタが作動状態であれば、そ
の間ある程度のオフリーク電流は生じる。しかし、この
オフリーク電流は作動中のドレイン電流Ｉｄに比べて極
めて小さい（少なくとも数桁程度の差）。そして、セン
スアンプ２中のすべてのトランジスタ２０ａ，２０ｂ，
…が非作動状態となるときには、基板バイアスが深くな
るので、スタンバイ電流の低減効果は十分得られる。

【００６８】ここで、基板バイアス発生回路３の出力を
−２Ｖ、抵抗体４の抵抗値Ｒを１０ｋΩとし、センスア
ンプ２の各トランジスタ２０ａ，２０ｂ，…を下記条件 平均的な基板電流Ｉsub ： ０．２ｍＡ Ｐウェルの不純物濃度： ４Ｅ１６ｃｍ^-3 Ｐウェル大きさ： １００×１００μｍ² Ｐウェル深さ： １μｍ Ｎ基板の不純物濃度： １Ｅ１５ｃｍ^-3 Ｐウェル−Ｎ基板接合容量： ０．０５ｆＦ／μｍ² ソース・ドレイン−Ｐウェル接合面積： ２００μｍ² ソース・ドレイン接合容量： ０．４ｆＦ／μｍ² のように形成したとすると、Ｐウェル−基板接合表面積
は１０４００μｍ² となり、ソース−ドレイン接合容量
とｐウェル−Ｎ基板接合容量の和であるトータルウェル
容量Ｃは６００ｆＣとなる。

【００６９】以上の条件下で、トランジスタが作動中の
基板バイアスＶsub は下記式 Ｖsub ＝−２＋Ｉsub ・Ｒ・ｅ^-(t/RC) で表されるものとなる。

【００７０】その場合、上述の条件から、Ｉsub ・Ｒ＝
１（Ｖ）となる。そして、時定数ＲＣは、ほぼ６nsecと
なるので、例えばセンスアンプの動作時間が１０nsecと
非常に高速な場合でも、センスアンプの動作時間内に基
板バイアスはほぼ０Ｖ（＝−２＋Ｉsub ・Ｒ）に変化
し、極めて有効であることがわかる。

【００７１】したがって、基板バイアス自己調整型回路
としては、高速性が要求される回路が適しており、例え
ば上記実施例１のごときＤＲＡＭのセンスアンプ、リー
ドアンプ，コラムダコーダ，ロウデコーダなどが好適と
考えられる。また、小さい電圧を発生させるための基準
電圧発生回路に適用してもよい。

【００７２】なお、上記実施例では、トランジスタをＭ
ＩＳトランジスタとしたが、本発明はゲート絶縁膜を窒
化酸化膜等で形成したものにも適用し得ることはいうま
でもない。すなわち、本発明はすべてのＭＩＳトランジ
スタに適用しうるものである。また，特にＣＭＯＳ回路
等においてラッチアップ耐性が問題になるような場合に
は、ｎチャネルトランジスタに適用することが好ましい
が、電源電圧が小さい等の理由でラッチアップ耐性が問
題ないような場合には、ｐチャネルトランジスタに適用
し得る。さらに、例えば後述の実施例のごとくラッチア
ップ耐性を高くし得る構成とすることで、ｎチャネル，
ｐチャネルトランジスタの別を問わず各種トランジスタ
に本発明の基板バイアス自己調整型トランジスタの構造
を適用することができる。

【００７３】（実施例２）次に、実施例２について、図
７に基づき説明する。

【００７４】図７は実施例２に係る半導体装置であるＤ
ＲＡＭの構成を概略的に示す図である。同図に示すよう
に、本実施例では、基板バイアス固定型集積回路である
セルアレイ１に対し、複数の基板バイアス自己調整型集
積回路であるセンスアンプ２Ａ、ロウデコーダ２Ｂ、コ
ラムデコーダ２Ｃ，…等が配設されている。そして、各
回路２Ａ，２Ｂ，２Ｃ，…中のＭＩＳトランジスタ（図
示せず）の基板部と基板バイアス発生回路３との間の経
路５Ａ，５Ｂ，５Ｃ，…には、それぞれ抵抗体４Ａ，４
Ｂ，４Ｃ，…が介設されている。

【００７５】一般的に、センスアンプ２Ａ，ロウデコー
ダ２Ｂ，コラムデコーダ２Ｃでそれぞれ消費される電流
ＩcA，ＩcB，ＩcCには、ＩcA＞＞ＩcB，ＩcA＞＞ＩcC
（ＩcBとＩcCとはほぼ等しい）なる関係が存在する（例
えばセンスアンプ２Ａの消費電流ＩcAが２０ｍＡ程度の
とき、ロウデコーダ２Ｂの消費電流ＩcBおよびコラムデ
コーダ２Ｃの消費電流ＩcCが１ｍＡ程度である）。各集
積回路において作動中に流れる平均的な基板電流をそれ
ぞれＩsubmA ，ＩsubmB ，ＩsubmC としたとき、この平
均的な基板電流の間にも、ＩsubmA ＞＞ＩsubmB ，Ｉsu
bmA ＞＞ＩsubmC（ＩsubmB とＩsubmC とはほぼ等し
い）の関係が成立する。この電流値に基づき、上記各抵
抗体４Ａ，４Ｂ，４Ｃの抵抗値Ｒｎ（ｎ＝Ａ，Ｂ，Ｃ，
…）は、（０．１／Ｉsub ）以上の値となるように、各
々その種類に応じて個別にあらかじめ設定されている。
これにより、基板バイアスを少なくとも０．１Ｖ以上浅
くして、消費電力の低減と動作の高速性とを実現してい
る。

【００７６】また、ＤＲＡＭの作動においては、通常、
ロウデコーダ、センスアンプ、コラムデコーダの順に作
動し、すべてが同時に作動することはない。したがっ
て、互いに絶縁分離された各回路ブロックに個別に抵抗
体を配置することにより、各回路ブロックの作動を個別
に制御することができ、よって、さらなる消費電力の低
減と動作の高速性とを確保することができる。

【００７７】（実施例３）次に、実施例３について、図
８に基づき説明する。図８は実施例３における半導体装
置の構成を示し、基本的な構成は上記実施例１における
図１に示す半導体装置の構成とほぼ同じである。ここ
で、本実施例では、基板バイアス自己調整型集積回路２
のＭＩＳトランジスタ２０ａ，２０ｂ，…の基板部と基
板バイアス発生回路３との間の配線５には、抵抗体とし
てノーマリオンのトランジスタ４ａが介設されている。
すなわち、ノーマリオン型のトランジスタは、ゲートに
常に電源電圧相当のバイアスが印加されており、ゲート
長を長く取る，あるいはゲート幅を短くすることでオン
抵抗つまりドレイン電流に対するドレイン電圧Ｖｄ／Ｉ
ｄが大きくなり、抵抗体として機能する。これにより、
別途抵抗の高い物質を蒸着等する工程を省略することが
できる。

【００７８】なお、上記実施例３では、単一のノーマリ
オンのトランジスタを抵抗体として配置したが、本発明
はかかる実施例に限定されるものではなく、複数のノー
マリオン型トランジスタを配線中に直列又は並列に介設
してもよいことはいうまでもない。複数のノーマリオン
型トランジスタを配置することにより、抵抗体の抵抗値
を、当該集積回路の機能に応じて、種々の値に設定する
ことができる。

【００７９】（実施例４）上記実施例１−３では基板バ
イアス自己調整型ＭＩＳトランジスタをおもに回路ブロ
ックに適用した場合を述べた。基板電位がトランジスタ
のターンオンの最中に基板電流に対応して変化すること
ができれば、さらに優れた特性が得られる。図９は、個
別に基板バイアスが変化するように構成された基板バイ
アス自己調整型ＭＩＳトランジスタ２０の断面構造を模
式的に示す図である。同図において、２１は半導体基
板、２３はゲート酸化膜、２４はソース、２５はドレイ
ン、２６はＬＯＣＯＳ膜である。そして、半導体基板２
１には、抵抗値Ｒext を有する抵抗体４を介して基板バ
イアスＶbbが印加され、電流が流れたときには抵抗体４
の両端にＩsub ・Ｒext の電位差が生じ、これにより、
基板バイアスＶsub をスタンバイ時よりも浅くするよう
になされている。

【００８０】図１０，図１１は、基板電位Ｖsub が基板
電流Ｉsub に追従できるよう比較的ゆっくりと掃引した
場合（〜１Ｖ／ｓ）における電流−電圧特性とトランス
コンダクタンスおよび飽和電流特性の抵抗体の抵抗値依
存性とを示す。図１０および図１１において、各特性曲
線は、図中の矢印の方向に向かって、順に抵抗体の抵抗
値Ｒext が０，０．５，１，１．５，２ＭΩのトランジ
スタの特性を示し、そのうち抵抗値Ｒext が０Ωの特性
曲線は従来の基板バイアス固定型ＭＩＳトランジスタの
特性を示す。図１０において、左側のドレイン電流Ｉｄ
を示す縦方向のスケールは、Ｌogスケールとリニアスケ
ールの両方より成り立っており、基板バイアス固定型Ｍ
ＩＳトランジスタと基板バイアス自己調整型ＭＩＳトラ
ンジスタのドレイン電流Ｌｄの相違をより明確にするた
めの表示である。図１１に示すように、従来の基板バイ
アス固定型ＭＩＳトランジスタの構造に対し、しきい値
電圧およびしきい値電圧以下のサブスレッショルド特性
を維持したまま、ドレイン電流に付け加え、最大トラン
スコンダクタンスＧｍmax まで向上している。例えば抵
抗体の抵抗値が２ＭΩのものでは抵抗値が０Ωのものつ
まり基板バイアス固定型トランジスタに比べて、ドレイ
ン電流は約１ｍＡ（Ｖｇ＞１Ｖの場合），Ｇｍmax は約
５０％向上している（図１０参照）。このような振舞い
は、薄膜ＳＯＩ等でもみられることがあり、キンク効果
と呼ばれ、簡単にコントロールできないものとして知ら
れているが、基板バイアス自己調整型ＭＩＳトランジス
タでは、高抵抗層の抵抗値によって電流の増加具合いを
任意にコントロールできる（図１１参照）。基板電位Ｖ
sub の変化における時定数ＲＣが実回路動作におけるＭ
ＩＳトランジスタのターンオンに要する時間（通常５０
〜５００ｐｓ）より小さくなる場合には、基板バイアス
自己調整型ＭＩＳトランジスタの構造を完全に１つのＭ
ＩＳトランジスタに独立して適用することができる。特
にＣＭＯＳ回路においては、ＭＩＳトランジスタはこの
最大トランスコンダクタンスＧｍmax の付近でよく使用
されるので、向上したＧｍmax のため、さらなる回路性
能の向上を図ることができる。

【００８１】次に、実施例４において、抵抗体をトラン
ジスタの構造の内部に組み込むための構造例について説
明する。図１２は、その構造例を示す図である。同図に
おいて、半導体基板２１の上には、ゲート酸化膜２３を
介してゲート２２が形成され、半導体基板２１の表面領
域において、ゲート２２の側方に位置する領域に不純物
が濃い濃度でドープされてなるソース２４と、ドレイン
２５とが形成されている。また、２６は、ＭＩＳトラン
ジスタの活性領域を他の領域から分離するためのＬＯＣ
ＯＳ膜である。そして、半導体基板２１の奥方には、高
い抵抗性を有する薄膜からなる高抵抗層２７が形成され
ている。この高抵抗層２７は、ＭＩＳトランジスタ２０
の基板部を取り囲むように、基板内に埋設されている。

【００８２】高抵抗層２７は例えば、基板と同じ導電型
であるがほぼ真性半導体に近い半導体で形成すれば比較
的簡単に形成できる。このように、ＭＩＳトランジスタ
を取り囲むように基板内に埋め込んだ高抵抗層２７で抵
抗体を構成することにより、集積回路の実面積をほとん
ど変化させずに抵抗体を形成できる利点がある。また基
板電位を変化する領域（アクティブウェル領域）が比較
的小さくなり、その領域の寄生容量も小さくなるため時
定数を小さく抑えることができる利点もある。ただし、
この高抵抗層２７は、上記実施例４のごとく各ＭＩＳト
ランジスタ毎に取り囲むように構成しなくても、所定の
回路ブロック毎や、集積回路全体を取り囲むようにする
と、実施例１−３で有効である。

【００８３】（実施例５）次に、実施例５について、図
１３および図１４（ａ）−（ｅ）に基づき説明する。本
実施例では、アクティブウェルの寄生容量を低減するた
めの構造を説明する。図１３は、高抵抗層２７をソース
・ドレインに近接して形成した基板バイアス自己調整型
ｎチャネルＭＩＳトランジスタの構造を示し、図１４
（ａ）−（ｅ）はｎチャネルトランジスタ及びｐチャネ
ルトランジスタに基板バイアス自己調整型構造を適用し
た場合の製造工程における基板の構造を変化を示す断面
図である。

【００８４】図１３に示すように、ＭＩＳトランジスタ
の基本的な構造は、上記図１２に示す実施例４に係るＭ
ＩＳトランジスタの構造と同じであって、各ＭＩＳトラ
ンジスタ個別に基板バイアスが自己調整的に変化するよ
うに構成されている。ただし、本実施例では、上記実施
例４とは異なり、高抵抗層２７は、深さ方向ではＬＯＣ
ＯＳ膜２６よりも浅い部位とその部分から所定距離だけ
深い部位とに亘り、基板面に平行な面内では各基板バイ
アス自己調整型ＭＩＳトランジスタの間に亘って形成さ
れている。そして、基板バイアス発生回路３は、ＬＯＣ
ＯＳ膜２６，２６間の高濃度ｐ領域３８に接続されてい
る。すなわち、基板電流Ｉsub は、図中矢印で示すよう
に、おおむねゲート２２の下方のアクティブｐウェル領
域３０−高抵抗層２７−ｐウェル３２−高濃度ｐ領域３
８の順に流れ、この高抵抗層２７を経ることで、作動時
における基板バイアスが浅くなるように構成されてい
る。なお、３４はｐ型パンチスルーストッパである。

【００８５】次に、図１４（ａ）〜（ｅ）に基づき、図
１３の構造を有する基板バイアス自己調整型ＭＩＳトラ
ンジスタの製造工程を説明する。

【００８６】まず、真性半導体材料からなる高抵抗基板
を準備する（同図（ａ）参照）。この高抵抗基板の表面
付近の領域を２つの領域に分けて、個別にｎ型およびｐ
型不純物のイオン注入を行い、その後の不純物の拡散に
よりアクティブｎウェル２９とアクティブｐウェル３０
とを形成する。また、高抵抗基板の裏面からｐ型不純物
及びｎ型不純物のイオン注入を行い、その後の不純物の
拡散によりアクティブｎウェル２９の下方に位置する領
域にはｎウェル３１を、アクティブｐウェル３０の下方
に位置する領域にはｐウェル３２をそれぞれ形成する。
なお、表面側からのイオン注入と裏面側からのイオン注
入とを行った後に熱処理による不純物の拡散を行い、各
アクティブウェル２９，３０と各ウェル３１，３２との
間にほぼ真性半導体のままの素材で構成される高抵抗層
２７が残るようにする（同図（ｂ）参照）。ただし、こ
の不純物の拡散処理の際、不純物が高抵抗層２７にまで
拡散するので、アクティブｎウェル２９とｎウェル３１
との間の高抵抗層２７にはｎ型不純物が、アクティブｐ
ウェル３０とｐウェル３２との間の高抵抗層２７にはｐ
型不純物がそれぞれ微量に含まれている。

【００８７】次に、アクティブｎウェル２９の上方から
は高濃度ｎ型不純物のイオン注入を、アクティブｐウェ
ル３０の上方からは高濃度ｐ型不純物のイオン注入を行
って、アクティブｎウェル２９の直上にはｎ型パンチス
ルーストッパ３３を、アクティブｐウェル３０の直上に
はｐ型パンチスルーストッパ３４をそれぞれ形成する。
また、各アクティブウェル２９，３０の境界付近では、
各アクティブウェルの不純物濃度を濃くして、素子分離
用ｎ型チャネルストッパ３５と、素子分離用ｐ型チャネ
ルストッパ３６とを形成する（同図（ｃ）参照）。そし
て、アクティブｎウェル２９−アクティブｐウェル３０
の境界付近等に、高抵抗層２７に達する深さのＬＯＣＯ
Ｓ膜を形成する（同図（ｄ）参照）。

【００８８】次に、ゲート酸化膜２３を基板全面上に形
成し、さらに、ゲート２２，ソース２４，ドレイン２５
を形成し、アクティブｎウェル２９の上にはＰＭＯＳト
ランジスタを、アクティブｐウェル３０の上にはＮＭＯ
Ｓトランジスタをそれぞれ形成する。その際、ＮＭＯＳ
トランジスタのソース，ドレインの形成と同時にＰＭＯ
Ｓトランジスタの昇圧器（Ｂｏｏｓｔｅｒ）とのコンタ
クト用高濃度ｎ領域３７が形成され、ＰＭＯＳトランジ
スタのソース，ドレインの形成と同時にＮＭＯＳトラン
ジスタの基板バイアス（Ｖbb）発生回路とのコンタクト
用高濃度ｐ領域３８が形成される。

【００８９】以上のように構成することで、本実施例で
は、上記実施例４と同様の効果に加え、下記の効果が得
られる。まず、高抵抗層２７はソース・ドレインに接し
ているため、アクティブウェル領域２９，３０の寄生容
量の大部分を占めるソース・ドレインの底部と基板間の
容量が高抵抗層２７によって無視できる程度に小さくな
り、アクティブウェル領域２９，３０の寄生容量が大幅
に減少する。

【００９０】なお、基板バイアス自己調整型集積回路に
おいて、すべてのＭＩＳトランジスタが基板バイアス自
己調整型トランジスタとして構成されている必要はな
く、一部に基板バイアス固定型トランジスタが含まれて
いてもよい。

【００９１】（実施例６）次に、実施例６について、図
１５及び図１６に基づき説明する。

【００９２】図１５は、実施例６に係る基板バイアス自
己調整型ＮＭＯＳトランジスタの構造を示す。ソース２
４／ドレイン２５と高抵抗層２７との間にシリコン酸化
膜からなる分離層４０が形成されている。また、ｐウェ
ル３２において、高抵抗層２７の直下で、かつ２つのＬ
ＯＣＯＳ膜２６，２６間に位置する領域には高濃度のｐ
型不純物が注入されてなる高濃度ｐ領域３８が形成され
ており、さらにその上から基板表面に亘って、Ａｌ合金
からなる電極４２が形成されている。その他の構造は、
上記実施例５に示す構造とほぼ同じである。

【００９３】また、図１６は、実施例に係る基板バイア
ス自己調整型ＮＭＯＳトランジスタの別の構造例を示
す。この場合、アクティブｐウェル３０とｐウェル３２
との間に、薄い高抵抗層２７が形成されている。さら
に、ｐウェル３２，高抵抗層２７，ソース２４の３つの
部分の境界、及びｐウェル３２，高抵抗層２７，ドレイ
ン２５の３つの部分の境界に、シリコン酸化膜からなる
分離層４０，４０が形成されている。

【００９４】上記図１５又は図１６では、例えばゲート
形成後、酸素イオン注入する等の方法で、ソース・ドレ
インの少なくともチャネル側のコーナー部に（あるいは
ソース・ドレインの底部にも）分離層４０を形成するこ
とにより、アクティブウェル領域３０の寄生容量を低減
しつつ、ソース・ドレイン間のパンチスルーを抑えるこ
とができ、微細化に有効な構造である。また、各ウェル
の電位は従来と同様に固定されるために、ｐチャネル
型，ｎチャネル型双方のＭＯＳトランジスタを自己調整
式基板バイアス変化型に構成してＣＭＯＳ化しても、ラ
ッチアップ耐性の低下が生じないという著効を発揮する
ことができる。

【００９５】特に図１５の構成では、素子間の分離耐圧
の向上が図れるために、チャネルストッパーを省略でき
る利点がある。

【００９６】（実施例７）次に、実施例７について説明
する。

【００９７】実施例１−６では基板電流を利用して直接
基板電位を変化させていたが、基板バイアス自己調整型
ＭＩＳトランジスタでは、基板に接続された抵抗体の両
端の電位差を利用して、基板電流をモニターし、間接的
に基板電位を変化させるような回路を付加した構造でも
同様の効果を得ることは可能である。ただし、この場
合、新たな回路が必要となる。また、この考えを発展さ
せ、基板電流をモニターすることにより様々な制御を行
うことができる。

【００９８】例えば図１７に示されるように、基板バイ
アス自己調整型ＭＩＳトランジスタ２０ａ，２０ｂ，…
を搭載した回路ブロック２の基板電流を、電圧モニター
５０により推定し、この推定値を利用した電源電圧コン
トロール回路６０により、回路ブロック２の作動を制御
することができる。例えば基板電流がある設定値以下に
なった回路ブロックに対し、その回路ブロックをスタン
バイモードとして、その回路ブロックの電源電圧を低減
したり、電源を非接続状態にすることで、消費電力の低
減を図ることができる。

【００９９】（実施例８）次に、ＳＯＩトランジスタを
基板バイアス自己調整型トランジスタとした実施例８に
ついて、図１８（ａ）〜（ｄ）を参照しながら説明す
る。

【０１００】上記実施例５，６ではほぼ真性に近い半導
体材料で高抵抗層を形成したが、本実施例では、ＳＯＩ
トランジスタの酸化膜に多数の結晶欠陥を生ぜしめるこ
とで酸化膜を高抵抗層に変える。

【０１０１】まず、図１８（ａ）に示すように、ＳＯＩ
基板５０を準備する。このＳＯＩ基板５０は、ｐ型半導
体基板５１の上に、絶縁体であるシリコン酸化膜５２を
形成し、さらにシリコン酸化膜５２上に単結晶シリコン
膜であるｐウェル５３を形成したものである。次に、図
１８（ｂ）に示すように、Ｐウェル５３の一部に活性領
域を区画するためのＬＯＣＯＳ膜５４を形成する。次
に、図１８（ｃ）に示すように、ＳＯＩ基板５０の上に
活性領域の一部にスリットを有するレジストマスク７０
を形成し、そのスリットに位置するシリコン酸化膜５２
内にＳｉ+ イオンを注入する。このＳｉ+ イオンの注入
により、シリコン酸化膜５２の内部に多数の結晶欠陥が
発生し、絶縁体であるシリコン酸化膜５２の一部が高抵
抗層５５ａ，５５ｂになる。その後、図１８（ｄ）に示
すように、ゲート酸化膜５６、ゲート電極５７、ソース
５８、ドレイン５９を形成する。そして、ソース５８と
ドレイン５９との間のｐウェルの部分がアクティブウェ
ル６０であり、基板バイアス発生回路からの配線が接続
されるｐウェルの部分がコンタクト領域６１である。

【０１０２】図１８（ｄ）に示す構造では、ＳＯＩ型ト
ランジスタの特徴である高モビリティー、低サブスレッ
ショルドパラメータ等の利点が得られる一方、ＳＯＩト
ランジスタの欠点である基板浮遊効果によるキンク現象
の発生が抑制される。したがって、基板バイアス自己調
整型トランジスタの利点が顕著に活用される。

【０１０３】なお、ｐ型半導体基板５１の代りにｎ型半
導体基板を用いてもよく、コンタクト領域６１はｎ+ 型
領域でもよい。上記実施例では、図１８（ｄ）に示す工
程で、コンタクト領域６１の下方のシリコン酸化膜も高
抵抗層５５ｂとしているが、このコンタクト領域６１が
直接ｐ型半導体基板５１に接続されていてもよい。

【０１０４】次に、図１９は、部分空乏型ＳＯＩトラン
ジスタを基板バイアス自己調整型トランジスタとした場
合の構造を示す。同図に示すＳＯＩトランジスタの基本
的な構造は上記図１８（ｄ）に示す構造とほぼ同様であ
る。しかし、この例では、シリコン酸化膜がすべて高抵
抗層５５となっており、さらに、ソース５８及びドレイ
ン５９は高抵抗層５５と接していない。その他の構造
は、上記図１８（ｄ）に示す構造と同じである。

【０１０５】すなわち、上記図１８（ｃ）に示す工程で
は、完全空乏型ＳＯＩトランジスタを想定しているた
め、高抵抗層５５ａを通じてパンチスルーが生じるのを
防止すべく、ソース５８とドレイン５９との間の距離よ
りも狭い領域に高抵抗層５５ａを形成している。しか
し、部分空乏型ＳＯＩトランジスタの場合、ソース５８
及びドレイン５９と内部の酸化膜とは接していないの
で、このようなパンチスルーを懸念する必要はない。つ
まり、図１８（ｄ）に示すシリコン酸化膜５２のすべて
の領域を高抵抗層５５にしても、パンチスルーを生じる
ことはない。なお、ｐ型半導体基板の代りにｎ型半導体
基板を用いてもよい。

【０１０６】（実施例９）次に、実施例９について、図
２０及び図２１を参照しながら説明する。

【０１０７】上記実施例８では、図１８（ｃ）に示す工
程において、シリコン酸化膜５２の内部に高抵抗層５５
ａを形成する際、ソース５８とドレイン５９との間の距
離よりも狭い領域にＳｉ+ イオンの注入を行うべく、イ
オン注入用マスクとなるレジストマスク７０には、ゲー
ト長よりも短いスリットが形成されている。しかし、通
常、ゲート電極はステッパが安定して形成し得る最小の
寸法（デザインルール）で形成される場合が多いので、
その場合には安定してレジストマスク７０を形成するこ
とが困難である。そこで、本実施例では、レジストマス
クを安定して形成する方法について説明する。

【０１０８】図２０に示す例では、上記実施例７におけ
る図１８（ｃ）の工程で、シリコン酸化膜５２の内部に
Ｓｉ+ イオンの注入を行うためのレジストマスク７１
が、ゲート電極形成用マスクの反転パターンを有する反
転レジストマスク７１ａと、その開口部のサイドウォー
ル７１ｂとで構成されている。したがって、ゲート電極
と同じデザインルールで形成することができ、イオン注
入用マスクを安定して形成し得る利点がある。

【０１０９】図２１に示す例では、ゲート電極形成用マ
スクの反転パターンを有する反転レジストマスク７２を
そのまま用い、その位置をオフセットさせ、かつ斜めイ
オン注入法を用いる。ただし、反転レジストマスク７２
の厚みＨres と、反転レジストマスク７２のスリット間
隔Ｓres と、高抵抗層５５ａの幅Ｌr と、抜きパターン
の露光可能最小寸法Ｓmin と、最小ゲート長Ｌgminと、
斜めイオン注入の傾き角θとの間には下記の関係があ
る。

【０１１０】Ｓres （＝Ｌr ×tan θ) ≧Ｓmin （Ｓmi
n はＬgminにほぼ等しい） この方法により、シャドウ効果を利用して、所望位置
に、ゲート長よりも短い高抵抗層５５ａを形成すること
ができる。

【０１１１】

【発明の効果】以上説明したように、請求項１の発明に
よれば、半導体装置の構成として、ＭＩＳトランジスタ
の基板部と基板バイアス発生回路との間に抵抗体を介設
し、ＭＩＳトランジスタを、作動時と非作動時とで基板
部のバイアスが変化する基板バイアス自己調整型ＭＩＳ
トランジスタとして、トランジスタの非作動時には基板
バイアスを深くしてしきい値電圧の増大によりオフリー
クを低減する一方、トランジスタの作動時には抵抗体に
よる電圧降下で基板バイアスを浅くしてしきい値電圧の
低下により動作を高速にしたので、動作の高速化と消費
電力の低減とを図ることができる。

【０１１２】請求項２の発明によれば、上記請求項１の
発明において、基板バイアス自己調整型ＭＩＳトランジ
スタに加え、基板部が上記基板バイアス発生回路に非抵
抗性配線を介して接続された基板バイアス固定型ＭＩＳ
トランジスタを設ける構成としたので、半導体装置全体
の消費電力の低減と必要な高速性と高い集積度とを得る
ことができる。

【０１１３】請求項３の発明によれば、上記請求項１又
は２の発明において、複数の基板バイアス自己調整型Ｍ
ＩＳトランジスタの基板部を共通の抵抗体を介して基板
バイアス発生回路に接続する構成としたので、簡素な構
成で、消費電力の低減と高速化とを図ることができる。

【０１１４】請求項４の発明によれば、上記請求項１の
発明において、基板バイアス自己調整型ＭＩＳトランジ
スタを複数個配設し、共通の機能を有するように構成さ
れた基板バイアス自己調整型集積回路を設けたので、複
数の基板バイアス自己調整型ＭＩＳトランジスタによっ
て、動作の高速性と消費電力の低減とを顕著に発揮する
ことができる。

【０１１５】請求項５の発明によれば、上記請求項４の
発明において、基板バイアス自己調整型集積回路を、特
に高速動作が要求されるセンスアンプ，リードアンプ等
の回路としたので、高速性を損ねることなく消費電力の
少ない半導体装置が得られることになる。

【０１１６】請求項６の発明によれば、上記請求項４又
は５の発明において、基板部が基板バイアス発生回路に
非抵抗性配線を介して接続された基板バイアス固定型Ｍ
ＩＳトランジスタのみが配置された基板バイアス固定型
集積回路を設ける構成としたので、高速性の不要なＭＩ
Ｓトランジスタを基板バイアス固定型集積回路に配置す
ることで、基板バイアス固定型集積回路では抵抗体を設
けることなく高集積度を維持することができる。

【０１１７】請求項７の発明によれば、上記請求項６の
発明において、基板バイアス自己調整型集積回路を半導
体記憶装置の周辺回路とし、基板バイアス固定型集積回
路をメモリセルアレイとしたので、高速性が必要な周辺
回路では高速性を維持し、高速性よりも集積度が要求さ
れるメモリセルアレイでは高い集積度を維持しながら、
半導体装置全体として消費電力の低減を図ることができ
る。

【０１１８】請求項８の発明によれば、上記請求項４，
５，６又は７の発明において、複数の基板バイアス自己
調整型集積回路を設け、各基板バイアス自己調整型集積
回路のＭＩＳトランジスタの基板部に接続される抵抗体
の抵抗値を回路の機能に応じて個別に設定する構成とし
たので、集積度，高速性及び低消費性のバランスが良好
となる。

【０１１９】請求項９の発明によれば、上記請求項８の
発明において、基板バイアス自己調整型集積回路の平均
的な基板電流Ｉsubmに対して、抵抗体の抵抗値を０．１
／Ｉsubm以上としたので、基板バイアス自己調整型集積
回路の作動中に少なくとも０．１Ｖだけ基板バイアスを
浅くすることができ、よって、動作の高速化を実効的に
得ることができる。

【０１２０】請求項１０の発明によれば、上記請求項
１，２，３，４，５，６，７，８又は９の発明におい
て、抵抗体を、基板バイアス発生回路と基板バイアス自
己調整型集積回路に接続される配線中に介設するいわゆ
る外付けの構成としたので、抵抗体の形成の容易化を図
ることができる。

【０１２１】請求項１１の発明によれば、上記請求項
１，２，３，４，５，６，７，８又は９の発明におい
て、高抵抗層を半導体基板内に埋設し、この高抵抗層で
基板バイアス自己調整型ＭＩＳトランジスタを取り囲ん
で、抵抗体として機能させるようにしたので、抵抗体に
よる半導体装置の面積の増大をほとんど招くことなく、
集積度の向上を図ることができるとともに、基板電位が
変化する領域の寄生容量の減少により、トランジスタの
オン・オフの切り換えに対する基板バイアスの変化の追
随性の向上を図ることができる。

【０１２２】請求項１２の発明によれば、上記請求項１
１の発明において、基板バイアス自己調整型ＭＩＳトラ
ンジスタのソース・ドレインのうち少なくともチャネル
側のコーナー部を絶縁体で取り囲む構造としたので、ソ
ース・ドレインと基板間の寄生容量を極めて小さくする
ことができ、よって、基板バイアス自己調整型ＭＩＳト
ランジスタの動作速度及び消費電力の大幅な低減を図る
ことができる。

【０１２３】請求項１３の発明によれば、上記請求項１
０１１又は１２の発明において、高抵抗層を基板と同じ
導電型であるがほぼ真性半導体に近い特性を有するよう
に構成したので、高抵抗層の形成の容易化を図ることが
できる。

【０１２４】請求項１４の発明によれば、上記請求項１
１の発明において、抵抗体を少なくとも一つのノーマリ
オンのトランジスタで構成したので、従来のトランジス
タの製造工程だけで、基板バイアス自己調整型トランジ
スタを製造することができ、よって、製造コストの低減
を図ることができる。

【０１２５】請求項１５の発明によれば、上記請求項
４，５，６，７，８，９，１０，１１，１２，１３又は
１４の発明において、抵抗体を各ＭＩＳトランジスタ毎
に個別に配設する構成としたので、トランジスタが非作
動中におけるしきい値の上昇効果を確実に発揮すること
ができる。

【０１２６】請求項１６の発明によれば、請求項１１の
発明において、ＳＯＩ構造を利用して基板バイアス自己
調整型トランジスタを形成する構成としたので、ＳＯＩ
構造の利点である高モビリティー，低サブスレッショル
ドパラメータ等の利点と、高抵抗層による基板バイアス
自己調整機能とを発揮することができる。

【０１２７】請求項１７の発明によれば、請求項１６の
発明において、高抵抗層を狭い領域に形成するようにし
たので、パンチスルーを有効に防止することができる。

【０１２８】請求項１８の発明によれば、請求項１６又
は１７の発明において、高抵抗層をコンタクト領域の下
方にも形成するようにしたので、基板バイアスの自己調
整作用の増大を図ることができる。

【０１２９】請求項１９の発明によれば、請求項１６，
１７又は１８の発明において、絶縁体内へのイオン注入
により高抵抗層を形成するようにしたので、半導体装置
の集積度の向上を図ることができる。

【０１３０】請求項２０の発明によれば、ＭＩＳトラン
ジスタを有する半導体装置のオペレーティング方法とし
て、一定の電圧を発生させ、この電圧をＭＩＳトランジ
スタの基板部に抵抗値の高い経路を介して印加するよう
にしたので、トランジスタの作動中にはしきい値を低
く、非作動中にはしきい値を高くすることができ、よっ
て、動作の高速化と消費電力の低減とを図ることができ
る。

【０１３１】請求項２１の発明によれば、基板バイアス
自己調整型ＭＩＳトランジスタの作動中と非作動中にお
ける基板バイアスの変化を利用して基板電流を推定し、
トランジスタのオン・オフを判断するようにしたので、
トランジスタの制御の容易化を図ることができる。

【０１３２】請求項２２の方法によれば、上記請求項２
１の発明において、基板電流が所定値以下になった回路
ブロックの電源電圧を低減し、又は当該回路ブロックと
電源との間を非接続状態にするようにしたので、消費電
力の低減を図ることができる。

【０１３３】請求項２３の発明によれば、半導体装置の
製造方法として、基板バイアス自己調整型トランジスタ
を形成する際、ゲート電極形成用マスクの反転パターン
を有するフォトレジストマスクのスリットにサイドウォ
ールを形成し、フォトレジストマスク及びサイドウォー
ルをマスクとしてイオン注入を行って、絶縁膜内に結晶
欠陥を生ぜしめるようにしたので、請求項１７の構成を
有する半導体装置をゲート電極と同じデザインルールで
容易に形成することができる。

【０１３４】請求項２４の発明によれば、半導体装置の
製造方法として、基板バイアス自己調整型トランジスタ
を形成する際、基板バイアス自己調整型トランジスタを
形成する際、ゲート電極形成用マスクの反転パターンを
有するフォトレジストマスクをオフセット位置に形成
し、フォトレジストマスクの斜め上方からイオン注入を
行って、絶縁膜内に結晶欠陥を生ぜしめるようにしたの
で、シャドウ効果を利用して、所望位置にゲート長より
も短い高抵抗層を形成することができる。

【図面の簡単な説明】

【図１】実施例１に係る半導体装置の構成を示す電気回
路図である。

【図２】トランジスタのスタンバイ時と作動時とにおけ
る状態、基板電流及び基板バイアスの変化を示す図であ
る。

【図３】実施例１の基板バイアス自己調整型ＭＩＳトラ
ンジスタにおける基本的な基板電流の発生状態を説明す
るための断面図である。

【図４】実施例１の作動時及びスタンバイ時のＭＩＳト
ランジスタのゲート−基板間電圧に対するドレイン電流
と基板電流の変化特性を示す図である。

【図５】基板バイアス自己調整型ＭＩＳトランジスタの
構成をｎチャネルトランジスタにのみ適用した場合と従
来の方法で端にｎチャネルトランジスタのしきい値電圧
を小さく設定した場合のスタンバイ電流を比較した図で
ある。

【図６】基板バイアス自己調整型ＭＩＳトランジスタと
基板バイアス固定型ＭＩＳトランジスタで構成したＣＭ
ＯＳリングオシレータの遅延時間τpdの基板電位Ｖsub
依存性を示した図である。

【図７】実施例２に係る半導体装置の構成を示すブロッ
ク図である。

【図８】実施例３に係る半導体装置の構成を示すブロッ
クである。

【図９】基板バイアス自己調整型構造を個々のＭＩＳト
ランジスタに適用した場合の断面図である。

【図１０】基板バイアス自己調整型トランジスタの電流
−電圧特性とトランスコンダクタンスとの基板電位及び
抵抗体の抵抗値に対する依存性を示す図である。

【図１１】基板バイアス自己調整型トランジスタの飽和
電流特性の抵抗値依存性を示した図である。

【図１２】実施例４における基板バイアス自己調整型ト
ランジスタの構造の例を示す断面図である。

【図１３】実施例５に係る基板バイアス自己調整型ｎチ
ャネル及びｐチャネルＭＩＳトランジスタの断面図であ
る。

【図１４】実施例５に係る基板バイアス自己調整型ＭＩ
Ｓトランジスタの製造工程における基板の変化を示す断
面図である。

【図１５】実施例６に係る基板バイアス自己調整型ｎチ
ャネルＭＩＳトランジスタの構造の一例を示す断面図で
ある。

【図１６】実施例６に係る基板バイアス自己調整型ＭＩ
Ｓトランジスタの構造の別例を示す断面図である。

【図１７】実施例７に係るＭＩＳトランジスタのオペレ
ーティング方法を説明するためのブロック図である。

【図１８】実施例８に係る基板バイアス自己調整型ｎチ
ャネルＭＩＳトランジスタの製造工程における基板の変
化を示す断面図である。

【図１９】実施例８において、部分空乏型ＳＯＩトラン
ジスタを基板バイアス自己調整型トランジスタとした場
合の構造例を示す断面図である。

【図２０】実施例９に係る基板バイアス自己調整型ｎチ
ャネルＭＩＳトランジスタの高抵抗層の形成方法の１つ
を説明するための断面図である。

【図２１】実施例９に係る基板バイアス自己調整型ｎチ
ャネルＭＩＳトランジスタの高抵抗層の他の形成方法を
説明するための断面図である。

【図２２】一般的なＭＩＳトランジスタにおける基板バ
イアスの変化に対するドレイン電流の変化特性を示す図
である。

【図２３】一般的なＭＩＳトランジスタにおける基板バ
イアスの変化に対するしきい値の変化特性を示す図であ
る。

【符号の説明】

１ セルアレイ（基板バイアス固定型集積回路） ２ センスアンプ（基板バイアス自己調整型集積回
路） ３ 基板バイアス発生回路 ４ 抵抗体 ５ 配線 ６ 配線 １０ 基板バイアス固定型トランジスタ ２０ 基板バイアス自己調整型トランジスタ ２１ 基板 ２２ ゲート ２３ ゲート酸化膜 ２４ ソース ２５ ドレイン ２６ ＬＯＣＯＳ膜 ２７ 高抵抗層 ２９ アクティブｎウェル ３０ アクティブｐウェル ３１ ｎウェル ３２ ｐウェル ３３ ｎ型パンチスルーストッパ ３４ ｐ型パンチスルーストッパ ３５ ｎ型チャネルストッパ ３６ ｐ型チャネルストッパ ４０ 分離層 ４２ 電極

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 (72)発明者 堀 隆 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (24)

【特許請求の範囲】
1. 【請求項１】 基板部，ゲート，ソース及びドレインを
   有するＭＩＳトランジスタと、 上記ＭＩＳトランジスタの基板部に印加される基板バイ
   アスを発生する基板バイアス発生回路と、 上記ＭＩＳトランジスタの基板部と基板バイアス発生回
   路との間に介設されＭＩＳトランジスタの作動時と非作
   動時とで両端の電位が変化する抵抗体とを備え、 上記ＭＩＳトランジスタは、作動時と非作動時とでは自
   己調整的に基板バイアスが変化する基板バイアス自己調
   整型ＭＩＳトランジスタとして構成されていることを特
   徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 基板部，ゲート，ソース及びドレインを有し、上記基板
   部が上記基板バイアス発生回路に非抵抗性配線を介して
   接続され作動時と非作動時とで基板バイアスが同じであ
   る基板バイアス固定型ＭＩＳトランジスタを備えたこと
   を特徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 上記基板バイアス自己調整型ＭＩＳトランジスタは複数
   個配設されており、 各基板バイアス自己調整型ＭＩＳトランジスタの基板部
   が、共通の抵抗体を介して基板バイアス発生回路に接続
   されていることを特徴とする半導体装置。
4. 【請求項４】 請求項１記載の半導体装置において、 複数個の上記基板バイアス自己調整型ＭＩＳトランジス
   タからなる基板バイアス自己調整型集積回路を備えたこ
   とを特徴とする半導体装置。
5. 【請求項５】 請求項４記載の半導体装置において、 上記基板バイアス自己調整型集積回路は、センスアン
   プ，リードアンプ，コラムデコーダ，ロウデコーダ等の
   高速動作用回路であることを特徴とする半導体装置。
6. 【請求項６】 請求項４又は５記載の半導体装置におい
   て、 複数個の上記基板バイアス固定型ＭＩＳトランジスタを
   配置してなる基板バイアス固定型集積回路を備えたこと
   を特徴とする半導体装置。
7. 【請求項７】 請求項６記載の半導体装置において、 半導体装置は半導体記憶装置であり、 上記基板バイアス自己調整型集積回路は半導体記憶装置
   の周辺回路であり、 上記基板バイアス固定型集積回路は半導体記憶装置のメ
   モリセルアレイであることを特徴とする半導体装置。
8. 【請求項８】 請求項４，５，６又は７記載の半導体装
   置において、 上記基板バイアス自己調整型集積回路は、複数個配置さ
   れており、 各基板バイアス自己調整型集積回路のＭＩＳトランジス
   タの基板部に接続される抵抗体の抵抗値は、各集積回路
   の種類に応じて予め個別に設定されていることを特徴と
   する半導体装置。
9. 【請求項９】 請求項８記載の半導体装置において、 上記抵抗体の抵抗値は、基板バイアス自己調整型集積回
   路の動作中に流れる平均的な基板電流をＩsubmとする
   と、０．１／Ｉsubm以上に予め設定されていることを特
   徴とする半導体装置。
10. 【請求項１０】 請求項１，２，３，４，５，６，７，
    ８又は９記載の半導体装置において、 上記抵抗体は、上記基板バイアス発生回路と基板バイア
    ス自己調整型ＭＩＳトランジスタの基板部とを接続する
    配線中に介設されていることを特徴とする半導体装置。
11. 【請求項１１】 請求項１，２，３，４，５，６，７，
    ８又は９記載の半導体装置において、 上記抵抗体は、半導体基板内に埋設され少なくとも１つ
    の上記基板バイアス自己調整型ＭＩＳトランジスタの少
    なくともチャネル領域の下方の領域に設けられた高抵抗
    層で構成されていることを特徴とする半導体装置。
12. 【請求項１２】 請求項１１記載の半導体装置におい
    て、 上記基板バイアス自己調整型ＭＩＳトランジスタのソー
    ス・ドレインのうち少なくともチャネル側のコーナー部
    と高抵抗層との間に絶縁体からなる分離層が形成されて
    いることを特徴とする半導体装置。
13. 【請求項１３】 請求項１１又は１２記載の半導体装置
    において、 上記高抵抗層は、基板と同じ導電型であるがほぼ真性半
    導体に近い特性を有するように構成されていることを特
    徴とする半導体装置。
14. 【請求項１４】 請求項１記載の半導体装置において、 上記抵抗体は、少なくとも一つのノーマリオンのトラン
    ジスタで構成されていることを特徴とする半導体装置。
15. 【請求項１５】 請求項４，５，６，７，８，９，１
    ０，１１，１１，１２，１３又は１４記載の半導体装置
    において、 上記抵抗体は、各基板バイアス自己調整型ＭＩＳトラン
    ジスタ毎に個別に配設されていることを特徴とする半導
    体装置。
16. 【請求項１６】 請求項１１記載の半導体装置におい
    て、 上記半導体基板は、絶縁体の上にシリコン膜を形成して
    なるＳＯＩ（ＳiliconＯn Ｉnsulator）基板であり、 上記第１ＭＩＳトランジスタは、上記シリコン膜に形成
    されており、 上記高抵抗層は、ＳＯＩ基板の絶縁体のうち基板バイア
    ス自己調整型ＭＩＳトランジスタのチャネル領域の下方
    に位置する領域に多数の結晶欠陥を導入して形成されて
    いることを特徴とする半導体装置。
17. 【請求項１７】 請求項１６記載の半導体装置におい
    て、 上記高抵抗層は、基板バイアス自己調整型ＭＩＳトラン
    ジスタのソース・ドレイン間距離よりも狭い領域に形成
    されていることを特徴とする半導体装置。
18. 【請求項１８】 請求項１６又は１７記載の半導体装置
    において、 上記基板バイアス自己調整型ＭＩＳトランジスタと基板
    バイアス発生回路とを接続する配線のコンタクト領域
    が、上記シリコン膜の一部に形成されており、 上記高抵抗層は、上記絶縁体の上記コンタクト領域の下
    方となる部分にも多数の欠陥を導入して形成されている
    ことを特徴とする半導体装置。
19. 【請求項１９】 請求項１６，１７又は１８記載の半導
    体装置において、 上記高抵抗層内の多数の結晶欠陥は、絶縁体内へのイオ
    ン注入により形成されていることを特徴とする半導体装
    置。
20. 【請求項２０】 基板部，ゲート，ソース及びドレイン
    を有するＭＩＳトランジスタを有する半導体装置のオペ
    レーティング方法であって、 一定の電圧を発生させ、 上記一定の電圧を、抵抗値の高い経路を介して上記ＭＩ
    Ｓトランジスタの基板部に印加することを特徴とする半
    導体装置のオペレーティング方法。
21. 【請求項２１】 基板部，ゲート，ソース及びドレイン
    を有するＭＩＳトランジスタと、上記ＭＩＳトランジス
    タの基板部に印加される基板バイアスを発生する基板バ
    イアス発生回路と、上記ＭＩＳトランジスタの基板部と
    基板バイアス発生回路との間に介設されＭＩＳトランジ
    スタの作動時と非作動時とで両端の電位が変化する抵抗
    体とを備えた半導体装置のオペレーティング方法であっ
    て、 上記抵抗体の両端の電位差により基板電流値を推測し、 上記ＭＩＳトランジスタが動作状態にあるか非動作状態
    にあるかを判断することを特徴とする半導体装置のオペ
    レーティング方法。
22. 【請求項２２】 請求項２１記載の半導体装置のオペレ
    ーティング方法において、 基板電流の推定値が所定値以下になった上記回路ブロッ
    クの電源電圧を低減し、又は当該回路ブロックと電源と
    の間を非接続状態にするよう制御することを特徴とする
    半導体装置のオペレーティング方法。
23. 【請求項２３】 ゲート，ソース，ドレインからなり、
    基板バイアスが自己調整されるＭＩＳトランジスタを形
    成する工程と、 上記ＭＩＳトランジスタのゲート電極を形成するための
    マスクの反転パターンを有するレジストマスクを形成す
    る工程と、 上記レジストマスクのスリットにフォトレジストからな
    るサイドウォールを形成する工程と、 上記レジストマスク及びサイドウォールをマスクとして
    イオン注入を行って、絶縁膜内に結晶欠陥を生ぜしめる
    工程とを備えたことを特徴とする半導体装置の製造方
    法。
24. 【請求項２４】 ゲート，ソース，ドレインからなり、
    基板バイアスが自己調整されるＭＩＳトランジスタを形
    成する工程と、 上記ＭＩＳトランジスタのゲート電極を形成するための
    マスクの反転パターンを有するレジストマスクをオフセ
    ット位置に形成する工程と、 上記レジストマスクの斜め上方からイオン注入を行っ
    て、絶縁膜内に結晶欠陥を生ぜしめる工程とを備えたこ
    とを特徴とする半導体装置の製造方法。