JPS6159688A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ダイナミック型ＲＡＭ（ランダム・アクセス・メモ
リ）のように基板バイアス発生回路を内蔵した半導体記
憶装置に有効な技術に関するものである。

〔背景技術〕

ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で購成された半導体記憶装置においては、Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔのような回路素子と半導体基板との寄生容量を
減少させる等のために、基板バックバイアス電圧を内蔵
の基板バイアス発生回路により形成スることが公知であ
る（例えば、日経マグロウヒル社発行［日経エレクトロ
ニクスＪ　１９７９年５月１４日号、頁７７〜頁７９参
照）。このように基板バイアス発生回路を内蔵すること
によって、半導体記憶装置に供給されるべき電源電圧を
５■のような単一電圧化とすることができるとともに、
その外部端子の削減を図ることができる。

この場合、発振回路により連続的に発生する出力パルス
を整流する回路を用いたのでは、次のような問題の生じ
ることが本願発明者の研究によって明らかにされた。す
なわち、各回路が一斉に動作を開始する選択状態と内部
回路が何も動作を行わない非選択状態とでは、基板に流
れる電流が太きく異なるものである。したがって、この
ように回路動作に無関係に発生する発振パルスを整流し
て基板バックバイアス電圧を形成する場合には、必然的
に最悪条件を想定してその電流供給能力を設定すること
になる。このため、比較的大きなキャパシタと整流素子
及び駆動回路が必要となり、半導体集積回路における集
積度が低下してしまう。

これとともに、消費電流が多くなる（基板バイアス発生
回路については、例えば、特開昭５５−１３５６６号公
報参照〕。

参照間の目的〕 この発明の目的は、高集積度と低消費電力化を図った半
導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、レベル検出回路が設けられ、基板バックバイ
アス電圧のレベルが絶対値的に一定レベル以上になった
ときのレベル検出回路の検出出力により、基板バックバ
イアス電圧発生回路の動作が制御される。

〔実施例１〕 第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成されろ。半導体基板上
に形成される種々のＭＯＳＦＥＴはエンハンスメントモ
ードである（後述する他の実施例のそれも同じ）。

メモリアレイＭＡＲＹは、マトリクス配置された複数の
メモリセルＭＣと、複数のデータ線ＤＬ。

ＤＬと複数のワード線とからなる。特に制限されないが
、メモリアレイＭＡＲＹは、折り返えしビット線（デー
タ線）方式とされている。

メモリセルＭＣのそれぞれは、その一端が回路の電源端
子のような基準電位点に供給された情報記憶キャパシタ
Ｃ８とこの情報記憶キャパシタＣ８とデータ線との間に
設けられたアドレス選択用ＭＯＳＦＥＴＱｍとからなる
。メモリセｔｖＭ、ｃに記憶される論理″１”　ＨＱ　
Ｉ＋の情報はキャパシタＣｓに電荷が有るか無いかと対
応される。情報の読み出しにおいては、メモリアレイＭ
ＡＲＹにおける各データ線ＤＬ　、ＤＬが先ずプリチャ
ージ回路ＰＣによってほぼ回路の電源電圧■。Ｃに近い
°レベルにプリチャージされる。このプリチャージ回路
ＰＣは、例えば図示のように各データ線ＤＬ　、ＤＬと
電源端子ＶＣＣとの間に設けられたプリチャージＭＯＳ
ＦＥＴＱＣ１＋ＱＣ２からなる。プリチャージＭＯＳＦ
ＥＴＱＣ１ｌＱＣ２は、プリチャージパルスφ、０によ
ってその導通、非導通が制御される。なお、プリチャー
ジ回路ＰＣは、プリチャージＭＯＳＦＥＴＱ（１＋Ｑｃ
ｚとともに、対とされるデータ線ＤＬとＤＬＯ間に設け
られ、プリチャージパルスら。によって制御されるイコ
ライズＭＯＳＦＥＴを含んで良い。

メモリアレイＭＡＲＹにおける複数のワード線ＷＬは、
各データ線がプリチャージされた後にその一つが選択さ
れる。これに応じて、その選択されたワード線に対応さ
れたメモリセルにおけるＭＯＳＦＥＴＱｍがオン状態に
されキャパシタＣｓがデータ線ＤＬ又はＤＬに結合され
る。これに応じてそのメそリセルＭＣが結合されている
データ線ＤＬ又はＤＬの電位が変化される。このときデ
ータ線ＤＬ又はＤＬの電位はキャパシタＣｓに蓄積され
た電荷量に応じて変化される。このデータ線の電位変化
は、センスアンプ５ＡＶＣよってセンスされる。大容量
のメモリアレイにおいてメモリセルＭＣは小さい寸法を
もって形成され、またそれぞれのデータ線ＤＬ　、ＤＬ
に多くのメモリセルが結合される。それ故に、上記キャ
パシタＣ６と、共通データ？ｔｓＤＬの浮遊容量Ｃ８（
図示せず）との比Ｃ８／Ｃｏは非常に小さな値になる。

したがって、上記キャパシタＣ８に蓄積されていた電荷
と対応してデータ線ＤＬ又はＤＬに与えられる電位変化
すなわち信号は、非常に微少なレベルとなる。

特に制限されないが、この実施例に従うと、このような
微少な信号を検出するために良く知られているダイナミ
ックＲＡＭのそれと同様に各データ線に１個ずつダミー
セルＤＣが設けられている。

このダミーセルＤＣは、そのキャパシタＣＤの容量値が
メモリセルＭＣのキャパシタＣ８のほぼ半分であること
を除き、メモリセｔｖＭｃと同じ製造条件、同じ設計定
数で作られている。キャパシタＣＤは、そのアドレッシ
ングに先立つ℃、タイミング信号φｄを受けるＭＯＳＦ
ＥＴＱｄによって接地電位に充電される。キャパシタＣ
Ｄは、その容量値がキャパシタＣ８の約半分の容量値に
設定されているので、メモリセルＭＣからの読み出し信
号のほぼ半分に等しい基準電圧を形成することになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａ１　ｐφｐ３２で決まるセンス期
間に拡大するセンスアンプであり（その動作は後述する
）、一対の平行に配置された相補データ線ＤＬ、ＤＬに
その入出力ノードが結合されている。相補データ線ＤＬ
　、ＤＬに結合されるメモリセルの数は、データ読み出
しの際のデータ検出精度を上げるため互いに等しくされ
ている。

上記アドレッシングにおいて、相補データ線対ＤＬ　、
ＤＬの一方に結合されたメモリセルＭＣが選択された場
合、それに対応して他方のデータ線に結合されているダ
ミーセルＤＣが選択されるように一対のダミーワード線
ＤＷＬ　、ＤＷＬの一方が選択される。

上記センスアンプＳＡは、ゲート・ドレインが交差結線
された一対のＭＯＳＦＥＴＱ＋　、Ｑ２を有し、これら
のＭＯＳＦＥＴにより、相補データ線ＤＬ　、ＤＬに現
れた微少な信号を差動的に増幅する。この増幅動作は、
比較的小さいコンダクタンスを示すようにされたＭＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ？　と比校的大きいコンダクタンスを
示すようにされたＭＯＳＦＥＴＱ、との動作によって２
段階に分けられる。すなわち、第１段階の増幅動作は、
比較的早いタイミング信号φｐａ１によってＭ　ＯＳ　
Ｆ　Ｅ　ＴＱ７が導通し始めるとそれに応じて開始され
る。第２段階の増幅動作は、相補データ線ＤＬ　、ＤＬ
間の差電位がある程度大きくなったタイミングにおいて
タイミング信号φｐａ２が発生されることによりて開始
される。すなわち、第２段階の増幅動作は、　　　　−
タイミング信号φｐａｚによってＭＯＳＦＥＴＱａが導
通されるとそれに応じて開始される。このようなセンス
アンプＳＡの２段階動作は、相補データ線ＤＬとＤＬと
の間の電位差の誤りのない増幅と高速度の増幅とを可能
にする。センスアンプＳＡによる増幅の結果として、一
対のデータ線のうちの一方は電源電圧ＶＣＣよりも若干
低いような高い電位にされ、他方はほぼ回路の接地電位
（Ｏ■）に等しい低い電位にされる。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位がそのままメ
モリセルＭＣに供給されることによって回復される。す
なわち、一旦読み出された記憶情報は、メモリセルに再
書き込みされる。

相補データ線ＤＬとＤＬとの間に設けられたアクティブ
リストア回路ＡＲは、メモリセルＭＣに再書き込みされ
るハイレベルの電位を回路の電源電圧■。０に実質的に
等しいレベルまで上昇させるために設けられている。こ
のアクティブリストア回路ＡＲは、ロウレベルの信号に
対して何ら影響を与えずハイレベルの信号にのみ選択的
に電源電圧■。Ｃの電位にブーストする働きがある。こ
のようなアクティブリストア回路ＡＲの具体的回路構成
は、この発明に直接関係ないのでその詳細な説明を省略
する。

データ線対ＤＬ　、ＤＬとコモン相補データ線ＣＤＬ　
、ＣＤＬとの間には、ＭＯＳＦＥＴＱ３　　。

Ｑ４からなるカラムスイッチＣＷが設けられている。同
様に、他のデータ線対とコモン相補データ線ＣＤＬ　、
ＣＤＬとの間にも同様なＭＯＳＦＥＴＱ、、Ｑ、からな
るカラムスイッチＣＷが設けられている。このコモン相
補データ線対ＣＤＬ　。

ＣＤＬには、出力アンプを含むデータ出力バッファＤＯ
Ｂの入力端子とデータ人力バッファＤＩＨの出力端子に
接続されている。

ロウデコーダ及びカラムデコーダＲ−，Ｃ−ＤＣＲは、
アドレスバッファＡＤＢで形成された内部相補アドレス
信号を受けて、１本のワード線及びダミーワード線を選
択するだめの選択信号並びにカラムスイッチに供給すべ
きカラムスイッチ選択信号を形成する。これによってメ
モリセル及びダミーセルのアドレッシングが行われる。

アドレスバッファＡＤＢは、その動作がタイミング信号
φａｒ及びφａＣによって制御され、ロウデコーダ及び
カラムデコーダＲ，Ｃ−ＤＣＲはその動作がタイミング
信号φ８及びφアによって制御される。すなわち、外部
アドレス信号Ａ　Ｘ　ｏ　””　ＡＸｉは、ロウアドレ
スストローブ信号ＲＡＳにより形成されたタイミング信
号φａｒに同期し℃アドンスバッファＲ−ＡＤＢに取り
込まれる。アドレスノくッファＲ−ＡＤＢによって形成
される内部アドレス信号は、ロウデコーダＲ−ＤＣＨに
伝えられる。

アドレスデコーダＲ−ＤＣＲは、アドレスバッファＲ−
ＡＤＢから供給される内部アドレス信号をデコードし、
ワード線選択タイミング信号φＸに従ったタイミングに
おいてワード線及びダミーワード線の一つずつを選択レ
ベルにさせる。

また、外部アドレス信号ＡＹｏ−ＡＹｔはカラムアドレ
スストローブ信号ＣＡＳにより形成されたタイミング信
号φａＣに同期してアドレスバッファＣ−人ＤＢに取り
込まれ、カラムデコーダＣ−ＤＣＨに伝えられる。カラ
ムデコーダＣ−ＤＣＲは、データ線選択タイミング制御
回路に従ったタイミングにおい℃所定のデータ線を選択
させるためのカラム選択信号を出力する。

タイミング制御回路ＴＣは、外部端子から供給されたロ
ウアドレスストローブ信号ＲＡＳ、カラムアドレススト
ローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを受け
、上記代表として例示的に示されたタイミング信号の他
、メモリ動作に必要な他の各種タイミング信号を形成す
る。

特に制限されないが、装置を低消費電力にするため及び
ワード線を選択状態にしておいてカラムアドレス信号を
切り換えることにより連続読み出し動作を可能にするた
め、上記カラム系のアドレスバッファとアドレスデコー
ダ、データ出力バッファＤＯＢは０ＭＯ８（相補型）ス
タティック型回路により構成される。

基板バイアス発生回路■ＢＢ−Ｇは、集積回路の外部端
子を構成する電源端子ＶＣＣと基準電位端子（もしくは
アース端子）ＧＮＤとの間に加えられる＋５■のような
正の電源電圧によって動作され、負のバイアス電圧を出
力する。

基板バイアス発生回路ＶＢ、−Ｇから出力させるバイア
ス電圧は、メモリアレイにおけるＭＯＳＦＥＴＱｍ及び
図示されている回路ブロックを構成するＭＯＳＦＥＴの
共通の基体ゲートとしての半導体領域に供給される。

特に制限されないが、この実施例のＣＭＯ３集積回路は
、単結晶Ｐ型クリコンからなる半導体基板に形成される
。メモリアレイＭＡＲＹにおけるＭＯＳＦＥＴＱｍのよ
うなＮチャンネルＭＯＳＦＥＴは、かかる半導体基板表
面に形成されたソ−ス領域、ドレイン領域及びソース領
域とドレイン領域との間の半導体基板表面に薄い厚さの
ゲート絶縁膜を介して形成されたポリシリコンからなる
ようなゲート電極から構成される。ＰチャンネルＭＯＳ
ＦＥＴは、上記半導体基板表面に形成されたＮ型ウェル
領域に形成される。これによっ℃、半導体基板は、その
上に形成された複数のＮチャンネＡ／Ｍｏ　Ｓ　Ｆ　Ｅ
　Ｔの共通の基体ゲートを構成する。Ｎ型ウェル領域は
、その上に形成されたＰチャンネルＭＯＳＦＥＴの基体
ゲートを構成する。

ＰチャンネＡ／ＭＯＳＦＥＴの基体ゲートすなわちＮ泣
つェル領域は、第１図の電源端子ＶＣＣに結合される。

この実施例のＣＭＯ８集積回路は、図示しないけれども
、半導体基板の主面のうち、活性領域とされるべき表面
部分以外の表面部分、すなわちＭＯＳＦＥＴ、ＭＯＳキ
ャパシタ及び半導体配線領域等を形成すべき表面部分以
外の表面部分は、比較的厚い厚さのフィールド絶縁膜に
よって覆われる。必要とされる配線層は、フィールド絶
縁膜上に延長されたり、活性領域上に絶縁膜を介して延
長される。

この構造に従うと、基板バイアス発生回路ＶＢＢ−Ｇか
ら出力されるバックバイアス電圧−■８．は、半導体基
板の表面に形成されたＮチャンネルＭＯＳＦＥＴの共通
の基体ゲートに供給されろ。

バックバイアス電圧は、ＮチャンネルＭＯＳＦＥＴのソ
ース・ドレイン領域と半導体基板との間のＰＮ接合によ
って形成される接合容量及び半導体配線領域と半導体基
板との間のＰＮ接合によって形成される接合容量を減小
させる。これに応じて、集積回路は、それにおける動作
速度を制限する寄生容量が減小されるので、高速動作可
能となる。

アドレス選択ＭＯＳＦＥＴのようなＭＯＳＦＥＴは、そ
れがオフ状態にされているときでも、応応にしてリーク
電流を生ずる。このＭＯＳＦＥＴは、バックバイアス電
圧−ＶＢＢが印加されたときの基板バイアス効果によっ
℃そのしきい値電圧が適当に増加され、それによってそ
れにおけるり−ク電流が減小される。アドレス選択ＭＯ
ＳＦＥＴにおけるリーク電流の減小の結果として、情報
記憶キャパシタＣ８における保持電荷は、比較的長時間
にわたって保持されるようになる。

集積回路において、フィールド絶縁膜とその上に延長さ
れる信号配線のような配線からなる構造は、寄生ＭＯＳ
ＦＥＴ構造の一部を構成するとみなされる。バンクバイ
アス電圧−ｖａｎは、寄生ＭＯＳＦＥＴのしきい値電圧
を増加させ、寄生ＭＯＳＦＥＴが動作しないようにさせ
る。

ＭＯＳＦＥＴの基板バイアス効果によるしきい値電圧の
増加の割合は、良く知られているように基板バイアス電
圧が増大するに従って小さくなる。

それ故に、ＮチャンネルＭＯＳＦＥＴのしきい値電圧は
、集積回路の製造ばらつきにもとづく特性ばらつきにか
かわらずに、バックバイアス電圧Ｖｆ１８が発生される
と比較的せまい範囲内の値になる。

基板バイアス発生回路ＶＢ、　−Ｇは、後の説明から明
らかとなるように、キャパシタを利用するチャージポン
プ作用によって周期的にバイアス電圧を発生する。この
バックバイアス電圧は、それが与えられる半導体基板と
電源配線、半導体領域等との間に存在する寄生容量、浮
遊容量によって平滑される。

バックバイアス電圧は、ＭＯＳＦＥＴのソース・ドレイ
ン領域と半導体基板との間に生ずるようなリーク電流に
よって減小する。

ここで、半導体基板に対するリーク電流は、必ずしも一
定でなく、回路動作に影響される。このリーク電流は、
ＭＯＳＦＥＴのスイッチ状態が変化されずに固定もしく
は静止されているなら比較的小さい。これに対し、この
リーク電流は、ＭＯＳＦＥＴのスイッチ状態が変化され
ると、それに応じて増加されてしまう。なお、基板への
リーク電流の発生メカニズムについては、必要なら、１
９８１年付Ｊｈｏｎ　Ｗｉｌｌｙ　＆　５ｏｎｓ社発行
、Ｓ。

Ｍ、Ｓｚｅ著、Ｐｂｙｓｉｃｓ　ｏｆ　ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ　ｄｅ−ｖｉｃｅｓ、第４８０頁ないし４
８７頁を参照されたい。

第１図のダイナミック型ＲＡＭにおいては、基板リーク
電流は、ロウアドレスストローブ信号ＲＡＳ、カラムア
ドレスストローブ信号ＣＡＳ等にもとづいてタイミング
制御回路ＴＣ，アドレスバッファ、デコーダ、センスア
ンプ等の回路カ動作されると、それに応じて増加される
。

この実施例に従うと、基板バイアス発生回路Ｖ８Ｂ−Ｇ
は、基板リーク電流が増加されたときにおいても、基板
バイアス電位を適切な値に維持させることができるよう
にするために、比較的大きい駆動能力を持つようにされ
る。それとともに、基板バイアス発生回路ＶＢ、　−Ｇ
は、低消費電力特性を示すようにされる。

この実施例の基板バイアス発生回路ＶＢＩ３−　Ｇは、
特に制限されないが駆動能力と消費電力との点から、定
常的動作の回路部分と間欠的動作の回路部分とを含むよ
うにされる。定常的動作の回路部分は、第１図の各回路
が実質的に非動作にされているときにおいてバックバイ
アス電圧ｖ０を所望の値に維持させることができるとこ
ろの駆動能力な持つようにされる。

これに対して、間欠動作の回路部分は、基板リーク電流
が増大されたときでもバックバイアス電圧ＶＢＢを所望
の値に維持させることができるようにするために、比較
的大きい駆動能力を時つようにされる。

間欠動作の回路部分の動作制御のために、第１図に示さ
れるようなレベル検出回路ＶＬＤが設けられている。レ
ベル検出回路ＶＬＤは、バンクバイアス電圧−ＶＢＢを
検出し、バックバイアス電圧−ｖｆｌＢが所望レベルよ
りも小さくなったとき、間欠動作の回路部分を動作させ
るだめの信号を出力するＯ 特に制限されないが、この実施例に従うと、基板バイア
ス発生回路Ｖ、Ｂ−Ｇにおける間欠動作の回路部分は、
外部制御信号ＲＡＳにもとづいてタイミング制御回路Ｔ
Ｃから出力される制御信号ＲＡＳ、　　によりてもその
動作が制御されるようにされる。

この機構に従うと、次の回路動作が可能となる。

すなわち、実施例のダイナミック型ＲＡ　Ｍのアクセス
がロウアドレスストローブ信号ＲＡＳによって開始され
る場合、それに応じて図示された回路の動作が開始され
るので、基板リーク電流が増大されることになる。バッ
クバイアス電圧−ＶＩＩＩＢは、基板リーク電流の増大
によってそのレベルが小さくなる。この場合、バックバ
イアス電圧は、たとえ制御信号ＲＡＳ、　　による回路
動作の制御が無くても、レベル検出回路ＶＬＤと間欠動
作の回路部分とによって構成される帰還経路によって再
び所望レベルとなるように制御される。しかじな、がら
、この場合、バックバイアス電圧が再び所望レベルに回
復されるまでの時間は、間欠動作の回路部分の出力変化
スピードに応じて、やや長くな・る。

これに対して、この実施例のように制御信号ＲＡＳ、　
　、すなわちタイミング制御回路ＴＣから出力される制
御信号のうちの早いタイミングの制御信号を利用する場
合は、基板リーク電流が急激に増大されるタイミングと
実質的に同じタイミングにおいて間欠動作の回路部分の
動作を開始させることができる。その結果として、バッ
クバイアス電圧の大幅なレベル変化を防ぐことができる
。

なお、基板バイアス発生回路ＶＢ８−Ｇにおける間欠動
作の回路部分を制御信号ＲＡＳ、　　のようた制御信号
によって制御する場合、レベル検出回路ＶＬＤを省略す
ることが可能である。しかしながら、このようにする場
合、次の点に注意する必要がある。

すなわち、バックバイアス電圧−ＶＢＢは、電源投入時
において比較的短時間内にほぼ０ボルトから所定レベル
にまで変化される方が望ましい。電源投入時のバックバ
イアス電圧の発生を早めるためには、基板バイアス発生
回路ＶＢＢ　　Ｇにおける間欠動作の回路部分をも動作
させることが必要となる。そのためには、電源投入時と
ともに外部端子ＲＡＳにダミー動作サイクルを実行させ
るためのロウアドレスストローブ信号を加えることが必
要となってくる。

レベル検出回路ＶＬＤの検出出力が利用される場合、そ
の検出出力によって間欠動作の回路部分が直ちに動作状
態にされるので、バックバイアス電圧は、電源投入時に
おいて、外部端子ＲＡＳに加えられる信号にかかわらず
に比較的短時間内に所定レベルにまで変化される。

レベル検出回路ＶＬＤの出力の利用が無い場合は、また
、パンクバイアス電圧は、集積回路の動作温度の上昇に
伴う基板リーク電流の増大によって不所望にそのレベル
が小さくなってしまう恐れを生ずる。

第２図には、上記基板バイアス発生回路ＶＢＩＩ　−Ｇ
の一実施例の回路図が示されている。なお、同図におい
て、ソース・ドレイン間に直線が付加されたＭＯＳＦＥ
ＴはＰチャンネＡ／型である。

この実施例では、２種類の基板バックバイアス電圧発生
回路すなわち定常的動作の回路部分を成す基板バイアス
発生回路と、間欠的動作の回路部分を成す基板バイアス
発生回路とが設けられている。一方の定常的動作のバッ
クバイアス電圧発生回路は、発振回路０８Ｃ２と、その
出力の波形整形と増幅を行５ＣＭＯＳインバータ回路Ｉ
Ｖ４　。

ＩＶ、及び整流回路から構成される。

発振回路ｏＳＣは、電源電圧ＶＣＣによって動作され、
例えば複数個のＣＭＯＳインバータ回路がリング状に結
合されることによって構成されたリング発振器から構成
される。

整流回路は、チャージポンプ用のキャパシタＣ２と、整
流素子として動作するようにそのゲート電極がそのドレ
イン電極（印加される電圧極性によってドレイン電極と
して作用するかソース電極として作用するかが異なるが
便宜上ドレイン電極と称する〕に結合されたＭＯＳＦＥ
ＴＱ、。及びＱ□とからなる。特に制限されないが、キ
ャパシタＣ２は、ＮチャンネルＭＯＳＦＥＴと類似の構
造にされることによってＭＯＳキャパシタ構造をとるよ
うにされている。キャパシタＣ２の一方の電極、すなわ
ちＭＯＳＦＥＴのゲート電極と対応される電極は、出力
バッ７アとしてのＣＭＯＳインバータ回路工■、の出力
端子に結合されている。

キャパシタＣ２の他方の電極すなわちＭＯＳ　Ｆ　ＥＴ
のソース又はドレイン電極と対応される電極は、ＭＯＳ
ＦＥＴＱ、。とＱ２１の共通接続点に接続されている。

整流素子としてのＭＯＳＦＥＴＱ２゜は、キャパシタＣ
２の他方の電極と回路の接地点ＧＮＤとの間に設けられ
、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ２１は上記他方の電極と半導
体基板との間に設けられている。

この基板と回路の接地電位点との間には、実質的に、バ
ックバイアス電圧を保持する寄生容量Ｃｓｂ　（図示せ
ず）が存在する。

上記ダイオード形態のＭＯＳＦＥＴＱ２．は、発振パル
スがハイレベル（電源電圧Ｍａｃ）のときオン状態とな
る。これにより、キャパシタＣ２は上記出力ハイレベル
によってプリチャージが行われる。次に、発振出力パル
スがロウレベル（回路の接地電位）にされたとき、キャ
パシタＣ１の他方の電極は、　　（Ｖｃｃ　　Ｖｔｈ）
の負電位となる。ここで、ＶｔｈはＭＯＳＦＥＴＱ２゜
のしきい値電圧である。この負電位によりダイオード形
態のＭＯＳＦＥＴＱｚ＋はオン状態にされ、上記寄生容
ｆＥｋｃｓｂに負電位を伝える。これにより、基板には
−ＶＢＢの基板バイアス電圧が与えられる。上記定常動
作の基板バイアス電圧発生回路は、上記ＲＡＭがチップ
非選択状態にされたときに、基板に対して流れるリーク
電流を補うことが出来る程度の比較的小さな電流供給能
力を持つようにされる。

定常動作の基板バイアス電圧発生回路の電流供給能力は
、実質的にキャパシタＣ７のキャパシタンスと発振回路
Ｏ８Ｃの発振周波数とによって決定される。すなわち、
１個の発振出力パルスに応答して半導体基板に注入され
る電荷量は、キャパシタＣ２のキャパシタンスが大きけ
れば、それに応じて大きくなる。また、単位時間当りに
半導体基板に電荷が注入される回数は、発振回路ＯＳＣ
。

の発振周波数が大きければそれに応じて多くなる。

この実施例に従うと、定常動作の基板バイアス発生回路
は、必要とされる比較的小さい電流供給能力を確保しつ
つ低消費電力特性を示すような構成にされる。発振回路
０８Ｃ２の発振周波数は、その発振回路を構成するＣＭ
ＯＳインバータ回路の適当な個数の設定と、それぞれの
信号遅延特性との適当な設定とによりて、例えば１ない
し２メガヘルツのような比較的低い値にされる。キャパ
シタＣ２のキャパシタンスは比較的小さい値に設定され
る。

ここで発振回路０８Ｃ２における消費電力は、発振周波
数に比例する。すなわち、発振回路ｏＳ０２を構成する
それぞれのＣＭＯＳインバータ回路の動作電流もしくは
消費電流は、良く知られているＣ　Ｍ　ＯＳインバータ
回路のそれと同様に、それぞれの出力に結合されている
負荷容ｔ（配線容量や後段のインバータ回路の入力容量
等からなる）の充放電のために必要とされるところのい
わゆる過渡電流に比例され、それぞれの入力もしくは出
力がハイレベルもしくはロウレ、ベルにされている静止
状態においては実質的に０である。それぞれのＣＭＯＳ
インバータ回路の過渡電流が動作周波数に比例されるの
で、低発振周波数の発振回路０８０２の消費電力は、小
さい。

この実施例に従うと、整流回路を駆動するための出力バ
ッファとしてのＣＭＯＳインバータ回路ＩＶ、の駆動能
力は、キャパシタＣ２が比較的小さくされるので、比較
的小さくされて良い。それ故に、このＣＭＯＳイ／バー
タ回路ＩＶ、を構成する図示しないＰチャンネルＭＯＳ
ＦＥＴとＮチャンネルＭＯＳＦＥＴは、低いオン抵抗を
持つことが必要とされないので、小さいサイズにされて
良い。波形整形回路としてのＣＭＯＳインバータ回路Ｉ
Ｖ４を構成する図示しないＰチャスネル間Ｏ３ＦＥＴ及
びＮｆ−ｖ：ｙネｗＭＯＳＦＥ　Ｔは、ＣＭＯＳインバ
ータ回路ＩＶ、を構成するＭＯＳＦＥＴが小さくされる
ことによって比較的軽い容量性負荷を駆動できれば良い
。それ故にＣＭＯＳインバータ回路ＩＶ、を構成するＭ
　ＯＳ　Ｆ　Ｅ　Ｔは、小さいサイズとされて良い。

間欠動作の基板バイアス発生回路は、制御可能な発振回
路すなわち間欠動作可能な発振回路０８ＣＩ　と、波形
整形回路としてのＣＭＯＳインバータ回路工Ｖｔ　と、
出力バッファとしてのＣＭＯＳインバータ回路ＩＶ、と
、整流回路とから構成されている。

％に制限されないが、発振回路ＯＳＣ，は、ＣＭＯＳナ
ンド（ＮＡＮＤ）ゲート回路Ｇ２ないしＧ４から構成さ
れている。ゲート回路Ｇ２ないしＧ４は、リング状に結
合されている。すなわちゲート回路Ｇ２ないしＧ４のそ
れぞれの出力端子は、後段のゲート回路の一方の入力端
子に結合されている。終段のゲート回路Ｇ４の出力端子
は、初段のゲート回路Ｇ２の一方の入力端子に結合され
ている。ゲート回路Ｇ２ないしＧ、のそれぞれの他方の
入力端子は、共通接続され、動作制御端子とされている
。

発振回路ＯＳＣ，において、それぞれのゲート回路は、
動作制御端子に供給される制御信号がハイレベル（論理
″′１”）なら、それに応じて実質的にインバータとし
て動作を行う。それ故に発振回路０８ＣＩは、リングオ
シレータとしての発振動作を行う。制御信号がロウレベ
ル（論理″Ｏｎ）なら、ゲート回路Ｇ２ないしＧ４のそ
れぞれの出力はハイレベルに固定される。

整流回路は、図示のようにキャパシタＣＩ及びＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　ｕ及びＱ１０から構成され℃いる。

発振回路Ｏ８Ｃ，がその制御入力のノ・イレペルによっ
て動作状態にされているなら、それに応じてキャパシタ
Ｃ１及びＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ＋ａ及びＱ　ｌ。

から成る整流回路が動作される。それに応じて、半導体
基板にバックバイアス電圧を与えるための電荷が注入さ
れる。このときのバックバイアス電圧は、前述の定常動
作の基板バイアス発生回路とこの間欠動作の基板バイア
ス発生回路との共動により決定される。

発振回路ＯＳＣ，がその制御入力のロウレベルによって
非動作状態にされているなら、キャパシタＣ１及びＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　＋ｓ及びＱ＋ｏからなる整流回
路は動作されない。このとぎ、ＣＭＯＳインバータ回路
ＩＶ、の出力は、発振回路ＯＳＣ，のハイレベル出力に
よってハイレベルに維持される。

キャパシタＣ１は、インバータＩＶ３のハイレベル出力
によってチャージ状態に維持される。この構成は、発振
回路ＯＳＣ，の動作が開始されたときの早いタイミング
での基板への電荷注入を可能とする。

発振回路０８ＣＩを構成するＣＭＯＳナントゲート回路
Ｇ２ないしＧ４は、ＣＭＯＳインバータ回路と同様に、
それぞれが静止状態にされている限り電流を消費しない
。それ故に間欠動作の基板バイアス発生回路の消費電力
は、発振回路ＯＳＣ。

の動作が停止されている期間において実質的に０となる
。

この間欠動作の基板バックバイアス電圧発生回路は、Ｒ
ＡＭが動作状態になった時に基板に流れる比較的太きな
リーク電流を補うような比較的大きな電流供給能力を持
つようにされる。このため、キャパシタＣＩのキャパシ
タンスは、比較的大きな値にされ、発振回路ＯＳＣ，の
発振周波数は、例えば１０ないし１５メガヘルツのよう
な比較的大きい値にされる。

ＣＭＯＳインバータ回路ＩＶ、を構成する図示しないＰ
チャンネル間Ｏ３ＦＥＴとＮチャンネルＭＯＳＦＥＴは
、整流回路が比較的重い負荷な構成することとなること
に対応して、比較的大きいサイズを持つようにされる。

ＣＭＯＳインバータ回路ＩＬを構成する図示しないＰチ
ャンネル間Ｏ３ＦＥＴ及びＮチャンネルＭＯＳＦＥＴは
、それによってＣＭＯＳインバータ回路ＩＶ、を充分に
駆動できるようにするために、比較的大きいサイズを持
つようにされる。

この実施例では、上記基板バイアス電圧発生回路を必要
な時にのみ動作させるようにするため、ＭＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ＋ｏないしＱ　ｔｙ及びＣＭＯＳインバータ回
路ＩＶ、及びＩＶ、からなるレベル検出回路と、ＣＭＯ
Ｓナツトゲート回路Ｇ１　とからなる制御回路が設けら
れている。

レベル検出回路は、上記基板バックバイアス電圧−ＶＢ
ＢがＲＡＭの動作の高速動作に必要な一定のレベルを越
えて絶対的に大きくされたのを検出するために設げられ
ている。レベル検出回路において、ＰチャンネルＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｉｏは、定電流負荷として作用す
るようにそのゲートに定常的に回路の接地電位が供給さ
れることによって、定常的にオン状態にされる。このＭ
ＯＳＦＥＴＱ、。には、レベルクランプ用のＰチャンネ
ルＭＯＳＦＥＴＱｕが直列に接続される。このＭＯＳＦ
ＥＴＱ　ｕは、そのゲートに定常的九回路の接地電位が
供給されることによって定常的にオン状態にされる。こ
れによってＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｕのソース電位
すなわちＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１０のドレインに
結合された電極の電位は、回路の接地電位より少なくと
も高いレベルにされ、ドレインはほぼ回路の接地電位に
されろ。上記ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｌｌのドレインと
基板（Ｖｓｓ）との間には、ダイオード形態のＭＯＳＦ
ＥＴＱＩ２〜Ｑ１４が直列接続されている。

これによって、レベル検出回路の検出レベルは、直列接
続されたＭＯＳＦＥＴのしきい値電圧Ｖｔｈの和３Ｖｔ
ｈと実質的に等しくなる。今、基板バックバイアス電圧
−ＶＢＢが上記ダイオード形態のＭＯＳＦＥＴＱ、□〜
Ｑ１４による合計２のしきい値電圧ａ　Ｖｔｈより小さ
いレベルであるなら、ＭＯＳＦＥＴＱ＋□〜Ｑ　＋４は
オフ状態にされている。このとき、へｉｏ　Ｓ　Ｆ　Ｅ
　Ｔ　ＱｌｌとＱ　ｔｏの接続点の′ＬＩＴ、位は、は
ぼ電源電圧ＶＣＣのようなハイレベルになる。一方、上
記基板バックバイアス電圧−ＶＢＢが上記ダイオード形
態のＭＯＳＦＥＴＱ＋ｔ−Ｑｌｌによる合計のしきい値
電圧３■ｔｈより大きなレベルにされているなら、ＭＯ
ＳＦＥＴＱ、！〜Ｑ　１４はオン状態にされている。こ
のとき、ＭＯＳ　Ｆ　Ｅ　Ｔ　ＱｏとＱ、。の接続点の
電位は、回路の接地電位に対してＭＯＳＦＥＴＱｕのし
きい値電圧Ｖｔｈだけ高いロウレベルにされる。なお、
この時、上記電源端子ＶＣＣから基板に流れる電流は、
基板バックバイアス電圧ＶＥＢを絶対値的に低下させる
。レベル検出回路を介して基板に流される電流をできる
だけ小さくさせるため、及びＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ＩｏとＱｌｌの共通接続点に現われるロウレベルを充
分に低下させるために、上記負荷ＭＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ＋ｏのコンダクタンスは、極めて小さい値に設定され
る。すなわち、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｕは微少電
流しか流さないような極めて小さいコンダクタンスに設
定される。

上記のような検出出力のハイレベルとロウレベルとは、
ＰテヤンネＡ／Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｌｓとＮチ
ャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｌｅとにより構成
されたＣＭＯＳインバータ回路によって判定される。特
に制限されないが、得るべき検出出力の高速変化を可能
とするため、特にバックバイアス電圧が減小された際に
発振回路ＯＳＣ，を早いタイミングで動作させるために
、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　＋５及びＱｔａからなる
インバータ回路は、ＭＯＳＦＥＴＱＩ？及びＣＭＯＳイ
ンバータ回路ＩＶ、とともにシュミット回路を構成する
ようにされている。丁なゎち、ＭＯＳＦＥＴＱ＋ｓ及び
Ｑｔａから成るインバータ回路の出力は、同様な構成の
ＣＭＯＳインバータ回路ＩＶ、の入力に伝えられる。こ
のＣＭＯＳインバータ回路ＩＶ０の出力は、その入力と
電源電圧ＶＣＣとの間に投げられたＰチャンネ、／１／
ＭＯＳＦＥＴＱＩ？のゲートに供給される。こ、れによ
って、正帰還がかかる。インバータ回路ＩＶ０から出力
される検出信号は、上記ロウレベルの検出出力が形成さ
れた時、高速にロウレベルに変化される。このインバー
タ回路ＩＶ。によって形成された検出出力は、ＣＭＯＳ
インバータ回路ＩＶ、を通してＣＭＯＳナントゲート回
路Ｇ１の一方の入力に供給される。このナントゲート回
路Ｇ１の他方の入力には、第１図のタイミング制御回路
ＴＣＫよって形成された内部ロウアドレスストローブ信
号ＲＡＳ、　　が供給される。このナントゲート回路Ｇ
、の出力は、上記リングオシレータＯＳＣ，を構成する
ナントゲート回路０２〜Ｇ４の他方の入力に共通に供給
される。

次に、この実施例回路の動作を第３図のタイミング図に
従って説明する。

ＲＡＭがチップ非選択状態に置かれているなら、すなわ
ち内部アドレスストローブ信号ＲＡｓ、がハイレベルに
されているなら、ゲート回路Ｇｌの出力は、レベル検出
回路の検出出力に応答される。

このチップ非選択状態において、基板バックバイアス電
圧−ＶＢＢが上記ＭＯＳＦＥＴＱ１２〜Ｑ　１４の合計
のしきい値電圧３Ｖｔｈより絶対値的に小さいと、これ
らのＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｕ〜Ｑ　＋４はオフ状
態になる。これによっ℃、その検出出力はハイレベルに
される。それ故にナントゲート回路Ｇｌに供給される検
出出力はロウレベル（論理″Ｏつとなる。したがって、
ナントゲート回路ＧＩの出力はハイレベル（論理″１”
）にされ、発振回路ＯＳＣ，は発振状態にされる。その
出力パルスを受ける整流回路によって基板バックバイア
ス電圧ＶＢＢは絶対値的に大きくされる。このような動
作によって、基板バックバイアス電圧−ＶＢＢが上記し
きい値電圧３ｖｔｈを越えると、上記ＭＯＳＦＥＴＱｕ
〜Ｑ１４がオン状態にされるので、その検出出力はロウ
レベルにされる。これにより、ナントゲート回路Ｇ１　
に供給される検出出力はハイレベル（論理“１”〕とな
る。これに応じて、ナントゲート回路Ｇｌの出力が？フ
レベル（論理°“０″′）にされるので発振回路Ｏ８Ｃ
を構成する全てのナントゲート回路Ｇ２〜Ｇ４の出力は
ハイレベル（論理″１”）にされる。すなわち発振動作
が停止される。発振動作の停止によって整流回路（Ｃ２
゜Ｑ、、、Ｑ、、）の動作も停止される。これによって
大きいレベルの電力を消費する発振回路と、整流−回路
の動作が停止させられるから、低消費電力化を実現する
ことができる。なお、電源投入直後にあっては、基板バ
ックバイアス電圧は回路の接地電位のようなレベルであ
るから、上記側基板バックバイアス基板の動作によって
、高速に基板バックバイアス電圧を絶対値対に所望のレ
ベルまで立ち上げることができる。

ロウアドレスストローブ信号ＲＡＳがロウレベルにされ
ることによってチップ選択が指示された場合、これに伴
い、内部信号ＲＡＳ、がロウレベルにされるのでナント
ゲート回路Ｇ、の出力は上記レベル検出回路の検出出力
に無関係に、ハイレベル（論理″１”）ＶＣされる。こ
れによって、ＲＡＭが書き込み／読み出し動作等を行う
時には、上記発振回路ＯＳＣ，は無条件に動作状態にさ
れる。この理由は、′前述のようにＲＡＭの動作が開始
されたときに生ずる比較的大きな基板リーク電流によっ
て上記基板バックバイアス電圧−Ｖｅｉｌが絶対値的に
急激に低下してしまうことを防止するためである。実施
例のようにＲＡＭが動作状態にされるときに予め発振回
路ＯＳＣ，を動作状態にさせると基板バックバイアス電
圧−Ｖ（ＩＢの急激な低下を防止することができる。

〔実施例２〕 第４図は、第２の実施例のダイナミック型ＲＡＭの回路
図である。第４図に示されていない回路は、第１図のそ
れと実質的に同じにされる。

この実施例のＲＡＭは、メモリセルのオートリフレッシ
ュを可能とするために、リフレッシュ制御回路ＲＥＦＣ
とマルチプレクサＭＰＸとを含んでいる。

リフレッシュ制御回路ＲＥＦＣは、図示しないがリフレ
ッシュタイマーと、リフレッシュアドレスカウンタとを
含む。

にされかつリフレッシュ制御信号ＲＥＦＨがロウレベル
にされているとき、言い換えるとチップ非選択時におい
てリフレッシュ動作が指示されているとき動作され、動
作期間中において周期的にリフレッシュ制御信号φｒｅ
ｆを出力する。

リフレッシュアドレスカウンタは、リフレッシュタイマ
ーから出力される制御信号を歩進パルスとして受け、リ
フレッシュアドレス信号ａｘ、）ない＝しａｘ４　を形
成する。

マルチプレクサＭＰＸは、制御信号φｒｅｆ　によって
その動作が制御され、制御信号φｒｅｆが出力されてい
ないならアドレスバッファＲ−ＡＤＢから出力される内
部アドレス信号ａｘ（、ないしａｘｉを選択し、制御信
号φｒｅｆが出力されているならリフレッシュアドレス
信号ａＸ（、ないしａｘｉ’　を選択する。

タイミング制御回路ＴＣは、前記実施例と同様に外部端
子に供給されるロウアドレスストローブ信号ＲＡＳ　、
カラムアドレスストローブ信号ＣＡＳ等に応答され℃前
記実施例と同様な種々のタイミング信号を出力する。し
かしながら、タイミング制御回路ＴＣは、リフレッシュ
制御信号φｒｅｆに応答されるようにその内部回路が構
成される点におい℃前記実施例のそれと幾分具なる。タ
イミング制御回路ＴＣは、リフレッシュ制御信号φｒｅ
ｆが発生されたなら、それに応答して第１図のロウ系回
路、すなわちロウアドレスデコーダＲ−ＤＣＲ，プリチ
ャージ回路ＰＣ，センスアンプＳＡ及びアクティブリス
トア回路ＡＲの動作を制御するためのタイミング信号φ
工ｌ　’ｐＣ＋　’ｐａｔ　ｊ　ａｐａ２ｔφｒａを出
力する。

この構成に従うと、リフレッシュ動作は、リフレッシュ
制御信号φｒｅｆが発生される毎に実行される。すなわ
ち、リフレッシュ制御信号φｒｅｆが発生されると、そ
れに応じてリフレッシュアドレスカウンタのリフレッシ
ュアドレス信号ａｘｏ　ないしａｘｉがマルチプレクサ
ＭＰＸを介して第１図のロウアドレスデコーダＲ−ＤＥ
Ｃに供給される。制御信号φｒｅｆによってタイミング
制御回路ＴＣが起動され、そのタイミング制御回路ＴＣ
から出力されるロウ系のタイミング信号によって第１図
のプリチャージ回路ＰＣ，ロウアドレスデコーｆＲ−Ｄ
ＥＣ、センスアンプＳＡ及びアクティブリストア回路Ａ
Ｒが順次に駆動される。その結果、リフレッシュアドレ
スに対応されたワード線が選択され、そのワード線に結
合されたメモリセルの保持情報がリフレッシュされる。

この実施仰の基板バイアス発生回路ＶＢ、　−Ｇ及びレ
ベル検出回路ＶＬＤは、実質的に第２図の回路と同じに
される。

この実施例に従うと、リフレッシュ制御信号φｒｅｆに
よっても基板バイアス発生回路Ｖ８．−　Ｇの動作が制
御されるようにするために、ＣＭＯＳゲート回路Ｇ５及
びＣＭＯＳインバータ回路ＩＶ。

及びＩＶ、からなる論理合成回路が設けられる。

この論理合成回路の出力は、チップ選択時（ロウアドレ
スストローブ信号ＲＡＳがロウレベルにされているとき
）及びリフレッシュ動作時にロウレベルにされる。

これによって基板バイアス発生回路■Ｂｓ　−Ｇ内の間
欠動作の回路部分は、リフレッシ−動作の実行によって
基板リーク電流が大きくされるとき、すなわち、リフレ
ッシュ制御信号φｒｅｆによってタイミング制御回路Ｔ
Ｃ及びロウ系回路が動作されるとき、それと同期して動
作される。

ダイナミック型ＲＡＭのバッテリバックアップを可能と
する必要がある場合、外部端子ＶＣＣとＧＮＤとの間に
は、例えば商用交流電源にもとづいて所定の直流電圧を
形成する電源装置ＰＳとともに、バッテリＥとダイオー
ドＤとからなる直列回路が結合されろ。電源装置ＰＳが
遮断されているとき、情報もしくはデータの保持のため
にＲＡＭによって必要とされる電源電圧はバッチＩＪ　
Ｅから供給される。

実施例のダイナミック型ＲＡＭにおいて、バッテリパッ
クアンプ時のリフレッシュ動作は、特別な外部制御信号
を必要とすることなく自動的に実行される。それ故にＲ
ＡＭはバッテリパックアンプ時の他の外部装置の動作を
必要としない。

この実施例のダイナミック型ＲＡＭは、それにおける基
板バイアス発生回路ＶＢＢ−Ｇの低消費電力化が可能で
あることによって全体として低消費電力にされる。それ
故にバッテリパックアンプ時のバッテリ寿命を長くさせ
ることができる。

〔実施例３〕 第５図は、この発明の他の実施例のレベル検出回路ＶＬ
Ｄ及び基板バイアス発生回路の回路図である。

レベル検出回路ＶＬＤは、図示のようにＰチャンネルＭ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２６　、　ＮチャンネルＭＯ
ＳＦＥＴＱ２７７’、ＣいしＱｕ＋及Ｑ’ＣＭＯＳイ７
バータ回路ＩＶ、。から構成されている。ＭＯＳＦＥＴ
Ｑ２゜の基体ゲートは、前記実施例と同様に、電源端子
ＶＣＣに結合される。ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｃ２７ない
しＣ２１１の基体ゲートは、Ｐ型半導体基板から構成さ
れる。

レベル検出回路ＶＬＤの検出出力ＶＤは、前記実施例と
同様にバックバイアス電圧ＶＢＢのレベルに応じてほぼ
ＶＣＣレベルのハイレベルか又はほぼ０■のロウレベル
にされる。

ＣＭ　ＯＳナントゲート回路Ｇ、は、レベル検出回路Ｖ
ＬＤの検出出力ＶＤと制御信号ＶＣＮ、とを受げる。制
御信号ＶＣＮ、は、例えば第４図に示されたインバータ
回路ＩＬのような回路から発生される。ゲート回路Ｇ、
の出力は、基板バイアス発生回路ＶＢａ−Ｇに供給され
る。

基板バイアス発生回路ＶＢＢ−Ｇは、共通の発振回路Ｏ
８Ｃと、波形整形回路としてのＣＭＯＳインバータ回路
ＩＶ、と、ＣＭＯＳナントゲート回路Ｇ７と、ＣＭＯＳ
インバータ回路ＩＬ＋と、バッファアンプとしてのＣＭ
ＯＳインバータ回路工Ｖ９　及ヒＩ　Ｖ　＋２　ト、整
流回路ＣＰＣＩ及びＣＰＣ２とから構成される。

ＣＭＯＳインバータ回路工ｖ。は、その入力にＣＭＯＳ
インバータ回路ＩＶ、の出力が直接に供給されるので、
定常的なパルス信号を出力する。

これによって整流回路ｃｐｃ、は、定常的に動作される
。

ＣＭＯＳインバータ回路ＩＶ、は、その入力にゲート回
路Ｇ７及びＣＭＯＳインバータ回路ＩＶ、。

を介してＣＭＯＳイ／パインバータ回路の出力が供給さ
れる。それ故にＣＭＯＳインバータ回路ＩＶ、□の出力
パルスは間欠的にされる。整流回路ＣＰＣ２は、インバ
ータ回路ＩＶ、の出力に応じて間欠的に動作される。

定常動作の整流回路ＣＰＣ，による半導体基板への電流
供給能力は、前記実施例と同様に比較的小さくて良い。

それ故に、チャージポンプ用のキャパシタＣ５は、比較
的小さいサイズにされて良い。

これに対して間欠動作の整流回路ＣＰＣ，におけるチャ
ージポンプ用のキャパシタＣ４は、比較的大きいサイズ
にされる。

なお、キャパシタＣ５及びＣ４は、特に制限されないが
Ｐ型半導体基板表面に形成されたＮ型ウェル領域（図示
しない）に形成され、Ｐチャンネ／Ｉ／ＭＯＳＦＥＴと
類似の構成にされる。キャパシタＣ８及びＣ４が形成さ
れるＮ型ウェル領域は、例えば回路の電源端子ＶＣＣの
電位に維持される。

この構成は、基板リーク電流を減小させる点において幾
分有利である。

この実施例に従うと、発振回路ｏＳＣは、整流回路ｃｐ
ｃ、とＣＰＣ，とで共通にされている。

前述のように、半導体基板へ供給されるバイアス電流は
整流回路の動作周波数と関係づけられる。

発振回路Ｏ８Ｃの発振周波数は、定常動作の整流回路ｃ
ｐｃ、によって得るべき電流供給能力と、間欠動作の整
流回路ｃｐｃ、によって得るべき電流供給能力とによっ
て制限される。それ故に、発振回路ｏＳＣの発振周波数
の下限は、第２図の定常動作の発振回路ＯＳＣ，のそれ
に対していく分制限される。

しかしながら、この実施例においては、第２図の間欠動
作の発振回路ＯＳＣ，のよ５たそれ自体の動作中におい
て′亀カを消費する発振回路は設けられていない。

それ故に、回路素子数の減小を図ることができる。また
、共通の発振回路Ｏ８Ｃの消費電力が、例えば第２図の
発振回路Ｏ３Ｃ，のそれに比べて若干大きくても、ＲＡ
Ｍ全体の平均消費電力を充分に減小させることができる
。

〔実施例４〕 第６図は、他の実施例の基板バイアス発生回路■ＢＢ−
Ｇの回路図である。

図示の基板バイアス発生回路■ＢＢ−Ｇは、発振回路０
８Ｃ１波形整形回路としてのＣＭＯＳインバータ回路Ｉ
Ｖ、　、ＣＭＯＳナントゲート回路Ｇｇ　、ＣＭＯＳイ
ンバータ回路ＩＶ、４及びＩＶ、６、バッファアンプと
してのＣＭＯＳインバータ回路ＩＶ、、及びＩＶｌ□、
チャージポンプ用のキャパシタＣ３及びＣ０、及び整流
素子としてのＮチャンネルＭ　ＯＳ　Ｆ　’Ｆ；　Ｔ　
Ｑ　ｓｓないしＱ３ｍからなる。

前記実施例のようなレベル検出回路の検出出力とダイナ
ミック型ＲＡＭの制御信号とによって形成される制御信
号ＶＣＮｔがロウレベルにされている場合の回路動作は
、次のようになる。

すなわち、ゲート回路Ｇ、及びインバータ回路ＩＶ、、
の出力は、発振回路Ｏ８Ｃの出力にかかわラスにバイン
ベルにされる。キャパシタＣ０は、インバータエｖｌ？
のハイレベル出力によってチャージ状態に置かれる。

インバータＩＶ、、の出力は、発振回路Ｏ８Ｃの出力に
応じてハイレベルとロウレベルに変化される。この状態
においては、キャパシタＣ３とＭＯＳＦＥＴＱ、７及び
Ｑ３ｇとからなる整流回路が動作される。これに応じて
半導体基板にバックバイアス電圧ｖ■が供給サレル。Ｍ
ＯＳＦＥＴＱｓ、は、ノードＮ、に現われる正の最大レ
ベルが整流素子としてのＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ、、に
よってクランプされるので、実質的にオフ状態に維持さ
れる。

制御信号ＶＣＮ、がハイレベルにされている場合の回路
動作は次のようになる。

発振回路Ｏ８Ｃの出力に応じてインバータ回路ＩＶ１３
の出力がハイレベルにされたなら、これに応じてインバ
ータ回路Ｉ　Ｖ、の出力は、はぼ電源電圧ｖ。Ｃのレベ
ルのハイレベルにサレ、インバータ回路工■ｌ？の出力
はほぼＯｖのロウレベルにされる。ノードＮ、は、キャ
パシタＣ０が予め充電されているので、インバータ回路
Ｉ　Ｖ　１？の出力がロウレベルにされろとそれに応じ
て負電位にされる。整流素子としてのＭＯＳ　Ｆ　Ｅ　
Ｔ　ＱｓｓはノードＮ２が負電位にされることによって
導通状態にされる。その結果として、キャパシタＣ０に
よって形成された負電位がＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｓａ
を介してノードＮ、ｖｃ伝達される。キャパシタＣ５は
、インバータ回路ＩＶ、、から出力されるハイレベルと
、ノードＮ１に与えられる負電位とによって電源電圧Ｖ
。。レベルを越えるような大きいレベルに充電される。

すな、わち、キャパシタＣ６は、実質的にプートストラ
ップ用キャパシタとして動作され、キャパシタＣ６の充
電電圧はブーストレベルにされる。

次にインバータ回路ＩＶ、の出力がロウレベルにされる
と、インバータ回路ＩＶ、、の出力はそれに応じてほぼ
Ｏポルトのロウレベルにされる。ノードＮ、は、キャパ
シタＣ３が予めブーストレベルに充電されているので、
インバータ回路の出力がロウレベルにされるとそれに応
じて大きい負の電位にされる。このノードの電位は、Ｍ
ＯＳＦＥＴＱ３Ｍを介して半導体基板に供給されろ。イ
ンバータ回路ＩＶ＋７の出力は、インバータ回路Ｉ　Ｖ
　、。

のロウレベル出力に応じてほぼ電源電圧Ｖ。Ｃのハイレ
ベルにされる。キャパシタＣ６を介してノードＮ２に与
えられる正電位によってＭＯＳＦＥＴＱ４６は導通状態
にされる。その結果、キャバ／りＣ６は再び充電される
。

インバータ回路ＩＶ、、の出力の変化によって上述のよ
うな動作が繰り返される。その結果として、制御信号Ｖ
ＣＮ２’がハイレベルにされている期間において半導体
基板に大きいバイアス電流が供給される。

この実施例に従うと、比較的大きい駆動能力を持つよう
にされる２つのインバータ回路ＩＶ、、とＩＶ、、が相
補的に動作されるので、ＲＡＭ内の電源配線に流れる過
渡電流の大きさを小さくさせることができる。これに応
じて電源配線に生ずる雑音を小さくさせることができる
。

〔効果〕

（１）　　バックバイアス電圧のレベルをモニターして
基板バックバイアス電圧を形成する発振回路とその整流
回路の動作を選択的に停止させることにより、実質的に
無駄とされる電流消費を抑えることができる。これによ
って、基板バンクバイアス電圧発生回路を内蔵した半導
体集積回路装置の低消費電力化を図ることができる。

（２）非運訳詩におけるリーク電流を補うよ５な小さな
電流能力しか持たない基板バンクバイアス電圧発生回路
と、上記基板バックバイアス電圧のレベルモニター出力
によって選択的に動作させられ・る基板バックバイアス
電圧発生回路とを設けること、及び内部回路を動作状態
ｉＣｊるとき上記モニター出力を無効にすることによっ
て、低消費電力のもとにほぼ一定のレベルにされた基板
バックバイアス電圧を形成することができるという効果
が得られる。

（３）上記（１）　、　（２）により、基板バイアス発
生回路の低消費電力化が図られるから、バッテリーバッ
クアップ動作のときのバッテリーの長寿命化を実現する
ことかできると（づ効果が得られる。

（４）ゲートに回路の接地電位が供給されたＰチャンネ
ルＭＯＳＦＥＴによるレベルリミッタ作用と、ダイオー
ド形態のＮチャンネルＭＯＳＦＥＴを用いることによっ
て、簡単な回路構成で、しかも実□ 質的に正の電源電圧ＶＣＣを用いるだけで接地電位を基
準とした負の電圧のレベルを検出することができるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、チップ選択信
号によって動作状態にされるＲＡＭ等の半導体集積回路
装置にあっては、第２図の実施例回路において、内部制
御信号ＲＡＳ、に代え、そのチップ選択信号によって基
板バックバイアス電圧のモニター出力を無効にするもの
であってもよい。また、電源電圧の投入によって定常的
に動作する発振回路及び整流回路は、特に必要とされる
ものではない。

実施例のように基板バイアス発生回路を定常動作の回路
部分と間欠動作の回路部分とに分ける構成は、間欠動作
の回路部分を構成する回路素子の不必要な大型化を防ぐ
という点で望ましい。しかしながら、必要なら、弱い電
流供給能力の回路と強い電流供給能力の回路とを択一的
に動作させても良い。間欠動作の回路部分は、複数個設
けられ、それぞれ個別的に制御されて良い。

この発明において、用語「基板バイアス発生回路」の基
板は、電界効果素子の基体ゲートのような一つの半導体
領域を意味するものであって、半導体基板のみを意味す
るものでない。例えば、α線に基づくメモリのソフトエ
ラーを軽減させるために、メモリセルがＮ型半導体基板
表面に形成されたＰ型ウェル領域内に形成され、そのＰ
型ウェル領域にバックバイアス電圧が印加されるなら、
基板は、Ｐ型ウェル領域を意味する。

ダイナミック型ＲＡＭを構成するメモリセルの読み出し
のための基準電圧は、ダミーセルを用いるものの他、ダ
ミーセルを用いずにハイインピーダンス状態のハイレベ
ルとロウレベルとされた相補データ線を短絡することに
よって形成されてもよい。この場合、基準電圧は中間レ
ベルとなる。

また、アドレスバッファ、アドレスデコーダ等の周辺回
路をＣＭＯＳスタティック型回路により構成するもの、
さらにはＸアドレス信号とＸアドレス信号とをそれぞれ
独立した外部端子から供給するとともに、アドレス信号
の変化タイミングを検出回路を設けて、この検出出力に
より内部回路の動作に必要な各種タイミング信号を発生
させるもの等測々の実施形態を採ることができるもので
ある。

〔利用分野〕

この発明は、例えば、上記のようなダイナミック型ＲＡ
Ｍ、スタティック型ＲＡＭのような半導体記憶装置の他
、基板バイアス発生回路を内蔵する半導体集積回路装置
に広く適用することができるものである。

【図面の簡単な説明】 第１図は、この発明の一実施例を示す回路図、第２図は
、その基板バックバイアス電圧発生回路の一実施例を示
す回路図、 第３図は、その動作を説明するだめのタイミング図、 第４図は、他の実施例の回路図、 第５図及び第６図は、それぞれ更に他の実施例の回路図
である。 ＭＣ・・・メモリセル、ＤＣ・・・ダミーセル、ＣＷ・
・・カラムスイッチ、ＳＡ・・・センスアンプ、ＡＲ・
・・アクティブリストア回路、Ｒ，Ｃ−ＤＣＲ・・・ロ
ウ／カラムデコーダ、ＡＤＢ・・・アドレスバッファ、
ＤＯＢ・・・データ信号バッファ、ＤＩＢ・・・データ
人力バッファ、ＴＣ・・・タイミング制御回路、ＶＢＢ
−Ｇ・・・基板バックバイアス発生回路。 第　　　１　　図 第　　２　　図 第　　３　　図 第　　　４　　図 第　　５　　図 第　　　６　　図　　　　　　　　　　−Ｖｂｂ手続補
正書（方式） 事件の表示 昭和５９　年特許願第１８０５’３４　　シ３油正をす
る者 １淋との凱ヤ　特許出願人 と１１；ｌ；　　　　　’　３１０１株式２１１　　　
口　　立　　製　　作　　所代　　　理　　　人 居　　所　　　〒１ｆＸｌ東京都千代田区丸の内−丁目
５番１号株式会針日立製作所内　電話　凸・２１１−Ｉ
ＩＩＨ人代入）正する。 ２、明細書第１８員第１７行目ないし同頁第１９行目の
ｒ１９Ｂ１年付−−Ｖ　ｉ　ｃ　ｅ　ｓ、ｊ’ｒｒ１９
８１年付ジョーン　ウイリイ　アンド　サンズ（Ｊｈｏ
ｎＷｉ　Ｉｌｙ　＆　５ｏｎｓ）社発行、ニス、エム　
スソエ−（Ｓ９Ｍ、５ｚｅ）著、フイジクス　オブ　セ
ミコンダクターデバイセズ（Ｐｈｙｓｉｃｓ　ｏｆ　Ｓ
ｅｍ１ｃｏｎ　−ｄｕｃｔｏｒ　ｄｅｖｉｃｅｓ）、」
に補正する。

Claims (1)

1. 【特許請求の範囲】 １、基板バックバイアス電圧のレベルが絶対値的に一定
   レベル以上になることを検出するレベル検出回路と、こ
   の検出出力によって選択的に動作させられる基板バック
   バイアス電圧発生回路とを含むことを特徴とする半導体
   集積回路装置。 ２、上記レベル検出回路は、順に直列形態にされた抵抗
   手段とＰチャンネルＭＯＳＦＥＴ及びその合計のしきい
   値電圧が上記一定のレベルに設定された１ないし複数の
   ダイオード形態とされたＮチャンネルＭＯＳＦＥＴとか
   らなり、上記抵抗手段の端は電源電圧に接続されダイオ
   ード形態のＮチャンネルＭＯＳＦＥＴの端は基板に接続
   され、上記ＰチャンネルＭＯＳＦＥＴと抵抗手段との接
   続点から検出出力を送出するものであることを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記レベル検出出力は、特定の外部端子からの信号
   によって実質的に無効にされるものであることを特徴と
   する特許請求の範囲第１又は第２項記載の半導体集積回
   路装置。 ４、上記半導体集積回路装置は、電源の供給によって定
   常的に動作状態にされ、チップ非選択状態にされた時に
   基板に流れるリーク電流に見合った電流供給能力を持つ
   基板バックバイアス電圧発生回路を含むものであること
   を特徴とする特許請求の範囲第１、第２又は第３項記載
   の半導体集積回路装置。 ５、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
   を構成するものであることを特徴とする特許請求の範囲
   第１、第２、第３又は第４項記載の半導体集積回路装置
   。