JPH02156498A - リフレッシュ機能内蔵ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は一般的にリフレッシュ機能内蔵ダイナミック
型半導体記憶装置に関し、特に、ダイナミック型半導体
記憶装置の消費電力をより低減するための構成に関する
。より具体的に言えば、リフレッシュ動作時においてよ
り少ない消費電力で基板バイアス電圧を発生することの
できる基板バイアス電圧発生回路の構成に関する。

［従来の技術］ 近年、パーソナルコンピュータの普及が著しく、様々な
分野で用いられている。このようなパーソナルコンピュ
ータのうち特に、最近では、携帯型パーソナルコンピュ
ータに対する需要が増大してきている。この携帯型パー
ソナルコンピュータに用いられる記憶装置としては、電
池保持（バッテリバックアップ）が可能な低消費電力の
記憶装置が要求される。

このような記憶装置としては、通常、ダイナミック型半
導体記憶装置（ＤＲＡＭ）またはスタティック型半導体
記憶装置（ＳＲＡＭ）が用いられる。このうち、ＤＲＡ
Ｍは、ＭＯＳキャパシタ（金属層を一方電極とし、半導
体領域を他方電極とし、その間の絶縁膜を誘電体として
用いるキャパシタ）に情報電荷を蓄積するという原理を
利用している。しかしながら、このようなＭＯＳキャパ
シタにおいてはその他方電極となる半導体領域と半導体
基板との間に形成される接合におけるリークなどにより
蓄積電荷が徐々に失われるため、成る一定時間ごとに蓄
積情報を再書込する必要がある。このような再書込動作
はリフレッシュ動作と呼ばれている。携帯用パーソナル
コンピュータにおける記憶装置としてＤＲＡＭを用いた
場合、バッテリバックアップ時においても一定時間ごと
にリフレッシュを行なう必要がある。

ＤＲＡＭの通常のリフレッシュモードには、ＲＡＳオン
リリフレッシュ、ＣＡＳビフォアＲＡＳリフレッシュが
ある。ＲＡＳオンリリフレッシュは、外部からリフレッ
シュ用の行アドレス（リフレッシュアドレス）を与え、
ロウアドレスストローブ信号ＲＡＳを立下げてＤＲＡＭ
を選択状態にして行なうリフレッシュモードである。こ
のＲＡＳオンリリフレッシュにおいてはコラムアドレス
ストローブ信号ＣＡＳはＨ’のレベルにある。

ＣＡＳビフォアＲＡＳリフレッシュモードは、信号ＲＡ
Ｓを“Ｌ″レベルする前に先に信号σＸＳを“Ｌ“レベ
ルにしてリフレッシュ指示信号を与え、この信号状態に
応じてリフレッシュを自動的に行なうモードである。こ
れらの通常のリフレッシュモードにおいては、信号ＲＡ
Ｓ、ＣＡＳ等のような外部クロック信号により１サイク
ルずつ制御されてリフレッシュが実行される。したがっ
て、バッテリバックアップ時にこのような通常のリフレ
ッシュモードを用いるのは複雑な制御が必要となり好ま
しくない。

そこで、バッテリバックアップ時にも容易にリフレッシ
ュを行なうために、たとえば山田等が’Ａｕｔｏ／５ｅ
ｌｆ　　Ｒｅｆｒｅｓｈ機能内蔵６４Ｋｂｉｔ　　ＭＯ
ＳダイナミックＲＡＭ”、電子通信学会論文誌、１９８
３年１月、第１６６−０巻、第１号、第６２頁ないし第
６９頁に解説しているように、リフレッシュ用のアドレ
スを発生するアドレスカウンタと各行のリフレッシュの
タイミングを与えるタイマ回路とを内蔵し、自動的にリ
フレッシュ動作を実行するセルフリフレッシュモードを
有するＤＲＡＭが考案され実用化されている。

このセルフリフレッシュ動作については上述の文献に詳
しく解説されているが以下に図面を参照して簡単に説明
する。

第２６図はセルフリフレッシュモードを有する従来の６
４にビットＤＲＡＭの構成の一例を示すブロック図であ
る。第２６図の構成おいては、リフレッシュ動作に関連
する部分のみが示される。

第２６図においてＤＲＡＭは、２５６行（２８）２５６
列（２８）の行列状に配置されたメモリセルを備えるメ
モリアレイ９７と、アドレス切換回路９５からのアドレ
ス信号を受け、−時的に保持し、かつ内部アドレス信号
を発生するアドレスバッファ９６と、アドレスバッファ
９６からの内部行アドレス信号に応答してメモリアレイ
９７から対応の１行を選択する行デコーダ９８とを含む
。

アドレスバッファ９６からは７ビツトの内部アドレス信
号ＲＡＯ〜ＲＡ６が行デコーダ８へ与えられる。明確に
は示さないが、メモリアレイ９７は各々１２８行２５６
列の２つのブロックに分割されており、７ビツトの下位
アドレス信号ＲＡＯ〜ＲＡ６により、各ブロックから１
本のワード線。

すなわち２本のワード線が同時に選択される。アドレス
バッファ９６からの最上位アドレス信号ＲＡ７はブロッ
ク選択用のアドレス信号として用いられる。

アドレス切換回路９５は外部から与えられる行アドレス
信号ＡＯ〜Ａ７とリフレッシュアドレスカウンタ９４か
ら発生されるリフレッシュアドレスＱＯ〜Ｑ６とを受け
、そのいずれか一方をリフレッシュ制御回路９２からの
制御のもとにアドレスバッファ９６へ伝達する。外部か
ら与えられるアドレス信号ＡＯ〜Ａ７として、行アドレ
ス信号と列アドレス信号が時分割多重して与えられる。

ＤＲＡＭのセルフリフレッシュ動作を指定するために、
入力端子１を介して与えられる信号ＲＥＦを受け、セル
フリフレッシュモードが指示されているか否かを検出す
るセルフリフレッシュモード検出回路９１と、セルフリ
フレッシュモード検出回路９１からのセルフリフレッシ
ュモード検出信号φＳに応答してアドレス切換回路９５
、リフレッシュアドレスカウンタ９４およびタイマ９３
の動作を制御する信号を発生するリフレッシュ制御回路
９２とを含む。アドレス切換回路９５はリフレッシュ制
御回路９２からのリフレッシュ指示信号に応答してリフ
レッシュアドレスカウンタ９４からのリフレッシュアド
レスＱＯ〜Ｑ６をアドレスバッファ９６へ与える。

タイマ９３は、リフレッシュ制御回路９２からのリフレ
ッシュ指示信号φ丁に応答して予め定められた間隔でリ
フレッシュ要求信号φ、を出力する。リフレッシュアド
レスカウンタ９４はこのタイマ９３からのリフレッシュ
要求信号φ、に応答してそのカウント値が増分され、そ
のカウント値に対応するリフレッシュアドレスＱＯ〜Ｑ
６をアドレス切換回路９５へ与える。次に動作について
簡単に説明する。

入力端子２へ与えられる信号ＲＡＳを“Ｈ゛レベル保ち
（スタンバイ状態）、かつ入力端子１へ与えられる外部
リフレッシュ信号ＲＥＦを“Ｌ“レベルに立下げること
により、セルフリフレッシュモード検出回路９１はリフ
レッシュが指示されたことを検出し、リフレッシュ指示
信号φ、を出力する。このリフレッシュ指示信号φ、に
応答してアドレス切換回路９５は、リフレッシュアドレ
スカウンタ９４からのリフレッシュアドレスＱＯ〜Ｑ６
をアドレスバッファ９６へ与える。アドレスバッファ９
６はこの与えられたリフレッシュアドレスＱＯ〜Ｑ６か
ら内部リフレッシュアドレスＲＡＯ〜ＲＡ６を発生し行
デコーダ９８へ与える。

行デコーダ９８はこの７ビツトのリフレッシュアドレス
ＱＯ〜Ｑ６　（ＲＡＯ〜ＲＡ６）をデコードし、メモリ
アレイ９７の各ブロックにおいて１２８行のうちの１行
を選択する。続いて図示しない回路によりこの選択され
た行に接続されるメモリセルのデータのリフレッシュが
行なわれる。

次に、この外部リフレッシュ信号ＲＥＦが予め定められ
たセット時間（最大１６μｓ）以上“Ｌ”レベルに保持
され続けると、セルフリフレッシュモードの指定がセル
フリフレッシュモード検出回路９１により検出される。

リフレッシュ制御回路９２はこのセルフリフレッシュモ
ード指定の検出に応答して、信号φＴを立上げてタイマ
９３を起動する。タイマはこの起動信号φ丁に応答して
予め定められたセット時間（最大１６μｓ）が経過する
とリフレッシュ要求信号φ、を出力しリフレッシュ制御
回路９２へ与える。リフレッシュ制御回路９２はこのリ
フレッシュ要求信号φ、に応答してリフレッシュアドレ
スカウンタ９４のカウント値を増分する。これに応答し
てリフレッシュアドレスカウンタ９４は先のリフレッシ
ュサイクルで出力したリフレッシュアドレスと異なるリ
フレッシュアドレスＱＯ〜Ｑ６をアドレス切換回路９５
へ与える。先のリフレッシュ動作と同様にしてこのリフ
レッシュアドレスＱＯ−０６に対応する１行がメモリア
レイ９７において選択され、この選択された１行に選択
されるメモリセルのデータのリフレッシュが行なわれる
。このタイマ９３がらのリフレッシュ要求信号φ、は外
部リフレッシュ信号ＲＥＦが“Ｌ”レベルにあり、かつ
信号百ＡＳが“Ｈゝレベルの状態にある限り予め定めら
れた周期で繰返し発生される。したがって、メモリアレ
イ９７における各ブロックにおいて１２８本のワード線
がこのセルフリフレッシュモードにおいて順次選択され
、その選択されたワード線に接続されるメモリセルのデ
ータがリフレッシュされる。たとえば６４にビットのＤ
ＲＡＭの場合、１６μ５Ｘ１２８〜約２ｍｓごとにメモ
リアレイ９７のすべてのメモリセルがリフレッシュされ
ることになる。主電源が切られたバッテリバックアップ
時には自動的に上述のセルフリフレッシュ動作が行なわ
れる。

通常、上述のようなりＲＡＭにおいては、このＤＲＡＭ
を構成、する回路素子とＤＲＡＭが形成されている半導
体基板との間の寄生容量等を低減し、ＤＲＡＭの高速動
作および安定動作を保証するために基板バイアス電圧発
生回路が設けられる。すなわち、通常、ＤＲＡＭにおい
ては、半導体基板と不純物領域との間の接合容量の低減
、半導体基板表面に形成されるＭＯＳトランジスタのし
きい値電圧の安定化、およびフィールド絶縁膜上の信号
配線層等と半導体基板表面上に形成される不純物領域と
からなる寄生ＭＯＳトランジスタの発生の抑止等を目的
として、半導体基板がＰ型の場合負の電位Ｖ［１［１に
半導体基板がバイアスされる。

第２７図は従来のセルフリフレッシュモードを有するＤ
ＲＡＭの基板バイアス電圧発生回路の一例を示す図であ
る。第２７図を参照して、基板バイアス電圧発生回路４
１は、所定の周波数の発振信号φＣＰを出力するリング
オシレータ４１１と、リングオシレータ４１１からの発
振信号を受けるチャージポンプ用キャパシタＣと、ノー
ドＮ、と接地電位との間に設けられ、ノードＮ、の電位
をそのしきい値電圧レベルにクランプするｎチャネルＭ
ＯＳトランジスタＱｌと、ノードＮａと出力端子４１２
との間に設けられ、ノードＮａをそのしきい値電圧と半
導体基板電位との差により決定される電位にクランプす
るｎチャネルＭＯ８）ランジスタＱ２とを備える。

第２８図は第２７図に示す基板バイアス電圧発生回路の
動作を説明するための信号波形図である。

以下、第２７図および第２８図を参照して基板バイアス
電圧発生回路の動作について簡単に説明する。

リングオシレータ４１１からの発振信号φｃＰが“Ｈ”
レベルに立上がると、ノードＮＢの電位はキャパシタＣ
の容量結合により電源電位ＶＣＣレベルの“Ｈ°レベル
に立上がろうとする。このとき、ノードＮａの電位の立
上がりに応答してＭＯＳトランジスタＱ１が導通状態と
なり、このノードＮ、の電位はＭＯＳ）ランジスタＱ１
のしきい値電圧レベルＶ丁、にクランプされる。一方、
ＭＯＳ）ランジスタＱ２は非導通状態にある。

次に、発振信号φ、Ｐが“Ｌ２レベルに立下がると、キ
ャパシタＣの容量結合によりノードＮａの電位も容量結
合より低下する。このノードＮａの電位低下に応じてＭ
ＯＳトランジスタＱｌはオフ状態になり、ＭＯＳトラン
ジスタＱ２がオン状態となり、半導体基板から正の電荷
がノードＮ１１１へ流入する。このノードＮＢの電位が
半導体基板電位ＶａＢとＭＯＳトランジスタＱ２のしき
い値電圧ＶＴ２との差に等しい値になるとＭＯＳトラン
ジスタＱ２は非導通状態となり、電荷の移動は停止する
。この１回の発振信号φＣＰの立上がりおよび立下がり
により、半導体基板の電位が少し減少する。このような
サイクルが何度か続くことにより、半導体基板の電圧Ｖ
ＢＢは徐々に低下し、所定の負電位となる。今、動作電
源電圧Ｖｃｃとすると、この半導体基板のバイアス電圧
ＶＢＢは理想的な場合Ｖ７　、　＋Ｖ７２−Ｖｃ　ｃと
なり、通常−３Ｖ程度の値である。

［発明が解決しようとする課題］ 従来のダイナミック型半導体記憶装置は上述のように構
成されており、通常モード時およびセルフリフレッシュ
モード時のいずれのモード時においても基板バイアス電
圧発生回路が動作し、同じ電力量を消費している。

しかしながら、セルフリフレッシュモード時においては
、リフレッシュ動作以外の他の動作、たとえばデータの
書込／読出および列選択動作等は行なわれないため、半
導体基板へ流入する基板リーク電流は通常モード時に比
べて少なく、またそのリーク量も予想し得るものである
。したがって、セルフリフレッシュモード時すなわちバ
ッテリバックアップ時においてはできるだけ消費電力を
小さくする必要があるものの、基板バイアス電圧発生回
路は通常動作モード時と同様の電力を消費しており、不
必要な電力消費をもたらしているという問題があった。

また、特開昭６１−５９６８８号公報において、バイア
ス能力の異なる２つの基板バイアス電圧発生回路を設け
、セルフリフレッシュモード時においてはバイアス能力
の大きな基板バイアス発生回路を動作させる構成が示さ
れるでいる。しかしながらこの構成においてもバイアス
能力の大きな基板バイアス電圧発生回路がセルフリフレ
ッシュモード時に連続的に動作することになり、不必要
な電力を消費しているという問題がある。

それゆえ、この発明の目的は上述の従来のダイナミック
型半導体記憶装置の有する欠点を除去し、セルフリフレ
ッシュモード時すなわちバッテリバックアップ時におけ
る消費電力をより低減したダイナミック型半導体記憶装
置を提供することである。

この発明の他の目的は、セルフリフレッシュモード時に
おいてより低消費電力で基板バイアス電圧を発生する改
善された基板バイアス電圧発生回路を備えたセルフリフ
レッシュ機能内蔵ダイナミック型半導体記憶装置を提供
することである。

この発明のさらに他の目的は、セルフリフレッシュモー
ド時において正確に半導体基板電位に応答して基板バイ
アス電圧を低消費電力で発生することのできるダイナミ
ック型半導体記憶装置内蔵の基板バイアス電位発生回路
を提供することである。

［課題を解決するための手段］ この発明にかかるリフレッシュ機能内蔵ダイナミック型
半導体記憶装置は、外部からのリフレッシュ指示信号に
応答して内部リフレッシュ指示信号を発生する手段と、
メモリセルデータのリフレッシュを行なう手段と、上記
内部リフレッシュ指示信号に応答してこの内部リフレッ
シュ指示信号が活性状態にある間予め定められた間隔で
周期的に上記リフレッシュ手段を活性化する信号を発生
する手段と、半導体基板を所定の電位にバイアスする手
段と、上記内部リフレッシュ指示信号と上記活性化信号
とに応答して上記活性化信号が活性状態に成る時間より
も短い時間上記バイアス手段を活性化する手段とを備え
る。

［作用］ この発明におけるダイナミック型半導体記憶装置におい
ては、セルフリフレッシュモード時において、基板バイ
アス手段がリフレッシュ動作サイクルの間の所定の一部
の時間においてのみ活性化されるため、基板バイアス手
段における不必要な電力消費を低減することができる。

［発明の実施例］ 第１図はこの発明の一実施例であるダイナミック型半導
体記憶装置の構成の概略を示すブロック図である。第１
図においては４Ｍ（２２・２２０）ビットのＤＲＡＭの
リフレッシュ系および基板バイアス電圧発生系の構成が
一例として示される。

第１図を参照してこの発明の一実施例であるダイナミッ
ク型半導体記憶装置は、２０４ｇ　（２’１）行２０４
８　（２”　）列の行列状に配列されたメモリセルから
なるメモリアレイ９７を含む。

メモリアレイ９７はワード線に関して２つのブロックに
分割される。各ブロックは１０２４行２０４８列のメモ
リセルを有する。メモリアレイ９７から１行を選択する
ために、外部からのアドレス信号ＡＯ〜Ａ１０とリフレ
ッシュアドレスカウンタ９４からのリフレッシュアドレ
スＱＯ〜Ｑ９のいずれかを選択的に通過させるアドレス
切換回路９５と、アドレス切換回路９５からのアドレス
信号を受は内部行アドレス信号ＲＡＯ〜ＲＡＩＯを発生
するアドレスバッファ９６と、アドレスバッファ９６か
らの１０ビツトの内部アドレス信号ＲＡＯ〜ＲＡ９をデ
コードし対応の１行をメモリアレイ９７から選択する行
デコーダ９８とが設けられる。９ビツトの下位アドレス
信号ＲＡＯ〜ＲＡ９により各ブロックから１本のワード
線、計２本のワード線が同時に選択される。アドレスバ
ッファ９６からの最上位行アドレス信号ＲＡＩＯはブロ
ック選択用アドレス信号として用いられる。

半導体記憶装置のリフレッシュ動作を行なうために、入
力端子１，２にそれぞれ与えられる外部リフレッシュ信
号ＲＥＦおよびロウアドレスストローブ信号ＲＡＳに応
答してセルフリフレッシュが指示されたか否かを検出し
、セルフリフレッシ二が指示されている場合内部セルフ
リフレッシュ指示信号φ、を出力するセルフリフレッシ
ュモード検出回路９１と、セルフリフレッシュモード検
出回路９１からの内部セルフリフレッシュ検出信号φ、
に応答してタイマ９３およびリフレッシュアドレスカウ
ンタ９４を起動するリフレッシュ制御回路９２と、リフ
レッシュ制御回路９２からの起動信号φＴに応答して起
動され所定周期ごとにリフレッシュ要求信号を出力する
タイマ９３を含む。タイマ９３は、リフレッシュ制御回
路９２からのリフレッシュ指示信号（起動信号）φ丁に
応答して起動され、信号φＴが活性状態にある間所定の
セット時間（最大１６μｓ）ごとにリフレッシュ要求信
号φ、をリフレッシュ制御回路９２および間欠動作制御
回路９９へ与える。信号φＴは信号φ、が所定時間以上
活性状態になると活性状態にされる。

リフレッシュアドレスカウンタ９４はタイマ９３からの
リフレッシュ要求信号φ８に応答してリフレッシュ制御
回路９２の制御のもとにそのカウント値を増分する。ま
た、リフレッシュ制御回路９２はセルフリフレッシュモ
ード検出回路９１からの内部セルフリフレッシュ検出信
号φ、に応答してアドレス切換回路９５にリフレッシュ
アドレスカウンタ９４からのリフレッシュアドレス信号
ＱＯ〜Ｑ９を選択させる。

半導体基板へ所定のバイアス電位を印加するために、セ
ルフリフレッシュモード検出回路９１からの内部セルフ
リフレッシュ検出信号φ、とタイマ９３からのリフレッ
シュ要求信号φ、とに応答して所定の時間幅の活性化信
号φ、を出力する間欠動作制御回路９９と、間欠動作制
御回路９９からの制御信号φＣに応答して活性化され、
半導体基板へ所定のバイアス電圧を印加する基板バイア
ス電圧発生回路１００が設けられる。

上述の構成において、リフレッシュ要求信号φ、が発生
されるごとに、リフレッシュアドレスカウンタ９４はそ
のカウント値を増分してリフレッシュアドレス信号ＱＯ
〜Ｑ９をそのカウント値に従って出力する。このリフレ
ッシュアドレス信号ＱＯ〜Ｑ９はアドレス切換回路９５
およびアドレスバッファ９６を介して行デコーダ９８へ
与えられる。行デコーダ９８はこの１０ビツトのリフレ
ッシュアドレス信号ＱＯ〜Ｑ９（内・部アドレス信号Ｒ
ＡＯ〜ＲＡ９は相補なデータとして与えられる場合２０
ビツト）をデコードし、メモリアレイ９７の各ブロック
内の対応の１行を選択する。この後、この選択されたワ
ード線に接続されるメモリのデータがリフレッシュされ
る。したがって、セルフリフレッシュモード時において
は１６μ５Ｘ１０２４〜約１６ｍ５ごとにメモリアレイ
９７内のすべてのメモリセルのデータがリフレッシュさ
れる。このセルフリフレッシュモードにおいては、ＤＲ
ＡＭの待機状態および動作状態を規定する信号ＲＡＳが
“Ｈ”レベルにあり、かつ内部リフレッシュ信号ＲＥＦ
が″Ｌ＃レベルにある間メモリアレイ９７内のワード線
がリフレッシュアドレス信号ＱＯ−Ｑ９に従って順次選
択され、メモリデータのリフレッシュが行なわれる。

第２図は第１図に示されるタイマの構成の一例を示す図
である。第２図を参照して、タイマ９３はリフレッシュ
制御回路９２からの信号φＴに応答して活性化されて発
振動作を行なうリングオシレータ９３−１と、リングオ
シレータ９３−１からの発振信号の波形整形を行なうバ
ッファ回路９３−２と、バッファ回路９３−２からのパ
ルス信号をカウントし、所定のカウント値ごとにリフレ
ッシュ要求信号φ、を出力するカウンタ回路９３−３と
を備える。

リングオシレータ９３−１は縦続接続された６段のイン
バータ１１〜Ｉ６と、インバータＩ６出力をその一方人
力に受け、その他方入力にリフレッシュ制御回路９２か
らの起動信号φＴを受けるＮＡＮＤゲートＮ１とを備え
る。ＮＡＮＤゲートＮ１出力はバッファ回路９３−２へ
与えられるとともに、初段のインバータ１１の入力部へ
帰還される。

バッファ回路９３−２は４段の縦続接続されたインバー
タ■７〜１１０を含む。このバッファ回路９３−２によ
りリングオシレータ９３−１出力の発振信号の波形のな
まりが補正され、インバータ１１０から発振信号φ、が
出力され、インバータ１２出力をインバータ１１１で反
転して反転出力信号φ「が出力される。この互いに相補
な発振信号φｒ、ａｒはカウンタ回路９３−３へ与えら
れる。カウンタ回路９３−３は互いに縦続接続された４
段の２進カウンタＢＣＩ〜ＢＣ４を備える。２進カウン
タＢＣＩ〜ＢＣ４の各々はそれぞれ入力部１．　　Ｉに
与えられた信号の周波数を２分の１の周波数に分周して
出力する。次に動作について説明する。

まず、リングオシレータ９３−１の動作についてその動
作波形図である第３Ａ図を参照して説明する。リフレッ
シュ制御回路９２からの起動信号φＴがＬ’　レベルに
あり、セルフリフレッシュモードが指定されていない場
合においては、ＮＡＮＤゲートＮ１出力は一定の“Ｈ”
レベルにあり、リングオシレータ９３−１は発振動作を
行なわない。

次に信号φＳが所定時間以上“Ｈ”レベルとなり、セル
フリフレッシュモードが検出され、起動信号φＴが“Ｈ
″レベル立上がると、ＮＡＮＤゲートＮ１はインバータ
として動作する。したがってインバータ１１〜！６およ
びＮＡＮＤゲートＮ１が７段のインバータと等価になり
、リングオシレータ９３−１は発振動作を開始する。こ
のリングオシレータ９３−１からの発振信号はバッファ
回路９３−２へ与えられ、そこで波形整形される。この
波形整形された互いに相補な発振信号φ「、φｒはカウ
ンタ回路９３−３へ与えられる。

カウンタ回路９３−３に含まれる２進カウンタＢＣＩ−
ＢＣ３は第３Ｂ図に示すようなカウント動作を行なう。

すなわち２進カウンタＢＣＩは発振信号φ「が２回与え
られるごとに″Ｈ″レベルに立上がる出力信号０１を導
出する。したがって、２進カウンタＢＣＩの出力０１は
信号φｒが周期１μｓの場合、デユーティ５０の周期２
μｓの信号が出力される。以下同様にして、２進カウン
タＢＣ２からはデユーティ５０の周期４μｓの出力信号
０２が導出され、２進カウンタＢＣ３からは周期８μｓ
、デユーティ５０の出力信号０３が導出される。その結
果、２進カウンタＢＣ４からはリフレッシュ要求信号φ
、としてデユーティ５０゜周期１６μｓの信号が出力さ
れる。このリフレッシュ要求信号φ歳が“Ｈ゛レベルな
るとリフレッシュ動作が行なわれる。

なお、各２進カウンタＢＣＩ〜ＢＣ４の各々にはリセッ
ト信号ＲＥＳＥＴが与えられており、必要に応じてその
カウント出力を所定値にリセットできるようにされてい
る。

第４図は第１図に示す間欠動作制御回路の構成の一例を
示す図である。第４図を参照して間欠動作制御回路９９
は、タイマ９３からのリフレッシュ要求信号φ、に応答
してワンショットのパルス信号φＴ、を出力するワンシ
ョットパルス発生回路９９−１と、ワンショットパルス
発生回路９９−１からのワンショットパルス信号φＴ、
およびリフレッシュモード検出回路９１からのセルフリ
フレッシュ指示信号φ、とタイマ９３からの反転発振信
号φｒとに応答して基板バイアス発生回路１００の動作
を制御する信号φ（を出力するフリップフロップ９９−
２を備える。

ワンショットパルス発生回路９９−１はリフレッシュ要
求信号φ、を受ける３段の縦続接続されたインバータ１
２０〜２２と、インバータ１２２出力をその一方人力に
受け、その他方入力にリフレッシュ要求信号φ、を受け
るＮＡＮＤゲートＮ１０とを含む。インバータＩ２０〜
１２２はリフレッシュ要求信号φ、を反転するとともに
遅延してＮＡＮＤゲートＮＩＯの一方入力に与える。

ＳＲフリップフロップ９９−２は、ワンショットパルス
信号φ丁、とセルフリフレッシュモード検出信号φ、と
ＮＡＮＤゲートＮ１２出力とを受ける３人力ＮＡＮＤゲ
ートＮｉｌと、ＮＡＮＤゲートＮｉｌ出力をその一方入
力に受け、その他方入力にタイマ９３に含まれるリング
オシレータ９３−１およびバッファ回路９３−２からの
反転発振信号φ「を受ける２人力ＮＡＮＤゲートＮ１２
とを含む。ＮＡＮＤゲートＮｉｌから基板バイアス発生
回路１００を動作制御するための信号φＣが出力される
。次に間欠動作制御回路９９の動作について説明する。

まず、ＤＲＡＭがセルフリフレッシュモード以外の状態
にあり、セルフリフレッシュモード検出信号φＳが“Ｌ
“レベルにある場合の動作について第５Ａ図を参照して
説明する。この場合、ＮＡＮＤゲートＮｉｌ出力は、Ｎ
ＡＮＤゲートＮ１２出力および信号φ丁、の状態にかか
わらず常に“Ｈ”レベルとなる。後述するように、この
信号φＣが“Ｈｏにある場合、基板バイアス電圧発生回
路１００は活性化され、半導体基板へバイアス電位を供
給する。

次に、信号ＲＥＦが“Ｌ”レベルとなり、所定時間が経
過してＤＲＡＭがセルフリフレッシュモードに入った場
合を考える。この場合、信号ＲＥＦの“Ｈｏレベルへの
移行に応答して、第５Ｂ図に示すようにセルフリフレッ
シュモード検出信号φ、は“Ｈルーベルとなる。所定時
間が経過せず、セルフリフレッシュ要求信号φ、が″′
Ｌ°レヘルレベる場合、ワンショットパルス発生回路９
９−１の出力信号φＴ、は“Ｈｏレベルにある。次に所
定時間が経過し、リフレッシュ要求信号φ、が“Ｈ”に
立上がると、信号φＴ５が信号φ、の立上がりに応答し
て所定の時間幅（これはインバータ１１０〜１１２およ
びの遅延時間により決定される）の間′Ｌ２レベルに立
下がる。この結果、ＮＡＮＤゲートＮｌ　１出力は“Ｈ
ルーベルに立上がる。このＮＡＮＤゲートＮ１１の出力
信号φＣの立上がりは反転信号φｒの立上がりに同期し
ており、この反転信号φｒがＨ”レベルの間、信号φ。

が“Ｈｏレベルとなる。次に、反転信号φＴが“Ｌ°レ
ベルに移行すると、３人力ＮＡＮＤゲートＮｉｌの人力
はすべて“Ｈ“　レベルとなり、その出力信号φ、は“
Ｌ”レベルにリセットされる。この信号φ。が活性状態
になる時間幅は、タイマ９３からの発振信号φ「の周期
が１μｓの場合的０．　５μｓとなる。

第６図は第１図に示す基板バイアス電圧発生回路１００
の具体的構成の一例を示す図である。第６図の構成にお
いて、基板バイアス電位発生回路１００は、チャージポ
ンプ用キャパシタＣ１および電位クランプ用のＭＯＳト
ランジスタＱｌ、Ｑ２と、所定の周波数の発振信号φ（
Ｆを出力するリングオシレータ５１１とを含む。リング
オシレータ５１１は間欠動作制御回路９９からの制御信
号φ。によりその動作が制御される。第７図に第６図に
示すリングオシレータ５１１の具体的構成の一例を示す
。

第７図を参照してリングオシレータ５１１は、６段の互
いに縦続接続されたインバータ１３０〜１３６と、イン
バータＩ３６出力をその一方入力に受け、かつ制御信号
φ。をその他方入力に受けるＮＡＮＤゲートＮ３０と、
ＮＡＮＤゲートＮ３０出力を受ける２段の縦続接続され
たインバータ１３７．１３８から構成される。ＮＡＮＤ
ゲートＮ３０は制御信号φ。が“Ｈｏレベルの場合イン
バータとして動作し、制御信号がφ。が“Ｌ°レベルの
場合、インバータ１３６の出力状態に無関係に“Ｈ°レ
ベルの信号を出力する。したがって、制御信号φ。が“
Ｈ”の場合、インバータ１３０〜１３６およびＮＡＮＤ
ゲートＮ３０が７段のリングオシレータを形成する。Ｎ
ＡＮＤゲートＮ３０の出力は、波形整形用のインバータ
１３７，１３８を介してチャージポンプ用キャパシタＣ
のチャージポンプ動作を規定する発振信号φｃＰとして
出力される。

第７図に示すリングオシレータの構成を第２７図に示す
従来の構成と比較すれば明らかなように、第２７図に示
す従来のリングオシレータにおいては、ＤＲＡＭの動作
状態に無関係に常に発振しているが、第７図に示すこの
発明に従うリングオシレータ５１１は、制御信号φ。が
“Ｈｏのときのみ発振し、制御信号φＣが“Ｌ”の場合
には発振動作をせず、その出力信号は“Ｈ＃レベルを維
持する。この制御信号φＣは第５Ｂ図に示したごとく、
タイマ９３からの出力であるリフレッシュ要求信号φ、
に応じて所定期間の間のみＨ”レベルになる。

一方、前述したごとく、リフレッシュ要求信号φ、に応
じてリフレッシュ制御回路９２を介してリフレッシュア
ドレスカウンタ９４が活性化され、その出力となるリフ
レッシュアドレス信号ＱＯ〜Ｑ９の値に対応したアドレ
スのワード線がメモリアレイ９７より選択され、この選
択されたワード線に接続されるメモリセルのデータがリ
フレッシュされる。このリフレッシュ要求信号φ、の活
性化のタイミングおよびワード線の選択のタイミングお
よびリングオシレータの発振信号のタイミングの時間的
関係に着目して、従来装置における場合とこの発明によ
る実施例の場合とを比較して示したものが第８Ａ図およ
び第８Ｂ図に示すタイミング動作波形図である。ここで
第８Ａ図は従来のＤＲＡＭにおけるリフレッシュ要求信
号、ワード線の選択状態およびチャージポンプ用発振信
号φｃＰの関係を示し、第８Ｂ図はこの発明の一実施例
におけるこれらの信号の関係を示す。

第８Ａ図に示すように、リフレッシュ要求信号φ、が１
６μｓごとに“Ｈ０レベルになると、それに応じてリフ
レッシュアドレスカウンタ９４からのリフレッシュアド
レス信号に応答してワード線が順次選択され、選択され
たワード線の電位ＷＬが“Ｈ＃レベルになる。たとえば
第８Ａ図に示すように時刻ｔ　（ｎ）にｎ番目のワード
線が活性化され、その時刻ｔ　（ｎ）より１６μｓ後の
時刻ｔ　（ｎ＋１）に（ｎ＋１）番目のワード線が活性
化される。この場合、従来の基板バイアス電圧発生回路
の構成においては、そこに含まれるリングオシレータ４
１１の出力信号φＣＰはこれらのワード線選択およびリ
フレッシュ要求信号φ、の発生タイミングとは全く無関
係に連続的に発振している。

しかしながら第８Ｂ図に示すようにこの発明の一実施例
による基板バイアス電位発生回路は、そのリングオシレ
ータ５１１からの発振信号φｃＰはリフレッシュ要求信
号φ、の立上がりから約０゜５μｓの間のみ発振するこ
とになり、この期間のみ基板バイアス電圧が発生される
。このような構成とすることにより、第８Ｂ図から明ら
かように、ワード線が選択され、リフレッシュ動作が行
なわれる期間（これらは通常１００〜２００ｎ　ｓ程度
）の前後のみ基板バイアス発生回路を動作させることが
可能となる。

一般に、基板バイアス電圧は、ＭＯＳトランジスタのソ
ースおよびドレイン領域と半導体基板との間に生じるよ
うなリーク電流によって絶対値的に減少する。ここで、
半導体基板に対するリーク電流は必ずしも一定ではなく
その回路動作に影響される。この基板リーク電流はＭＯ
Ｓトランジスタのスイッチ状態が固定または静止されて
いる場合には比較的小さいが、記憶装置の回路が動作状
態にあり、ＭＯＳ）ランジスタのスイッチ状態が変化し
た場合にはそれに応じて増加する。したがって、基板バ
イアス電圧が変化する可能性があるのは、主にワード線
が活性化されてメモリのリフレッシュ動作が行なわれて
いる場合であるので、この間のみ基板バイアス電圧発生
回路を動作させることにより、この基板バイアス電圧の
変動を防ぐとともにまた基板バイアス電圧発生回路にお
ける消費電力を低減させることができる。

第９図はセルフリフレッシュモード検出回路９１の具体
的構成の一例を示す図である。第９図を参照して、検出
回路９１は入力端子１に与えられる外部リフレッシュ信
号ＲＥＦを受けるインバータ９１１を含む。入力端子１
とインバータ９１１の入力部との間には高抵抗のプルア
ップ用抵抗Ｒ５が設けられる。この構成においては、外
部リフレッシュ信号ＲＥＦが′Ｈルベルまたはオーブン
状態となったとき、インバータ９１１の入力は高抵抗の
プルアップ抵抗Ｒｓにより電源電位レベルＶｃｃにプル
アップされるため、インバータ９１１の出力φ、は“Ｌ
″レベルなる。外部リフレッシュ信号ＲＥＦがＬ”　レ
ベルとなると、インバータ９１１は“Ｈ＃レベルの出力
信号φ、を出力する。この構成により、外部リフレッシ
ュ信号ＲＥＦに応答してセルフリフレッシュモードを指
示する内部リフレッシュ指示信号φ、を出力することが
できる。信号φ、が所定時間以上“Ｈ”レベルを持続す
るとセルフリフレッシュモードが検出され、信号φ、が
立上がる。

第１０図はリフレッシュを指示するための制御信号入力
端子専用に設けるのではなく、通常ＤＲＡＭにおいて用
いられる外部からのロウアドレスストローブ信号ＲＡＳ
およびコラムアドレスストローブ信号ＣＡＳを用いてセ
ルフリフレッシュモードを指示する場合の構成を示す図
である。第１０図の構成において、セルフリフレッシュ
モード検出回路９１は、入力端子２を介して与えられる
信号ＲＡＳを受けるセット人力Ｓと入力端子３を介して
与えられる信号ＣＡＳを受けるリセット人力Ｒとを受け
るフリップフロップ９２１と、フリップフロップ９２１
の出力端子Ｑからの信号ｃｂＲを受ける比較回路９２２
と、比較回路９２２からの活性化信号に応答して起動さ
れ所定のセット時間をカウントするタイマ９２３とを含
む。タイマ９２３は信号ＣｂＲの活性状態への移行に応
答して比較回路９２２を介して起動される。比較囲路９
２２はタイマ９２３からの計時情報に応答して信号Ｃｂ
Ｒが所定時間以上“Ｈ″レベル活性状態にあるときに内
部リフレッシュ指示信号φ。

を立上げる。次に、第１０図に示すセルフリフレッシュ
モード検出回路９１の動作波形図である第１１図を参照
してその動作について説明する。

この構成においては、セルフリフレッシュの指示は信号
ＲＡＳが“Ｈ”レベルにある状態で信号ＣＡＳを“Ｌ′
に立下げることにより行なわれる。

このＣＡＳビフォアＲＡＳリフレッシュ状態においては
、フリップフロップ９２１がセットされ、その出力信号
ＣｂＲが“Ｈ“レベルになる。タイマ９２３は、この信
号ＣｂＲの“Ｈ”レベルへの移行に応答して比較７回路
９２２を介して起動され、所定のセット時間Ｔをカウン
トする。比較回路９２２は、タイマ９２３が所定のカウ
ント値（所定のセット時間）をカウントしたときに信号
ＣｂＲが連続して“Ｈ”レベルにある場合には、“Ｈ″
レベル信号φ、を出力する。この信号ＣｂＲの“Ｈルベ
ルの状態は信号ＣＡＳが“Ｌ”レベルにある間持続され
、その間“Ｈ“レベルの信号φ、が出力される。信号Ｃ
ＡＳがＨ”　レベルになるとフリップフロップ９２１が
リセットされ、その出力信号ＣｂＲが“Ｌルベルとなり
、応じて比較回路９２２からの信号φ、が“Ｌ″レベル
なる。これによりセルフリフレッシュ動作が完了する。

第１２図はこの発明の他の実施例である基板バイアス電
圧発生回路の構成を概略的に示すブロック図である。こ
の第１２図に示す基板バイアス電圧発生回路は、バイア
ス能力（電流供給能力）の大きい主バイアス回路１１０
とバイアス能力が比較的小さくされた副バイアス回路１
２０とを含む。

この構成においては、主バイアス回路１１０および副バ
イアス回路１２０のいずれか一方へ、基板電位検出回路
６１０からの基板電位検出信号φ０応答して切換回路６
００の制御のもとにリングオシレータ５１１からの発振
信号φｃＰを伝達する構成がとられる。

主バイアス回路１１０は切換回路６００からの発振信号
φｃＰＭを受けるチャージポンプ用キャパシタＣｒ＋と
、電位クランプ用のＭＯＳトランジスタＱ＋ｎ、Ｑ２ｍ
を備える。

副バイアス回路１２０は切換回路６００からの発振信号
φｃｐｓを受けるチャージポンプ用キャパシタＣ８と、
電位クランプ用のＭＯＳトランジスタＱ＋ｓ、Ｑｚｓと
を備える。

通常、キャパシタのチャージポンプ作用を利用したバイ
アス電位発生回路のバイアス能力（電流供給能力）は、
１回の電荷注入量および単位時間あたりの電荷注入回数
、すなわちこのチャージポンプ用キャパシタの容量値お
よびリングオシレータの発振周波数および電位クランプ
用のＭＯＳトランジスタの駆動能力により決定される。

したがって、キャパシタＣｎの容量値をキャパシタＣ８
の容量値よりも大きくし、かつＭＯＳトランジスタ０２
Ｍの駆動能力（トランジスタサイズ）をＭＯＳトランジ
スタＱ２Ｓのそれよりも大きくすることにより生バイア
ス回路１１０のバイアス能力を副バイアス回路１２０の
バイアス能力よりも太き（することができる。

次に動作について簡ｉ１１に説明する。リングオシレー
タ５１１が発振している状態を考える。基板電位検出回
路６１０が基板バイアス電圧ＶＢＢの電位レベルを検出
する。たとえばその検出値が予め定められた電位レベル
よりも絶対値的に小さい場合には、切換回路６００を制
御して主バイアス回路１１０を活性化し、急速で基板バ
イアス電位Ｖａａを所定のレベルにまで低下させる。こ
の所定値に基板バイアス電位ＶａＳが達した後には、基
板バイアス電位検出回路６１０からの検出信号φ０に応
答して切換回路６００により副バイアス回路１２０を能
動化させる。このようにリングオシレータ５１１の発振
状態において基板バイアス電圧Ｖ［１［１の電位レベル
に応じて基板バイアス電圧発生回路のバイアス能力を調
整することにより第６因に示すような単一のバイアス能
力のみを有する基板バイアス発生回路を用いた場合より
もさらに消費電力を低減することが可能となる。

第１３因は第１２図に示す基板バイアス電位検出回路の
具体的構成の一例を示す図である。

第１３図を参照して基板電位検出回路６１０は、電源電
位Ｖｃｃと半導体基板バイアス電位Ｖａａとの間に直列
に接続されるｐチャネルＭＯＳトランジスタＱ３、ｎチ
ャネルＭＯＳトランジスタロ４およびｎチャネルＭＯＳ
）ランジスタＱ５を含む。ＭＯＳトランジスタＱ３の一
方導通端子は電源電位Ｖｃｃに接続され、そのゲートは
接地電位ＧＮＤに接続され、その他方導通端子がノード
Ｎ１に接続される。ｎチャネルＭＯＳトランジスタロ４
はそのゲートが接地電位に接続され、その−方導通端子
がノードＮ１に接続され、その他方導通端子がノードＮ
２に接続される。ｎチャネルＭＯＳトランジスタロ５は
そのゲートおよび一方導通端子がノードＮ２に接続され
、その他方導通端子が基板バイアス電位Ｖ［１ｆｌに結
合される。このノードＮ１の出力電位レベルは波形整形
用の２段のインバータ１５０，１５１を介して基板電位
検出信号φ０として切換回路６００へ与えられる。

次にこの回路の動作について説明する。

ＭＯＳ）ランジスタＱ３は、そのゲートが接地電子ＧＮ
Ｄに接続されてい・るため、常時導通状態にある。今、
基板バイアス電圧Ｖａａが絶対値的に小さく、基板バイ
アスが浅い状態を考える。今仮に、基板バイアス電位Ｖ
［１［１がＯｖの場合、ノードＮ２の電位はトランジス
タＱ５のしきい値電圧レベルに等しい値となる。ｎチャ
ネルＭＯＳトランジスタロ４のゲートは接地電位に接続
され、かつノードＮ２の電位がＯｖ以上あるため、ＭＯ
ＳトランジスタＱ４はオフ状態にある。したがって、ノ
ードＮ２の電位はＭＯＳトランジスタＱ３を介して高レ
ベルに充電される。したがって、この場合基板電位検出
信号φ０は“Ｈ“レベルとなる。

今、基板バイアス電位Ｖａａが−（Ｖｖ　ｓ＋ｖＴ４）
より絶対値的に大きくなった場合を考える。

ここでＶ、、、Ｖ□４はそれぞれトランジスタＱ５、Ｑ
４のしきい値電圧である。この場合、ノードＮ２の電位
レベルは−ＶＴ４よりも絶対値的に大きくなる。この結
果ＭＯＳトランジスタＱ４がオン状態となり、ＭＯＳト
ランジスタＱ４．Ｑ５が共に導通状態となる。このとき
、ＭＯＳ）ランジスタＱ３とＭＯＳ）ランジスタＱ４の
コンダクタンスの比を適切に選ぶことによりノードＮ１
のレベルをインバータ１５０に対する“Ｌ”レベルとす
ることができる。したがって基板バイアスが深い場合、
信号φＤは“Ｌ“レベルとなる。その後、基板へのリー
ク電流等によって基板バイアス電圧Ｖａａが−（ＶＴ　
ｓ　＋ＶＴ　４　）　ヨ”）絶対ｆａ的に小さくなると
、ＭＯＳ）ランジスタＱ４が非導通状態となり、ノード
Ｎ１電位が“Ｈ°レベルになり、再び制御信号φ０が″
Ｈ″レベルになる。

ここで、ＭＯＳトランジスタＱ４．Ｑ５が共にオン状態
となった場合、電源電位Ｖｃｃから基板へ電流が流れ込
むことになり、基板バイアス電圧を変化させることにな
る。この電源電位Ｖｃｃから半導体基板へ流れ込む電流
は基板バイアス電圧Ｖａａを絶対値的に小さくする。こ
の電位検出回路を流れるリーク電流による基板バイアス
電圧Ｖ１１［１の変動を少なくするためにおよびノード
Ｎ１の“Ｌ°レベルを十分に低下させるために、ＭＯＳ
トランジスタＱ３のコンダクタンスはできるだけ小さな
値すなわち高抵抗に設定される。

第１４図は第１２図に示す切換回路６００の具体的構成
の一例を示す図である。第１４図を参照して切換回路６
００はリングオシレータ５１１からの発振信号φｃＰと
基板電位検出回路１０からの検出信号φ０を受けるＡＮ
ＤゲートＡＤ１と、発振信号φＣＦおよび制御信号φ０
を受ける２人力ＮＯＲゲートＮＲ１とを含む。ＡＮＤゲ
ートＡＤ１から第１主バイアス回路１１０の動作を制御
する信号φ（Ｐｆｉが出力される。ＮＯＲゲートＮＲ１
から副バイアス回路１２０の動作を制御する信号φ。Ｐ
、が伝達される。次に第１４図に示す切換回路６００の
動作をその動作波形図である第１５図を参照して説明す
る。

まず基板バイアスが浅く基板電位検出回路６１０からの
検出信号φ。が′Ｈｍレベルの場合を考える。この場合
ＮＯＲゲートＮＲ１は、その発振信号φｃＰの状態にか
かわらず“Ｌ２レベルとなる信号φｃｐｓを出力する。

一方ＡＮＤゲートＡＤ１は発振信号φ。Ｐをそのまま通
過させる。したがってこの信号φ０が“Ｈ″の場合、信
号φ。

Ｐｏは発振信号φ（ｒと同様の発振動作をすることにな
り、主バイアス回路１１０におけるチャージポンプ動作
が活性化され、この主バイアス回路１１０を介して半導
体基板へバイアス電圧Ｖａａが印加される。

次に基板バイアスが深くなり、制御信号φＤが“Ｌ″レ
ベルなった場合を考える。この場合、上述の場合と逆に
ＡＮＤゲートＡＤＩ出力信号φｃＰ、、は“Ｌ°レベル
固定となり、一方ＮＯＲゲートＮＲ１はインバータとし
て機能し、出力信号φ。Ｐ、として発振信号φｃｒを反
転させた信号を出力する。この結果、主バイアス回路１
１０は動作せず、バイアス能力の小さな副バイアス回路
１２０がチャージポンプ動作を開始し、基板電圧Ｖ［ｌ
［１を半導体基板へ印加する。

第１６図はこの発明の他の実施例である基板バイアス電
圧発生回路１００の構成を示すブロック図である。第１
６図に示す基板バイアス電圧発生回路１００は、主バイ
アス回路１１０と副バイアス回路１２０のいずれかを択
一的に動作させるための制御回路７００を含む。制御回
路７００は、予め定められた負の基準電位を発生する基
準電位発生回路７２０と、高入力インピーダンスを有し
この高入力インピーダンスの入力部を介して半導体基板
の電位を検出する基板電位検出回路７３０と、基準電位
発生回路７２０からの基準電位と基板電位検出回路７３
０からの検出電位とを比較する比較回路７４０と、比較
回路７４０からの比較結果を示す信号に応答してリング
オシレータ５１１からの発振信号φｃｒを主バイアス回
路１１０および副バイアス回路１２０のいずれか一方へ
選択的に伝達する切換回路７１０とを備える。

この高人力インピーダンスを介して基板電位を検出する
構成は以下の利点を有する。たとえば第１３図に示す基
板電位検出回路の構成の場合、ＭＯＳトランジスタＱ４
．Ｑ５が共に導通状態となった場合型Ｒ電位Ｖｃｃから
基板バイアス電位Ｖａａへ電流が流れ込むことになる。

この場合、このリーク電流量をできるだけ小さくするた
めにトランジスタＱ３のコンダクタンスが可能な限り小
さくされていたとしても、この基板へ流入するり−り電
流を防止することはできない。この基板へ流入する電流
は基板バイアス電位Ｖａａを絶対値的に小さくし基板バ
イアスを浅くする。基板バイアスが浅くなるとバイアス
能力の大きな基板バイアス回路１１０が動作することに
なる。したがって、主バイアス回路１１０が基板電位検
出回路自体のリーク電流により動作することになり、基
板バイアス電位検出回路自体が基板バイアスを浅くする
方向に機能しているため、いたずらに主バイアス回路１
１０を動作させてしまうという問題が発生する。

しかしながら、この第１６図に示す構成においては、高
入力インピーダンスを何する入力部を介して基板電位が
検出されるので基板電位への影響をなくしながら正確に
基板電位を検出することができる。この基板電位は、内
部で発生される所定の負電位と比較され、その比較結果
により主バイアス回路１１０および副バイアス回路１２
０のいずれかが動作させられる。これにより、より正確
に基板電位に応答してバイアス能力の異なるバイアス回
路を適切に動作させることができ、より低消費電力な基
板バイアス電位発生回路を実現することができる。

第１７図は第１６図に示す選択制御回路７００の具体的
構成の一例を示す図である。第１７［を参照して、所定
の負電位レベル（半導体基板がＰ型の場合）に達する基
準電位Ｖ「を発生する基準電位発生回路７２０と、基準
電位発生回路７２０の出力電位Ｖ「を検出するｐチャネ
ルＭＯＳ）ランジスタＱＩＧと、基板電位ｖ８［１を検
出するｐチャネルＭＯＳトランジスタ０２Ｇと、これら
のＭＯＳトランジスタＱＩＧ、０２Ｇの検出出力に応答
して主バイアス回路１１０および副バイアス回路１２０
の一方を不活性化し、かつ他方のバイアス回路を活性化
する信号を発生するＭＯＳ）ランジスタＱ７Ｇ、Ｑ８Ｇ
、ＱＩＩＧ、Ｑ１２Ｇを含む。トランジスタＱ７Ｇ、Ｑ
８Ｇ、ＱＩＩＧ。

Ｑ１２Ｇは、ＣＭＯＳ構成のフリップフロップ型差動増
幅器を構成し、出力ノードＰＩ、Ｐ２に電位検出用ＭＯ
Ｓ）ランジスタＱＩＧ、０２Ｇの出力に応じた信号を発
生する。ノードＰＩ、Ｐ２からそれぞれ主バイアス回路
１１０および副バイアス回路１２０へ印加される発振信
号φＣｒ＄＋　　φｃＰＭが出力される。電位検出用Ｍ
Ｏ８）ランジスタＱＩＧ、Ｑ２Ｇと出力ノードＰｉ、Ｐ
２の間にはそれぞれｐチャネルＭＯＳ）ランジスタＱ３
Ｇ、０４Ｇが設けられる。これらのＭＯＳトランジスタ
０３Ｇ、０４Ｇは、それぞれ電位検出用ＭＯＳトランジ
スタＱＩＣ；、Ｑ２Ｃ；が導通状態となったときに電源
電位Ｖｃｃから出力ノードＰ１゜Ｐ２へ貫通電流が流れ
るのを防止するためのカットオフトランジスタの機能を
有する。

出力ノードＰＩ、Ｐ２をそれぞれ所定電位レベルにプリ
チャージするために、ＭＯＳトランジスタ０７Ｇ、０８
Ｇと並列にｐチャネルＭＯＳ）ランジスタＱ５Ｇ、０６
Ｇが設けられる。ＭＯＳ）ランジスタＱ５Ｇ、Ｑ６Ｇの
ゲートへはリングオシレータ５１１からの発振信号φｃ
Ｐが印加される。したがって、ＭＯＳトランジスタＱ５
Ｇ、Ｑ１０は、発振信号φ（ｒがＬ“レベルとなったと
きにオン状態となり、ノードＰｉ、Ｐ２をそれぞれ電源
電位Ｖｃｃレベルにプリチャージする。

フリップフロップ型の差動増幅器（ＭＯＳ）ランジスタ
Ｑ７Ｇ、Ｑ８Ｇ、ＱＩＩＧ、Ｑ１２Ｇで構成される差動
増幅回路）を活性状態とするために、ｎチャネルＭＯＳ
）ランジスタＱＩＩＧ、０１２Ｇの一方導通端子（ソー
ス）には、インバータ１１を介した発振信号φｃＰが印
加される。

さらに、カットオフトランジスタとして機能するＭＯＳ
トランジスタＱ３Ｇ、０４Ｇのゲートへは内部制御信号
φ　、／が印加される。この内部制御信号φ　、／　は
リングオシレータ５１１からの発振信号φ（Ｐをインバ
ータ１２０，１２０を通すことにより生成される。内部
制御信号φｃＰ′はインバータ１２Ｇおよび■ＩＧによ
り発振信号φ、Ｐに対し所定の遅延時間を有している。

基準電位Ｖｒを生成する基準電位発生回路７２０は、第
１８図に示すような構成を有する。

第１８図を参照して、基準電位発生回路７２０は、チャ
ージポンプ用キャパシタＣＩＧと、キャパシタＣＩＧの
チャージポンプ動作に協働してノードＢ１の電位をそれ
ぞれ所定の電位にクランプするｐチャネルＭＯＳ）ラン
ジスタＱ９Ｇ、ＱｌＯＧと、寄生容ｊｌｃ２Ｇとを有す
る。ｐチャネルＭＯＳ）ランジスタＱ９Ｇは、ノードＢ
１と接地電位との間にダイオード接続して設けられ、ノ
ードＢ１電位をそのしきい値電圧レベルにクランプする
。ｐチャネルＭＯＳトランジスタＱＩＯＧはノードＢ１
と出力ノードＢ２との間に設けられ、ノードＢ２電位を
そのしきい値電圧と基準電位Ｖ「とで決定される値にク
ランプする。ｐチャネルＭＯＳ）ランジスタＱＩＯＧも
ダイオード接続される。

この基準電位発生回路７２０は、その構成要素がキャパ
シタとｐチャネルＭＯＳトランジスタであるため、第１
９図に示すように、ｐ型半導体基板１５０の表面に形成
されたｎ型ウェル領域１６０内に形成される。寄生容Ｊ
ＩＣ２Ｇはこの基準電位発生回路７２０が形成されるｐ
型不純物領域（明確に示さず）とｎウェル１６０との間
に形成される接合容量などを含む。この基準電位発生回
路７２０からの出力Ｖ「は、ｎ型ウェル１６０内に形成
された小容積のｐ＋型不純物領域１７０へ印加され、こ
のｐ＋型不純物領域１７０を所定の負電位レベルにバイ
アスする。この基＄電位発生回路７２０を動作させるた
めの発振信号φＣＦはインバータＩＩＧを介して印加さ
れる。

第２０図は第１７図に示される基板バイアス電位発生回
路の動作を示す信号波形図である。以下、第１７図ない
し第２０図を参照してこの発明の他の実施例である基板
バイアス発生回路の動作について説明する。

まず、セルフリフレッシュモードとは直接関係はしない
が、この選択制御回路７００の動作をよりよく理解する
ために、記憶装置への電源投入直後の過渡的な動作につ
いて説明する。

半導体記憶装置への電源投入時などの初期状態において
は、基準電位Ｖ「および基板バイアス電位Ｖａａは共に
Ｏｖの接地電位レベルにある。この電源投入に応答して
、第１２図に示すリングオシレータ５１１の発振動作を
開始させて急速に基板バイアス電位を所定電位まで低下
させる必要がある。このため、リングオシレータ５１１
は、第４図に示すように、通常動作モード時においても
動作するような構成がとられる。このリングオシレータ
５１１を通常動作時においても動作させる構成は第４図
に示すように信号φ、が“Ｌ”レベルの開信号φ。が“
Ｈ”　レベルにあり、基板バイアス電圧発生回路１００
が活性化される構成により実現されている。

このようなｉＳ電源投入応じてリングオシレータ５１１
が動作した場合には、基準電位発生回路７２０の出力で
ある基準電位Ｖｒは急速に所定レベル−■、へ到達する
。しかしながら一方、半導体基板１５０へ印加される基
板バイアス電位ＶＢａは基準電位Ｖｒの立下がりに比べ
て緩やかに所定のバイアスレベルへ到達する。この基準
電位Ｖ「と基板バイアス電位Ｖａａとの電位低下におけ
る時間差は、以下の理由により生じる。すなわち基準電
位発生回路７２０はたとえばｎ型ウェル領域１６０内に
形成されており、その基準電位Ｖｒを生成するためには
、ｎ型ウェル領域１６０内に形成された小容積のｐ＋型
不純物領域１７０の電位を低下させればよいため、高速
で所定のバイアス電位−Ｖｒに達成させることができる
。一方、半導体基板１５０を所定の電位にまで低下させ
るためには、この半導体基板１５０全体の電位を低下さ
せる必要があり、ｐ＋型不純物領域１７０と半導体基板
１５０との容量比（約数千倍）から考えても半導体基板
１５０の電位の低下には比較的長い時間（約数百マイク
ロ秒）を有するからである。

このような初期状態などのように、基準電位■「が基板
バイアス電位ＶＢ［１よりも絶対値的に大きい場合、す
なわち基板バイアスが浅い場合、電位検出用のＭＯＳ）
ランジスタＱＩＧ、Ｑ２Ｇにおいては、ＭＯＳトランジ
スタＱＩＧのインピーダンスがＭＯＳトランジスタ０２
Ｇのそれよりも小さくなる。

発振信号φｅＰが“Ｌ“レベルとなると、プリチャージ
用ＭＯＳトランジスタＱ５Ｇ、Ｑ１０がオン状態となり
、出力ノードＰｉ、Ｐ２が電源電位Ｖｃｃレベルの“Ｈ
２レベルにプリチャージされる。このとき、インバータ
ＩＩＧからの出力信号φＣＦは“Ｈ°レベルにあるため
、ＭＯＳトランジスタＱ７Ｇ−Ｑ１０．ＱＩＩＧ、Ｑ１
２Ｇからなるフリップフロップは動作しない。

次に、発振信号φ。Ｐが“Ｈ゛レベルなると、プリチャ
ージ用ＭＯＳトランジスタＱ５Ｇ、Ｑ１０がオフ状態と
なり、出力ノードＰｉ、Ｐ２のプリチャージ動作を停止
する。このとき、カットオフ用のＭＯＳトランジスタ０
３Ｇ、０４Ｇのゲートへは発振信号φＣＰがインバータ
１２０，１２１を介して伝達されるため、その信号φ　
、／　は発振信号にφｃＰに対してこの２段のインバー
タ１１Ｇ、１２Ｇが有する遅延時間分遅延されて伝達さ
れる。

したがって、ＭＯＳトランジスタＱ３Ｇ、Ｑ１０のオフ
状態への移行はプリチャージ用トランジスタＱ５Ｇ、Ｑ
１０のオフ状態への移行よりもこの遅延時間分だけ遅れ
て行なわれる。この状態で、インバータＩＩＧの出力信
号φ（ｒが′Ｌ°レベルとなると、このときまだカット
オフ用ＭＯＳトランジスタＱ３Ｇ、０４Ｇはオン状態に
あるため、出力ノードＰＩ、Ｐ２間に電位差が生じ、Ｍ
ＯＳトランジスタＱ７Ｇ、Ｑ１０．ＱＩＩＧ、Ｑ１２Ｇ
からなるフリップフロップが動作し、出力ノードＰ１の
電位レベルは′Ｈルベル、出力ノードＰ２の出力レベル
が“Ｌ°レベルとなる。次に発振信号φｃＰが“Ｌ゛レ
ベル立下がると、出力ノードＰｉ、Ｐ２は前述の動作と
同様にして所定の電源電位Ｖｃｃレベルにまでプリチャ
ージされる。この結果、発振信号φｃＰに応答して基準
電位Ｖ「が基板バイアス電位ＶｌｌＢよりも絶対値的に
大きい場合には、出力ノードＰ１からの出力信号φｃｐ
、は“Ｌ”レベル、出力ノードＰ２からの出力信号φ（
Ｆｆｉは発振信号φｃＰに対応する発振信号となる。こ
の結果、第１２図に示す主７バイアス回路１１０がチャ
ージポンプ動作を行なって高速で基板電位を低下させる
ことになる。

なお、第２０図に示す波形図においては、図面を簡略化
するために信号φ。Ｐと信号φ　、／　とは同相の波形
であるようにして示しているが、実際には、この信号φ
　、／　は、インバータＩＩＧ。

１２Ｇが有する遅延時間分だけ信号φ（Ｐに対して遅延
して変化している。

また上述の動作では電源投入直後にリングオシレータ５
１１が動作しているとして説明している。

しかしながら、セルフリフレッシュモード時においてリ
ングオシレータ５１１が制御信号φ、に応答して活性状
態にある場合に、基準電位発生回路７２０からの基準電
位Ｖ「よりも基板バイアス電位Ｖ［１＆が絶対値的に小
さい場合、すなわち基板バイアスがより浅い場合におい
てそのまま適用することができ、リングオシレータ５１
１が発振動作している場合に基板電位検出回路７３０の
検出信号に応答して急速に基板バイアスを所定レベルに
まで低下させることができ、より安定な基板バイアスの
供給を行なうことができる。

次に、リングオシレータ５１１が制御信号φ。

の制御のもとに発振動作を開始している場合に基板バイ
アス電位Ｖａａが基準電位Ｖ「よりも絶対値的に大きい
場合の動作について説明する。この場合、上述の動作と
逆に信号φＣＰＳが発振信号φｃＰに対応する発振信号
となり、一方、信号φＣＦｆｆｌは“Ｈ″レベル信号と
なる。この結果、半導体基板バイアス電位が所定の基準
電位−■。

（−Ｖｒ）よりも絶対値的に大きくなると、バイアス能
力の小さな副バイアス回路１２０のみが動作することに
なり、低消費電力で基板バイアスを安定に供給し続ける
。

上述の構成により、リングオシレータ５１１の発振動作
中において基板電位に応じてバイアス能力の異なるバイ
アス回路のうちいずれか一方のみをその能力に応じて選
択的に動作させることができ、基板バイアス電位発生回
路のより低消費電力化を図ることができる。

また、上述の構成においては、半導体基板電位Ｖａａを
検出する構成として、ＭＯＳ）ランジスタＱ２Ｇのゲー
ト電極を半導体基板に結合させる構成としているため、
基板電位検出回路としては高入力インピーダンスを有す
る入力針を介して基板電位を検出することになり、基板
電位検出回路自体を通って半導体基板へ流れる電流が生
じることはないため、検出動作が半導体基板電位へ悪影
響を及ぼすことがなく正確に半導体基板電位を検出する
ことが可能となる。

第２１図は第１７図に示す選択制御回路の他の構成例を
示す図である。第２１図において第１７図と対応する部
分には同一の参照番号が付されている。

第２１図に示す構成においては、カットオフ用のＭＯＳ
トランジスタ０３Ｇ、Ｑ１０の動作制御する制御信号φ
　、／が、第１７図に示すインバータ１２Ｇに代えて、
フリップフロップ７５０により発生される。フリップフ
ロップ７５０は、インバータＩＩＧからの信号φ、Ｐと
バッファ回路７６０からの信号φａｐｔ　　＋　　φ　
、、＃とを受ける。バッファ回路７６０は比較検出回路
７００′からの信号φ。ＰｒＩ′およびφＣＦ５′に応
答してフリップフロップ７５０の動作制御用信号φ、、
Ｊおよびφｃｐｓ′のみならず、主バイアス回路１１０
および副バイアス回路１２０の動作制御用信号φ。Ｆ　
ｒｌｒ　　φｃｐｓを出力する。

比較検出回路７００′は、基準電位発生回路７２０から
の基準電位Ｖｒと、基板電位Ｖ［１［１とを比較し、そ
の比較結果に応じた信号φ　、、ｒ　およびφｅＦｓ′
をそれぞれ出力ノードＰＩ、Ｐ２から出力する。フリッ
プフロップ７５０の具体的構成の一例を第２２図に示す
。

第２２図を参照してフリップフロップ７５０は、２つの
ＮＯＲゲートＮ７０．Ｎ７１を含む。ＮＯＲゲートＮ７
０は、インバータＩＩＧからの信号φｃＰ　とＮＯＲゲ
ートＮ７１出力とを受ける。ＮＯＲゲートＮ７１は、バ
ッファ回路７６０からの２つの制御信号φ。　、ｊおよ
びφＣＰＭ′とＮＯＲゲートＮ７０の出力とを受ける。

ＮＯＲゲートＮ７０からのカットオフ用ＭＯＳトランジ
スタ０３Ｇおよび０４Ｇの動作を制御する信号φ（Ｐ′
が出力される。このフリップフロップ７５０においては
、信号φｃＰが“Ｈ″ｍレベル場合、その出力信号φ　
、／　は“Ｌ“レベルにリセットされる。

第２３図は第２１図に示すバッファ回路７６０の具体的
構成の一例を示す図である。第２３図を参照してバッフ
ァ回路７６０は、主バイアス回路１２０の動作を制御す
る信号φ。Ｆｉを出力する経路と、副バイアス回路１１
０の動作を制御する信号φｃＰ、を出力する経路とを備
える。信号φ（Ｆｙｌを出力する経路は、比較検出回路
７００′の出力ノードＰ２からの信号φｅＦＭ′を受け
る２段の縦続接続されたインバータ１８０，１８１を含
む。インバータ１８０からフリップフロップ７５０の動
作を制御するための信号φＣＦＭ′が出力され、インバ
ータＩ８１から主バイアス回路１１０の動作を制御する
信号φＣＰ＋１が出力される。

信号φＣＰＳを出力する経路は、比較検出回路７００′
の出力ノードＰ１からの信号φＣＰ５を麦ける２段の縦
続接続されたインバータ１８２゜１８３を含む。インバ
ータ１８２からフリップフロップ７５０の動作を制御す
る信号φＣＦＳ′が出力され、インバータ１８３から副
バイアス回路１２０の動作を制御する信号φｅＰｓが出
力される。次に第２１図ないし第２３図を参照してこの
発明の他の実施例であるバイアス回路切換用選択制御回
路の動作について説明する。

今、リングオシレータ５１１が制御信号φ。のちとに発
振動作をしており、発振信号φｃＰが発振状態を繰返し
ており、インバータＩＩＧの出力信号φｃＰが“Ｈ０レ
ベルの場合を考える。この場合、フリップフロップ７５
０はリセット状態となる。すなわち、ＮＯＲゲートＮ７
０の一方入力にはＨ”レベルの信号が入力されるため、
制御信号φ。ＰＭ　　＋　　φＣＰｇ″の状態の如何に
かかわらず、ＮＯＲゲートＮ７０からは“Ｌｍレベルの
信号が出力される。これに応答して、カットオフ用ＭＯ
３）ランジスタＱ３Ｇ、Ｑ４Ｇは共に導通状態となって
いる。

次にインバータＩＩＧからの出力信号φｃＰが“Ｌ“レ
ベルに移行すると、ＭＯＳ）ランジスタＱ７Ｇ、Ｑ８Ｇ
、ＱＩＩＧ、Ｑ１２Ｇからなるフリップフロップ型差動
増幅器が活性化され、基準電位発生回路７２０からの基
準電位■「と基板バイアス電位ＶＢ［１とを比較し始め
る。この差動増幅器の活性化の前には、出力ノードＰＩ
、Ｐ２はそれぞれＭＯＳトランジスタＱ５Ｇ、Ｑ１０を
介して所定の電源電位のレベルにプリチャージされてい
るため、出力ノードＰＩ、Ｐ２からの出力信号φｃａ１
１’　＋　　φＣＰＳ′は共に“Ｈ“レベルにあり、応
じてバッファ回路７６０からの出力信号φＣ’　Ｍ　　
ｒ　　φＣＰＳ′は共に“Ｌ″ｍレベルなる。したがっ
て、このＣＭ　ＯＳ　ＪＭ成のフリップフロップ型差動
増幅器の活性化の初期状態（基■電位Ｖｒと基板バイア
ス電位Ｖａａとの電位差が拡大されていない状態）にお
いては、フリップフロップ７５０はリセット状態のまま
であり、出力信号φ　、／　は“Ｌ”レベルのままであ
る。したがって、ＣＭＯＳ構成のフリップフロップ型差
動増幅器が活性化されてもまだカットオフ用のＭＯＳト
ランジスタ０３Ｇ、０４Ｇは共にオン状態となっている
。

次に、差動増幅器の動作により、出力ノードＰ１、Ｐ２
の電位レベルが基準電位Ｖｒと基板バイアス電位Ｖａａ
との比較結果により、“Ｈ″レベル“Ｌ″レベル確定す
ると、バッファ回路７６０からの出力信号φＣＰ　ｒｌ
　　ｒ　φｌ：Ｆ１′のいずれか一方がＨ”　レベルと
なる。この結果、フリップフロップ７５０がセットされ
、出力信号φ、／が′Ｈ”レベルとなる。すなわち、フ
リップフロップ７５０において、ＮＯＲゲートＮ７１の
１つの入力が″Ｈ″レベルとなると、応じてＮＯＲゲー
トＮ７１出力が“Ｌ”レベルとなる。この結果、ＮＯＲ
ゲートＮ７０は、その入力が共に“Ｌ”レベルとなるた
め、その出力信号φｅＦがＨ’　レベルとなる。この′
Ｈｍレベルの信号φｃＰ′に応答してカットオフ用ＭＯ
５）ランジスタＱ３Ｇ、０４Ｇが共にオフ状態となり、
電位検出用ＭＯＳトランジスタＱＩＧ、Ｑ１０からの出
力ノードＰＩ、Ｐ２へ貫通電流が流れる経路を遮断する
。

一方において、出力ノードＰＩ、Ｐ２の電位レベルはバ
ッファ回路７６０から制御信号φｌ：ｐＨ。

φｃｔｓとして出力され、主バイアス回路１１０゜副バ
イアス回路１２０へそれぞれ伝達される。次に再び発振
信号φ。？が“Ｌ″レベル立下がり、インバータＩＩＧ
からの出力信号φｃＰが“Ｈ″レベル立上がると、フリ
ップフロップ７５０がリセットされ、出力ノードＰＩ、
Ｐ２がそれぞれ電源電位Ｖｃｃレベルの“Ｈ”レベルに
プリチャージされる。

第１７図に示す構成の場合、基ＩＩＩ電位発生回路７２
０からの基準電位Ｖ「基板バイアス電位ＶａＢの値が非
常に接近した場合などにおいては、ＭＯＳ）ランジスタ
Ｑ７Ｇ、Ｑ８Ｇ、ＱＩＩＧ、Ｑ１２Ｇから構成されるＣ
ＭＯＳフリップフロップ型差動増幅器の検出感度によっ
ては、この基準電位Ｖｒと基板バイアス電位Ｖａａの差
が検出されないうちにカットオフ用ＭＯＳ）ランジスタ
Ｑ３Ｇ、Ｑ４Ｇがオフ状態となってしまうことが考えら
れる。これは、このカットオフ用ＭＯ３）ランジスタＱ
３Ｇ、０４Ｇの動作制御は単にインバータＩＩＧ、１２
Ｇの有する遅延時間により構成が行なわれていたため、
差動増幅器における検出動作すなわち出力ノードＰｉ、
Ｐ２の出力レベルと無関係に所定のタイミングでカット
オフ用ＭＯＳトランジスタ０３Ｇ、０４Ｇがオフ状態に
なるようにされているためである。

このような基板電位Ｖ［ＩＢと基準電位Ｖ「との差が検
出されないうちにカットオフ用ＭＯＳトランジスタ０３
Ｇ、０４Ｇがオフ状態となると、出力ノードＰＩ、Ｐ２
の電位レベルが共に中間レベルとなってしまい、発振信
号φ（Ｐが“Ｈ°レベルの期間中、ＣＭＯＳフリップフ
ロップ型差動増幅器を介して電源電位Ｖｃｃから接地電
位レベルへ貫通電流が流れ続けるおそれが生じる。しか
しながら、第２１図に示すようにフリップフロップ７５
０をカットオフ信号発生用のインバータに代えて用いる
ことにより、ＣＭＯＳフリップフロップ型差動増幅器が
活性化され、確実に出力ノードＰＩ、Ｐ２の電位レベル
が基準電位Ｖ「と基板バイアス電位Ｖａａとの差を差動
増幅したレベルに確立された後にカットオフ用ＭＯＳト
ランジスタＱ３Ｇ、０４Ｇをオフ状態とすることができ
る。

この結果、出力ノードＰＬ、Ｐ２の電位レベルが中間レ
ベルとなる時間をごくわずかとすることができ、その間
ＣＭＯ５構成のフリップフロップ型差動増幅器を流れる
貫通電流が生じる期間を微少にすることができ、より一
層消費電流を低減することが可能となるとともに、確実
に基準電位Ｖ「と基板バイアス電位ＶＢ［１との差を検
出することができる。

第２４図は基準電位発生回路の他の構成例を示す図であ
る。第２４図を参照して基準電位発生回路７２０は、反
転発振信号φｃＰを受けるチャージポンプ用キャパシタ
ＣＩＧと、ノードＢ５電位を基準電位Ｖ「と自身のしき
い値電圧Ｖｔとの差に応じた値にクランプするｐチャネ
ルＭＯＳトランジスタＱＩＯＧと、ノードＢ５電位を接
地電位レベルにクランプするためのｐチャネルＭＯＳト
ランジスタ０９Ｇと、ＭＯＳ）ランジスタ０９Ｇのクラ
ンプ動作を制御するためのキャパシタよびｐチャネルＭ
ＯＳトランジスタＱｌ　１Ｇと、ＭＯＳトランジスタＱ
ＩＯＧの一方導通領域（不純物領域）と半導体基板（こ
の例ではｎ型ウェル領域）との間に形成される寄生容ｆ
ｆ１ｃ２Ｇとを含む。ＭＯＳトランジスタ０９Ｇのゲー
トに、発振信号φｃＰを受けるチャージポンプ用キャパ
シタＣ３Ｇが結合される。ノードＢ６と接地電位との間
にはダイオード接続されたｐチャネルＭＯＳ）ランジス
タＱＩ　ＩＧが設けられる。

第１８図に示す基準電位発生回路の構成においては、そ
の発生される基準電位Ｖｒの電位は−（Ｖｃｃ−Ｖｔ　
（９Ｇ）−Ｖｔ　（１０Ｇ））（７）レベルである。こ
こで、Ｖｔ　　（９Ｇ）およびＶｔ（ＩＯＣ）はそれぞ
れＭＯＳトランジスタ０９Ｇ。

ＱＩＯＧのしきい値電圧の絶対値である。したがって、
第１８図に示す構成においては、基準電位Ｖｒの到達電
位はこの値より小さくすなわち絶対値的に大きくするこ
とはできない。しかしながら第２４図に示す構成におい
ては、基準電位Ｖｒの値をより低い電位に設定すること
ができる。この第２４図に示す基準電位発生回路の動作
について以下に簡単に説明する。

発振信号φ。ｅが“Ｈ”レベルの場合、キャパシタＣ３
Ｇの容量結合によりノードＢ６の電位はＨ″　レベルに
立上がろうとする。しかしながら、ＭＯＳ）ランジスタ
ＱＩ　ＩＧの機能により、このノードＢ６の電位は接地
電位レベルの１Ｖｔ（ＱｌｌＧ）ｌにクランプされる。

次に発振信号φ。

ｒが“Ｌ″レベルなり、反転発振信号φ（−Ｐが°Ｈ”
レベルに立上がると、ノードＢ５の電位が”Ｈ”　レベ
ルに立上がろうとし、−万ノードＢ６の電位は負電位に
低下する。このとき、ノードＢ６の電位がＭＯＳ）ラン
ジスタ０９Ｇのしきい値電圧Ｖｔ　（９Ｇ）よりも低い
電位となるようにキャパシタＣ３Ｇの容量およびＭＯＳ
トランジスタＱ１１Ｇのしきい値電圧をそれぞれ設定し
ておけば、ＭＯＳ）ランジスタ０９Ｇは完全にオン状態
となり、ノードＢ５の電位レベルは接地電位レベルにク
ランプされる。したがって、次に反転発振信号φｃＰが
“Ｌ″レベル立下がると、ノード８５ｍ位は−（Ｖｒ−
Ｖｔ　（ＩＯＣ））のレベルとなる。このノードＢ５の
電位低下の場合、反転発振信号φｃＰが“Ｌ″レベル立
下がるが、その場合同時に発振信号φ、Ｐが“Ｈ″レベ
ル立上がるため、ＭＯＳトランジスタＱＩＩＧのクラン
プ動作にもかかわらず、そのノードＢ６の電位レベルが
ＭＯＳトランジスタＱ９Ｇのしきい値電圧レベルとなる
ため、ＭＯＳトランジスタ０９Ｇはオフ状態となる。し
たがって、ノードＢ５の到達電位レベルは上述の値とな
る。したがって、この発振信号φ、Ｐが連続的に与えら
れていると、基準電位Ｖ「の到達電位は−（Ｖｃｃ−Ｖ
ｔ　（１０Ｇ））にまで低下することができる。

今仮に、ＭＯＳ）ランジスタＱ９Ｇ、ＱＩＯＧのしきい
値電圧の絶対値をそれぞれ１．５Ｖ、動作電源電圧Ｖｃ
ｃを５Ｖとすると、第１８図に示す基準電位発生回路の
構成の場合には、基準電位Ｖｒの到達電位が一２■であ
るのに対し、第２４図に示す構成の基準電位発生回路の
場合、基ｌ＄電位Ｖｒの到達電位を−３，５Ｖとするこ
とができる。

第２４図に示す基準電位発生回路の構成を基板バイアス
電位発生回路に適用すれば第２５図に示すような構成の
バイアス回路を得ることができる。

第２５図を参照して、バイアス能力の大きな主バイアス
回路１１０は、発振信号φＣＰＭを受ける２段の縦続接
続されたインバータ’Ｉ’ｌ　ｌ　＋　　Ｉｎ　２と、
インバータＩ０２出力に結合されるチャージポンプ用キ
ャパシタＣ０と、インバータＩ１．ｌ、出力に結合され
るチャージポンプ用キャパシタＣ０Ｐと、基準電位発生
用のｐチャネルＭＯＳトランジスタＱｌｆｆｌ＋　　Ｑ
２１１１　　Ｑ３１１を含む。ＭＯＳトランジスタＱ、
門＋　Ｑ２　Ｍ　Ｉ　Ｑ３゜は第２４図に示すＭＯＳト
ランジスタ０９Ｇ、ＱＩＯＧ、およびＱＩ　ＩＧと同様
の機能を有しかつ同様の接続構成を有している。

バイアス能力の小さな副バイアス回路２０は、発振信号
φＣＦＳを受ける２段の縦続接続されたインバータｌＳ
ｌ＋　　ｌＳ２と、インバータ１５１出力に応じてチャ
ージポンプ動作を行なうキャパシタＣ１Ｆ　と、インバ
ータ１ｇ２出力に応じてチャージポンプ動作を行なうキ
ャパシタＣ８と、キャパシタＣ５，Ｃ５Ｆのチャージポ
ンプ動作に応答して所定レベルのバイアス電位を発生す
るＰチャネルＭＯＳトランジスタＱ＋　Ｓ＋　　Ｑｚｓ
、Ｑｓ、を含む。ＭＯＳトランジスタＱ＋ｓ＋Ｑｚｓ＋
Ｑ３Ｓは第２４図に示すＭＯＳトランジスタＱ９Ｇ、Ｑ
ＩＯＧ、ＱＩＩＧと同様の機能を有し、かつ同様の接続
構成を有している。したがって、第２５図に示すバイア
ス回路の構成の場合、第２４図に示した基準電位発生回
路と同様に、その基板バイアス電位Ｖａａを−（Ｖｃｃ
−Ｖｔ）Ｉ：設定することが可能となる。ここでしきい
値電圧ＶｔはｐチャネルＭＯＳトランジスタＱ２ＭＩＱ
２Ｓのしきい値電圧の絶対値である。したがって、この
構成を用いることによりより深く半導体基板をバイアス
することが可能となり、半導体記憶装置の寄生容量の低
減およびＭＯＳトランジスタ素子のしきい値電圧を安定
化させることができ、半導体記憶装置のより確実な動作
および高速動作が可能となる。

なお、上記実施例において、基板バイアス電位発生回路
に含まれるＭＯＳトランジスタの導電型を逆の導電型に
しても上記実施例と同様の効果を得ることができる。

また、上記実施例においては、リングオシレータの発振
動作の制御、バイアス能力の異なるバイアス電位発生回
路の切換を実現するための回路においてＮＡＮＤゲート
およびＮＯＲゲートが用いられているが、これらはそれ
ぞれ他のゲート構造を用いても同様の論理が実現される
限り上記実施例と同様の効果を得ることができる。

さらに、上記実施例においては、半導体記憶装置として
４ＭＤＲＡＭを一例として示したが、本発明が適用され
る半導体記憶装置の容量はこれに限定されずどのような
容量の半導体記憶装置にも本発明を適用することは言う
までもない。

また、セルフリフレッンユモード時におけるリフレッシ
ュ間隔および行なわれるリフレッシュサイクル数につい
ても標準的に用いられている値と同一の値（たとえばＩ
ＭビットＤＲＡＭでは８ｍ５１５１２サイクル、４ＭＤ
ＲＡＭでは１６ｍ５／１０２４サイクル、１６ＭＤＲＡ
Ｍでは３２ｍ５　／　１０２４サイクル等）について説
明したが、これらの値を、メモリセルデータに不良が生
じない範囲で通常の値よりも長く　（たとえば４ＭＤＲ
ＡＭでは３２　ｍ　ｓ　／　２０４８サイクル、あるい
は２５６　ｍ　ｓ　／　４０９６サイクル等）の値に設
定することにより、リフレッシュ動作時の消費電力をよ
り低減することができる。このようなリフレッシュ間隔
の長期化およびリフレッシュサイクル数の低減は、リフ
レッシュアドレスカウンタ９４のカウントの最大値を増
加させたり、また、リフレッシュ要求信号を導出するタ
イマ９３の発振周期を長く設定することなどにより実現
可能である。

また上記実施例においては、リフレッシュ要求信号導出
用のタイマ９３とは別にリフレッシュ指示信号発生用の
タイマ９２３　（ＣＡＳビフォアＲＡＳリフレッシュモ
ードの構成の場合）を用いているが、この構成はたとえ
ば２進カウンタとリングオシレータを用いることにより
共用することも可能ある。

また、所望の発振周波数を有する信号を導出するリング
オシレータの段数についても、所定の発振周期を得るた
めに種々適当な値に設定することが可能である。

また、リングオシレータの出力信号を波形整形するため
のインバータの段数についても同様であり、またこれら
は場合によっては削除することも可能である。

さらに、リフレッシュ要求信号を導出するためのタイマ
９３に用いられている２進カウンタの段数についても目
的に応じて種々変更することができる。

さらに、第２図ないし第４図に示す構成においては、基
板バイアス回路の間欠動作制御用信号φ。を、タイマ９
３内の発振信号φｒおよびφ、を用いて発生させた構成
を示しているが、これは、たとえばタイマ内の２進カウ
ンタの初段のカウン夕の相補出力０１と最終段の真出力
信号φ１、または次段の相補出力０２と最終段の出力信
号φ。

等を用いて制御信号φＣを発生するように構成すれば、
第５Ｂ図に示す制御信号φＣのパルス幅をそれぞれ２倍
、４倍と所定の値に長く設定することが可能となり、こ
れらの制御信号φ。のパルス幅を、半導体記憶装置にお
ける基板バイアス電位発生回路の消費電力量およびバイ
アス能力に応じて適当に設定することができる。

［発明の効果］ 以上のように、この発明によれば、セルフリフレッシュ
モード時における、各リフレッシュ動作サイクルにおい
て半導体記憶装置が動作している期間のみ基板バイアス
電圧発生回路を動作させるように構成しているので、不
必要な電力消費を除去することができ、低消費電力のダ
イナミック型半導体記憶装置を得ることが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるダイナミック型半導
体記憶装置の要部の構成を概略的に示すブロック図であ
る。第２図は第１図に示されるタイマ９３の構成の一例
を示す図である。第３Ａ図および第３Ｂ図は第２図に示
すタイマの動作を示す信号波形図である。第４図は第１
図に示す間欠動作制御回路９９の構成の一例を示す図で
ある。 および第５Ｂ図は第４図に示す間欠動作制御回路の動作
を示す信号波形図である。第６図は第１図に示される基
板バイアス発生回路の構成の一例を示す図である。第７
図は第６図に示されるリングオシレータの構成の一例を
示す図である。第８Ａ図および第８Ｂ図は、セルフリフ
レッシュサイクル時におけるワード線活性信号および基
板バイアし スミ位発生回路の動作のタイミング関係を示ｍツ劣舟、
第８戸は従来の基板バイアス電位発生回路の動作関係を
示す図であり、第８Ｂ図はこの発明による基板バイアス
電圧発生回路の動作タイミングを示す図である。第９図
は第１図に示されるセルフリフレッシュモード検出回路
の構成の一例を示す図である。第１Ｏ図は第１図に示さ
れるセルフリフレッシュモード検出回路の他の構成例を
示す図である。第１１図は第１０図に示されるセルフリ
フレッシュモード検出回路の動作を示す信号波形図であ
る。第１２図は第１図に示す基板バイアス電圧発生回路
の他の構成例を示す図である。 第１３図は第１２図に示す基板バイアス電位検出回路の
構成の一例を示す図である。第１４図は第１２図に示す
切換回路の構成−例を示す図である。 第１５図は第１４図に示す切換回路の動作を示す信号波
形図である。第１６図は第１図に示す基板バイアス電位
発生回路のさらに他の構成例を示す図である。第１７図
は第１６図に示す選択制御回路の構成の一例を示す図で
ある。第１８図は第１７図に示す基準電位発生回路の構
成の一例を示す図である。第１９図は第１８図に示す基
準電位発生回路の基準電位が印加される基板バイアス電
位が印加される半導体基板の関係を示す図である。 第２０図は第１７図に示す選択制御回路の動作を示す信
号波形図である。第２１図は第１６図に示す選択制御回
路のさらに他の構成例を示す図である。第２２図は第２
１図に示すフリップフロップの構成の一例を示す図であ
る。第２３図は第２１図に示すバッファ回路の構成の一
例を示す図である。第２４図は第１７図および第２１図
に示す基準電位発生回路の他の構成例を示す図である。 第２５図は第１２図および第１６図に示すバイアス回路
のさらに他の構成例を示す図である。第２６図は従来の
半導体記憶装置の要部の構成を概略的に示す図である。 第２７図は第２６図に示す半導体記憶装置に用いられる
基板バイアス電圧発生回路の構成例を示す図である。第
２８図は第２７図に示す基板バイアス電圧発生回路の動
作を示す信号波形図である。 図において、９１はセルフリフレッシュモード検出回路
、９２はリフレッシュ制御回路、９３はリフレッシュ要
求信号発生用タイマ、９４はリフレッシュアドレスカウ
ンタ、９５はアドレス切換回路、９７はメモリアレイ、
９９は間欠動作制御回路、１００は基板バイアス電圧発
生回路、１１０はバイアス能力の大きな主バイアス回路
、１２０はバイアス能力の比較的小さな副バイアス回路
、１５０は半導体基板、５１１は基板バイアス電圧発生
回路に含まれるリングオンレータ、６００はバイアス能
力の異なるバイアス回路を切換えるための切換回路、６
１０は基板電位検出回路、７００はバイアス能力の異な
るバイアス回路を選択的に活性化するための選択制御回
路、７００′はバイアス能力の異なるバイアス回路を選
択的に切換えるための信号を発生する回路、７２０は基
Ｉ＄電位発生回路、７３０は高人力インピーダンスを有
する基板電位検出回路、７４０は比較回路、７６０はバ
ッファ回路である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 外部からのリフレッシュ指示信号に応答してメモリセル
   データのリフレッシュを自動的に行なう機能を有する半
   導体記憶装置であって、前記半導体記憶装置は半導体基
   板上に形成されており、前記外部からのリフレッシュ指
   示信号に応答して内部リフレッシュ指示信号を発生する
   手段、前記メモリセルデータのリフレッシュを行なう手
   段、 前記内部リフレッシュ指示信号に応答して、前記リフレ
   ッシュ手段を活性化する信号を発生する手段、前記活性
   化信号は前記内部リフレッシュ信号が活性状態にある間
   予め定められた間隔で周期的に発生されて前記リフレッ
   シュ手段を活性化し、前記半導体基板を所定の電位にバ
   イアスする手段、 前記リフレッシュ指示信号と前記活性化信号とに応答し
   て、前記活性化信号が活性状態にある時間よりも短い時
   間前記バイアス手段を活性化する手段とを備える、リフ
   レッシュ機能内蔵ダイナミック型半導体記憶装置。