JPS6129496A

JPS6129496A - 半導体記憶装置

Info

Publication number: JPS6129496A
Application number: JP15019284A
Authority: JP
Inventors: Hiroshi Iwahashi; 岩橋　弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-07-19
Filing date: 1984-07-19
Publication date: 1986-02-10
Anticipated expiration: 2009-07-27
Also published as: JPH0656719B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は差動型センスアンプを備えたデータ読み出し
専用の半導体記憶装置に関する。

［発明の技術的背景コ一般に差動型センスアンプは、その動作が安定でしかも
極めて微少な電位差を検出できることから半導体記憶装
置（以下メモリと称する）によく用いられている。

ところで、データの読み出しおよび書き込みが可能なＲ
ＡＭ　（ランダムアクセス型のメモリ）等では、メモリ
データとして互いに逆レベルの１対のデータが出力され
るようになっている。このため、この１対のデータを差
動型センスアンプの一対の信号入力線に導きデータの検
出を行なうようにしている。ところが、ＲＯＭ（データ
読み出し専用のメモリ）の場合、メモリセルからは１″
もしくは１１０　Ｉ＋のいずれか一方のデータしが出力
されないので、ＲＯＭに用いられるセンスアンプとして
はメモリセルと同等のダミーメモリセル用トランジスタ
を用いて比較電位を用意しておき、この電位を列線電位
とともにセンスアンプに供給してデータの検出を行なう
ようにしている。

第２図は、例えばＮチャネルの絶縁ゲート型電界効果ト
ランジスタ（以下ＭＯ８ｌ−ランジスタと称する）を用
いた従来のマスクＲＯＭの構成を示す回路図である。図
において、１０はメモリセルアレイ、１１はこのメモリ
セルアレイ１０内に設けられそれぞれしきい値電圧の高
低によりデータを記憶するＭＯＳトランジスタからなる
メモリセル、１２はそれぞれ列選択用のＭＯＳトランジ
スタ、１３は行デコーダ、１４は列デコーダ、１５はそ
れぞれ行線１６はそれぞれ列線、１７ないし１９は負荷
用のＭＯＳトランジスタ、２０および２１はバイアス電
圧発生用の抵抗である。

上記列線１６の電位は上記メモリセルアレイ１０内のメ
モリセル１１から読み出されるデータに応じて設定され
、この列線電１位がトランジスタ１９で電位■１にレベ
ルシフトされ、差動型センスアンプ２２の一方の信号入
力線２３に供給される。

２４は比較電位発生回路であり、前記メモリセル１１と
同等のＭＯＳトランジスタからなるダミーメモリセル２
５を用いて上記センスアンプ２２の他方の信号入力線２
６に供給すべき比較電位■２を発生するものであり、２
７．２８は前記抵抗２０．２１と同様のバイアス発生用
の抵抗、２９は１１１　Ｉ＋レベルの信号がゲートに供
給され、前記列選択用のＭＯＳトランジスタ１２と同等
で常時オン状態にされているＭｏＳトランジスタ、３０
ないし３２は前記負荷用のＭＯＳトランジスタ１７ない
し１９と同等のＭｏ８　トランジスタ、３３．３４は上
記ダミーメモリセル２５のゲートに゛１゛ルベルと゛Ｏ
″レベルの中間のレベルの一定バイアス電位を供給する
バイアス用抵抗である。

上記センスアンプ２２には制御信号ＣＥ、σＴが供給さ
れており、センスアンプ２２におけるデータの検出動作
はこれらの信号によって制御されるようになっている。

そして、このセンスアンプ２２で検出されたデータは出
力バッフ１回路３５を介して出力データＤとして出力さ
れる。

なお、上記負荷トランジスタ１７ないし１９および３０
ないし３２のうちトランジスタ１９．３２のみがデプレ
ッション型のものにされている。

さらに上記差動型センスアンプ２２の信号入力線２３、
２６相互間には、パルス信号φがゲートに供給される信
号入力線２３．２ｆ３間短絡用のエンハンスメント型の
Ｍｏ８）−ランジスタ３Ｇが挿入されている。

このようなＲＯＭにあっては、第３図のタイミングチャ
ートに示すように、行アドレス信号あるいは列アドレス
信号が変化することにより図示しないパルス発生回路で
“１″レベルのパルス信号φが発生される。このパルス
信号φが上記信号入力線２３．２６間短絡用のエンハン
スメント型のＭＯＳトランジスタ３６のゲートに供給さ
れることにより、このトランジスタ３６がオン状態にさ
れて上記信号入力線２３．２６間が短絡される。ここで
、上記アドレス信号が変化する前の状態のとき、第４図
の電位状態図に示すように、上記一方の信号入力線２３
の電位■１が例えば電源電位Ｖｃに近い電位にされ、上
記他方の信号入力線２６の電位■２が電源電位Ｖｃとア
ース電位との中間の電位にされているとする。この状態
で信号入力線２３．２６間が短絡されると、トランジス
タ３６により上記信号入力線２３．２６の電位は共に第
４図中■３で示される、電位■１と電位■２の中間の電
位に設定される。

そして所定期間の経過後にパルス信号φが゛′０″レベ
ルにされると、上記トランジスタ３６がオフ状態にされ
て信号入力線２３．２６間の短絡状態が解除される。こ
の後、任意の行線１５が選択され、かつ任意の列線１６
が選択されることによって１個のメモリセル１１が選択
され、この選択されたメモリセル１１の記憶データに応
じて、一方の信号入力線２３の電位Ｖ３が電位Ｖ１もし
くはアース電位に向がって変化し、他方の信号入力線２
６の電位Ｖ３が元の電位Ｖ２に向かって変化する。

ここで例えば、メモリセルアレイ１０において選択され
たメモリセル１１のしきい値電圧が高い場合、そのメモ
リセルは選択状態でもオン状態にならず、列線１６は高
電位に充電されたままの状態になるので、センスアンプ
２２の一方の入力電位は■３からｖｌに向かって変化し
、最終的にはＶｌに設定される。他方、選択されたメモ
リセル１１のしきい値電圧が低い場合、選択状態にされ
るとそのメモリセルがオン状態になり、列線１６はこの
メモリセルを介してアース電位に放電されるので、セン
スアンプ２２の一方入力電位は■３がらアース電位に向
かって変化し、最終的にはアース電位近くに設定される
。センスアンプ２２は、このとき信号入力線２３、２６
間に生じる電位差に基づいてデータ検出を行なう。

このようにこのＲＯＭでは、パルス信号φによってトラ
ンジスタ３６をスイッチ制御して差動型センスアンプ２
２の両信号入力線２３．２６を短絡し、同電位に設定す
ることによってデータの読み出し速度を高めるようにし
ている。

［背景技術の問題点］ところで、上記ＲＯＭにおいて、差動型センスアンプ２
２の両信号入力線２３．２Ｇを短絡するトランジスタ３
６としてエンハンスメント型のものを用い・　　　るよ
うにしているので、両信号入力線２３．２Ｇを短期間で
同一電位に設定するにはトランジスタ３６として大きな
サイズのものを用いて、その導通抵抗の値を十分に小さ
くする必要がある。このようなＲＯＭは通常１つのチッ
プ上に集積化されるので、上記トランジスタ３６のサイ
ズが大きくなると全体のチップサイズも大型化し、製造
価格の上昇をもたらすという不都合が生じる。

また列線１６の電位をトランジスタ１９で電源電位Ｖｃ
までレベルシフトしてセンスアンプ２２の入力としてい
るので、トランジスタ３６のゲートに供給するパルス信
号φのレベルを電源電位Ｖｃ以上に昇圧しなければなら
ず、このため余分な電圧昇圧回路が必要になってさらに
全体のチップサイズが大型化するという欠点がある。

［発明の目的］この発明は上記のような事情を考慮してなされたもので
あり、その目的は集積化する場合のチップサイズを小さ
くすることができ、もって安価に製造ができる半導体記
憶装置を提供することにある。

［発明の概要］上記目的を達成するためこの発明にあっては、差動型セ
ンスアンプの一方および他方の信号入力線間を短絡する
ためのＭＯＳトランジスタとして、トランジスタサイズ
の小さなものでも導通抵抗値の小さなデプレッション型
のものを用いることにより、集積化する場合のチップサ
イズを小形にできるようにしている。

［発明の実施例］以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る半導体記憶装置を、従来と同様
にＲＯＭに実施した場合の構成を示す回路図である。

この実施例回路が前記第２図に示す従来のものと異なっ
ているところは、差動型センスアンプ２２の信号入力＠
２３．２６相互間に挿入され、パルス信号φに応じて信
号入力線２３．２６相互間を短絡する短絡用のＭＯＳト
ランジスタとしてデプレッション型のＭＯＳトランジス
タ３７を用いるようにしたものである。

ところで、ＭＯＳトランジスタのソース、ドレイン間に
流れる電流の値はＶＧ−Ｖｔｈに比例する。ただしＶＧ
はゲート電圧であり、ｖｔｈはしきい値電圧である。こ
こでデプレッション型のＭＯＳトランジスタのしきい値
電圧をＶｔｈＤ１エンハンスメント型のＭＯＳ　ｔ−ラ
ンジスタのしきい値電圧をＶｔｈＥとすると、一般にＶｔｈＥ＞ＶｔｈＤ　　・　１であるので、ＶＧ−Ｖｔｈ、Ｄ＞ＶＧ−ＶｔｈＥ　　−２となり、同
一トランジスタサイズならばエンハンスメント型のＭＯ
Ｓトランジスタの方が同じゲート電圧の下では導通抵抗
の値が小さくなる。このため、差動型センスアンプ２２
の信号入力線２３．２６を同電位に設定する際の速度を
従来と同程度とする場合、この実施例回路におけるＭＯ
Ｓトランジスタ３７のサイズは従来回路のトランジスタ
３６よりも十分に小さくすることができ、これによって
集積化する際のチップサイズを小さくすることができる
。

他方、上記実施例におけるトランジスタ３７のトランジ
スタサイズを従来回路のトランジスタ３６と同程度に設
定した場合には、信号入力線２３．２６を同電位に設定
する際の速度を従来よりも短くできる。これはパルス信
号φが゛１″レベルにされている期間を短くできること
を意味し、これによってデータの読み出し速度を速くす
ることができる。

また、デプレッション型ＭｏＳトランジスタのしきい値
電圧Ｖｔ　ｈＤは負極性の値であるので、パルス信号φ
の゛１″レベル電圧を電源電圧Ｖｃ以上に昇圧しなくて
もその抵抗値を十分に低くすることかで′きる。このた
め、従来のような余分な電圧昇圧回路は不要であり、集
積化する際のチップサイズをより小さくすることができ
る。

さらに、差動型センスアンプ２２の信号入力線２３゜２
６の電位Ｖ１および■２とＭｏ８　トランジスタ３７の
し基い値電圧ＶｔｈＤとの間で次のような条件が満足さ
れていれば、パルス信号φが゛Ｏ″レベルのときにこの
ＭｏＳトランジスタ３７をオフ状態に設定でき、信号入
力線２３．２６間を分離することが″できる。

Ｖｌ　＞ＩＶｔｈＤｌ　、Ｖ２　　＞　ｌ　ＶｔｈＤ　ｌ　　　　　　　　・・・
３上記３式のような条件は、通常のデプレッション型の
ものでは十分に満足されるものである。

なおこの発明は上記の実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない、例えば
上記実施例ではこの発明をマスクＲＯＭに実施した場合
について説明したがこれはその他にＥＰＲＯＭなどにも
実施が可能であるこによれば、差動型センスアンプの一
方および他方の信号入力線間を短絡するためのＭ　ＯＳ
　！−ランジスタとして、トランジスタサイズの小さな
ものでも導通抵抗値の小さなデプレッション型のものを
用いるようにしたので、集積化する場合のチップサイズ
を小形にすることができ、安価に製造が可能である。

【図面の簡単な説明】

第１図はこの発明に係る半導体記憶装置の一実施例の構
成を示す回路図、第２図は従来のＲＯＭの構成を示す回
路図、第３図は従来のＲＯＭの動作を説明するためのタ
イミングチャート、第４図は同じ〈従来のＲＯＭの動作
を説明するための電位状態図である。１０・・・メモリセルアレイ、１１・・・メモリセル、
１２・・・列選択用のＭＯＳトランジスタ、１３・・・
行デコーダ、１４・・・列デコーダ、１５・・・行線、
１６・・・列線、１７〜１９゜３０〜３２・・・負荷用
のＭＯＳトランジスタ、２０．２１゜２７、２８・・・
バイアス電圧発生用の抵抗、２２・・・差動型センスア
ンプ、２３．２６・・・信号入力線、２４・・・比較電
位発生回路、２５・・・ダミーメモリセル、３３．３４
・・・バイアス用抵抗。３７・・・短絡用のエンハンス
メント型のＭ　ＯＳ　＋−ランジスタ。出願人代理人　弁理士　鈴江武彦第２図第３図第４図

Claims

【特許請求の範囲】

　第１および第２の入力線を有し、両入力線の電位を比
較してデータ検出を行なう差動型のデータ検出手段と、
上記第１、第２の入力線にそれぞれ結合される第１、第
２の負荷トランジスタと、入力アドレス信号に応じて選
択的に駆動され、予め記憶しているデータに応じて上記
第１の入力線の電位を設定するメモリセルと、上記第２
の入力線の電位を基準電位に設定するダミーメモリセル
と、上記第１、第２の入力線間に挿入され、パルス信号
によつてスイッチ制御されるデプレッション型のＭＯＳ
トランジスタとを具備したことを特徴とする半導体記憶
装置。