JPS61237293A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体集積回路装置に関するもので、例え
ば、周辺回路がＣＭ　ＯＳスタティック型回路により構
成され、基板バイアス発生回路を内蔵したダイナミック
型ＲＡＭ　（ランダム・アクセス・メモリ）に利用して
有効な技術に関するものである。

〔背景技術〕

ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で構成された半導体記憶装置においては、基板との寄生
容量を減少させる等のための基板バックバイアス電圧を
内蔵の基板バイアス発生回路により形成することが公知
である（例えば、日経マグロウヒル社発行「日経エレク
トロニクス１１９７８年５月１４日号、頁７７〜頁２１
参照）。

このように基板バイアス発生回路を内蔵することによっ
て、５ｖのような単一電圧化と外部端子の削減とを図る
ことができる。この場合、発振回路により常時動作状態
にすると、バッテリーバックアップ時においても、上記
基板バックバイアス電圧発生回路が動作し続けることに
なって、電池寿命を短くしてしまう（基板バイアス発生
回路については、例えば特開昭５５−１３５６６号公報
参照）。

〔発明の目的〕

この発明の目的は、高速動作とバッテリーバックアップ
時の低消費電力化を図った半導体記憶装置を提供するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、そのロジンクスレッショルド電圧がＴＴＬ信
号におけるハイレベルより大きくサレ、実質的なチップ
選択信号を受けるＣＭＯＳインバータ回路によってチッ
プ非選択時に内蔵の基板バ・ツクバイアス電圧発生回路
の動作を停止させるようにするものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子は、
公知の０ＭＯ３（相補型ＭＯ３）集積回路の製造技術に
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。

以下の説明において、特に説明しない場合、ＭＯＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）はＮチャンネ
ルＭＯＳＦＥＴである。なお、同図において、ソース・
ドレイン間に直線が付加されたＭＯＳ　Ｆ　ＥＴはＰチ
ャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯ５ＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネル２ｏｓＦＥＴの基体ゲートを構成する。Ｐチャ
ンネルＭＯＳＦＥＴ（７）基板ゲート、すなわちＮ型ウ
ェル領域は、第１図の電源端子ＶＣＣに結合される。

第１図において、基板バンクバイアス電圧発生回路Ｖｂ
ｂ−Ｇは、集積回路の外部端子を構成する電源端子ＶＣ
Ｃと基準電位端子もしくはアース端子との間に加えられ
る＋５■のような正電源電圧に応答して、半導体基板に
供給すべき負のバックバイアス電圧−ｖｂｂを発生する
。これによりて、ＮチャンネルＭＯＳＦＥＴの基板ゲー
トにバックバイアス電圧が加えられることになり、その
ソース。

ドレインと基板間の寄生容量値が減少させられるため回
路の高速動作化が図られる。なお、この実施例の基板バ
ックバイアス電圧発生回路Ｖｂｂ−Ｇは、後述するよう
なチップ選択信号Ｃ８によってその動作が制御される機
能が付加される。

メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、Ｄに、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用
キャパシタＣｓとで構成された複数のメモリセルのそれ
ぞれの入出力ノードが同図に示すように所定の規則性を
もって配分されて結合されている。

プリチャージ回路ＰＣＩは、代表として示されたＭＯＳ
ＦＥＴＱ５のように、相補データ線り。

Ｄ間に設けられたスイッチＭＯＳ　Ｆ　ＥＴにより構成
される。

センスアンプＳＡは、代表として示されたＰチャンネル
ＭＯＳＦＥＴＱ７．Ｑ９と、ＮチャンネルＭＯ５ＦＥＴ
Ｑ６．Ｑ８とからなるＣＭＯＳラッチ回路で構成され、
その一対の入出力ノードが上記相補データ線り、　Ｄに
結合されている。また、上記ラッチ回路には、特に制限
されないが、並列形態のＰチャンネルＭＯＳＦＥＴＱＩ
　２．Ｑｌ　３を通して電源電圧Ｖｃｃが供給され、並
列形態のＮチャンネルＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１
を通して回路の接地電圧Ｖｓｓが供給される。これらの
パワースイッチＭＯ５ＦＥＴＱＩ　Ｏ，Ｑｌ　１及びＭ
ＯＳＦＥＴＱＩ２．Ｑｌ３は、同じメモリマット内の他
の同様な行に設けられたラッチ回路に対して共通に用い
られる。言い換えるならば、同じメモリマット内のラッ
チ回路におけるＰチャンネルＭＯＳＦＥＴとＮチャンネ
ルＭＯＳ　Ｆ　ＥＴとはそれぞれそのソースが共通接続
される。

上記ＭＯＳＦＥＴＱＩＯ，Ｑ１２のゲートには、動作サ
イクルではセンスアンプＳＡを活性化させる相補タイミ
ングパルスφｐａＬ　＋　　φｐａｌが印加され、ＭＯ
ＳＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タイミ
ングパルスφｐａｌ　＋　　φｐａｌより遅れた、相補
タイミングパルスφｐａ２．　　φｐａ２が印加される
。このようにすることによって、センスアンプＳＡの動
作は２段階に分けられる。タイミングパルスφρａｌ、
φｐａｌが発生されたとき、すなわち第１段階において
は、比較的小さいコンダクタンスを持つＭＯＳＦＥＴＱ
Ｉ　Ｏ及びＱｌ２による電流制限作用によってメモリセ
ルからの一対のデータ線間に与えられた微小読み出し電
圧は、不所望なレベル変動を受けることなく増幅される
。上記センスアンプＳＡでの増幅動作によって相補デー
タ線電位の差が大きくされた後、タイミングパルスφｐ
ａ２＋φｐａ２が発生されると、すなわち第２段階に入
ると、比較的大きなコンダクタンスを持つＭＯＳＦＥＴ
ＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯＳ　Ｆ　ＥＴＱｌ
ｌ、Ｑｌ３がオン状態にされることによって速くされる
。このように２段階に分けて、センスアンプＳＡの増幅
動作を行わせることによって、相補データ線の不所望な
レベル変化を防止しつつデータの高速読み出しを行うこ
とができる。

ロウデコーダＲ−ＯＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワード線４本分）が代表として示されており、例えば
、アドレス信号ａ２〜ａ６を受けるＮチャンネ／Ｌ、Ｍ
ＯＳＦＥＴＱ３２〜Ｑ３６と、ＰチャンネルＭＯＳＦＥ
ＴＱ３７〜Ｑ４１とで構成された０Ｍ０３回路によるＮ
ＡＮＤ　（ナンド）回路で上記４本分のワード線選択信
号が形成される。

このＮＡＮＤ回路の出力は、ＣＭＯＳインバータＩＶＩ
で反転され、カットＭＯ５ＦＥＴＱ２８〜Ｑ３１を通し
て、スイッチ回路としての伝送ゲー）ＭＯＳＦＥＴＱ２
４〜Ｑ２７（７）ゲートニ伝えられる。第１のロウデコ
ーダＲ−ＤＣＲ１は、その具体的回路を図示しないが、
２ビツトの相補アドレス信号ａＱ、ａＱ及びａｌ、ａｌ
で形成されたデコード信号によって選択される上記同様
な伝送ゲートＭＯＳ　Ｆ　ＥＴとカットＭＯＳ　Ｆ　Ｅ
Ｔとからなるスイッチ回路を通してワード線選択タイミ
ング信号φＸから４通りのワード線選択タイミング信号
φｘＯＯないしφ×１１を形成する。これらのワード線
選択タイミング信号φｘＯＯ〜φｘｌｌは、上記伝送ゲ
ート上記ＭＯＳＦＥＴＱ２４〜Ｑ２７を介して各ワード
線に伝えられる。ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣ
Ｒ２のようにロウデコーダを２分割することによって、
ロウデコーダＲ−ＤＣＲ２のピンチ（間隔）とワード線
のピッチとを合わせることができる。その結果、無駄な
空間が半導体基板上に生じない。なお、残り２ビツトの
アドレス信号上７．上８は、特に制限されないが、マン
ト選択信号として用いられる。すなわち、この実施例で
は、上記類似のメモリアレイＭ　　ＡＲＹが合計４個設
けられる。

各ワード線と接地電位との間には、ＭＯＳＦＥＴＱ２０
〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ回路の
出力が印加されることによって、非選択時のワード線を
接地電位に固定させるものである。また、上記ワード線
には、その遠端側（デコーダ側と反対側の端）にリセッ
ト用のＭＯ３Ｆ’　Ｅ　Ｔ　Ｑ　１〜Ｑ４が設けられて
おり、リセットパルスφｐ−を受けてこれらのＭＯＳＦ
ＥＴＱＩ〜Ｑ４がオン状態となることによって、選択さ
れたワード線がその両端から接地レベルにリセットされ
る。

ロウアドレスバッファＸ−ＡＤＢは、外部端子ＡＯ〜Ａ
８から供給されたアドレス信号を受けて、外部端子から
供給されたアドレス信号と同相の内部アドレス信号ａＯ
〜ａ８と逆相のアドレス信号ａＯ〜ａ８（以下、これら
を合わせてｉθ〜ｉ８のように表す。）を形成して、後
述するマルチプレクサＭＰＸを介して上記ロウデコーダ
Ｒ−ＤＣＲに供給する。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
ＯＳＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭＯＳＦＥＴＱ４２、Ｑ４３のゲートには、
カラムデコーダＣ−ＤＣＲからの選択信号が供給される
。

カラムデコーダＣ−０ＣＲは、その動作がデータ線選択
タイミング信号φｙによって制御され、カラムアドレス
バッファＹ−ＡＤＢから供給される内部アドレス信号ａ
９〜ａ１４と逆相のアドレス信号７９〜ａ１４をデコー
ドすることによってカラムスイッチＣ−５Ｗに供給すべ
き選択信号を形成する。

カラムアドレスバッファＹ−ＡＤＢは、外部端子Ａ９〜
Ａ１４から供給されたアドレス信号を受けて、外部端子
から供給されたアドレス信号と同相の内部アドレス信号
ａ９〜ａ１４と逆相のアドレス信号ａ９〜ａ１４（以下
、これらを合わせて！９〜土１４のように表す。）を形
成して、上記カラムデコーダＣ−ＤＧＲに供給する。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するプリチャージＭＯ５ＦＥＴＱ
４４が設けられている。この共通相補データ線ＣＤ、Ｃ
Ｄには、上記センスアンプＳＡと同様な回路構成のメイ
ンアンプＭＡの一対の入出力ノードが結合されている。

読み出し動作ならば、データ出カバソファＤＯＢはその
タイミング信号φｒ−によって動作状態にされ、上記メ
インアンプＭＡの出力信号を増幅して外部端子Ｉ１０か
ら送出する。なお、書込み動作なら、上記タイミング信
号φｒ−によってデータ出カバソファＤＯＢの出力はハ
イインピーダンス状態される。

書込み動作ならば、データ入力バッファＤ（Ｂは、その
タイミング信号φｒ−によって動作状態にされ、外部端
子Ｉ１０から供給された書込み信号に従った相補書込み
信号を上記共通相補データ線ＣＤ、ＣＤに伝えることに
より、選択されたメモリセルへの書込みが行われる。な
お、読み出し動作なら、上記タイミング信号φｒ％１に
よってデータ入力バッファＤＩＢのの出力はハイインピ
ーダンス状態にされる。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＡＴＤで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ８（又はａＯ〜ａ８）とアド
レス信号ａ９〜ａ１４（又は？″９〜丁１４）を受けて
、その立ち上がり又は立ち下がりの変化検出するアドレ
ス信号変化検出回路である。上記アドレス信号変化検出
回路ＡＴＤは、特に制限されないが、アドレス信号ａＯ
〜ａ１４と、その遅延信号とをそれぞれ受ける排他的論
理和回路と、これらの排他的論理和回路の出力信号を受
ける論理和回路とによって構成される。すなわち、アド
レス信号とそのアドレス信号の遅延信号とを受ける排他
的回路が各アドレス信号に対して設けられている。この
場合、合計１５個の排他的論理和回路が設けられており
、これらの１５個の排他的論理和回路の出力信号が論理
和回路に入力されている。このアドレス信号変化検出回
路ＡＴＤは、アドレス信号ａＯ〜ａ１４のうちいずれか
１つでも変化すると、その変化タイミングに同期したア
ドレス信号変化検出パルスφを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＯ
は、アドレス信号変化検出パルスφの他、外部端子から
供給されるライトイネーブル信号ＷＥ、チップ選択信号
Ｃ８を受けて、上記一連のタイミングパルスを形成する
。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、フレッシュアドレスカウンタ、タイマー等
を含んでおり、外部端子からのリフレッシュ信号ＲＥＳ
Ｈをロウレベルにすることにより起動される。

すなわち、チップ選択信号Ｃ５がハイレベルのときにリ
フレッシュ信号ＲＥＳＨをロウレベルにすると自動リフ
レッシュ信号ＲＥＦは、制御信号φｒｅｆによってマル
チプレクサＭＰＸを切り換えて、内蔵のリフレッシュア
ドレスカウンタからの内部アドレス信号をロウデコーダ
Ｒ−ＯＣＲに伝えて一本のワード線選択によるリフレッ
シュ動作（オートリフレッシュ）を行う。また、リフレ
ッシュ信号ＲＥ　Ｓ　Ｉ（をロウレベルにしつづけると
タイマーが作動して、一定時間毎にリフレッシュアドレ
スカウンタが歩進させられて、この間連続的なリフレッ
シュ動作（セルフリフレッシェ）を行う。

第２図には、上記基板バンクバイアス電圧発生回路Ｖｂ
ｂ−Ｇの一実施例の回路図が示されている。

チップ選択信号Ｃ８は、一方においてタイミング発生回
路ＴＧの一部を構成するＣＭＯＳインバータ回路ＩＶ２
の入力に供給され、他方において基板バックバイアス電
圧発生回路ｖｂｂ−ｃの一部を構成するＣＭＯＳインバ
ータ回路ＩＶ３の入力に供給される。上記ＣＭＯＳイン
バータ回路ＩＶ２は、そのロジックスレッショルド電圧
がＴＴＬ　（トランジスタ・トランジスタ・ロジック）
信号のハイレベル（２，４Ｖ以上）とロウレベル（０，
５Ｖ以下）のはり中間レベル、例えば１．４■に設定さ
れる。これに対して、上記他方のＣＭＯＳインバータ回
路ＩＶ３は、ＰチャンネルＭＯＳＦＥＴのしきい値電圧
に依存したロジックスレッショルド電圧（Ｖｃｃ　−Ｖ
　ｔｈｐ　）を持つようにされる。すなわち、ＣＭＯＳ
インバータ回路ＩＶ３を構成するＮチャンネルＭＯＳＦ
ＥＴのコンダクタンスはＰチャンネルＭＯＳＦＥＴのコ
ンダクタンスに比べて十分小さく形成されることによっ
て、Ｐチャンネル間Ｏ８ＦＥＴのオン／オフ動作に従っ
て、その出力レベルが決定されるようにされる。

このＣＭＯＳインバータ回路ＩＶ３の出力は、ナントゲ
ート回路Ｇの一方の入力に供給される。

このナントゲート回路Ｇの出力は、遅延回路としてのＣ
ＭＯＳインバータ回路ＩＶ４と出力回路を構成するＣＭ
ＯＳインバータ回路ＩＶ５とを介して他方の入力に帰還
される。これによって、いわゆる、リングオシレータが
構成される。上記出力インバータ回路ＩＶ５の出力は、
キャパシタＣの一方の電極に供給される。キャパシタＣ
の他方の電極には、回路の接地電位に向かって電流を流
すダイオード形態のＭＯＳＦＥＴＱ５０が設けられる。

また、上記キャパシタＣの他方の電極には、半導体基板
に向かう電流を流すダイオード形態のＭＯＳＦＥＴＱ５
１が設けられる。

次に、この実施例の基板バックバイアス電圧発生回路Ｖ
ｂＩ）−Ｇの動作の概略を説明する。

チップ選択信号Ｃ８がＴＴＬ信号におけるハイレベル又
はロウレベルの時、言い換えるならば、ダイナミック型
ＲＡＭが選択的に動作させられる状態の時には、上記Ｔ
ＴＬハイレベル及びロウレベルはＣＭＯＳインバータ回
路ＩＶ３のロジックスレッショルド電圧より低いレベル
になる。したがって、ＣＭＯＳインバータ回路ＩＶ３の
出力は、ハイレベル（論理″１″）にされる。これによ
って、ナントゲート回路Ｇが開き、実質的にインバータ
回路として動作するから発振動作を行う。この発振動作
によって、出力インバータ回路ＩＶ５の出力がハイレベ
ルの時、キャパシタＣにプリチャージが行われる。上記
インバータ回路ＩＶ５の出力がロウレベルの時、上記キ
ャパシタＣのプリチャージ電圧と、出力のロウレベルが
加算されて、キャパシタＣの他方の電極は負の電位にさ
れる。

この負の電圧は、ダイオード形態のＭＯＳ　Ｆ　ＥＴを
介して半導体基板に伝えられ、負の電圧−ｖｂｂが形成
される。この電圧−ｖｂｂは、半導体基板と回路の接地
電位間の寄生容量に保持される。

このように、このダイナミック型ＲＡＭに書込み／又は
読み出しを行う場合、チップ非選択状態においても基板
バックバイアス電圧ｖｂｂ−ｃを動作状態にして置くも
のである。これにより、チップ選択状態にされた時には
、いつでも高速に応答させることができる。このように
ＴＴＬレベルの信号がＲＡＭに供給された状態では、第
３図に示すように、Ｔ　Ｔ　Ｌ信号を受けるアドレスバ
ッファやタイミング発生回路においては、直流電流１１
を常に流すものである。この電流■１は、例えば、チッ
プ選択信号Ｃ８が約１．４　Ｖ以下にされるＴＴＬロウ
レベルの時、言い換えるならば、チップ選択状態の時に
約２０〜５０ｍＡとなる。また、上記電流Ｉｆは、チッ
プ選択信号ＣＳが約２ｖ程度のＴＴＬハイレベルの時、
言い換えるならば、チップ非選択状態の時でも約２ｍＡ
程度も流れる。

これに対して、基板バンクバイアス発生回路ｖｂｂにお
ける消費電流Ｉ２は、約１ｍＡ程度にされるので、上記
電流Ｉｌに比べて小さい。したがって、上記ＴＴＬレベ
ルによるチップ非選択状態の時に、基板バンクバイアス
電圧発生回路Ｖｂｂ−Ｇの動作を停止させてその消費電
流■２を削減させてもあまり意味がな（、それより上記
高速動作のために基板バックバイアス電圧発生回路ｖｂ
ｂ−ｃを動作させた方がよい。

一方、このダイナミック型ＲＡＭへの書込み／読み出し
を行うコンピュータ等や上記ＴＴＬ回路の電源が遮断さ
れた状態であって、ＲＡＭにバッテリー電圧が供給され
る時には、プルアップ抵抗によって、上記チップ選択信
号Ｃ３は、その時の電源電圧Ｖｃｃにまで持ち上げられ
る。この時には、上記ＣＭＯＳインバータ回路ＩＶ３の
出力がロウレベル（論理″０”）になる。これにより、
ナントゲート回路Ｇは、そのゲートを閉じてしまうので
上記発振動作が停止させられる。これによって、発振動
作とナヤージポンプ動作が停止させられるので、その動
作電流Ｉ２を零にすることができる。

すなわち、バッテリーバックアンプ動作の時には、外部
端子からの信号は、プルアンプ抵抗等によってＣＭＯＳ
信号レベルにされる。これによって、上記アドレスバッ
ファ等の周辺回路におけるＣＭＯＳ回路での電流消費は
理論的には零にされる。

したがって、バッテリーバックアップ動作状態の時には
、その電池の長寿命化のために、上記基板バックバイア
ス電圧発生回路Ｖｂｂ−Ｇの動作電流（約１ｍＡ程度）
が無視できなくなるため、上記のように基板バンクバイ
アス電圧発生回路ｖｂｂ−Ｇの動作を停止させるもので
ある。

〔効　果〕

（１１Ｔ　Ｔ　Ｌ信号が供給されなくなった状態の時に
基板バックバイアス電圧発生回路の動作を停止させるご
とによって、消費電流を小さくできる。これにより、バ
ッテリーバンクアップ動作のための電池寿命を長くでき
るという効果が得られる。

（２）　Ｔ　Ｔ　Ｌ信号が供給された状態では、基板バ
ックバイアス電圧発生回路を動作状態にさせることによ
って、富に高速動作のもとにその書込み／読み出しを行
うことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、基板バンクバ
アイス電圧発生回路の具体的回路構成は、種々の実施形
態を採ることができる。また、Ｘ、Ｙアドレス信号は、
アドレスストローブ信号ＲＡＳとＣＡＳに同期して、共
通の外部端子から多重化して供給するものであってもよ
い。この場合には、このアドレスストロ−号とされる。

また、メモリセルの読み出しのための基準電圧はダミー
セルを用いて形成するもの、データ線のプリチャージは
電源電圧レベルとするもの等であってもよい。

〔利用分野〕

この発明は、周辺回路がＣＭＯＳ回路によって構成され
、基板バックバイアス電圧発生回路を内蔵した半導体記
憶装置に広く利用できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その基板バックバイアス発生回路の一実施例を示す回
路図、 第３図は、その消費電流の一例を示す特性図である。 Ｍ−ＡＲＹ・・メモリアレイ、Ｐｃｔ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｃ−ＳＷ・・カラムスイ
ンナ、Ｒ−ＤＣＲ・・ロウアドスデコーダ、Ｃ−Ｄ　Ｃ
Ｒ・・カラムアドレスデーダ、ＭＡ・・メインアンプ、
ＡＴＤ・・アドスｆ８号変化検出回路、′ｒＧ・・タイ
ミング宛往路、ＲＥＦ・・自動リフレッシュ回路、ＤＯ
Ｂ・データ出力バッファ、ＤＩＢ・・データ人カッ′２
ア、ＭＰＸ・・マルチプレクサ、■■１〜ｖ５・・ＣＭ
ＯＳインバータ回路、Ｇ・・ナンゲート回路

Claims (1)

1. 【特許請求の範囲】 １、ＴＴＬ信号に応答するＣＭＯＳ回路と、そのロジッ
   クスレッショルド電圧がＴＴＬ信号におけるハイレベル
   より大きくされ、実質的なチップ選択信号を受けるＣＭ
   ＯＳインバータ回路と、このインバータ回路のチップ非
   選択出力によりその動作が選択的に停止させられる基板
   バックバイアス電圧発生回路とを含むことを特徴とする
   半導体記憶装置。 ２、上記ＣＭＯＳインバータ回路は、そのロジックスレ
   ッショルド電圧がＰチャンネルＭＯＳＦＥＴのしきい電
   圧によりほゞ決定されるＣＭＯＳインバータ回路である
   ことを特徴とする特許請求の範囲第１項記載の半導体記
   憶装置。 ３、上記半導体記憶装置は、その周辺回路がＣＭＯＳス
   タティック型回路により構成され、アドレス信号の変化
   検出信号に基づいて内部回路の動作のタイミング信号が
   形成される内部同期式のダイナミック型ＲＡＭであるこ
   とを特徴とする特許請求の範囲第１又は第２項記載の半
   導体集積回路装置。