JPS60242587A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダムアクセ
ス・メモリ）に関するもので、例えば、アドレス信号の
変化を検出して、内部動作に必要なタイミング信号を形
成する内部同期式のダイナミック型ＲＡＭに利用して有
効な技術に関するものである。

〔背景技術〕

本願発明者等は、この発明に先立ってアドレス信号の変
化を検出して内部回路の動作に必要な各種タイミング信
号を形成するものとした擬似スタティック型ＲＡＭを提
案した（特願昭５７−１６４８３１号）。すなわち、情
報を電荷の形態で記憶するキャパシタとアドレス選択用
ＭＯＳ　Ｆ　ＥＴとによって構成されるダイナミック型
メモリセルを用いるとともに、その周辺回路をＣＭＯ３
（相補型ＭＯ５）スタティック型回路で構成し、上記ア
ドレス信号の変化を検出して必要なタイミング信号を得
ることによって、外部からはスタティック型ＲＡＭと同
等に扱えるようにするものである。

このようにダイナミック型メモリアレイを用いた場合、
電源投入時にはダイナミック型回路部分にプリチャージ
が行われないため、その書込み又は読み出しに先立って
、一旦各ダイナミソク型回路を動作させる必要がある。

このようなダミーサイクルを自動的に行わせるため、電
源電圧がその動作下限電圧以上の一定電圧に立ち上がっ
たことを検出して、上記ダミーサイクルを起動させるタ
イミングパルスを発生させることが考えられる。

しかしながら、このような自動ダミーサイクルの起動回
路を設けると、次のような問題が生じてしまう。すなわ
ち、ダイナミック型ＲＡＭの下限動作電圧の測定試験に
おいて、電源電圧を低下させると、上記ダミーサイクル
に自動的に移行してしまうため、書込み／読み出しのよ
うな動作試験が行われなくなってしまう。

〔発明の目的〕

この発明の目的は、電源投入時の自動起動動作と下限電
圧動作試験とを選択的に行うことのできるダイナミック
型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、外部端子からの信号によって自動起動回路（
ダミーサイクル起動回路）の動作を強制的に停止させる
ものである。

〔実施例〕

第１図には、この発明に係る半導体記憶装置の一実施例
の回路図が示されている。同図の各回路素子は、公知の
０ＭＯ３（相補型ＭＯ３＞集積回路の製造技術によって
、１個の単結晶シリコンのような半導体基板上において
形成される。以下の説明において、特に説明しない場合
、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）
はＮチャンネルＭＯＳ　Ｆ　ＥＴである。同図のＭＯ３
ＦＥＴＱ７．Ｑ９等はＰチャンネル型とされている。

ＰチャンネルＭＯ５ＦＥＴは、記号上そのソース・ドレ
イン間に直線が付加されていることによってＮチャンネ
ルＭＯ３ＦＥＴと区別されている。

図示の半導体記憶装置は、特に制限されないが、Ｐ型車
結晶シリコンからなる半導体基板表面こ形成サレる。Ｎ
チャンネルＭＯＳ　Ｆ　ＥＴは、半導体基板表面に形成
されたＮ型のソース、ドレイン領域と、このソース、ド
レイン領域間の半導体基板上こゲー日色縁膜を介して形
成されたゲート電極とから構成される。ＰチャンネルＭ
ＯＳ　Ｆ　ＥＴは、上記半導体基板の表面に形成された
Ｎ型ウェル領域に形成される。ＰチャンネルＭＯ３ＦＥ
Ｔの基体ゲートとじｔのウェル領域は、電源電圧Ｖｃｃ
にされる。ＮチャンネルＭＯＳ　Ｆ　ＥＴの基体ゲート
としての半導体基板は、その半導体基板上に形成される
基板電圧発生回路から発生される適当なレベルの負電圧
が加えられる。

メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、Ｄに、アドレス選択用ＭＯ３ＦＥＴＱｍと情報記憶用
キャパシタＣ９とで構成された複数のメモリセルのそれ
ぞれの入出力ノードが同図に示すように所定の規則性を
もって配分されて結合されている。

プリチャージ回路ＰＣＩは、代表として示されたＭＯ３
ＦＥＴＱ５のように、相補データ線り。

６間に設けられたスイッチＭＯ３ＦＥＴＱ１４により構
成される。

センスアンプＳＡは、代表として示されたＰチャンネル
ＭＣ）ＳＦＥＴＱ７．Ｑ９と、ＮチャンネルＭＯ３ＦＥ
ＴＱ６．Ｑ８とからなるＣＭＯＳランチ回路で構成され
、その一対の入出力ノードが上記相補データ線り１石に
結合されている。また、上記ランチ回路には、特に制限
されないが、並列形態のＰチャンネルＭＯ３ＦＥＴＱＩ
　２．Ｑｌ　３を通して電源電圧Ｖｃｃが供給され、並
列形態のＮチャンネルＭＯ３ＦＥＴＱＩ　Ｏ，、Ｑｌ　
１を通して回路の接地電圧Ｖｓｓが供給される。これら
のノマワースイッチＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１及
びＭＯ３ＦＥＴＱ１２．Ｑ’ｌ　３は、特に制限されな
いが、他の同様な行に設けられたセンスアンプＳＡに対
して共通に用いられる。

上記ＭＯ５ＦＥＴＱ１０．Ｑｌ　２のゲートには、動作
サイクルではセンスアンプＳＡを活性化させる相補タイ
ミングパルスφｐａｌ　＋　φｐａｌが印加すれ、ＭＯ
３ＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タイミ
ングパルスφｐａｌ　、ｅｐａｌよす遅した、相補タイ
ミングパルスφｐａ２　、φｐａ２が印加される。この
理由は、メモリセルからの微小読み出し電圧でセンスア
ンプＳＡを動作させたとき、データ線のレベル落ち込み
を比較的小さなコンダクタンス特性（７）ＭＯ３ＦＥＴ
ＱＩ　Ｏ，Ｑｌ　２により電流制限を行うことにより防
止する。そして、上記センスアンプＳＡでの増幅動作に
よって相補データ線電位の差を大きくした後、比較的大
きなコンダクタ７ス特性のＭＯ３ＦＥＴＱＩ　１．Ｑｌ
　３をオン状態にして、その増幅動作を速くする。この
ように２段階に分けて、センスアンプＳＡの増幅動作を
行わせることによって、相補データ線のハイレベル側の
落ち込みを防止しつつ、高速読み出しを行うことができ
る。

ロウデコーダＲ−ＤＣＲは、２分割されたロウデコーダ
Ｒ−ＤＣＲＩ、Ｒ−ＤＣＲ２によって構成される。同図
には、第２のロウデコーダＲ−ＤＣＲ２の１回路分（ワ
ード線４本分）が代表として示されており、例えば、ア
ドレス信号７２〜Ｔ６を受けるＮチャンネルＭＯ３ＦＥ
ＴＱ３２〜Ｑ３６及びＰチャンネルＭＯ３ＦＥＴＱ３７
〜Ｑ４１で構成された０Ｍ０３回路によるＮＡＮＤ　（
ナンド）回路で上記４本分のワード線選択信号が形成さ
れる。このＮＡＮＤ回路の出力は、ＣＭＯＳインバータ
ＩＶＩで反転され、カットＭＯ３ＦＥＴＱ２８〜Ｑ３１
を通して、スイッチ回路としての伝送ゲートＭＯ３ＦＥ
ＴＱ９Ａ−Ｑ２７（ｙ）ｙ−トに伝えられる。

また、第１のロウデコーダＲ−ＤＣＲ１は、２ビツトの
相補アドレス信号ａＱ、ａＱ及びａｌ。

ａｌ（図示せず）で形成されたデコード信号によって選
択される上記同様な伝送ゲー）　Ｍ　ＯＳ　Ｆ　ＥＴと
カットＭＯ３ＦＥＴとからなるスイッチ回路を通してワ
ード線選択タイミング信号φＸから４通りのワード線選
択タイミング信号φｘＯＯないしφｘｌｌを形成する。

これらのワード線選択タイミング信号φｘ００〜φｘｌ
ｌは、上記伝送ゲートＥ記ＭＯ３ＦＥＴＱ２４〜Ｑ２７
を介して各ワード線に伝えられる。ロウデコーダＲ−Ｄ
ＣＲ１とＲ−ＤＣＲ２のようにロウデコーダを２分割す
ることによって、ロウデコーダＲ−ＤＣＲ２のピッチ（
間隔）とワード線のピッチとを合わせることができるの
で、無駄な空間が生じない。

なお、各ワード線と接地電位との間には、ＭＯＳＦＥＴ
、Ｑ２０〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮ
Ｄ回路の出力が印加されることによって、非選択時のワ
ード線を接地電位に固定させるものである。また、上記
ワード線には、リセット用のＭＯ３ＦＥＴＱ１ないしＱ
４が設けられており、リセットパルスφｐＨを受けてこ
れらのＭＯ３ＦＥ、ＴＱＩ〜Ｑ４カ５オン状態となるこ
とによって、選択されたワード線が接地レベルにリセッ
トされる。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
Ｏ３ＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、　ＣＤを選択的に結合させ
る。これらのＭＯ３ＦＥＴＱ４２、Ｑ４３のゲートには
、カラムデコーダＣ−ＤＣＲからの選択信号が供給され
る。

上記共通相補データ線ＣＤ、　６石間には、上記同様な
プリチャージ回路ＰＣ２を構成するプリチャージＭＯ３
ＦＥＴＱ４４が設けられている。この共通相補データ線
ＣＤ、ＣＤには、上記センスアンプＳＡと同様な回路構
成のメインアンプＭＡの一対の入出力ノードが結合され
ている。

そして、読み出し動作ならば、データ出カバソファＤＯ
Ｂがそのタイミング信号φｒｗによって動作状態になり
、上記メインアンプＭＡの出力信号を増幅して外部端子
Ｉ１０から送出する。なお、書込み動作なら、上記タイ
ミング信号ｉ′″ｒｔｖによってその出力がハイインピ
ーダンス状態にされる。

また、書込み動作ならば、データ人カバソファＤＩＢが
そのタイミング信号φｒｖによって動作状態になり、外
部端子Ｉ１０から供給された書込み信号に従った相補書
込み信号を上記共通相補データ線ＣＤ、ＣＤに伝えるこ
とにより、選択されたメモリセルへの書込みを行う。な
お、読み出し動作なら、上記タイミング信号φｒ１１に
よってその出力がハイインピーダンス状態にされる。

自動リフレッシュ回路ＲＥＦは、特に制限されないが、
リフレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。

このタイマー回路は、外部端子からのリフレッシュ制御
信号ＲＥＳＨをロウレベルにすることにより起動される
。すなわち、チップ選択信号Ｃ３がハイレベルのときに
リフレッシュ制御信号ＲＥＳＨをロウレベルにすると、
マルチプレクサＭＰＸの切り替え信号φｒｅｆを出力し
て、マルチプレクサＭＰＸを上記アドレスカウンタ側に
切り替えて、このアドレスカウンタで形成された相補ア
ドレス信号ａＯ−土８　（ここで、外部から供給される
アドレス信号に対して同相のアドレス信号ａＯと逆相の
アドレス信号子０とを合わせて相補アドレス信号ｉｏの
ように表す。このことは、他の相補アドレス信号につい
ても同様である。）をアドレスデコーダＲ−ＤＣＨに伝
えて一本のワード線選択動作によるリフレッシュ動作（
オートリフレッシェ）を行う。このリフレッシュ制御信
号ＲＥＳＨの入力毎にアドレスカウンタの歩進動作が行
われるので、ワード線数だけ上記動作を繰り返すことに
より、全メモリセルをリフレッシュさせることができる
。また、上記リフレッシュ制御信号ＲＥＳＨをロウレベ
ルにしつづけると、タイマー回路が作動して、一定時間
毎にパルスを発生ずるので、アドレスカウンタが歩進さ
せられて、この間連続的なリフレッシュ動作をおこなう
。

上記のようにアドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ｍと情報記憶用キャパシタＣｓとからなるダイナミッ
ク型メモリセルへの書込み動作において、情報記憶用キ
ャパシタＣｓにフルライトを行うため、言い換えるなら
ば、アドレス選択用ＭＯ３ＦＥＴＱｍ等のしきい値電圧
により情報記憶用キャパシタＣｓへの書詰みハイレベル
のレベル損失が生じないようにするため、ワード線選択
タイミング信号φＸによって起動されるワード線ブート
ストランプ回路（図示せず）が設けられる。このワード
線ブートストラップ回路は、上記ワード線選択タイミン
グ信号φＸとその遅延信号を用いて、ワード線選択タイ
ミング信号φＸのハイレベルを電源電圧Ｖｃｃ以上の高
レベルとする。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＡＴＤで示されているのは、特に制限されない
が、アドレス信号ａＯ−ａ８（又は８０〜丁８）とアド
レス信号ａ９〜ａ１４（又は８９〜丁１４）を受けて、
その立ち上がり又は立ち下がりの変化検出するアドレス
信号変化検出回路である。上記アドレス信号変化検出回
路ＡＴＤは、特に制限されないが、アドレス信号ａＯ〜
ａ１４と、その遅延信号とをそれぞれ受ける排他的論理
和回路と、これらの排他的論理和回路の出力信号を受け
る論理和回路とによって構成される。すなわち、アドレ
ス信号とそのアドレス信号の遅延信号とを受ける排他的
回路が各アドレス信号に対して設けられている。この場
合、合計ｘｓ（ｌｌｉｌの排他的論理和回路が設けられ
ており、これらの１５個の排他的論理和回路の出力信号
が論理和回路に入力されている。このアドレス信号変化
検出回路ＡＴＤは、アドレス信号ａｏ−ａ１４のうちい
ずれかが変化すると、その変化タイミングに同期したア
ドレス信号変化検出パルスφを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφの他、外部端子から
供給されるライトイネーブル信号ＷＥ、チップ選択信号
ＣＳを受けて、上記一連のタイミングパルスを形成する
。また、このタイミング発生回路ＴＧは、後述するよう
なダミーサイクル起動回路を含んでいる。

第２図には、ダミーサイクル起動回路（電源投入時の自
動起動回路）の一実施例の回路図が示されている。

この実施例では、特に制限されないが、直列形態にされ
たＰチャンネルＭＯ３ＦＥＴＱ４５とＱ４６によって電
源電圧Ｖｃｃが分圧される。この分圧出力は、電圧検出
回路としてのインバータ回路ＩＶ２の入力端子に供給さ
れる。このインバータ回路ＩＶ２は、そのロジックスレ
ッショルド電圧を基準電圧として上記分圧出力のハイレ
ベ、ル又はロウレベルを識別するものである。すなわち
、ダイナミック型ＲＡＭの下限動作電圧より高い所定の
電源電圧Ｖｃｃの分圧電圧が上記インバータ回路ＩＶ２
のロジックスレッショルド電圧に等しくなるように分圧
比が設定されている。

この実施例において、Ｐチ中ンネルＭＯ３ＦＥＴにより
分圧回路を構成したのは、次の理由によるものである。

すなわち、ＮチャンネルＭＯ３ＦＥＴを用いると、図示
しない内蔵の基板バンクバイアス電圧発生回蕗によって
形成された基板バックバイアス電圧−ＶＢＢが電源電圧
ＶＣＣの変動により変動して、ＮチャンネルＭＯ３ＦＥ
Ｔのしきい値電圧を変動させることになるので、分圧比
も変動させることになるから、上記ＰチャンネルＭ。

５ＦＥＴＱ４５．Ｑ４６を用いるものである。

上記インバータ回路ＩＶ２の出力信号は、一方において
ノア（ＮＯＲ）ゲート回路Ｇに供給され、他方において
遅延回路ＤＬを介して上記ノアゲート回路Ｇに供給され
る。これにより、電源電圧■ｃｃの分圧電圧がインバー
タ回路ＩＶ２のロジックスレッショルド電圧を超えた時
、その出力信号がハイレベルからロウレベルに変化する
。この変化タイミングで、上記遅延回路ＤＬにより設定
された遅延時間に相当するパルスφ′を形成することが
できる（後述するチップ選択信号Ｃ８が通常のハイレベ
ル又はロウレベルの時）。これのパルスφ″によって上
記アドレス信号変化検出回路φと同様にタイミング発生
回路ＴＧを起動させて一連のタイミング信号を発生させ
ることにより、ダミーサイクルを実現するものである。

また、この実施例では、特に制限されないが、チップ選
択信号Ｃ３を受けるＮチャンネルＭＯ３ＦＥＴＱ４７が
設けられる。、：：のＭＯ３ＦＥＴＱ４７は、そのゲー
ト絶縁膜がＭＯ３集積回路におけるフィールド絶縁膜の
ような厚い絶縁膜によって形成されることにより、高い
しきい値電圧を持つようにされる。例えば、上記チップ
選択信号Ｃ８が約１０Ｖのような高いレベルにされた時
、］記ＭＯ３ＦＥＴＱ４７はオン状態にされる。このＭ
Ｏ３ＦＥＴＱ４７のソースには、負荷手段Ｒが設けられ
ることによつて、上記チップ選択信号Ｃ５を受けるソー
スフォロワ回路とされる。そして、その出力信号が上記
ノアゲート回路Ｇのゲート制御信号として利用される。

例えば、チップ選択信号Ｃ８が通常のハイレベル又はロ
ウレベルなら、上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　４７は
オフ状態になって、その出力をロウレベル（論理″０″
）にする。これによって、ノアゲート回路Ｇが開いた状
態にされるので、上述のようにタイミングパルスφ゛を
を形成して、ダミーサイクルを起動させる。一方、上記
チップ選択信号Ｃ８を上述のような高いレベルにすると
、ＭＯ３ＦＥＴＱ４７がオン状態になって、その出力信
号をハイレベル（論理“１″）にするので、ノアゲート
回路Ｇの出力信号は強制的にロウレベル（論理“０”）
となって、タイミングパルスφ′の送出が禁止される。

これによって、例えば、電源電圧Ｖｃｃを低下させてダ
イナミック型ＲＡＭの下限動作電圧の試験動作を行うこ
とができる。なお、このような試験動作に先立って、ダ
イナミック型回路は、上記ダミーサイクル等により必要
なプリチャージ動作が行われることは言うまでもないで
あろう。

次に、第３図に示したタイミング図を参照して、読み出
し動作を例にして、第１図のダイナミック型ＲＡＭの動
作を説明する。

チップ選択信号Ｃ８がロウレベルになると、図示しない
アドレスバッファ回路が動作状態になり外部端子からの
アドレス信号を受け取る。外部端子から供給されるいず
れかのアドレス信号Ａｔが変化すると、アドレス信号変
化検出回路ＡＴＤによりアドレス信号変化検出検出パル
スφが形成される。タイミング発生回路ＴＯは、このア
ドレス信号変化検出パルスφに同期して、メモリアレイ
Ｍ−ＡＲＹの選択回路を一旦リセットする。すなわち、
このタイミング発生回路ＴＧは、上記エツジ検出パルス
φにより、タイミングパルスφｐａｉｎφｐａ２　’ｌ
ｃロウレベル（タイミングパルスφＰａｌ＋φｐａ２を
ハイレベル）にしてセンスアンプＳＡのパワースイッチ
ＭＣ）ＳＦＥＴＱＩ　Ｏ〜Ｑ１３をオフ状態にし、相補
データ線り、　Ｄを以前の動作に従ったハイレベル（Ｖ
ｃｃレベル）、ロウレベル（■Ｓ３レベル）をフローテ
ィング状態で保持させる。

また、ワード線選択タイミング信号φＸをロウレベルに
すること、又図示しない上記タイミング信号φ四を一旦
ハイレベルにすることによって、選択されていたワード
線Ｗをロウレベルの非選択状態にする。

次に、プリチャージパルスφｐｃＩＩ＋をハイレベルに
して、プリチャージＭＯ８ＦＥＴＱ５をオン状態にする
ことにより、相補データ線り、Ｄを短絡してＶｃｃ／２
レベルにプリチャージする。上記相補データ線り、Ｄが
共にＶｃｃ／２のプリチャージレベルになる時間を待っ
て上記プリチャージパルスφｐｃｔｖばロウレベルにさ
れる。そして、次にワード線選択タイミング信号φＸを
ハイレベルに立ち上げる。このワード線選択タイミング
信号φＸの立ち上がりに同期してマルチプレクサＭＰＸ
を通して供給される相補アドレス信号１０〜旦」によっ
て決まる１つのワード線Ｗがハイレベルに立ち上がり選
択状態にされる。これにより、選択されたワード線に結
合された複数のメモリセルが選択され、この各メモリセ
ルの情報記憶用キャパシタＣｓがアドレス選゛択用ＭＯ
３ＦＥＴＱｍを介してデータ線Ｄ（又はＤ）に結合され
る。すなわち、各相補データ線り、Ｄの１つのメモリセ
ルの入出力ノードが一方のデータ線Ｄ（又は五）に結合
される。したがって、メモリセルの蓄積電荷とそのデー
タ線りのプリチャージ電荷との電荷分散により、そのデ
ータ線Ｄ（又はＤ）に読み出しレベルが現れる。なお、
他方のデータ線Ｄ（又はＤ）は、メモリセルが結合され
ないので、上記ブリチャージレベルのままである。

次に、比較的早いタイミングでタイミングパルスφｐａ
ｌをハイレベルにし、タイミングパルス１ｐａ１（図示
せず）をロウレベルにしてセンスアンプＳＡを動作させ
る。これにより、上記相補データ線り、Ｄは、上記情報
記憶用キャパシタＣＳの記憶電荷に従ったロウレベル、
ハイレベルに増幅される。そして、上記増幅動作により
相補データ線り、Ｄのレベル差が比較的大きくなった後
、タイミングパルスφｐａ２（φｐａ２　）がハイレベ
ル（ロウレベル）になって、高速増幅動作を行うもので
ある。

このようなセンスアンプＳＡの動作による増幅信号か上
記メモリセルに伝えられるので上記失われかかった記憶
情報の再書込みがなされる。この時、ワード線は上記ブ
ートスドラ・／プ回路φＸ−Ｂの動作によって昇圧され
ているので、上記増幅されたハイレベルがそのままレベ
ル損失なく情報記憶用キャパシタＣｓに伝えられる。

なお、これ以降の書込み又は読み出し動作は、図示しな
いが上記ワード線選択タイミング信号φＸより遅れて形
成されるカラムスイッチ選択タイミング（ｆｉ号φｙに
よりカラムスイッチＣ−３Ｗが選択され、タイミングパ
ルスφｍａｌ＋φ１ｌｌａ１及びφｍ　ａ　２　＋φｍ
ａ２　、φｒｗにより、読み出しの時には、メインアン
プＭＡ、データ出力バッファＤ　ＯＢが動作し、書込み
の時には、データ入カバソファＤＩＢが動作することに
より行われる（図示せず）。

上記の動作から明らかなように、読み出し又は書込み動
作では、メモリアレイＭ　−Ａ　ＲＹのようなダイナミ
ック型回路が一旦動作して、例えば、相補データ線り、
Ｄがハイレベル又はロウレベルになっていることが必要
である。しかしながら、電源投入直後においては、ダイ
ナミック型回路のレベルが不定になるので、例えば、上
記アドレス信号の変化によって相補データ線り、Ｄを短
絡しても上記のようなプリチャージが行われない。そこ
で、電源電圧Ｖｃｃの立ち上がりにより形成した上記タ
イミングパルスφ′により、タイミング発生回路ＴＧか
ら一連のタイミングパルスを発生させて、一旦各回路を
動作状態にするというダミーサイクルを設けるものであ
る。また、このタイミングパルスφ°の発生を外部端子
からの信号によって停止させることにより、上述のよう
な下限動作電圧試験を行うことができる。

〔効　果〕 （１）電源投入時のダミーサイクル動作の起動を電源電
圧が下限動作電圧以上の所定の電圧になったことを検出
して自動的に行うとともに、このダミーサイクル動作の
起動を外部端子からの信号により選択的に停止させるこ
とによって、下限動作試験を行うことができるという効
果が得られる。

（２）ダミーサイクル動作の起動を停止させる制御信号
として、既存の制御端子を通常のハイレベルより高い所
定のレベルにすることにより形成することによって、外
部端子数を増加させることなく上記（１１のような新た
な機能を付加することができるという効果が得られる。

（３）外部制御信号によって、ダミーサイクル動作を選
択的に停止できるから、バッテリーバックアップ等のよ
うに情報保持動作のみを行う時、その電源電圧Ｖｃｃを
下限動作電圧付近まで低下させてもダミーサイクル動作
を行わなくできるから、低消費電力の下で情報保持動作
を行わせることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記ダミーサ
イクル動作の起動を停止させる制御信号は、独立した外
部端子を設けるものであってもよい。また、データ線の
プリチャージレベルは、電源電圧Ｖｃｃ又はＶｃｃ−Ｖ
ｔｈレベルにするものであってもよい。この場合には、
読み出し基準電圧はダミーセルを用いて形成するものと
すればよい。さらに、電源電圧が下限動作１！　圧Ｅｌ
上の所定のレベルになったことを検出して、ダミーサイ
クル動作のためのタイミングパルスを形成するダミーサ
イクル起動回路は、種々の実施形態を採ることができ、
上記外部制御信号によって上記ダミーサイクル動作の起
動を停止させる回路も同様に種々の実施形態を採ること
ができるものである。

〔利用分野〕

この発明は、メモリアレ・Ｃがダイナミック型回路によ
り構成され、アドレス信号の変化を検出して内部動作に
必要な一連のタイミング信号を形成する内部同期式のグ
イナミソク型ＲＡＭに広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明に係るダイナミ・ツク型ＲＡＭの一
実施例を示す回路図、 第２図は、ダミーサイクル起動回路の一実施例を示す回
路図、 第３図１よ、上記第１図の実施例回路の動作の一例を説
明するためのタイミング図である。 Ｍ−ＡＲＹ・・メモリアレイ、Ｐｃｔ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｃ＝ＳＷ・・カラムスイ
ッチ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣ
Ｒ・・カラムアドレスデコーダ、ＰＣ２・・プリチャー
ジ回路、ＭＡ・・メインアンプ、Ａ　Ｔ　Ｄ・・アドレ
ス信号変化検出回路、ＴＧ・・タイミング発生回路、Ｒ
ＥＦ・・自動リフレッシュ回路、ＤＯＢ・・データ出力
ノイツノア、ＤＩＢ・・データ入力バッファ、ＭＰＸ・
・マルチプレクサ、ＤＬ・・遅延回路、Ｇ・・ノアゲー
ト回路

Claims (1)

1. 【特許請求の範囲】 １、アドレス信号の変化を検出して内部動作に必要な一
   連のタイミング信号を形成する内部同期式のダイナミッ
   ク型ＲＡＭであって、電源電圧の立ち上がりを検出して
   、上記内部回路を一旦動作させるというダミーサイクル
   を起動させる起動回路と、所定の外部端子からの信号に
   より上記グミサイクルの起動を停止させる機能とを設け
   たことを特徴とするダイナミック型ＲＡＭ。 ２、上記外部端子はチップ選択信号であり、このチップ
   選択信号を通常のハイレベルより高いレベルとすること
   によって、上記ダミーサイクルの起動を停止させるもの
   であることを特徴とする特許請求の範囲第１項記載のダ
   イナミック型ＲＡＭ。