JP3400891B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- Element Separation (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に関し、特にＳＲＡＭ（StaticRandom Acc
ess Memory ）の構造およびその製造方法に関する。
その製造方法に関し、特にＳＲＡＭ（StaticRandom Acc
ess Memory ）の構造およびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体記憶装置の１つとして、Ｓ
ＲＡＭが知られている。図１８は、ＳＲＡＭの１つのメ
モリセルの等価回路図である。図１８を参照して、この
メモリセルは、負荷としてｐ型ＭＯＳ（Metal Oxide Se
miconductor ）トランジスタを用いており、かつ６つの
トランジスタで構成されている。すなわち、１対のドラ
イバ（駆動用）トランジスタＱ１、Ｑ２（ｎ型ＭＯＳト
ランジスタ）と、１対の負荷トランジスタＱ５、Ｑ６
（ｐ型ＭＯＳトランジスタ）とが相互に接続されてフリ
ップフロップ回路を構成している。
ＲＡＭが知られている。図１８は、ＳＲＡＭの１つのメ
モリセルの等価回路図である。図１８を参照して、この
メモリセルは、負荷としてｐ型ＭＯＳ（Metal Oxide Se
miconductor ）トランジスタを用いており、かつ６つの
トランジスタで構成されている。すなわち、１対のドラ
イバ（駆動用）トランジスタＱ１、Ｑ２（ｎ型ＭＯＳト
ランジスタ）と、１対の負荷トランジスタＱ５、Ｑ６
（ｐ型ＭＯＳトランジスタ）とが相互に接続されてフリ
ップフロップ回路を構成している。
【０００３】１対の負荷トランジスタＱ５、Ｑ６のソー
ス領域１１０および１１１は、Ｖｃｃ電源に接続されて
おり、ドライバトランジスタＱ１、Ｑ２のソース領域は
ＧＮＤ１１２、１１３に接続されている。
ス領域１１０および１１１は、Ｖｃｃ電源に接続されて
おり、ドライバトランジスタＱ１、Ｑ２のソース領域は
ＧＮＤ１１２、１１３に接続されている。
【０００４】さらに、１対のアクセストランジスタＱ
３、Ｑ４（ｎ型ＭＯＳトランジスタ）はそれぞれ記憶ノ
ード１１４、１１５に接続されている。そしてアクセス
トランジスタＱ３のソース／ドレイン領域の一方にはビ
ット線１０７が接続されており、アクセストランジスタ
Ｑ４のソース／ドレイン領域の一方にはビット線１０８
が接続されている。また、アクセストランジスタＱ３、
Ｑ４のゲート電極はワード線１０９に接続されている。
３、Ｑ４（ｎ型ＭＯＳトランジスタ）はそれぞれ記憶ノ
ード１１４、１１５に接続されている。そしてアクセス
トランジスタＱ３のソース／ドレイン領域の一方にはビ
ット線１０７が接続されており、アクセストランジスタ
Ｑ４のソース／ドレイン領域の一方にはビット線１０８
が接続されている。また、アクセストランジスタＱ３、
Ｑ４のゲート電極はワード線１０９に接続されている。
【０００５】また、ＳＲＡＭには、メモリセル部と周辺
回路部があり、周辺回路部は、メモリセル部に情報を書
込んだり、読出したりする役割を持っている。
回路部があり、周辺回路部は、メモリセル部に情報を書
込んだり、読出したりする役割を持っている。
【０００６】以下、従来のＳＲＡＭのメモリセル部と周
辺回路部の構造について説明する。図１９は、従来のＳ
ＲＡＭのメモリセル部と周辺回路部の断面図である。
辺回路部の構造について説明する。図１９は、従来のＳ
ＲＡＭのメモリセル部と周辺回路部の断面図である。
【０００７】図１９を参照して、周辺回路部とメモリセ
ル部にはそれぞれ、Ｎ型とＰ型のＭＯＳトランジスタか
らなるＣＭＯＳ（Complementary MOS ）トランジスタが
形成されている。具体的には、メモリセル部には、半導
体基板１０１の主表面にＰ型ウェル領域１０２とＮ型ウ
ェル領域１０３とが隣接して形成されている。Ｐ型ウェ
ル領域１０２とＮ型ウェル領域１０３との境界領域に位
置する半導体基板１０１の主表面上には素子分離絶縁膜
１０６が形成されている。Ｐ型ウェル領域１０２の中に
は埋込まれるように、寄生トランジスタの形成を防止し
てラッチアップの問題を回避するためおよびＮ型ＭＯＳ
トランジスタどおしを分離するためのＰ＋アイソレーシ
ョン領域５が形成されており、Ｎ型ウェル領域１０３に
埋込まれるように同様にＮ＋アイソレーション領域１０
４が形成されている。
ル部にはそれぞれ、Ｎ型とＰ型のＭＯＳトランジスタか
らなるＣＭＯＳ（Complementary MOS ）トランジスタが
形成されている。具体的には、メモリセル部には、半導
体基板１０１の主表面にＰ型ウェル領域１０２とＮ型ウ
ェル領域１０３とが隣接して形成されている。Ｐ型ウェ
ル領域１０２とＮ型ウェル領域１０３との境界領域に位
置する半導体基板１０１の主表面上には素子分離絶縁膜
１０６が形成されている。Ｐ型ウェル領域１０２の中に
は埋込まれるように、寄生トランジスタの形成を防止し
てラッチアップの問題を回避するためおよびＮ型ＭＯＳ
トランジスタどおしを分離するためのＰ＋アイソレーシ
ョン領域５が形成されており、Ｎ型ウェル領域１０３に
埋込まれるように同様にＮ＋アイソレーション領域１０
４が形成されている。
【０００８】Ｐ型ウェル領域１０２の主表面の所定領域
に、チャネル領域２ｃを挟むように、所定の間隔を隔て
て１対のＮ型ソース／ドレイン領域１が形成されてい
る。チャネル領域２ｃ上にゲート絶縁膜を介してゲート
電極３ｃが形成されている。ゲート電極３ｃの両側面に
接触するようにサイドウォール絶縁膜１０８ｃが形成さ
れている。ゲート電極３ｃと１対のＮ型ソース／ドレイ
ン領域１とによって、Ｎ型ＭＯＳトランジスタが形成さ
れている。Ｎ型ウェル１０３の主表面の所定領域に、チ
ャネル領域２ｄを挟むように、所定の間隔を隔てて１対
のＰ型のソース／ドレイン領域６が形成されている。チ
ャネル領域２ｄ上にゲート絶縁膜を介してゲート電極３
ｄが形成されている。ゲート電極３ｄの両側面に接触す
るようにサイドウォール絶縁膜１０８ｄが形成されてい
る。ゲート電極３ｄと１対のＰ型のソース／ドレイン領
域６とによって、Ｐ型ＭＯＳトランジスタが形成されて
いる。
に、チャネル領域２ｃを挟むように、所定の間隔を隔て
て１対のＮ型ソース／ドレイン領域１が形成されてい
る。チャネル領域２ｃ上にゲート絶縁膜を介してゲート
電極３ｃが形成されている。ゲート電極３ｃの両側面に
接触するようにサイドウォール絶縁膜１０８ｃが形成さ
れている。ゲート電極３ｃと１対のＮ型ソース／ドレイ
ン領域１とによって、Ｎ型ＭＯＳトランジスタが形成さ
れている。Ｎ型ウェル１０３の主表面の所定領域に、チ
ャネル領域２ｄを挟むように、所定の間隔を隔てて１対
のＰ型のソース／ドレイン領域６が形成されている。チ
ャネル領域２ｄ上にゲート絶縁膜を介してゲート電極３
ｄが形成されている。ゲート電極３ｄの両側面に接触す
るようにサイドウォール絶縁膜１０８ｄが形成されてい
る。ゲート電極３ｄと１対のＰ型のソース／ドレイン領
域６とによって、Ｐ型ＭＯＳトランジスタが形成されて
いる。
【０００９】また、周辺回路部にもメモリセル部と同様
に、半導体基板１０１の主表面に、Ｐ型ウェル領域１０
２、Ｎ型ウェル領域１０３、素子分離絶縁膜１０６、Ｐ
＋アイソレーション領域５、Ｎ＋アイソレーション領域
１０４、Ｎ型ソース／ドレイン領域１、ゲート電極３
ａ、サイドウォール絶縁膜１０８ａ、およびＰ型のソー
ス／ドレイン領域６などが形成されている。
に、半導体基板１０１の主表面に、Ｐ型ウェル領域１０
２、Ｎ型ウェル領域１０３、素子分離絶縁膜１０６、Ｐ
＋アイソレーション領域５、Ｎ＋アイソレーション領域
１０４、Ｎ型ソース／ドレイン領域１、ゲート電極３
ａ、サイドウォール絶縁膜１０８ａ、およびＰ型のソー
ス／ドレイン領域６などが形成されている。
【００１０】図２０ないし図２９は、図１９に示した従
来のＳＲＡＭの製造プロセスを説明するための断面図で
ある。図２０ないし図２９を参照して、次に従来のＳＲ
ＡＭの製造プロセスについて説明する。図２０はメモリ
セル部および周辺回路部の半導体基板１０１を示してい
る。図２１に示すように、半導体基板上にＳｉＯＮ膜１
０１ａを堆積し、その上にＳｉＮ膜１０１ｂを堆積す
る。
来のＳＲＡＭの製造プロセスを説明するための断面図で
ある。図２０ないし図２９を参照して、次に従来のＳＲ
ＡＭの製造プロセスについて説明する。図２０はメモリ
セル部および周辺回路部の半導体基板１０１を示してい
る。図２１に示すように、半導体基板上にＳｉＯＮ膜１
０１ａを堆積し、その上にＳｉＮ膜１０１ｂを堆積す
る。
【００１１】図２２に示すように、活性領域となるべき
領域をレジスト１０１ｃで覆った後、前述のＳｉＮ膜１
０１ｂ、ＳｉＯＮ膜１０１ａおよび半導体基板１０１を
エッチングする。
領域をレジスト１０１ｃで覆った後、前述のＳｉＮ膜１
０１ｂ、ＳｉＯＮ膜１０１ａおよび半導体基板１０１を
エッチングする。
【００１２】図２３に示すように、レジスト１０１ｃを
除去し、その後、ＬＯＣＯＳ（Local Oxidation of Sil
icon）法を用いてＳｉＯ2 からなる素子分離絶縁膜１０
６を形成する。図２４に示すように、ＳｉＮ膜１０１ｂ
およびＳｉＯＮ膜１０１ａを除去する。このようにし
て、半導体基板の主表面上の所定の領域に、通常より基
板表面に埋め込まれた形状の素子分離絶縁膜１０６を形
成する。
除去し、その後、ＬＯＣＯＳ（Local Oxidation of Sil
icon）法を用いてＳｉＯ2 からなる素子分離絶縁膜１０
６を形成する。図２４に示すように、ＳｉＮ膜１０１ｂ
およびＳｉＯＮ膜１０１ａを除去する。このようにし
て、半導体基板の主表面上の所定の領域に、通常より基
板表面に埋め込まれた形状の素子分離絶縁膜１０６を形
成する。
【００１３】その後、図２５に示すように、周辺回路部
およびメモリセル部の両方のＰ型トランジスタが形成さ
れる領域をレジスト１０９で覆い、メモリセル部と周辺
回路部の両方ともＰ型ウェル１０２およびＰ＋アイソレ
ーション領域５をイオン注入によって形成する。
およびメモリセル部の両方のＰ型トランジスタが形成さ
れる領域をレジスト１０９で覆い、メモリセル部と周辺
回路部の両方ともＰ型ウェル１０２およびＰ＋アイソレ
ーション領域５をイオン注入によって形成する。
【００１４】図２６に示すように、Ｎ型トランジスタが
形成される領域をレジスト１０９で覆い、メモリセル部
と周辺回路部とのＰ型トランジスタが形成される領域
に、Ｎ型ウェル１０３およびＮ＋アイソレーション領域
１０４をイオン注入によって形成する。
形成される領域をレジスト１０９で覆い、メモリセル部
と周辺回路部とのＰ型トランジスタが形成される領域
に、Ｎ型ウェル１０３およびＮ＋アイソレーション領域
１０４をイオン注入によって形成する。
【００１５】次に、図２７に示すように、Ｎ型ポリシリ
コンからなるゲート電極３ａ、３ｂ、３ｃ、３ｄを半導
体基板上の所定領域に形成した後、図２８に示すように
メモリセル部および周辺回路部のいずれのＰ型トランジ
スタが形成される領域もレジスト１０９で覆う。その
後、メモリセル部および周辺回路部の両方のＮ型トラン
ジスタが形成される領域に、ゲート電極３ａおよび３ｃ
をマスクとして低濃度で不純物をイオン注入することに
よって低濃度不純物領域を形成する。レジスト１０９を
除去した後、ゲート電極３ａ、３ｂ、３ｃ、３ｄの両側
面に接触するサイドウォール絶縁膜１０８ａ、１０８
ｂ、１０８ｃ、１０８ｄを形成する。そのサイドウォー
ル絶縁膜１０８ａ、１０８ｂ、１０８ｃおよび１０８ｄ
をマスクとして、再びイオン注入することにより高濃度
不純物領域を形成し、これにより、ＬＤＤ（Lightly Do
ped Drain ）構造のソース／ドレイン領域１が形成され
る。この後レジスト１０９を除去する。
コンからなるゲート電極３ａ、３ｂ、３ｃ、３ｄを半導
体基板上の所定領域に形成した後、図２８に示すように
メモリセル部および周辺回路部のいずれのＰ型トランジ
スタが形成される領域もレジスト１０９で覆う。その
後、メモリセル部および周辺回路部の両方のＮ型トラン
ジスタが形成される領域に、ゲート電極３ａおよび３ｃ
をマスクとして低濃度で不純物をイオン注入することに
よって低濃度不純物領域を形成する。レジスト１０９を
除去した後、ゲート電極３ａ、３ｂ、３ｃ、３ｄの両側
面に接触するサイドウォール絶縁膜１０８ａ、１０８
ｂ、１０８ｃ、１０８ｄを形成する。そのサイドウォー
ル絶縁膜１０８ａ、１０８ｂ、１０８ｃおよび１０８ｄ
をマスクとして、再びイオン注入することにより高濃度
不純物領域を形成し、これにより、ＬＤＤ（Lightly Do
ped Drain ）構造のソース／ドレイン領域１が形成され
る。この後レジスト１０９を除去する。
【００１６】図２９に示すようにＮ型トランジスタが形
成される領域をレジスト１０９で覆い、周辺回路部のＰ
型トランジスタが形成される領域にのみ、Ｐ型の不純物
をイオン注入することによってソース／ドレイン領域６
を形成する。この後、レジスト１０９を除去する。
成される領域をレジスト１０９で覆い、周辺回路部のＰ
型トランジスタが形成される領域にのみ、Ｐ型の不純物
をイオン注入することによってソース／ドレイン領域６
を形成する。この後、レジスト１０９を除去する。
【００１７】このようにして、図１９に示した従来のＳ
ＲＡＭの半導体記憶装置が完成される。
ＲＡＭの半導体記憶装置が完成される。
【００１８】
【発明が解決しようとする課題】このような従来のＳＲ
ＡＭにおいて、メモリセルの集積度を向上させるために
は、それぞれのメモリセルの平面占有面積を縮小化する
必要がある。
ＡＭにおいて、メモリセルの集積度を向上させるために
は、それぞれのメモリセルの平面占有面積を縮小化する
必要がある。
【００１９】このため、従来、Ｐ型トランジスタにＴＦ
Ｔ（Thin Film Transistor）を用い、基板に４素子、そ
の上に２素子を形成することでセルサイズを小さくした
構造が提案されている。
Ｔ（Thin Film Transistor）を用い、基板に４素子、そ
の上に２素子を形成することでセルサイズを小さくした
構造が提案されている。
【００２０】しかし、このような構造では、ＴＦＴが低
電圧では電流性能を得ることが難しいため、近年の３Ｖ
以下の低電圧動作をＴＦＴ負荷を用いて安定動作させる
ことが困難になっている。この問題を解決するため、以
下に示す文献ではさらに性能の良い基板Ｐ型トランジス
タを形成している。
電圧では電流性能を得ることが難しいため、近年の３Ｖ
以下の低電圧動作をＴＦＴ負荷を用いて安定動作させる
ことが困難になっている。この問題を解決するため、以
下に示す文献ではさらに性能の良い基板Ｐ型トランジス
タを形成している。
【００２１】すなわち、ICICE TRANS ELECTRON., VOL.
E77-C, No.8 AUGAST 1994“High-Density Full-CMOS S
RAM Cell Technology with a deep Sub-Micron Spacing
between n MOS and p MOSFET ”においては、以下の２
つの問題を解決している。まず１つ目は、上記した文献
では、従来用いられていたＬＯＣＯＳ分離によるウェル
間の分離では分離幅を狭くすることができないという問
題点があった。トレンチ分離を用いることによってウェ
ル間の分離幅を狭くし、それにより、セルサイズを縮小
している。
E77-C, No.8 AUGAST 1994“High-Density Full-CMOS S
RAM Cell Technology with a deep Sub-Micron Spacing
between n MOS and p MOSFET ”においては、以下の２
つの問題を解決している。まず１つ目は、上記した文献
では、従来用いられていたＬＯＣＯＳ分離によるウェル
間の分離では分離幅を狭くすることができないという問
題点があった。トレンチ分離を用いることによってウェ
ル間の分離幅を狭くし、それにより、セルサイズを縮小
している。
【００２２】すなわち、従来のＬＯＣＯＳ分離を用いた
ＣＭＯＳ構造においては、Ｐ型ウェルとＮ型ウェルの分
離幅を狭くすると、寄生サイリスタ動作によるラッチア
ップが発生するという問題点があった。ここで、一般的
にラッチアップとは、バルクＣＭＯＳ構造において、寄
生のサイリスタ素子が導通状態となり、ＣＭＯＳ回路の
電源端子間などに大電流が流れ、回路動作が阻害された
り、ＩＣ自体が破壊される現象をいう。図３０はＮウェ
ル構造のバルクＣＭＯＳ ＩＣの寄生サイリスタ構造を
示す。このような構造でたとえば、ｎ+ のドレイン３０
２にＶｓｓよりも低い電圧が印加され、ｎ+ 領域３０２
からｐ型基板３００に電子が注入されたとする。その一
部はｎウェル３０３（横型ｎｐｎトランジスタＴｎｐｎ
のコレクタ）に集められ、ｎウェル３０３中を通ってｎ
+ 領域３０４に達する。この電流は、図３０においてウ
ェル３０３の抵抗３０５を流れることになる。この電流
が十分大きく、抵抗３０５による電圧降下により、ｐＭ
ＯＳのソース側のｐｎ接合が順バイアスされると、縦型
のｐｎｐトランジスタ３０６が導通状態となり、ｐ型基
板３００中をホールによるコレクタ電流が流れる。この
電流が、抵抗３０９による電圧降下によりｎＭＯＳトラ
ンジスタのソース側のｐｎ接合が順バイアスされるほど
に大きいと、今度は横型ｎｐｎトランジスタが導通状態
となり、そのコレクタ電流がｐｎｐトランジスタ３０６
をより深い導通状態にする。このようにして正帰還が加
わった状態では、始めにトリガとなったｎ+ のドレイン
からの電流とは無関係にＶｃｃとＶｓｓ間に大電流が流
れたままの状態になる。この状態から抜け出すには寄生
サイリスタに流れ込む電流（ホールディング電流）自体
を切らなければならない。ラッチアップは、ＣＭＯＳ
ＩＣが微細化されるにつれて、寄生サイリスタの特性が
向上するという傾向があり、ＣＭＯＳ ＩＣの高集積化
のためには重大な問題になっている。
ＣＭＯＳ構造においては、Ｐ型ウェルとＮ型ウェルの分
離幅を狭くすると、寄生サイリスタ動作によるラッチア
ップが発生するという問題点があった。ここで、一般的
にラッチアップとは、バルクＣＭＯＳ構造において、寄
生のサイリスタ素子が導通状態となり、ＣＭＯＳ回路の
電源端子間などに大電流が流れ、回路動作が阻害された
り、ＩＣ自体が破壊される現象をいう。図３０はＮウェ
ル構造のバルクＣＭＯＳ ＩＣの寄生サイリスタ構造を
示す。このような構造でたとえば、ｎ+ のドレイン３０
２にＶｓｓよりも低い電圧が印加され、ｎ+ 領域３０２
からｐ型基板３００に電子が注入されたとする。その一
部はｎウェル３０３（横型ｎｐｎトランジスタＴｎｐｎ
のコレクタ）に集められ、ｎウェル３０３中を通ってｎ
+ 領域３０４に達する。この電流は、図３０においてウ
ェル３０３の抵抗３０５を流れることになる。この電流
が十分大きく、抵抗３０５による電圧降下により、ｐＭ
ＯＳのソース側のｐｎ接合が順バイアスされると、縦型
のｐｎｐトランジスタ３０６が導通状態となり、ｐ型基
板３００中をホールによるコレクタ電流が流れる。この
電流が、抵抗３０９による電圧降下によりｎＭＯＳトラ
ンジスタのソース側のｐｎ接合が順バイアスされるほど
に大きいと、今度は横型ｎｐｎトランジスタが導通状態
となり、そのコレクタ電流がｐｎｐトランジスタ３０６
をより深い導通状態にする。このようにして正帰還が加
わった状態では、始めにトリガとなったｎ+ のドレイン
からの電流とは無関係にＶｃｃとＶｓｓ間に大電流が流
れたままの状態になる。この状態から抜け出すには寄生
サイリスタに流れ込む電流（ホールディング電流）自体
を切らなければならない。ラッチアップは、ＣＭＯＳ
ＩＣが微細化されるにつれて、寄生サイリスタの特性が
向上するという傾向があり、ＣＭＯＳ ＩＣの高集積化
のためには重大な問題になっている。
【００２３】前述のＰウェル１０２とＮウェル１０３と
の間の分離幅を狭くすることは、両ウェル間１０２、１
０３間の抵抗値を下げ、ラッチアップを発生させる電流
を流れやすくする。
の間の分離幅を狭くすることは、両ウェル間１０２、１
０３間の抵抗値を下げ、ラッチアップを発生させる電流
を流れやすくする。
【００２４】このため、ＬＯＣＯＳ分離を用いる場合
は、その分離幅をある程度以上に保つ必要があった。
は、その分離幅をある程度以上に保つ必要があった。
【００２５】この点、トレンチ分離を用いると、両ウェ
ル間の分離の深さが深いため、分離による抵抗が大き
く、ラッチアップを発生させる電流が流れにくいため、
分離幅を狭くしてもラッチアップの発生の問題が少な
い。図３１は、トレンチ分離を用いた一般的な構造の断
面図を示す。トレンチによる分離１５０はＰウェル１０
２とＮウェル１０３をそのウェルの厚さ全体にわたって
完全に分離している。したがって、上述のように両ウェ
ル間において電流は極めて流れにくくなり、ラッチアッ
プの問題の発生が少なくなる。
ル間の分離の深さが深いため、分離による抵抗が大き
く、ラッチアップを発生させる電流が流れにくいため、
分離幅を狭くしてもラッチアップの発生の問題が少な
い。図３１は、トレンチ分離を用いた一般的な構造の断
面図を示す。トレンチによる分離１５０はＰウェル１０
２とＮウェル１０３をそのウェルの厚さ全体にわたって
完全に分離している。したがって、上述のように両ウェ
ル間において電流は極めて流れにくくなり、ラッチアッ
プの問題の発生が少なくなる。
【００２６】しかしながら、このトレンチ分離を用いた
メモリセルには以下に述べる３つの問題がある。まず１
つは、トレンチ分離では、トレンチ内部のみ酸化膜を残
すための高度な平坦化技術であるＣＭＰ（Chemical Mec
hanical Polishing ）技術を用いる必要がある。このた
め、トレンチ分離では、従来のエッチング工程と酸化工
程のみで構成されるＬＯＣＯＳ分離に比べて製造プロセ
スが複雑になるという問題点がある。
メモリセルには以下に述べる３つの問題がある。まず１
つは、トレンチ分離では、トレンチ内部のみ酸化膜を残
すための高度な平坦化技術であるＣＭＰ（Chemical Mec
hanical Polishing ）技術を用いる必要がある。このた
め、トレンチ分離では、従来のエッチング工程と酸化工
程のみで構成されるＬＯＣＯＳ分離に比べて製造プロセ
スが複雑になるという問題点がある。
【００２７】また、２つ目は、トレンチ分離では、トレ
ンチ側壁部において寄生ＭＯＳトランジスタが生じやす
いため、サブスレッショルドリークの増大を引き起こす
という不都合が生じる。これを防止するため以下述べる
分離部のＰ＋の不純物を注入する必要があり、製造工程
が複雑化するという問題点がある。Ｐ＋の不純物注入は
図３２および図３３に示されている。図３２はＮ型ＭＯ
Ｓトランジスタの平面図であり、図３３は図３２の２０
０−２００線に沿った断面図を示す。図３２と図３３を
参照して、トランジスタはＮ型活性領域１、トレンチ分
離２およびゲート電極３などから形成されている。Ｎ型
活性領域１のうち、図３２において左側をドレイン領
域、右側をソース領域とすると、図３２のａ１、ａ２部
において図中の矢印の方向にリーク電流が流れる。ま
た、図３３にはゲート電流３、ゲート酸化膜４、分離部
のＰ＋アイソレーション領域５がそれぞれ示されてい
る。図３３を参照して、図３３のａ１およびａ２部にお
いてはＰ型の不純物の濃度が低いために、ゲート電極が
しきい値電圧より低くても電流が流れ、その結果、Ｐ＋
リーク電流が発生する。このリーク電流の発生を防止す
るため、図中ａ１およびａ２部に新たにＰ＋の不純物を
注入することが必要となる。
ンチ側壁部において寄生ＭＯＳトランジスタが生じやす
いため、サブスレッショルドリークの増大を引き起こす
という不都合が生じる。これを防止するため以下述べる
分離部のＰ＋の不純物を注入する必要があり、製造工程
が複雑化するという問題点がある。Ｐ＋の不純物注入は
図３２および図３３に示されている。図３２はＮ型ＭＯ
Ｓトランジスタの平面図であり、図３３は図３２の２０
０−２００線に沿った断面図を示す。図３２と図３３を
参照して、トランジスタはＮ型活性領域１、トレンチ分
離２およびゲート電極３などから形成されている。Ｎ型
活性領域１のうち、図３２において左側をドレイン領
域、右側をソース領域とすると、図３２のａ１、ａ２部
において図中の矢印の方向にリーク電流が流れる。ま
た、図３３にはゲート電流３、ゲート酸化膜４、分離部
のＰ＋アイソレーション領域５がそれぞれ示されてい
る。図３３を参照して、図３３のａ１およびａ２部にお
いてはＰ型の不純物の濃度が低いために、ゲート電極が
しきい値電圧より低くても電流が流れ、その結果、Ｐ＋
リーク電流が発生する。このリーク電流の発生を防止す
るため、図中ａ１およびａ２部に新たにＰ＋の不純物を
注入することが必要となる。
【００２８】３つ目は、トレンチ分離では、ＬＯＣＯＳ
分離を用いた場合に比べて、接合リーク電流を生じやす
い。これを低減するためにトレンチ分離部の角の丸め酸
化やトレンチのテーパ角の設定などが必要となり、その
結果、製造工程が複雑化するという問題がある。
分離を用いた場合に比べて、接合リーク電流を生じやす
い。これを低減するためにトレンチ分離部の角の丸め酸
化やトレンチのテーパ角の設定などが必要となり、その
結果、製造工程が複雑化するという問題がある。
【００２９】このように、メモリセルの平面占有面積を
減少させるためにＬＯＣＯＳ分離の代わりにトレンチ分
離を用いると、上記した種々の問題点が発生していた。
減少させるためにＬＯＣＯＳ分離の代わりにトレンチ分
離を用いると、上記した種々の問題点が発生していた。
【００３０】請求項１ないし１２に記載の発明は、トレ
ンチ分離を用いずに、ＬＯＣＯＳ分離を用いながら、メ
モリセルの平面占有面積を減少させることによって、メ
モリセルの集積度を向上させることを目的とする。
ンチ分離を用いずに、ＬＯＣＯＳ分離を用いながら、メ
モリセルの平面占有面積を減少させることによって、メ
モリセルの集積度を向上させることを目的とする。
【００３１】
【課題を解決するための手段】本発明に従った半導体記
憶装置は、メモリセル領域と周辺回路領域とを含む半導
体記憶装置であって、第１のウェル領域と、第１のソー
ス／ドレイン領域と、第１のゲート電極と、第１の素子
分離絶縁膜と、第２のウェル領域と、第２のソース／ド
レイン領域と、第２のゲート電極と、第２の素子分離絶
縁膜とを備えている。第１のウェル領域は、半導体基板
の主表面から第１の深さを有し、第１導電型を有する。
第１のソース／ドレイン領域は、第１のウェル領域の主
表面の所定領域に第１のウェル領域の主表面から第２の
深さで、第１のチャネル領域を挟むように所定の間隔を
隔てて形成され、第２導電型を有する。第１のゲート電
極は、第１のチャネル領域上に第１のゲート絶縁膜を介
して形成されている。第１の素子分離絶縁膜は、メモリ
セル領域の主表面の、第１のソース／ドレイン領域に隣
接する領域に形成されている。第２のウェル領域は、半
導体基板の主表面上の周辺回路領域に、形成された半導
体基板の主表面から第３の深さを有し、第１導電型を有
する。第２のソース／ドレイン領域は、第２のウェル領
域の主表面の所定領域に、第２のウェル領域の主表面か
ら第４の深さで、第２のチャネル領域を挟むように所定
の間隔を隔てて形成されており、第２導電型を有する。
第２のゲート電極は、第２のチャネル領域上に第２のゲ
ート絶縁膜を介して形成されている。第２の素子分離絶
縁膜は、周辺回路領域の主表面の、第２のソース／ドレ
イン領域に隣接する領域に形成されている。第１のウェ
ル領域の第１の深さが、第２のウェル領域の第３の深さ
よりも浅く、かつ第１のソース／ドレイン領域の第２の
深さが、第２のソース／ドレイン領域の第４の深さより
も浅くなるように形成されている。また、上記半導体記
憶装置において、メモリセル領域の主表面には、さら
に、第１のソース／ドレイン領域から第１の素子分離絶
縁膜を隔てた位置に、１対の第１導電型の第３のソース
／ドレイン領域が第５の深さで形成されているととも
に、第３のソース／ドレイン領域を覆うように第２導電
型の第３のウェル領域が第６の深さで形成されていても
よい。また、上記半導体記憶装置において、第１のウェ
ル領域の第１の深さは、第１ の素子分離絶縁膜の下面よ
りも浅くてもよい。また、上記半導体記憶装置におい
て、第１および第２のウェルはｎ型であり、第１および
第２のソース／ドレイン領域はｐ型であってもよい。ま
た、上記半導体記憶装置において、メモリセル領域の第
１のソース／ドレイン領域と第１のゲート電極とによっ
て構成される第１導電型の第１のトランジスタを、スタ
ティックランダムアクセスメモリのメモリセルの負荷ト
ランジスタとして用いてもよい。
憶装置は、メモリセル領域と周辺回路領域とを含む半導
体記憶装置であって、第１のウェル領域と、第１のソー
ス／ドレイン領域と、第１のゲート電極と、第１の素子
分離絶縁膜と、第２のウェル領域と、第２のソース／ド
レイン領域と、第２のゲート電極と、第２の素子分離絶
縁膜とを備えている。第１のウェル領域は、半導体基板
の主表面から第１の深さを有し、第１導電型を有する。
第１のソース／ドレイン領域は、第１のウェル領域の主
表面の所定領域に第１のウェル領域の主表面から第２の
深さで、第１のチャネル領域を挟むように所定の間隔を
隔てて形成され、第２導電型を有する。第１のゲート電
極は、第１のチャネル領域上に第１のゲート絶縁膜を介
して形成されている。第１の素子分離絶縁膜は、メモリ
セル領域の主表面の、第１のソース／ドレイン領域に隣
接する領域に形成されている。第２のウェル領域は、半
導体基板の主表面上の周辺回路領域に、形成された半導
体基板の主表面から第３の深さを有し、第１導電型を有
する。第２のソース／ドレイン領域は、第２のウェル領
域の主表面の所定領域に、第２のウェル領域の主表面か
ら第４の深さで、第２のチャネル領域を挟むように所定
の間隔を隔てて形成されており、第２導電型を有する。
第２のゲート電極は、第２のチャネル領域上に第２のゲ
ート絶縁膜を介して形成されている。第２の素子分離絶
縁膜は、周辺回路領域の主表面の、第２のソース／ドレ
イン領域に隣接する領域に形成されている。第１のウェ
ル領域の第１の深さが、第２のウェル領域の第３の深さ
よりも浅く、かつ第１のソース／ドレイン領域の第２の
深さが、第２のソース／ドレイン領域の第４の深さより
も浅くなるように形成されている。また、上記半導体記
憶装置において、メモリセル領域の主表面には、さら
に、第１のソース／ドレイン領域から第１の素子分離絶
縁膜を隔てた位置に、１対の第１導電型の第３のソース
／ドレイン領域が第５の深さで形成されているととも
に、第３のソース／ドレイン領域を覆うように第２導電
型の第３のウェル領域が第６の深さで形成されていても
よい。また、上記半導体記憶装置において、第１のウェ
ル領域の第１の深さは、第１ の素子分離絶縁膜の下面よ
りも浅くてもよい。また、上記半導体記憶装置におい
て、第１および第２のウェルはｎ型であり、第１および
第２のソース／ドレイン領域はｐ型であってもよい。ま
た、上記半導体記憶装置において、メモリセル領域の第
１のソース／ドレイン領域と第１のゲート電極とによっ
て構成される第１導電型の第１のトランジスタを、スタ
ティックランダムアクセスメモリのメモリセルの負荷ト
ランジスタとして用いてもよい。
【００３２】本発明に従った半導体記憶装置の製造方法
では、メモリセル領域の主表面上の所定領域に第１の素
子分離絶縁膜を形成する。周辺回路領域の主表面上の所
定領域に第２の素子分離絶縁膜を形成する。第１の素子
分離絶縁膜によって分離されたメモリセル領域の主表面
上の一方の第１の領域に第１の導電型の不純物をイオン
注入して、メモリセル領域の主表面から第１の深さを有
する第１のウェル領域を形成する。第２の素子分離絶縁
膜によって分離された周辺回路領域の主表面の一方の第
２の領域に第１の導電型の不純物をイオン注入して、周
辺回路領域の主表面から、第１の深さよりも深い第２の
深さを有する第２のウェル領域を形成する。第１の領域
の所定の場所に第１のゲート電極を形成する。第２の領
域の所定の場所に第２のゲート電極を形成する。第１の
ゲート電極をマスクとして第１のウェル領域の主表面に
第２導電型の不純物をイオン注入することによって第３
の深さを有する第１のソース／ドレイン領域を形成す
る。第２のゲート電極をマスクとして第２のウェル領域
の主表面に第１導電型の不純物をイオン注入することに
よって第３の深さよりも深い第４の深さを有する第２の
ソース／ドレイン領域を形成する。第１の領域に第２の
導電型の不純物をイオン注入する工程は、第１の領域の
半導体基板の表面に密着して形成された膜に第２導電型
の不純物をイオン注入した後に、熱処理することで不純
物を拡散させることによって行なう。また、上記半導体
記憶装置の製造方法では、メモリセル領域の主表面に、
第１のソース／ドレイン領域から第１の素子分離絶縁膜
を隔てた位置に、１対の第１導電型の第３のソース／ド
レイン領域を形成する。周辺回路領域の主表面に、第２
のソース／ドレイン領域から第２の素子分離絶縁膜を隔
てた位置に、１対の第１導電型の第４のソース／ドレイ
ン領域を形成する。第１のソース／ドレイン領域は、第
２、第３および第４のソース／ドレイン領域の形成後に
形成する。
では、メモリセル領域の主表面上の所定領域に第１の素
子分離絶縁膜を形成する。周辺回路領域の主表面上の所
定領域に第２の素子分離絶縁膜を形成する。第１の素子
分離絶縁膜によって分離されたメモリセル領域の主表面
上の一方の第１の領域に第１の導電型の不純物をイオン
注入して、メモリセル領域の主表面から第１の深さを有
する第１のウェル領域を形成する。第２の素子分離絶縁
膜によって分離された周辺回路領域の主表面の一方の第
２の領域に第１の導電型の不純物をイオン注入して、周
辺回路領域の主表面から、第１の深さよりも深い第２の
深さを有する第２のウェル領域を形成する。第１の領域
の所定の場所に第１のゲート電極を形成する。第２の領
域の所定の場所に第２のゲート電極を形成する。第１の
ゲート電極をマスクとして第１のウェル領域の主表面に
第２導電型の不純物をイオン注入することによって第３
の深さを有する第１のソース／ドレイン領域を形成す
る。第２のゲート電極をマスクとして第２のウェル領域
の主表面に第１導電型の不純物をイオン注入することに
よって第３の深さよりも深い第４の深さを有する第２の
ソース／ドレイン領域を形成する。第１の領域に第２の
導電型の不純物をイオン注入する工程は、第１の領域の
半導体基板の表面に密着して形成された膜に第２導電型
の不純物をイオン注入した後に、熱処理することで不純
物を拡散させることによって行なう。また、上記半導体
記憶装置の製造方法では、メモリセル領域の主表面に、
第１のソース／ドレイン領域から第１の素子分離絶縁膜
を隔てた位置に、１対の第１導電型の第３のソース／ド
レイン領域を形成する。周辺回路領域の主表面に、第２
のソース／ドレイン領域から第２の素子分離絶縁膜を隔
てた位置に、１対の第１導電型の第４のソース／ドレイ
ン領域を形成する。第１のソース／ドレイン領域は、第
２、第３および第４のソース／ドレイン領域の形成後に
形成する。
【００３３】
【作用】本発明に従った半導体記憶装置では、メモリセ
ル領域に形成された第１のウェル領域の第１の深さが、
周辺回路領域に形成された第２のウェル領域の第３の深
さよりも浅く、かつメモリセル領域に形成された第１の
ソース／ドレイン領域の第２の深さが、周辺回路領域に
形成された第２のソース／ドレイン領域の第４の深さよ
りも浅くなるように形成されているので、従来技術で述
べたラッチアップの発生原因となる抵抗の抵抗値がｎ+
領域とｎ型ウェル領域とが接近することで小さくなる。
このため、ラッチアップ発生の問題が少なくなり、メモ
リセル領域の第１の素子分離絶縁膜が周辺回路領域の第
２の素子分離絶縁膜よりも小さく形成され得る。
ル領域に形成された第１のウェル領域の第１の深さが、
周辺回路領域に形成された第２のウェル領域の第３の深
さよりも浅く、かつメモリセル領域に形成された第１の
ソース／ドレイン領域の第２の深さが、周辺回路領域に
形成された第２のソース／ドレイン領域の第４の深さよ
りも浅くなるように形成されているので、従来技術で述
べたラッチアップの発生原因となる抵抗の抵抗値がｎ+
領域とｎ型ウェル領域とが接近することで小さくなる。
このため、ラッチアップ発生の問題が少なくなり、メモ
リセル領域の第１の素子分離絶縁膜が周辺回路領域の第
２の素子分離絶縁膜よりも小さく形成され得る。
【００３４】本発明に従った半導体記憶装置の製造方法
では、メモリセル領域の主表面上の所定領域に第１の素
子分離絶縁膜が形成され、周辺回路領域の主表面上の所
定領域に第２の素子分離絶縁膜が形成され、第１の素子
分離絶縁膜によって分離されたメモリセル領域の主表面
上の一方の第１の領域に第１の導電型の不純物をイオン
注入して、メモリセル領域の主表面から第１の深さを有
する第１のウェル領域が形成され、第２の素子分離絶縁
膜によって分離された周辺回路領域の主表面の一方の第
２の領域に第１の導電型の不純物をイオン注入して周辺
回路領域の主表面から、第１の深さよりも深い第２の深
さを有する第２のウェル領域が形成され、第１の領域の
所定の場所に第１のゲート電極が形成され、第２の領域
の所定の場所に第２のゲート電極が形成され、第１のゲ
ート電極をマスクとして第１のウェル領域の主表面に第
２導電型の不純物をイオン注入することによって第３の
深さを有する第１のソース／ドレイン領域が形成され、
第２のゲート電極をマスクとして第２のウェル領域の主
表面に第１導電型の不純物をイオン注入することによっ
て第３の深さよりも深い第４の深さを有する第２のソー
ス／ドレイン領域が形成されるので、前述の従来技術で
述べたラッチアップの発生原因となる抵抗の抵抗値が、
ｎ+領域とｎ型ウェル領域とが接近することで小さくな
り、ラッチアップの問題が少なくなる。このため、メモ
リセル領域の第１の素子分離絶縁膜が周辺回路領域の第
２の素子分離絶縁膜よりも小さい、ラッチアップの発生
の問題の少ない半導体記憶装置が容易に製造される。
では、メモリセル領域の主表面上の所定領域に第１の素
子分離絶縁膜が形成され、周辺回路領域の主表面上の所
定領域に第２の素子分離絶縁膜が形成され、第１の素子
分離絶縁膜によって分離されたメモリセル領域の主表面
上の一方の第１の領域に第１の導電型の不純物をイオン
注入して、メモリセル領域の主表面から第１の深さを有
する第１のウェル領域が形成され、第２の素子分離絶縁
膜によって分離された周辺回路領域の主表面の一方の第
２の領域に第１の導電型の不純物をイオン注入して周辺
回路領域の主表面から、第１の深さよりも深い第２の深
さを有する第２のウェル領域が形成され、第１の領域の
所定の場所に第１のゲート電極が形成され、第２の領域
の所定の場所に第２のゲート電極が形成され、第１のゲ
ート電極をマスクとして第１のウェル領域の主表面に第
２導電型の不純物をイオン注入することによって第３の
深さを有する第１のソース／ドレイン領域が形成され、
第２のゲート電極をマスクとして第２のウェル領域の主
表面に第１導電型の不純物をイオン注入することによっ
て第３の深さよりも深い第４の深さを有する第２のソー
ス／ドレイン領域が形成されるので、前述の従来技術で
述べたラッチアップの発生原因となる抵抗の抵抗値が、
ｎ+領域とｎ型ウェル領域とが接近することで小さくな
り、ラッチアップの問題が少なくなる。このため、メモ
リセル領域の第１の素子分離絶縁膜が周辺回路領域の第
２の素子分離絶縁膜よりも小さい、ラッチアップの発生
の問題の少ない半導体記憶装置が容易に製造される。
【００３５】
第１実施例
以下、本発明の実施例を図面に基づいて説明する。図１
は本発明の第１実施例による半導体記憶装置を示した断
面図である。
は本発明の第１実施例による半導体記憶装置を示した断
面図である。
【００３６】図１を参照して、図１は向かって右側に半
導体記憶装置の周辺回路部の断面図が、また向かって左
側に半導体記憶装置のメモリセル部の断面図が示されて
いる。
導体記憶装置の周辺回路部の断面図が、また向かって左
側に半導体記憶装置のメモリセル部の断面図が示されて
いる。
【００３７】周辺回路部とメモリセル部には、それぞ
れ、Ｎ型とＰ型のＭＯＳトランジスタからなるＣＭＯＳ
（Complementary MOS ）トランジスタが形成されてい
る。なお、図１は基板１０１としてＮ型を用いている
が、Ｐ型を用いることもできる。また、ＬＯＣＯＳ分離
１０６は、トレンチ分離のような分離部に酸化膜を埋込
む方式によるものではなく、基板を酸化することによる
分離方法であればよく、特にＬＯＣＯＳ分離に限定され
るものではない。
れ、Ｎ型とＰ型のＭＯＳトランジスタからなるＣＭＯＳ
（Complementary MOS ）トランジスタが形成されてい
る。なお、図１は基板１０１としてＮ型を用いている
が、Ｐ型を用いることもできる。また、ＬＯＣＯＳ分離
１０６は、トレンチ分離のような分離部に酸化膜を埋込
む方式によるものではなく、基板を酸化することによる
分離方法であればよく、特にＬＯＣＯＳ分離に限定され
るものではない。
【００３８】図１を参照して、周辺回路部では、半導体
基板１０１の主表面に、Ｐ型ウェル領域１０２とＮ型ウ
ェル領域１０３とが隣接して形成されている。Ｐ型ウェ
ル領域１０２とＮ型ウェル領域１０３との境界領域に位
置する半導体基板１０１の主表面上には素子分離絶縁膜
１０６が形成されている。Ｐ型ウェル領域１０２の中に
埋込まれるように、ラッチアップの発生を防止するため
およびＮ型ＭＯＳトランジスタどおしを分離するために
Ｐ＋アイソレーション領域５が形成されており、Ｎ型ウ
ェル領域１０３に埋込まれるようにＮ＋アイソレーショ
ン領域１０４が形成されている。Ｐ型ウェル領域１０２
の主表面の所定の領域に、チャネル領域２ａを挟むよう
に、所定の間隔を隔てて１対のＮ型ソース／ドレイン領
域１が形成されている。チャネル領域２ａ上にゲート絶
縁膜を介してゲート電極３ａが形成されている。ゲート
電極３ａの両側面に接触するようにサイドウォール絶縁
膜１０８ａが形成されている。ゲート電極３ａと１対の
Ｎ型ソース／ドレイン領域１とによってＮ型ＭＯＳトラ
ンジスタが形成されている。Ｎ型ウェル１０３の主表面
の所定領域に、チャネル領域２ｂを挟むように、所定の
間隔を隔てて１対のＰ型のソース／ドレイン領域６が形
成されている。チャネル領域２ｂ上にゲート絶縁膜を介
してゲート電極３ｂが形成されている。ゲート電極３ｂ
の両側面に接触するようにサイドウォール絶縁膜１０８
ｂが形成されている。ゲート電極３ｂと１対のＰ型のソ
ース／ドレイン領域６とによって、Ｐ型ＭＯＳトランジ
スタが形成されている。
基板１０１の主表面に、Ｐ型ウェル領域１０２とＮ型ウ
ェル領域１０３とが隣接して形成されている。Ｐ型ウェ
ル領域１０２とＮ型ウェル領域１０３との境界領域に位
置する半導体基板１０１の主表面上には素子分離絶縁膜
１０６が形成されている。Ｐ型ウェル領域１０２の中に
埋込まれるように、ラッチアップの発生を防止するため
およびＮ型ＭＯＳトランジスタどおしを分離するために
Ｐ＋アイソレーション領域５が形成されており、Ｎ型ウ
ェル領域１０３に埋込まれるようにＮ＋アイソレーショ
ン領域１０４が形成されている。Ｐ型ウェル領域１０２
の主表面の所定の領域に、チャネル領域２ａを挟むよう
に、所定の間隔を隔てて１対のＮ型ソース／ドレイン領
域１が形成されている。チャネル領域２ａ上にゲート絶
縁膜を介してゲート電極３ａが形成されている。ゲート
電極３ａの両側面に接触するようにサイドウォール絶縁
膜１０８ａが形成されている。ゲート電極３ａと１対の
Ｎ型ソース／ドレイン領域１とによってＮ型ＭＯＳトラ
ンジスタが形成されている。Ｎ型ウェル１０３の主表面
の所定領域に、チャネル領域２ｂを挟むように、所定の
間隔を隔てて１対のＰ型のソース／ドレイン領域６が形
成されている。チャネル領域２ｂ上にゲート絶縁膜を介
してゲート電極３ｂが形成されている。ゲート電極３ｂ
の両側面に接触するようにサイドウォール絶縁膜１０８
ｂが形成されている。ゲート電極３ｂと１対のＰ型のソ
ース／ドレイン領域６とによって、Ｐ型ＭＯＳトランジ
スタが形成されている。
【００３９】一方、図１において示されるメモリセル部
では、半導体基板１０１の主表面全体にＰ型ウェル領域
１０２が形成されている。Ｐ型ウェル領域１０２の主表
面の所定領域に、チャネル領域２ｃを挟むように、所定
の間隔を隔てて１対のＮ型ソース／ドレイン領域１が形
成されている。Ｐ型ウェル領域１０２の主表面の所定領
域に、Ｎ型ウェル領域１０５が形成されている。Ｎ型ソ
ース／ドレイン領域１とＮ型ウェル領域１０５との境界
領域に位置する半導体基板１０１の主表面上には素子分
離絶縁膜１０６ａが形成されている。Ｐ型ウェル領域１
０２の中に埋込まれるように、寄生トランジスタの形成
を防止してラッチアップの発生を防止するためおよびＮ
型ＭＯＳトランジスタどおしを分離するためにＰ＋アイ
ソレーション領域５が形成されている。チャネル領域２
ｃ上にゲート絶縁膜を介してゲート電極３ｃが形成され
ている。ゲート電極３ｃの両側面に接触するようにサイ
ドウォール絶縁膜１０８ｃが形成されている。ゲート電
極３ｃと１対のＮ型ソース／ドレイン領域１とによって
Ｎ型ＭＯＳトランジスタが形成されている。Ｎ型ウェル
１０５の主表面の所定の領域に、チャネル領域２ｄを挟
むように、所定の間隔を隔てて１対のＰ型のソース／ド
レイン領域１０７が形成されている。チャネル領域２ｄ
上にゲート絶縁膜を介してゲート電極３ｄが形成されて
いる。ゲート電極３ｄの両側面に接触するようにサイド
ウォール絶縁膜１０８ｄが形成されている。ゲート電極
３ｄと１対のＰ型のソース／ドレイン領域１０７とによ
って、Ｐ型ＭＯＳトランジスタが形成されている。
では、半導体基板１０１の主表面全体にＰ型ウェル領域
１０２が形成されている。Ｐ型ウェル領域１０２の主表
面の所定領域に、チャネル領域２ｃを挟むように、所定
の間隔を隔てて１対のＮ型ソース／ドレイン領域１が形
成されている。Ｐ型ウェル領域１０２の主表面の所定領
域に、Ｎ型ウェル領域１０５が形成されている。Ｎ型ソ
ース／ドレイン領域１とＮ型ウェル領域１０５との境界
領域に位置する半導体基板１０１の主表面上には素子分
離絶縁膜１０６ａが形成されている。Ｐ型ウェル領域１
０２の中に埋込まれるように、寄生トランジスタの形成
を防止してラッチアップの発生を防止するためおよびＮ
型ＭＯＳトランジスタどおしを分離するためにＰ＋アイ
ソレーション領域５が形成されている。チャネル領域２
ｃ上にゲート絶縁膜を介してゲート電極３ｃが形成され
ている。ゲート電極３ｃの両側面に接触するようにサイ
ドウォール絶縁膜１０８ｃが形成されている。ゲート電
極３ｃと１対のＮ型ソース／ドレイン領域１とによって
Ｎ型ＭＯＳトランジスタが形成されている。Ｎ型ウェル
１０５の主表面の所定の領域に、チャネル領域２ｄを挟
むように、所定の間隔を隔てて１対のＰ型のソース／ド
レイン領域１０７が形成されている。チャネル領域２ｄ
上にゲート絶縁膜を介してゲート電極３ｄが形成されて
いる。ゲート電極３ｄの両側面に接触するようにサイド
ウォール絶縁膜１０８ｄが形成されている。ゲート電極
３ｄと１対のＰ型のソース／ドレイン領域１０７とによ
って、Ｐ型ＭＯＳトランジスタが形成されている。
【００４０】第１実施例では、図１９に示す従来技術と
比較して、メモリセル部のＰ型トランジスタを構成する
Ｎ型ウェル１０５とソース／ドレインを形成するＰ型活
性層１０７が浅い。
比較して、メモリセル部のＰ型トランジスタを構成する
Ｎ型ウェル１０５とソース／ドレインを形成するＰ型活
性層１０７が浅い。
【００４１】なお、メモリセル部のＮ型トランジスタを
構成するＰ型ウェル１０２とソース／ドレインを形成す
るＮ型活性層１を浅く構成してもよい。
構成するＰ型ウェル１０２とソース／ドレインを形成す
るＮ型活性層１を浅く構成してもよい。
【００４２】従来、同一導電型の活性領域間の分離幅と
して比較して、Ｎ型ウェル内に存在するＰ型活性領域と
Ｐ型ウェル内に存在するＮ型活性領域の分離幅は大きか
った。具体的には、０．３μｍの設計ルールで前者の分
離幅は０．３μｍであるのに対し、後者の分離幅は１μ
ｍであり、このためメモリサイズを大きくする原因とな
っていた。
して比較して、Ｎ型ウェル内に存在するＰ型活性領域と
Ｐ型ウェル内に存在するＮ型活性領域の分離幅は大きか
った。具体的には、０．３μｍの設計ルールで前者の分
離幅は０．３μｍであるのに対し、後者の分離幅は１μ
ｍであり、このためメモリサイズを大きくする原因とな
っていた。
【００４３】第１実施例では、メモリセル部のＮ型ウェ
ル１０５とＰ型活性層１０７を浅くしたところ、ラッチ
アップの発生が減少し、ＬＯＣＯＳ分離でも分離幅を
０．３μｍとすることが可能となった。
ル１０５とＰ型活性層１０７を浅くしたところ、ラッチ
アップの発生が減少し、ＬＯＣＯＳ分離でも分離幅を
０．３μｍとすることが可能となった。
【００４４】これは、前述の従来技術で述べたラッチア
ップの発生原因となる図３０における抵抗３０５の抵抗
値がｎ+ 領域とｎ型ウェル領域とが接触することで小さ
くなったことによる。すなわち、抵抗３０５において発
生する電位差が小さくなることにより、ｐｎｐトランジ
スタ３０６がオンしにくくなる。このため、ラッチアッ
プの発生の問題が減少した。
ップの発生原因となる図３０における抵抗３０５の抵抗
値がｎ+ 領域とｎ型ウェル領域とが接触することで小さ
くなったことによる。すなわち、抵抗３０５において発
生する電位差が小さくなることにより、ｐｎｐトランジ
スタ３０６がオンしにくくなる。このため、ラッチアッ
プの発生の問題が減少した。
【００４５】一方、Ｐ型活性層１０７を浅くしたため、
活性領域の抵抗が高くなり、その結果、メモリセル部の
Ｐ型トランジスタの性能が低下した。具体的には、図１
９に示す従来のものは、ゲート電圧Ｖｇ＝ドレイン電圧
Ｖｄ＝３Ｖ、チャネル長Ｌ＝０．３μｍ、チャネル幅Ｗ
＝１０μｍの条件ではドレイン電流Ｉｄ＝１〜３ｍＡで
あったのに対し、第１実施例の場合は、同じ条件下でＩ
ｄ＝０．００１ｍＡ〜０．２ｍＡ程度となった。
活性領域の抵抗が高くなり、その結果、メモリセル部の
Ｐ型トランジスタの性能が低下した。具体的には、図１
９に示す従来のものは、ゲート電圧Ｖｇ＝ドレイン電圧
Ｖｄ＝３Ｖ、チャネル長Ｌ＝０．３μｍ、チャネル幅Ｗ
＝１０μｍの条件ではドレイン電流Ｉｄ＝１〜３ｍＡで
あったのに対し、第１実施例の場合は、同じ条件下でＩ
ｄ＝０．００１ｍＡ〜０．２ｍＡ程度となった。
【００４６】しかしながら、この性能が低下したＰ型ト
ランジスタを使用しても、３Ｖ以下で十分動作すること
が明らかになった。ＴＦＴを負荷トランジスタに用いる
ＳＲＡＭメモリセルではドライバトランジスタ（図１８
におけるＱ１、Ｑ２）のサブスレッショルドリーク電流
が負荷トランジスタ（図１８のＱ５、Ｑ６）の電流より
多い。このため、記憶ノードのＨｉｇｈ側の電位が下が
る。この結果、ＴＦＴを負荷トランジスタに用いるＳＲ
ＡＭメモリセルでは低電圧の読出動作は困難であった。
ところが、第１実施例の基板Ｐ型トランジスタの電流
は、セルに用いるディメンジョンＬ＝０．３μｍ、Ｗ＝
０．５μｍでＩｄ＝０．０５μＡ〜１０μＡとなり、ド
ライバトランジスタのサブスレッショルドリーク電流
０．００１μＡよりも多くすることができる。その結
果、記憶ノードのＨｉｇｈ側の電位が下がることを防ぐ
ことが可能となった。また、周辺回路のＰ型トランジス
タは従来のものと同じ構造にしているので、高速な回路
動作が可能である。なお、本構造はＳＲＡＭメモリセル
部を例に示しているが、メモリセルアレイのピッチで決
まるような小面積の部分にＰ型トランジスタを形成しな
ければならないところに用いてもよい。さらに、ＤＲＡ
Ｍや不揮発性メモリなどの他のメモリのメモリセル部で
も用いることができる。
ランジスタを使用しても、３Ｖ以下で十分動作すること
が明らかになった。ＴＦＴを負荷トランジスタに用いる
ＳＲＡＭメモリセルではドライバトランジスタ（図１８
におけるＱ１、Ｑ２）のサブスレッショルドリーク電流
が負荷トランジスタ（図１８のＱ５、Ｑ６）の電流より
多い。このため、記憶ノードのＨｉｇｈ側の電位が下が
る。この結果、ＴＦＴを負荷トランジスタに用いるＳＲ
ＡＭメモリセルでは低電圧の読出動作は困難であった。
ところが、第１実施例の基板Ｐ型トランジスタの電流
は、セルに用いるディメンジョンＬ＝０．３μｍ、Ｗ＝
０．５μｍでＩｄ＝０．０５μＡ〜１０μＡとなり、ド
ライバトランジスタのサブスレッショルドリーク電流
０．００１μＡよりも多くすることができる。その結
果、記憶ノードのＨｉｇｈ側の電位が下がることを防ぐ
ことが可能となった。また、周辺回路のＰ型トランジス
タは従来のものと同じ構造にしているので、高速な回路
動作が可能である。なお、本構造はＳＲＡＭメモリセル
部を例に示しているが、メモリセルアレイのピッチで決
まるような小面積の部分にＰ型トランジスタを形成しな
ければならないところに用いてもよい。さらに、ＤＲＡ
Ｍや不揮発性メモリなどの他のメモリのメモリセル部で
も用いることができる。
【００４７】これらのことは、メモリセル部のＰ型ＭＯ
Ｓトランジスタは、周辺領域のものに比べて性能が低く
ても（Ｉｄが少なくても）問題ないためであり、このた
め、通常のＰ型ＭＯＳトランジスタで行なっているチャ
ネル注入を省略することができる。
Ｓトランジスタは、周辺領域のものに比べて性能が低く
ても（Ｉｄが少なくても）問題ないためであり、このた
め、通常のＰ型ＭＯＳトランジスタで行なっているチャ
ネル注入を省略することができる。
【００４８】図２ないし図８は、図１に示した第１実施
例の半導体記憶装置の製造プロセスを説明するための断
面図である。図２ないし図８を参照して、次に第１実施
例の半導体記憶装置の製造プロセスについて説明する。
従来技術の部分で述べたように、図２０ないし図２４と
同様の工程で、素子分離絶縁膜１０６ａ、１０6 を形成
する。メモリセル部の素子分離絶縁膜１０６ａは周辺回
路部の素子分離絶縁膜１０６よりも小さく形成されてい
る。その後、図２に示すように周辺回路部のＰ型トラン
ジスタが形成される領域をレジスト１０９で覆い、メモ
リセル部と周辺回路部の両方ともＰ型ウェル１０２およ
びＰ＋アイソレーション領域５をＰ型の不純物をイオン
注入することによって形成する。
例の半導体記憶装置の製造プロセスを説明するための断
面図である。図２ないし図８を参照して、次に第１実施
例の半導体記憶装置の製造プロセスについて説明する。
従来技術の部分で述べたように、図２０ないし図２４と
同様の工程で、素子分離絶縁膜１０６ａ、１０6 を形成
する。メモリセル部の素子分離絶縁膜１０６ａは周辺回
路部の素子分離絶縁膜１０６よりも小さく形成されてい
る。その後、図２に示すように周辺回路部のＰ型トラン
ジスタが形成される領域をレジスト１０９で覆い、メモ
リセル部と周辺回路部の両方ともＰ型ウェル１０２およ
びＰ＋アイソレーション領域５をＰ型の不純物をイオン
注入することによって形成する。
【００４９】図３に示すように、メモリセル部の全面お
よび周辺回路部のＮ型トランジスタが形成される領域を
レジスト１０９で覆い、周辺回路部のＰ型トランジスタ
が形成される領域にのみ、Ｎ型ウェル１０３およびＮ＋
アイソレーション領域１０４をイオン注入によって形成
する。
よび周辺回路部のＮ型トランジスタが形成される領域を
レジスト１０９で覆い、周辺回路部のＰ型トランジスタ
が形成される領域にのみ、Ｎ型ウェル１０３およびＮ＋
アイソレーション領域１０４をイオン注入によって形成
する。
【００５０】図４に示すように、メモリセル部のＮ型ト
ランジスタが形成される領域と周辺回路部の全面をレジ
ストで覆い、メモリセル部のＰ型トランジスタが形成さ
れる領域に、Ｎ型ウェル１０５をイオン注入法によって
形成する。
ランジスタが形成される領域と周辺回路部の全面をレジ
ストで覆い、メモリセル部のＰ型トランジスタが形成さ
れる領域に、Ｎ型ウェル１０５をイオン注入法によって
形成する。
【００５１】なお、ウェル形成後分離を形成する場合
も、メモリセルのＰ型トランジスタのＮ型ウェルおよび
Ｐ＋ソース／ドレインを浅くする方法であれば同様であ
る。
も、メモリセルのＰ型トランジスタのＮ型ウェルおよび
Ｐ＋ソース／ドレインを浅くする方法であれば同様であ
る。
【００５２】次に、図５に示すように、Ｎ型ポリシリコ
ンからなるゲート電極３ａ、３ｂ、３ｃ、３ｄを半導体
基板上の所定領域に形成した後、メモリセル部および周
辺回路部のいずれのＰ型トランジスタが形成される領域
もレジスト１０９で覆う。その後、メモリセル部および
周辺回路部の両方のＮ型のトランジスタが形成される領
域に、ゲート電極３ｃ、３ａをマスクとして低濃度でＮ
型の不純物を注入することによって低濃度不純物領域を
形成する。レジスト１０９を除去した後、図６に示すよ
うにゲート電極３ａ、３ｂ、３ｃ、３ｄの両側面に接触
するサイドウォール１０８ａ、１０８ｂ、１０８ｃ、１
０８ｄを形成する。そのサイドウォール絶縁膜１０８
ｃ、１０８ａをマスクとして再びイオン注入することに
より高濃度不純物領域を形成し、これにより、ＬＤＤ
（Lightly Doped Drain ）構造のソース／ドレイン領域
１が形成される。この後レジスト１０９を除去する。
ンからなるゲート電極３ａ、３ｂ、３ｃ、３ｄを半導体
基板上の所定領域に形成した後、メモリセル部および周
辺回路部のいずれのＰ型トランジスタが形成される領域
もレジスト１０９で覆う。その後、メモリセル部および
周辺回路部の両方のＮ型のトランジスタが形成される領
域に、ゲート電極３ｃ、３ａをマスクとして低濃度でＮ
型の不純物を注入することによって低濃度不純物領域を
形成する。レジスト１０９を除去した後、図６に示すよ
うにゲート電極３ａ、３ｂ、３ｃ、３ｄの両側面に接触
するサイドウォール１０８ａ、１０８ｂ、１０８ｃ、１
０８ｄを形成する。そのサイドウォール絶縁膜１０８
ｃ、１０８ａをマスクとして再びイオン注入することに
より高濃度不純物領域を形成し、これにより、ＬＤＤ
（Lightly Doped Drain ）構造のソース／ドレイン領域
１が形成される。この後レジスト１０９を除去する。
【００５３】図７に示すように、周辺回路部のＮ型トラ
ンジスタが形成される領域およびメモリセル部の全面を
レジスト１０９で覆い、周辺回路部のＰ型トランジスタ
が形成される領域にのみ、Ｐ型の不純物をイオン注入す
ることによってソース／ドレイン領域６を形成する。こ
の後、レジスト１０９を除去する。
ンジスタが形成される領域およびメモリセル部の全面を
レジスト１０９で覆い、周辺回路部のＰ型トランジスタ
が形成される領域にのみ、Ｐ型の不純物をイオン注入す
ることによってソース／ドレイン領域６を形成する。こ
の後、レジスト１０９を除去する。
【００５４】図８に示すように、メモリセル部のＮ型ト
ランジスタが形成される領域と周辺回路部の全面をレジ
スト１０９で被い、メモリセル部のＰ型トランジスタが
形成される領域に、イオン注入法によってソース／ドレ
イン領域１０７を形成する。
ランジスタが形成される領域と周辺回路部の全面をレジ
スト１０９で被い、メモリセル部のＰ型トランジスタが
形成される領域に、イオン注入法によってソース／ドレ
イン領域１０７を形成する。
【００５５】このように、メモリセル部のＰ型ＭＯＳト
ランジスタのソース／ドレイン注入は最後に行なうのが
好ましい。これは、当該工程を先に行なうと、その後の
熱処理工程により注入された不純物が拡散し、浅い接合
が形成されにくくなるからである。
ランジスタのソース／ドレイン注入は最後に行なうのが
好ましい。これは、当該工程を先に行なうと、その後の
熱処理工程により注入された不純物が拡散し、浅い接合
が形成されにくくなるからである。
【００５６】このようにして、図１に示した第１実施例
のＳＲＡＭの半導体記憶装置が完成される。
のＳＲＡＭの半導体記憶装置が完成される。
【００５７】なお、上記の工程でたとえば、周辺回路部
のＮ型ウェルの形成のためのリンの注入は３００〜１５
００ＫｅＶおよびＰ型のソース／ドレインの形成のため
のＢＦ2 の注入は１５〜２５ＫｅＶで行なった。また、
メモリセル部のＮ型ウェルの形成のためのリンの注入は
３０〜１００ＫｅＶおよびＰ型のソース／ドレインの形
成のためのＢＦ2 の注入は５〜１０ＫｅＶで行なうこと
によって良い特性が得られた。
のＮ型ウェルの形成のためのリンの注入は３００〜１５
００ＫｅＶおよびＰ型のソース／ドレインの形成のため
のＢＦ2 の注入は１５〜２５ＫｅＶで行なった。また、
メモリセル部のＮ型ウェルの形成のためのリンの注入は
３０〜１００ＫｅＶおよびＰ型のソース／ドレインの形
成のためのＢＦ2 の注入は５〜１０ＫｅＶで行なうこと
によって良い特性が得られた。
【００５８】以上のような第１実施例によれば、メモリ
セル部のＮ型トランジスタの領域とＰ型トランジスタの
領域を小さい幅のＬＯＣＯＳ分離によって十分に分離す
ることができ、以下述べる効果が得られる。
セル部のＮ型トランジスタの領域とＰ型トランジスタの
領域を小さい幅のＬＯＣＯＳ分離によって十分に分離す
ることができ、以下述べる効果が得られる。
【００５９】まず、第１に、製造工程が複雑化するトレ
ンチ分離を用いる場合に比べ、ＬＯＣＯＳ分離を用いる
ので製造工程を簡略化でき、半導体記憶装置を容易に製
造できる。
ンチ分離を用いる場合に比べ、ＬＯＣＯＳ分離を用いる
ので製造工程を簡略化でき、半導体記憶装置を容易に製
造できる。
【００６０】次に、ＬＯＣＯＳ分離を用いているので、
寄生ＭＯＳ動作の防止が必要ない。次に、ＬＯＣＯＳ分
離を用いているので、ジャンクションリークの問題が少
ない。
寄生ＭＯＳ動作の防止が必要ない。次に、ＬＯＣＯＳ分
離を用いているので、ジャンクションリークの問題が少
ない。
【００６１】次に、基板上にＰ型トランジスタを形成し
ても、幅の小さなＬＯＣＯＳ分離によってウェル間分離
を狭くすることができるので、メモリセルの大きさを小
さくすることができる。
ても、幅の小さなＬＯＣＯＳ分離によってウェル間分離
を狭くすることができるので、メモリセルの大きさを小
さくすることができる。
【００６２】最後に、３Ｖ以下による低電圧での動作が
可能となる。 第２実施例 図９は本発明の第２実施例による半導体記憶装置を示し
た断面図である。図９を参照して、この第２実施例の構
造は、基本的には図１に示した第１実施例の構造と同じ
であるので、相違する部分のみ説明する。第２実施例の
第１実施例との相違は、メモリセル部のＰ型トランジス
タが形成される領域に、Ｎ型トランジスタが形成される
領域に形成されたＰ型ウェル１０２が延びて存在してい
ないことである。このため、第２実施例では、Ｎ型ウェ
ルとＰ型ウェルが直接に接する部分が減少もしくはなく
なり、ラッチアップの原因となる寄生ＰＮＰバイポーラ
トランジスタ（図３０参照）が形成されにくくなる。し
たがって、第１実施例の効果に追加して、本効果が得ら
れるので、さらにラッチアップ発生を効果的に防止する
ことができる。
可能となる。 第２実施例 図９は本発明の第２実施例による半導体記憶装置を示し
た断面図である。図９を参照して、この第２実施例の構
造は、基本的には図１に示した第１実施例の構造と同じ
であるので、相違する部分のみ説明する。第２実施例の
第１実施例との相違は、メモリセル部のＰ型トランジス
タが形成される領域に、Ｎ型トランジスタが形成される
領域に形成されたＰ型ウェル１０２が延びて存在してい
ないことである。このため、第２実施例では、Ｎ型ウェ
ルとＰ型ウェルが直接に接する部分が減少もしくはなく
なり、ラッチアップの原因となる寄生ＰＮＰバイポーラ
トランジスタ（図３０参照）が形成されにくくなる。し
たがって、第１実施例の効果に追加して、本効果が得ら
れるので、さらにラッチアップ発生を効果的に防止する
ことができる。
【００６３】加えて、第２実施例では、第１実施例で得
られる効果に追加して、トランジスタの安定動作に必要
なＮ型ウェルの電位固定を容易に行なうことができる。
すなわち、Ｎ型ウェル１０５がＰ型ウェル１０２と電気
的に独立しているため、Ｎ型基板でＮ型ウェルの電位が
固定できる。これに対し、第１実施例ではＰ型ウェル１
０２の中にＮ型ウェル１０５が存在するため、それぞれ
のＮ型ウェルごとに電位を固定しなければならない。図
１０ないし図１６は、図９に示した第２実施例の半導体
記憶装置の製造プロセスを説明するための断面図であ
る。図１０ないし図１６を参照して、次に第２実施例の
半導体記憶装置の製造プロセスについて説明する。ま
ず、図１０に示すように半導体基板１０１の主表面上の
所定の位置に、ＬＯＣＯＳ法を用いて素子分離絶縁膜１
０６、１０６ａを形成する。このとき、メモリセル部の
素子分離絶縁膜１０６ａは周辺回路部の素子分離絶縁膜
１０６よりも小さく形成される。その後、周辺回路部お
よびメモリセル部の両方のＰ型トランジスタが形成され
る領域をレジスト１０９で覆い、メモリセル部と周辺回
路部の両方ともＰ型ウェル１０２およびＰ＋アイソレー
ション領域５をイオン注入によって形成する。図１１に
示すように、メモリセル部の全面および周辺回路部のＮ
型トランジスタが形成される領域をレジストで覆い、周
辺回路部のＰ型トランジスタが形成される領域にのみ、
Ｎ型ウェル１０３およびＮ＋アイソレーション１０４を
イオン注入によって形成する。図１２に示すように、メ
モリセル部のＮ型トランジスタが形成される領域と周辺
回路部の全面をレジストで覆い、メモリセル部のＰ型ト
ランジスタが形成される領域にのみ、イオン注入法によ
ってＮ型ウェル１０５を形成する。
られる効果に追加して、トランジスタの安定動作に必要
なＮ型ウェルの電位固定を容易に行なうことができる。
すなわち、Ｎ型ウェル１０５がＰ型ウェル１０２と電気
的に独立しているため、Ｎ型基板でＮ型ウェルの電位が
固定できる。これに対し、第１実施例ではＰ型ウェル１
０２の中にＮ型ウェル１０５が存在するため、それぞれ
のＮ型ウェルごとに電位を固定しなければならない。図
１０ないし図１６は、図９に示した第２実施例の半導体
記憶装置の製造プロセスを説明するための断面図であ
る。図１０ないし図１６を参照して、次に第２実施例の
半導体記憶装置の製造プロセスについて説明する。ま
ず、図１０に示すように半導体基板１０１の主表面上の
所定の位置に、ＬＯＣＯＳ法を用いて素子分離絶縁膜１
０６、１０６ａを形成する。このとき、メモリセル部の
素子分離絶縁膜１０６ａは周辺回路部の素子分離絶縁膜
１０６よりも小さく形成される。その後、周辺回路部お
よびメモリセル部の両方のＰ型トランジスタが形成され
る領域をレジスト１０９で覆い、メモリセル部と周辺回
路部の両方ともＰ型ウェル１０２およびＰ＋アイソレー
ション領域５をイオン注入によって形成する。図１１に
示すように、メモリセル部の全面および周辺回路部のＮ
型トランジスタが形成される領域をレジストで覆い、周
辺回路部のＰ型トランジスタが形成される領域にのみ、
Ｎ型ウェル１０３およびＮ＋アイソレーション１０４を
イオン注入によって形成する。図１２に示すように、メ
モリセル部のＮ型トランジスタが形成される領域と周辺
回路部の全面をレジストで覆い、メモリセル部のＰ型ト
ランジスタが形成される領域にのみ、イオン注入法によ
ってＮ型ウェル１０５を形成する。
【００６４】次に、図１３に示すように、Ｎ型ポリシリ
コンからなるゲート電極３ａ、３ｂ、３ｃ、３ｄを半導
体基板上の所定領域に形成した後、メモリセル部および
周辺回路部のいずれのＰ型トランジスタが形成される領
域もレジスト１０９で覆う。その後、メモリセル部およ
び周辺回路部の両方のＮ型のトランジスタが形成される
領域に、ゲート電極３ｃ、３ａをマスクとして低濃度で
Ｎ型の不純物を注入することによって低濃度不純物領域
を形成する。レジスト１０９を除去した後、図１４に示
すようにゲート電極３ａ、３ｂ、３ｃ、３ｄの両側面に
接触するサイドウォール１０８ａ、１０８ｂ、１０８
ｃ、１０８ｄを形成する。そのサイドウォール絶縁膜１
０８ｃ、１０８ａをマスクとして再びイオン注入するこ
とにより高濃度不純物領域を形成し、これにより、ＬＤ
Ｄ（Lightly Doped Drain ）構造のソース／ドレイン領
域１が形成される。この後レジスト１０９を除去する。
コンからなるゲート電極３ａ、３ｂ、３ｃ、３ｄを半導
体基板上の所定領域に形成した後、メモリセル部および
周辺回路部のいずれのＰ型トランジスタが形成される領
域もレジスト１０９で覆う。その後、メモリセル部およ
び周辺回路部の両方のＮ型のトランジスタが形成される
領域に、ゲート電極３ｃ、３ａをマスクとして低濃度で
Ｎ型の不純物を注入することによって低濃度不純物領域
を形成する。レジスト１０９を除去した後、図１４に示
すようにゲート電極３ａ、３ｂ、３ｃ、３ｄの両側面に
接触するサイドウォール１０８ａ、１０８ｂ、１０８
ｃ、１０８ｄを形成する。そのサイドウォール絶縁膜１
０８ｃ、１０８ａをマスクとして再びイオン注入するこ
とにより高濃度不純物領域を形成し、これにより、ＬＤ
Ｄ（Lightly Doped Drain ）構造のソース／ドレイン領
域１が形成される。この後レジスト１０９を除去する。
【００６５】図１５に示すように、周辺回路部のＮ型ト
ランジスタが形成される領域およびメモリセル部の全面
をレジスト１０９で覆い、周辺回路部のＰ型トランジス
タが形成される領域にのみ、Ｐ型の不純物をイオン注入
することによってソース／ドレイン領域６を形成する。
この後、レジスト１０９を除去する。
ランジスタが形成される領域およびメモリセル部の全面
をレジスト１０９で覆い、周辺回路部のＰ型トランジス
タが形成される領域にのみ、Ｐ型の不純物をイオン注入
することによってソース／ドレイン領域６を形成する。
この後、レジスト１０９を除去する。
【００６６】図１６に示すように、メモリセル部のＮ型
トランジスタが形成される領域と周辺回路部の全面をレ
ジスト１０９で被い、メモリセル部のＰ型トランジスタ
が形成される領域に、イオン注入法によってソース／ド
レイン領域１０７を形成する。
トランジスタが形成される領域と周辺回路部の全面をレ
ジスト１０９で被い、メモリセル部のＰ型トランジスタ
が形成される領域に、イオン注入法によってソース／ド
レイン領域１０７を形成する。
【００６７】このようにして、図９に示した第２実施例
のＳＲＡＭの半導体記憶装置が完成される。
のＳＲＡＭの半導体記憶装置が完成される。
【００６８】第３実施例
図１７は本発明の第３実施例による半導体記憶装置の製
造方法を示した断面図である。第３実施例は、前述の第
１実施例および第２実施例のメモリセル部のＰ型トラン
ジスタのソース／ドレインを形成するための不純物の導
入に関するものである。そのソース／ドレイン領域の形
成工程以外は、第１実施例および第２実施例と同様であ
るため、説明は省略する。
造方法を示した断面図である。第３実施例は、前述の第
１実施例および第２実施例のメモリセル部のＰ型トラン
ジスタのソース／ドレインを形成するための不純物の導
入に関するものである。そのソース／ドレイン領域の形
成工程以外は、第１実施例および第２実施例と同様であ
るため、説明は省略する。
【００６９】図１７に示された工程は、第１実施例の図
８に示された工程および第２実施例の図１６に示された
工程に相当する。ゲート電極１１３ａは層間酸化膜１１
３によって覆われている。半導体基板の所定の領域に密
着するように第２のポリシリコン層９が形成されてい
る。なお、第２のポリシリコン層９はＮ型のポリシリコ
ン層の単層でも、またポリシリコン層とシリサイド層と
の２層からなるポリサイド層であってもよい。
８に示された工程および第２実施例の図１６に示された
工程に相当する。ゲート電極１１３ａは層間酸化膜１１
３によって覆われている。半導体基板の所定の領域に密
着するように第２のポリシリコン層９が形成されてい
る。なお、第２のポリシリコン層９はＮ型のポリシリコ
ン層の単層でも、またポリシリコン層とシリサイド層と
の２層からなるポリサイド層であってもよい。
【００７０】第２のポリシリコン層９を形成した後、第
２のポリシリコン９上からソース／ドレインを形成すべ
きＰ型不純物を注入する。注入されたＰ型不純物は第２
のポリシリコン層９の中に存在する。その後、熱処理す
ることにより、そのＰ型不純物を半導体基板１０２の表
面に拡散させる。これにより、Ｐ型トランジスタのソー
ス／ドレイン領域１０７を形成する。この方法によれ
ば、より浅いソース／ドレイン領域を形成することがで
きるとともにメモリセルのソース／ドレイン領域にかか
る熱処理が減少させることができる。すなわち、本方法
により、浅いＰ型ソース／ドレインを安定して、容易に
形成することができる。
２のポリシリコン９上からソース／ドレインを形成すべ
きＰ型不純物を注入する。注入されたＰ型不純物は第２
のポリシリコン層９の中に存在する。その後、熱処理す
ることにより、そのＰ型不純物を半導体基板１０２の表
面に拡散させる。これにより、Ｐ型トランジスタのソー
ス／ドレイン領域１０７を形成する。この方法によれ
ば、より浅いソース／ドレイン領域を形成することがで
きるとともにメモリセルのソース／ドレイン領域にかか
る熱処理が減少させることができる。すなわち、本方法
により、浅いＰ型ソース／ドレインを安定して、容易に
形成することができる。
【００７１】
【発明の効果】本発明に従った半導体記憶装置によれ
ば、メモリセル部の第２導電型のソース／ドレイン領域
の深さを、周辺回路部の第２導電型のソース／ドレイン
領域の深さよりも浅く、かつメモリセル部の第１導電型
のウェルの深さを周辺回路部の第１導電型の深さよりも
浅くしたことによって、メモリセル部の素子分離絶縁膜
を小さく形成することができ、その結果セルサイズを小
さくすることができる。
ば、メモリセル部の第２導電型のソース／ドレイン領域
の深さを、周辺回路部の第２導電型のソース／ドレイン
領域の深さよりも浅く、かつメモリセル部の第１導電型
のウェルの深さを周辺回路部の第１導電型の深さよりも
浅くしたことによって、メモリセル部の素子分離絶縁膜
を小さく形成することができ、その結果セルサイズを小
さくすることができる。
【００７２】本発明に従った半導体記憶装置の製造方法
によれば、メモリセル部の素子分離絶縁膜が小さな半導
体記憶装置が容易に製造されるので、セルサイズを小さ
くすることができる。
によれば、メモリセル部の素子分離絶縁膜が小さな半導
体記憶装置が容易に製造されるので、セルサイズを小さ
くすることができる。
【図１】 本発明の第１実施例による半導体記憶装置を
示した断面図である。
示した断面図である。
【図２】 図１に示した第１実施例の半導体記憶装置の
製造プロセスの第１工程を説明するための断面図であ
る。
製造プロセスの第１工程を説明するための断面図であ
る。
【図３】 図１に示した第１実施例の半導体記憶装置の
製造プロセスの第２工程を説明するための断面図であ
る。
製造プロセスの第２工程を説明するための断面図であ
る。
【図４】 図１に示した第１実施例の半導体記憶装置の
製造プロセスの第３工程を説明するための断面図であ
る。
製造プロセスの第３工程を説明するための断面図であ
る。
【図５】 図１に示した第１実施例の半導体記憶装置の
製造プロセスの第４工程を説明するための断面図であ
る。
製造プロセスの第４工程を説明するための断面図であ
る。
【図６】 図１に示した第１実施例の半導体記憶装置の
製造プロセスの第５工程を説明するための断面図であ
る。
製造プロセスの第５工程を説明するための断面図であ
る。
【図７】 図１に示した第１実施例の半導体記憶装置の
製造プロセスの第６工程を説明するための断面図であ
る。
製造プロセスの第６工程を説明するための断面図であ
る。
【図８】 図１に示した第１実施例の半導体記憶装置の
製造プロセスの第７工程を説明するための断面図であ
る。
製造プロセスの第７工程を説明するための断面図であ
る。
【図９】 本発明の第２実施例による半導体記憶装置を
示した断面図である。
示した断面図である。
【図１０】 図９に示した第２実施例の半導体記憶装置
の製造プロセスの第１工程を説明するための断面図であ
る。
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１１】 図９に示した第２実施例の半導体記憶装置
の製造プロセスの第２工程を説明するための断面図であ
る。
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１２】 図９に示した第２実施例の半導体記憶装置
の製造プロセスの第３工程を説明するための断面図であ
る。
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１３】 図９に示した第２実施例の半導体記憶装置
の製造プロセスの第４工程を説明するための断面図であ
る。
の製造プロセスの第４工程を説明するための断面図であ
る。
【図１４】 図９に示した第２実施例の半導体記憶装置
の製造プロセスの第５工程を説明するための断面図であ
る。
の製造プロセスの第５工程を説明するための断面図であ
る。
【図１５】 図９に示した第２実施例の半導体記憶装置
の製造プロセスの第６工程を説明するための断面図であ
る。
の製造プロセスの第６工程を説明するための断面図であ
る。
【図１６】 図９に示した第２実施例の半導体記憶装置
の製造プロセスの第７工程を説明するための断面図であ
る。
の製造プロセスの第７工程を説明するための断面図であ
る。
【図１７】 本発明の第３実施例による半導体記憶装置
の製造プロセスを説明するための断面図である。
の製造プロセスを説明するための断面図である。
【図１８】 一般的なＳＲＡＭの等価回路図である。
【図１９】 従来の半導体記憶装置を示した断面図であ
る。
る。
【図２０】 図１９に示した従来の半導体記憶装置の製
造プロセスの第１工程を説明するための断面図である。
造プロセスの第１工程を説明するための断面図である。
【図２１】 図１９に示した従来の半導体記憶装置の製
造プロセスの第２工程を説明するための断面図である。
造プロセスの第２工程を説明するための断面図である。
【図２２】 図１９に示した従来の半導体記憶装置の製
造プロセスの第３工程を説明するための断面図である。
造プロセスの第３工程を説明するための断面図である。
【図２３】 図１９に示した従来の半導体記憶装置の製
造プロセスの第４工程を説明するための断面図である。
造プロセスの第４工程を説明するための断面図である。
【図２４】 図１９に示した従来の半導体記憶装置の製
造プロセスの第５工程を説明するための断面図である。
造プロセスの第５工程を説明するための断面図である。
【図２５】 図１９に示した従来の半導体記憶装置の製
造プロセスの第６工程を説明するための断面図である。
造プロセスの第６工程を説明するための断面図である。
【図２６】 図１９に示した従来の半導体記憶装置の製
造プロセスの第７工程を説明するための断面図である。
造プロセスの第７工程を説明するための断面図である。
【図２７】 図１９に示した従来の半導体記憶装置の製
造プロセスの第８工程を説明するための断面図である。
造プロセスの第８工程を説明するための断面図である。
【図２８】 図１９に示した従来の半導体記憶装置の製
造プロセスの第９工程を説明するための断面図である。
造プロセスの第９工程を説明するための断面図である。
【図２９】 図１９に示した従来の半導体記憶装置の製
造プロセスの第１０工程を説明するための断面図であ
る。
造プロセスの第１０工程を説明するための断面図であ
る。
【図３０】 バルクＣＭＯＳの寄生サイリスタ構造を説
明するための断面図である。
明するための断面図である。
【図３１】 従来のトレンチ分離を用いた半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図３２】 図１９に示した従来の半導体記憶装置の問
題点を説明するための平面図である。
題点を説明するための平面図である。
【図３３】 図１９に示した従来の半導体記憶装置の問
題点を説明するための断面図である。
題点を説明するための断面図である。
１０５ メモリセル部のＮウェル、１０７ メモリセル
部のＰ型活性領域、１０６ａ メモリセル部の素子分離
絶縁膜、１０６ 周辺回路部の素子分離絶縁膜。
部のＰ型活性領域、１０６ａ メモリセル部の素子分離
絶縁膜、１０６ 周辺回路部の素子分離絶縁膜。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8244
H01L 21/8234
H01L 27/088
H01L 27/10
H01L 27/11
Claims (10)
- 【請求項１】 メモリセル領域と周辺回路領域とを含む
半導体記憶装置であって、 半導体基板の主表面上の前記メモリセル領域に形成され
た前記半導体基板の主表面から第１の深さを有する第１
導電型の第１のウェル領域と、 前記第１のウェル領域の主表面の所定領域に前記第１の
ウェル領域の主表面から第２の深さで、第１のチャネル
領域を挟むように所定の間隔を隔てて形成された１対の
第２導電型の第１のソース／ドレイン領域と、 前記第１のチャネル領域上に第１のゲート絶縁膜を介し
て形成された第１のゲート電極と、 前記メモリセル領域の主表面の、前記第１のソース／ド
レイン領域に隣接する領域に形成された第１の素子分離
絶縁膜と、 前記半導体基板の主表面上の前記周辺回路領域に形成さ
れた前記半導体基板の主表面から第３の深さを有する第
１導電型の第２のウェル領域と、 前記第２のウェル領域の主表面の所定領域に、前記第２
のウェル領域の主表面から第４の深さで、第２のチャネ
ル領域を挟むように所定の間隔を隔てて形成された１対
の第２導電型の第２のソース／ドレイン領域と、 前記第２のチャネル領域上に第２のゲート絶縁膜を介し
て形成された第２のゲート電極と、 前記周辺回路領域の主表面上の、前記第２のソース／ド
レイン領域に隣接する領域に形成された第２の素子分離
絶縁膜とを備え、 前記第１のウェル領域の第１の深さが、前記第２のウェ
ル領域の第３の深さよりも浅く、かつ前記第１のソース
／ドレイン領域の第２の深さが、前記第２のソース／ド
レイン領域の第４の深さよりも浅く、 前記メモリセル領域の主表面には、さらに、前記第１の
ソース／ドレイン領域から前記第１の素子分離絶縁膜を
隔てた位置に、１対の第１導電型の第３のソース／ドレ
イン領域が第５の深さで形成されているとともに、前記
第３のソース／ドレイン領域を覆うように第２導電型の
第３のウェル領域が第６の深さで形成されている 、半導
体記憶装置。 - 【請求項２】 前記第１のウェル領域は、前記第３のウ
ェル内に形成されている、請求項１に記載の半導体記憶
装置。 - 【請求項３】 前記第１のウェル領域は、前記第３のウ
ェル領域と接触する部分を有さない、請求項１に記載の
半導体記憶装置。 - 【請求項４】 前記周辺回路領域の主表面には、さら
に、前記第２のソース／ドレイン領域から前記第２の素
子分離絶縁膜を隔てた位置に、１対の第１導電型の第４
のソース／ドレイン領域が第７の深さで形成されてお
り、かつ第４のソース／ドレイン領域を覆うように第２
導電型の第４のウェル領域が第８の深さで形成されてお
り、 第１の素子分離絶縁膜の半導体基板の主表面に沿った方
向の幅は、第２の素子分離絶縁膜の半導体基板の主表面
に沿った方向の幅よりも狭い、請求項１に記載の半導体
記憶装置。 - 【請求項５】 前記第３のウェル領域の第６の深さは前
記第４のウェル領域の第８の深さよりも浅く、かつ前記
第３のソース／ドレイン領域の第５の深さは、前記第４
のソース／ドレイン領域の第７の深さよりも浅い、請求
項４に記載の半導体記憶装置。 - 【請求項６】 メモリセル領域と周辺回路領域とを含む
半導体記憶装置であって、 半導体基板の主表面上の前記メモリセル領域に形成され
た前記半導体基板の主表面から第１の深さを有する第１
導電型の第１のウェル領域と、 前記第１のウェル領域の主表面の所定領域に前記第１の
ウェル領域の主表面から第２の深さで、第１のチャネル
領域を挟むように所定の間隔を隔てて形成された１対の
第２導電型の第１のソース／ドレイン領域と、 前記第１のチャネル領域上に第１のゲート絶縁膜を介し
て形成された第１のゲート電極と、 前記メモリセル領域の主表面の、前記第１のソース／ド
レイン領域に隣接する領域に形成された第１の素子分離
絶縁膜と、 前記半導体基板の主表面上の前記周辺回路領域に形成さ
れた前記半導体基板の主表面から第３の深さを有する第
１導電型の第２のウェル領域と、 前記第２のウェル領域の主表面の所定領域に、前記第２
のウェル領域の主表面から第４の深さで、第２のチャネ
ル領域を挟むように所定の間隔を隔てて形成された１対
の第２導電型の第２のソース／ドレイン領域と、 前記第２のチャネル領域上に第２のゲート絶縁膜を介し
て形成された第２のゲート電極と、 前記周辺回路領域の主表面上の、前記第２のソース／ド
レイン領域に隣接する領域に形成された第２の素子分離
絶縁膜とを備え、 前記第１のウェル領域の第１の深さが、前記第２のウェ
ル領域の第３の深さよりも浅く、かつ前記第１のソース
／ドレイン領域の第２の深さが、前記第２のソース／ド
レイン領域の第４の深さよりも浅く、 前記第１のウェル領域の第１の深さは、前記第１の素子
分離絶縁膜の下面よりも浅い、半導体記憶装置。 - 【請求項７】 メモリセル領域と周辺回路領域とを含む
半導体記憶装置であって、 半導体基板の主表面上の前記メモリセル領域に形成され
た前記半導体基板の主表面から第１の深さを有する第１
導電型の第１のウェル領域と、 前記第１のウェル領域の主表面の所定領域に前記第１の
ウェル領域の主表面から第２の深さで、第１のチャネル
領域を挟むように所定の間隔を隔てて形成された１対の
第２導電型の第１のソース／ドレイン領域と、 前記第１のチャネル領域上に第１のゲート絶縁膜を介し
て形成された第１のゲート電極と、 前記メモリセル領域の主表面の、前記第１のソース／ド
レイン領域に隣接する領域に形成された第１の素子分離
絶縁膜と、 前記半導体基板の主表面上の前記周辺回路領域に形成さ
れた前記半導体基板の主表面から第３の深さを有する第
１導電型の第２のウェル領域と、 前記第２のウェル領域の主表面の所定領域に、前記第２
のウェル領域の主表面から第４の深さで、第２のチャネ
ル領域を挟むように所定の間隔を隔てて形成された１対
の第２導電型の第２のソース／ドレイン領域と、 前記第２のチャネル領域上に第２のゲート絶縁膜を介し
て形成された第２のゲ ート電極と、 前記周辺回路領域の主表面上の、前記第２のソース／ド
レイン領域に隣接する領域に形成された第２の素子分離
絶縁膜とを備え、 前記第１のウェル領域の第１の深さが、前記第２のウェ
ル領域の第３の深さよりも浅く、かつ前記第１のソース
／ドレイン領域の第２の深さが、前記第２のソース／ド
レイン領域の第４の深さよりも浅く、 前記第１および第２のウェルはｎ型であり、前記第１お
よび第２のソース／ドレイン領域はｐ型である、半導体
記憶装置。 - 【請求項８】 メモリセル領域と周辺回路領域とを含む
半導体記憶装置であって、 半導体基板の主表面上の前記メモリセル領域に形成され
た前記半導体基板の主表面から第１の深さを有する第１
導電型の第１のウェル領域と、 前記第１のウェル領域の主表面の所定領域に前記第１の
ウェル領域の主表面から第２の深さで、第１のチャネル
領域を挟むように所定の間隔を隔てて形成された１対の
第２導電型の第１のソース／ドレイン領域と、 前記第１のチャネル領域上に第１のゲート絶縁膜を介し
て形成された第１のゲート電極と、 前記メモリセル領域の主表面の、前記第１のソース／ド
レイン領域に隣接する領域に形成された第１の素子分離
絶縁膜と、 前記半導体基板の主表面上の前記周辺回路領域に形成さ
れた前記半導体基板の主表面から第３の深さを有する第
１導電型の第２のウェル領域と、 前記第２のウェル領域の主表面の所定領域に、前記第２
のウェル領域の主表面から第４の深さで、第２のチャネ
ル領域を挟むように所定の間隔を隔てて形成された１対
の第２導電型の第２のソース／ドレイン領域と、 前記第２のチャネル領域上に第２のゲート絶縁膜を介し
て形成された第２のゲート電極と、 前記周辺回路領域の主表面上の、前記第２のソース／ド
レイン領域に隣接する領域に形成された第２の素子分離
絶縁膜とを備え、 前記第１のウェル領域の第１の深さが、前記第２のウェ
ル領域の第３の深さよ りも浅く、かつ前記第１のソース
／ドレイン領域の第２の深さが、前記第２のソース／ド
レイン領域の第４の深さよりも浅く、 前記メモリセル領域の前記第１のソース／ドレイン領域
と前記第１のゲート電極とによって構成される第１導電
型の第１のトランジスタを、スタティックランダムアク
セスメモリのメモリセルの負荷トランジスタとして用い
る、半導体記憶装置。 - 【請求項９】 前記第１導電型の第１のトランジスタの
電流値が０．０５μＡ以上１０μＡ以下である、請求項
８に記載の半導体記憶装置。 - 【請求項１０】 メモリセル領域と周辺回路領域とを含
む半導体記憶装置の製造方法であって、 前記メモリセル領域の主表面上の所定領域に第１の素子
分離絶縁膜を形成する工程と、 前記周辺回路領域の主表面上の所定領域に第２の素子分
離絶縁膜を形成する工程と、 前記第１の素子分離絶縁膜によって分離された前記メモ
リセル領域の主表面上の一方の第１の領域に第１の導電
型の不純物をイオン注入して前記メモリセル領域の主表
面から第１の深さを有する第１のウェル領域を形成する
工程と、 前記第２の素子分離絶縁膜によって分離された前記周辺
回路領域の主表面の一方の第２の領域に第１の導電型の
不純物をイオン注入して前記周辺回路領域の主表面か
ら、前記第１の深さよりも深い第２の深さを有する第２
のウェル領域を形成する工程と、 前記第１の領域の所定の場所に第１のゲート電極を形成
する工程と、 前記第２の領域の所定の場所に第２のゲート電極を形成
する工程と、 前記第１のゲート電極をマスクとして前記第１のウェル
領域の主表面に第２導電型の不純物をイオン注入するこ
とによって第３の深さを有する第１のソース／ドレイン
領域を形成する工程と、 前記第２のゲート電極をマスクとして前記第２のウェル
領域の主表面に第１導電型の不純物をイオン注入するこ
とによって前記第３の深さよりも深い第４の深さを有す
る第２のソース／ドレイン領域を形成する工程とを備
え、 前記第１の領域に第２の導電型の不純物をイオン注入す
る工程は、前記第１の領域の半導体基板の表面に密着し
て形成された膜に第２導電型の不純物をイオン注入した
後に、熱処理することで前記不純物を拡散させることに
よって行ない、さらに、 前記メモリセル領域の主表面に、前記第１のソース／ド
レイン領域から前記第１の素子分離絶縁膜を隔てた位置
に、１対の第１導電型の第３のソース／ドレイン領域を
形成する工程と、 前記周辺回路領域の主表面に、前記第２のソース／ドレ
イン領域から前記第２の素子分離絶縁膜を隔てた位置
に、１対の第１導電型の第４のソース／ドレイン領域を
形成する工程とを備え、 前記第１のソース／ドレイン領域は、前記第２、第３お
よび第４のソース／ドレイン領域の形成後に形成する 、
半導体記憶装置の製造方法。
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|---|---|---|---|
| JP13040695A JP3400891B2 (ja) | 1995-05-29 | 1995-05-29 | 半導体記憶装置およびその製造方法 |
| KR1019960015807A KR100211183B1 (ko) | 1995-05-29 | 1996-05-13 | 메모리 셀 영역과 주변회로 영역을 가지는 반도체기억장치 및 그의 제조방법 |
| US08/923,113 US5945715A (en) | 1995-05-29 | 1997-09-04 | Semiconductor memory device having a memory cell region and a peripheral circuit region and method of manufacturing the same |
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|---|---|---|---|
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