JP2002289850A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2002289850A JP2002289850A JP2002004467A JP2002004467A JP2002289850A JP 2002289850 A JP2002289850 A JP 2002289850A JP 2002004467 A JP2002004467 A JP 2002004467A JP 2002004467 A JP2002004467 A JP 2002004467A JP 2002289850 A JP2002289850 A JP 2002289850A
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- doped layer
- layer
- source
- drain diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 153
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 239000012535 impurity Substances 0.000 claims abstract description 124
- 238000009792 diffusion process Methods 0.000 claims abstract description 91
- 239000000758 substrate Substances 0.000 claims abstract description 84
- 238000005468 ion implantation Methods 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 29
- 238000002955 isolation Methods 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 230000004913 activation Effects 0.000 claims description 4
- 244000197975 Solidago virgaurea Species 0.000 claims 1
- 235000000914 Solidago virgaurea Nutrition 0.000 claims 1
- 230000000779 depleting effect Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 282
- 239000010408 film Substances 0.000 description 46
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 36
- 229910052710 silicon Inorganic materials 0.000 description 36
- 239000010703 silicon Substances 0.000 description 36
- 230000000694 effects Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 11
- 230000006870 function Effects 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 125000001475 halogen functional group Chemical group 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 210000000746 body region Anatomy 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 210000003754 fetus Anatomy 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 バルク半導体を用いて簡単な構造で微細化と
高性能化を可能としたトランジスタを持つ半導体装置を
提供する。 【解決手段】 半導体基板の表面にゲート絶縁膜を介し
てゲート電極が形成され、ゲート電極直下のチャネル領
域を挟んで対向するようにソース及びドレイン拡散層が
形成される。ソース及びドレイン拡散層は、低抵抗領域
とこれより低不純物濃度で浅い拡張領域とから構成され
る。ソース及びドレイン拡散層の間のチャネル領域に
は、第１導電型の第１の不純物ドープ層と、この第１の
不純物ドープ層の下に形成された第２導電型の第２の不
純物ドープ層と、この第２の不純物ドープ層の下に形成
された第１導電型の第３の不純物ドープ層とが形成さ
れ、第１の不純物ドープ層は、その接合深さがソース及
びドレイン拡散層の拡張領域のそれと同じかより浅く設
定され、第２の不純物ドープ層は、第１及び第３の不純
物ドープ層との間に生じるビルトインポテンシャルによ
り完全空乏化するように不純物濃度と厚さが設定され
る。
高性能化を可能としたトランジスタを持つ半導体装置を
提供する。 【解決手段】 半導体基板の表面にゲート絶縁膜を介し
てゲート電極が形成され、ゲート電極直下のチャネル領
域を挟んで対向するようにソース及びドレイン拡散層が
形成される。ソース及びドレイン拡散層は、低抵抗領域
とこれより低不純物濃度で浅い拡張領域とから構成され
る。ソース及びドレイン拡散層の間のチャネル領域に
は、第１導電型の第１の不純物ドープ層と、この第１の
不純物ドープ層の下に形成された第２導電型の第２の不
純物ドープ層と、この第２の不純物ドープ層の下に形成
された第１導電型の第３の不純物ドープ層とが形成さ
れ、第１の不純物ドープ層は、その接合深さがソース及
びドレイン拡散層の拡張領域のそれと同じかより浅く設
定され、第２の不純物ドープ層は、第１及び第３の不純
物ドープ層との間に生じるビルトインポテンシャルによ
り完全空乏化するように不純物濃度と厚さが設定され
る。
Description
【０００１】
【発明の属する技術分野】この発明は、バルク半導体を
用いてトランジスタの微細化と高性能化を図った半導体
装置とその製造方法に関する。
用いてトランジスタの微細化と高性能化を図った半導体
装置とその製造方法に関する。
【０００２】
【従来の技術】現在、微細化と高性能化に適したトラン
ジスタとして、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）基板を用いてチャネル領域を完全空乏化
（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）したＭＩＳＦＥＴが
各所で研究開発されている。以下、このＭＩＳＦＥＴ
を、ＦＤ−ＳＯＩＦＥＴという。この素子は基本的に、
チャネル領域となる酸化膜上のシリコン層が完全空乏化
するに必要な低不純物濃度と厚さをもって構成される。
ジスタとして、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）基板を用いてチャネル領域を完全空乏化
（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）したＭＩＳＦＥＴが
各所で研究開発されている。以下、このＭＩＳＦＥＴ
を、ＦＤ−ＳＯＩＦＥＴという。この素子は基本的に、
チャネル領域となる酸化膜上のシリコン層が完全空乏化
するに必要な低不純物濃度と厚さをもって構成される。
【０００３】ＦＤ−ＳＯＩＦＥＴにおいては、ゲート電
極からの垂直方向の電界がチャネル領域底部の埋め込み
酸化膜により一部分担され、その分チャネル領域にかか
る垂直方向電界が小さくなる。このチャネル領域の垂直
方向電界の緩和の結果として、チャネル領域のキャリア
移動度が大きくなり、高い電流駆動能力が得られるとい
うメリットを有する。
極からの垂直方向の電界がチャネル領域底部の埋め込み
酸化膜により一部分担され、その分チャネル領域にかか
る垂直方向電界が小さくなる。このチャネル領域の垂直
方向電界の緩和の結果として、チャネル領域のキャリア
移動度が大きくなり、高い電流駆動能力が得られるとい
うメリットを有する。
【０００４】しかし、ＦＤ−ＳＯＩＦＥＴは更に微細化
を考えたときにデメリットも多い。例えば、短チャネル
効果を抑制するためには、非常に薄いシリコン層のＳＯ
Ｉ基板を用いることが必要になること、薄いシリコン層
を用いると、寄生抵抗が大きくなること、チャネル領域
上下がシリコンに比べて熱伝導率の小さい酸化膜で囲ま
れるため、ドレイン近傍の自己加熱領域で発生する熱の
伝導が悪く、性能劣化が大きいこと等である。その他、
ＳＯＩ基板の品質とゲート絶縁膜の信頼性に難があり、
プラズマダメージが大きい、といった問題もある。ＳＯ
Ｉ基板が現在のところ高価である点もデメリットの一つ
である。
を考えたときにデメリットも多い。例えば、短チャネル
効果を抑制するためには、非常に薄いシリコン層のＳＯ
Ｉ基板を用いることが必要になること、薄いシリコン層
を用いると、寄生抵抗が大きくなること、チャネル領域
上下がシリコンに比べて熱伝導率の小さい酸化膜で囲ま
れるため、ドレイン近傍の自己加熱領域で発生する熱の
伝導が悪く、性能劣化が大きいこと等である。その他、
ＳＯＩ基板の品質とゲート絶縁膜の信頼性に難があり、
プラズマダメージが大きい、といった問題もある。ＳＯ
Ｉ基板が現在のところ高価である点もデメリットの一つ
である。
【０００５】これに対して、バルク半導体を用いてＦＤ
−ＳＯＩＦＥＴと同様の効果を発揮させながら、上述し
たＦＤ−ＳＯＩＦＥＴのデメリットを解決しようとする
試みもなされている。具体的には、チャネル領域をｐ型
層としたとき、その下にビルトインポテンシャルによっ
て空乏化する低不純物濃度のｎ-型層を配置したｐ／ｎ-
／ｐ構造を用いることにより、擬似ＳＯＩＦＥＴを実現
しようという提案がなされている（Ｔ．Ｍｉｚｕｎｏ
ｅｔ ａｌ,:1991 Symp. on VLSI Tech. p.109(1991),
M.Miyamoto et al,:IEDM Tech. Dig. p.411 (1998),
石井、宮本：特開平７−３３５８３７号公報等）。
−ＳＯＩＦＥＴと同様の効果を発揮させながら、上述し
たＦＤ−ＳＯＩＦＥＴのデメリットを解決しようとする
試みもなされている。具体的には、チャネル領域をｐ型
層としたとき、その下にビルトインポテンシャルによっ
て空乏化する低不純物濃度のｎ-型層を配置したｐ／ｎ-
／ｐ構造を用いることにより、擬似ＳＯＩＦＥＴを実現
しようという提案がなされている（Ｔ．Ｍｉｚｕｎｏ
ｅｔ ａｌ,:1991 Symp. on VLSI Tech. p.109(1991),
M.Miyamoto et al,:IEDM Tech. Dig. p.411 (1998),
石井、宮本：特開平７−３３５８３７号公報等）。
【０００６】
【発明が解決しようとする課題】しかしながら、従来提
案されている擬似ＳＯＩＦＥＴには、まだ解決すべき問
題が多く、サブミクロンのにおいて十分な性能を得るこ
とは難しい。即ち、文献〜に示された疑似ＳＯＩＦ
ＥＴは、チャネル領域の深さ（厚さ）がソース、ドレイ
ン拡散層深さより深くなっている。これは、更に微細化
したときに短チャネル効果を抑制する上で大きな妨げと
なる。また、チャネル領域の半導体層を完全空乏化素子
を実現するに必要な低不純物濃度層にすると、ゲート長
（チャネル長）がサブミクロンと短くなったときにパン
チスルーが問題になる。そしてパンチスルーを防止する
ためには、文献 ， に示されているような複雑なド
レイン構造を必要とする。
案されている擬似ＳＯＩＦＥＴには、まだ解決すべき問
題が多く、サブミクロンのにおいて十分な性能を得るこ
とは難しい。即ち、文献〜に示された疑似ＳＯＩＦ
ＥＴは、チャネル領域の深さ（厚さ）がソース、ドレイ
ン拡散層深さより深くなっている。これは、更に微細化
したときに短チャネル効果を抑制する上で大きな妨げと
なる。また、チャネル領域の半導体層を完全空乏化素子
を実現するに必要な低不純物濃度層にすると、ゲート長
（チャネル長）がサブミクロンと短くなったときにパン
チスルーが問題になる。そしてパンチスルーを防止する
ためには、文献 ， に示されているような複雑なド
レイン構造を必要とする。
【０００７】また、文献，に示された構造では、カ
ウンタドーピングにより形成されるソース、ドレイン拡
散層底部がｎ-型層の下のｐ型層にまで達している。こ
のため、ソース及びドレインの接合容量が大きく、高速
動作が難しくなる。更に文献，では、チャネル領域
のｐ／ｎ-／ｐ構造を得る方法として、イオン注入法し
か考えられていない。しかし実際にイオン注入法のみで
ｐ／ｎ-／ｐ構造を得ようとすると、チャネル領域の不
純物濃度低減と薄膜化には限界がある。
ウンタドーピングにより形成されるソース、ドレイン拡
散層底部がｎ-型層の下のｐ型層にまで達している。こ
のため、ソース及びドレインの接合容量が大きく、高速
動作が難しくなる。更に文献，では、チャネル領域
のｐ／ｎ-／ｐ構造を得る方法として、イオン注入法し
か考えられていない。しかし実際にイオン注入法のみで
ｐ／ｎ-／ｐ構造を得ようとすると、チャネル領域の不
純物濃度低減と薄膜化には限界がある。
【０００８】この発明は、上記した事情を考慮してなさ
れたもので、より簡単な構造で微細化と高性能化を可能
としたトランジスタを持つ半導体装置とその製造方法を
提供することを目的としている。
れたもので、より簡単な構造で微細化と高性能化を可能
としたトランジスタを持つ半導体装置とその製造方法を
提供することを目的としている。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、前記半導体基板の表面にゲート絶
縁膜を介して形成されたゲート電極と、前記半導体基板
に前記ゲート電極直下のチャネル領域を挟んで対向する
ように形成された、低抵抗領域とこの低抵抗領域から前
記チャネル領域側に拡張するように形成された低抵抗領
域より低不純物濃度で浅い拡張領域とから構成されるソ
ース及びドレイン拡散層と、前記ソース及びドレイン拡
散層の間の前記チャネル領域に形成された第１導電型の
第１の不純物ドープ層と、前記第１の不純物ドープ層の
下に形成された第２導電型の第２の不純物ドープ層と、
前記第２の不純物ドープ層の下に形成された第１導電型
の第３の不純物ドープ層とを備え、前記第１の不純物ド
ープ層は、その接合深さが前記ソース及びドレイン拡散
層の拡張領域のそれと同じかより浅く設定され、前記第
２の不純物ドープ層は、前記第１及び第３の不純物ドー
プ層との間に生じるビルトインポテンシャルにより完全
空乏化するように不純物濃度と厚さが設定されているこ
とを特徴とする。
置は、半導体基板と、前記半導体基板の表面にゲート絶
縁膜を介して形成されたゲート電極と、前記半導体基板
に前記ゲート電極直下のチャネル領域を挟んで対向する
ように形成された、低抵抗領域とこの低抵抗領域から前
記チャネル領域側に拡張するように形成された低抵抗領
域より低不純物濃度で浅い拡張領域とから構成されるソ
ース及びドレイン拡散層と、前記ソース及びドレイン拡
散層の間の前記チャネル領域に形成された第１導電型の
第１の不純物ドープ層と、前記第１の不純物ドープ層の
下に形成された第２導電型の第２の不純物ドープ層と、
前記第２の不純物ドープ層の下に形成された第１導電型
の第３の不純物ドープ層とを備え、前記第１の不純物ド
ープ層は、その接合深さが前記ソース及びドレイン拡散
層の拡張領域のそれと同じかより浅く設定され、前記第
２の不純物ドープ層は、前記第１及び第３の不純物ドー
プ層との間に生じるビルトインポテンシャルにより完全
空乏化するように不純物濃度と厚さが設定されているこ
とを特徴とする。
【００１０】この発明に係る半導体装置はまた、半導体
基板と、前記半導体基板の表面にゲート絶縁膜を介して
形成されたゲート電極と、前記半導体基板に前記ゲート
電極直下のチャネル領域を挟んで対向するように形成さ
れたソース及びドレイン拡散層と、前記ソース及びドレ
イン拡散層の間の前記チャネル領域に形成された第１導
電型の第１の不純物ドープ層と、前記第１の不純物ドー
プ層の下に形成された第２導電型の第２の不純物ドープ
層と、前記第２の不純物ドープ層の下に形成された第１
導電型の第３の不純物ドープ層とを備え、前記第１の不
純物ドープ層は、その接合深さが前記ソース及びドレイ
ン拡散層のそれと同じかより浅く設定され、前記第２の
不純物ドープ層は、前記第３の不純物ドープ層との接合
の深さが前記ソース及びドレイン拡散層の接合深さより
深く且つ、前記第１及び第３の不純物ドープ層との間に
生じるビルトインポテンシャルにより完全空乏化するよ
うに不純物濃度と厚さが設定されていることを特徴とす
る。この場合好ましくは、ソース及びドレイン拡散層
は、低抵抗領域と、この低抵抗領域からチャネル領域側
に拡張するように形成された低抵抗領域より低不純物濃
度で浅い拡張領域とから構成されるものとする。
基板と、前記半導体基板の表面にゲート絶縁膜を介して
形成されたゲート電極と、前記半導体基板に前記ゲート
電極直下のチャネル領域を挟んで対向するように形成さ
れたソース及びドレイン拡散層と、前記ソース及びドレ
イン拡散層の間の前記チャネル領域に形成された第１導
電型の第１の不純物ドープ層と、前記第１の不純物ドー
プ層の下に形成された第２導電型の第２の不純物ドープ
層と、前記第２の不純物ドープ層の下に形成された第１
導電型の第３の不純物ドープ層とを備え、前記第１の不
純物ドープ層は、その接合深さが前記ソース及びドレイ
ン拡散層のそれと同じかより浅く設定され、前記第２の
不純物ドープ層は、前記第３の不純物ドープ層との接合
の深さが前記ソース及びドレイン拡散層の接合深さより
深く且つ、前記第１及び第３の不純物ドープ層との間に
生じるビルトインポテンシャルにより完全空乏化するよ
うに不純物濃度と厚さが設定されていることを特徴とす
る。この場合好ましくは、ソース及びドレイン拡散層
は、低抵抗領域と、この低抵抗領域からチャネル領域側
に拡張するように形成された低抵抗領域より低不純物濃
度で浅い拡張領域とから構成されるものとする。
【００１１】この発明によると、バルク半導体を用いた
ＦＥＴであって、ゲート電極直下にｐｎｐ（又はｎｐ
ｎ）の３層構造を、その中間層がビルトインポテンシャ
ルで完全空乏化するように形成することにより、疑似Ｓ
ＯＩＦＥＴを得ることができる。特に、上記３層構造の
うちチャネル領域となる第１の半導体層を極めて薄く形
成することにより、微細化したときの短チャネル効果を
抑制して、しかもパンチスルー耐性を高いものとするこ
とができる。更に、ソース、ドレイン拡散層の拡散深さ
を、第２の半導体層と第３の半導体層の接合面より浅く
形成することにより、ソース、ドレインの接合容量及び
接合リークを小さく抑えることができる。
ＦＥＴであって、ゲート電極直下にｐｎｐ（又はｎｐ
ｎ）の３層構造を、その中間層がビルトインポテンシャ
ルで完全空乏化するように形成することにより、疑似Ｓ
ＯＩＦＥＴを得ることができる。特に、上記３層構造の
うちチャネル領域となる第１の半導体層を極めて薄く形
成することにより、微細化したときの短チャネル効果を
抑制して、しかもパンチスルー耐性を高いものとするこ
とができる。更に、ソース、ドレイン拡散層の拡散深さ
を、第２の半導体層と第３の半導体層の接合面より浅く
形成することにより、ソース、ドレインの接合容量及び
接合リークを小さく抑えることができる。
【００１２】この発明において、第１の半導体層は例え
ば、チャネル反転層形成時に完全空乏化するように不純
物濃度及び厚さが設定される。これにより、完全空乏化
ＦＥＴが得られる。或いはまた、第１の半導体層の不純
物濃度及び厚さを、チャネル反転層形成時に部分的に空
乏化するように設定することもでき、これにより部分的
空乏化ＦＥＴが得られる。
ば、チャネル反転層形成時に完全空乏化するように不純
物濃度及び厚さが設定される。これにより、完全空乏化
ＦＥＴが得られる。或いはまた、第１の半導体層の不純
物濃度及び厚さを、チャネル反転層形成時に部分的に空
乏化するように設定することもでき、これにより部分的
空乏化ＦＥＴが得られる。
【００１３】この発明において、ゲート電極直下の３層
構造は、ゲート電極直下の領域のみに選択的に形成され
たものでもよい。またこの発明において、ソース及びド
レイン拡散層の拡張領域直下に第１導電型の第４の半導
体層が埋め込まれた構造とすることもでき、これによ
り、より高いパンチスルー耐性を得ることができる。更
にこの発明において、好ましくは、ソース及びドレイン
拡散層の低抵抗領域は、選択エピタキシャル成長により
ゲート絶縁膜位置より上方に突出しているものとする。
これにより、浅い拡散深さのソース、ドレイン拡散層を
形成することが可能になる。
構造は、ゲート電極直下の領域のみに選択的に形成され
たものでもよい。またこの発明において、ソース及びド
レイン拡散層の拡張領域直下に第１導電型の第４の半導
体層が埋め込まれた構造とすることもでき、これによ
り、より高いパンチスルー耐性を得ることができる。更
にこの発明において、好ましくは、ソース及びドレイン
拡散層の低抵抗領域は、選択エピタキシャル成長により
ゲート絶縁膜位置より上方に突出しているものとする。
これにより、浅い拡散深さのソース、ドレイン拡散層を
形成することが可能になる。
【００１４】この発明による疑似ＳＯＩＦＥＴが完全空
乏化ＦＥＴの場合には、好ましくは、ゲート電極は、所
望のしきい値電圧を得るために必要な仕事関数を持つメ
タル電極により形成される。部分空乏化ＦＥＴの場合に
は、多結晶シリコンゲートを用いることができる。
乏化ＦＥＴの場合には、好ましくは、ゲート電極は、所
望のしきい値電圧を得るために必要な仕事関数を持つメ
タル電極により形成される。部分空乏化ＦＥＴの場合に
は、多結晶シリコンゲートを用いることができる。
【００１５】この発明に係る半導体装置は更に、半導体
基板と、前記半導体基板の表面にゲート絶縁膜を介して
形成されたゲート電極と、前記半導体基板に前記ゲート
電極直下のチャネル領域を挟んで対向するように形成さ
れた、低抵抗領域とこの低抵抗領域から前記チャネル領
域側に拡張するように形成された低抵抗領域より低不純
物濃度で浅い拡張領域とから構成されるソース及びドレ
イン拡散層と、前記ソース及びドレイン拡散層の間の前
記チャネル領域に形成された第１導電型の第１の不純物
ドープ層と、前記第１の不純物ドープ層の下に形成され
た第２導電型の第２の不純物ドープ層と、前記第２の不
純物ドープ層の下に形成された第１導電型の第３の不純
物ドープ層とを備え、前記第１の不純物ドープ層は、そ
の接合深さが前記ソース及びドレイン拡散層の拡張領域
のそれより深い状態で選択的に形成され且つ、チャネル
反転層形成時に部分的に空乏化するように不純物濃度と
厚さが設定され、前記第２の不純物ドープ層は、その両
端部が前記ソース及びドレイン拡散層の拡張領域に接す
るように選択的に形成され且つ、前記第１及び第３の不
純物ドープとの間に生じるビルトインポテンシャルによ
り完全空乏化するように不純物濃度と厚さが設定されて
いることを特徴とする。このような構造として、第１の
半導体層が、ソース及びドレインの拡張領域との間に形
成される空乏層と完全空乏化する第２の半導体層により
囲まれて、浮遊状態になる条件のもとでは、部分空乏化
ＦＥＴが得られる。
基板と、前記半導体基板の表面にゲート絶縁膜を介して
形成されたゲート電極と、前記半導体基板に前記ゲート
電極直下のチャネル領域を挟んで対向するように形成さ
れた、低抵抗領域とこの低抵抗領域から前記チャネル領
域側に拡張するように形成された低抵抗領域より低不純
物濃度で浅い拡張領域とから構成されるソース及びドレ
イン拡散層と、前記ソース及びドレイン拡散層の間の前
記チャネル領域に形成された第１導電型の第１の不純物
ドープ層と、前記第１の不純物ドープ層の下に形成され
た第２導電型の第２の不純物ドープ層と、前記第２の不
純物ドープ層の下に形成された第１導電型の第３の不純
物ドープ層とを備え、前記第１の不純物ドープ層は、そ
の接合深さが前記ソース及びドレイン拡散層の拡張領域
のそれより深い状態で選択的に形成され且つ、チャネル
反転層形成時に部分的に空乏化するように不純物濃度と
厚さが設定され、前記第２の不純物ドープ層は、その両
端部が前記ソース及びドレイン拡散層の拡張領域に接す
るように選択的に形成され且つ、前記第１及び第３の不
純物ドープとの間に生じるビルトインポテンシャルによ
り完全空乏化するように不純物濃度と厚さが設定されて
いることを特徴とする。このような構造として、第１の
半導体層が、ソース及びドレインの拡張領域との間に形
成される空乏層と完全空乏化する第２の半導体層により
囲まれて、浮遊状態になる条件のもとでは、部分空乏化
ＦＥＴが得られる。
【００１６】この発明に係る半導体装置は更に、半導体
基板と、前記半導体基板に互いに離隔して形成された第
１のソース及びドレイン拡散層及び前記半導体基板の前
記第１のソース及びドレイン拡散層の間にゲート絶縁膜
を介して形成された第１のゲート電極を有する第１のト
ランジスタと、前記半導体基板に互いに離隔して形成さ
れた第２のソース及びドレイン拡散層及び前記半導体基
板の前記第２のソース及びドレイン拡散層の間にゲート
絶縁膜を介して形成された第２のゲート電極を有する第
２のトランジスタとを備え、前記第１のトランジスタ
は、前記第１のソース及びドレイン拡散層の間のチャネ
ル領域に形成された第１導電型の第１の不純物ドープ層
と、前記第１の不純物ドープ層の下に形成された第２導
電型の第２の不純物ドープ層と、前記第２の不純物ドー
プ層の下に形成された第１導電型の第３の不純物ドープ
層とを備え、且つ前記第１の不純物ドープ層は、その接
合深さが前記第１のソース及びドレイン拡散層のそれと
同じかより浅く且つ、チャネル反転層形成時に完全空乏
化または部分空乏化するように不純物濃度と厚さが設定
され、前記第２の不純物ドープ層は、第３の不純物ドー
プ層との間の接合の深さが、前記第１のソース及びドレ
イン拡散層のそれより深く且つ、前記第１及び第３の不
純物ドープ層との間に生じるビルトインポテンシャルに
より完全空乏化するように不純物濃度と厚さが設定され
ていることを特徴とする。
基板と、前記半導体基板に互いに離隔して形成された第
１のソース及びドレイン拡散層及び前記半導体基板の前
記第１のソース及びドレイン拡散層の間にゲート絶縁膜
を介して形成された第１のゲート電極を有する第１のト
ランジスタと、前記半導体基板に互いに離隔して形成さ
れた第２のソース及びドレイン拡散層及び前記半導体基
板の前記第２のソース及びドレイン拡散層の間にゲート
絶縁膜を介して形成された第２のゲート電極を有する第
２のトランジスタとを備え、前記第１のトランジスタ
は、前記第１のソース及びドレイン拡散層の間のチャネ
ル領域に形成された第１導電型の第１の不純物ドープ層
と、前記第１の不純物ドープ層の下に形成された第２導
電型の第２の不純物ドープ層と、前記第２の不純物ドー
プ層の下に形成された第１導電型の第３の不純物ドープ
層とを備え、且つ前記第１の不純物ドープ層は、その接
合深さが前記第１のソース及びドレイン拡散層のそれと
同じかより浅く且つ、チャネル反転層形成時に完全空乏
化または部分空乏化するように不純物濃度と厚さが設定
され、前記第２の不純物ドープ層は、第３の不純物ドー
プ層との間の接合の深さが、前記第１のソース及びドレ
イン拡散層のそれより深く且つ、前記第１及び第３の不
純物ドープ層との間に生じるビルトインポテンシャルに
より完全空乏化するように不純物濃度と厚さが設定され
ていることを特徴とする。
【００１７】この発明により、第１のトランジスタとし
て、微細化して且つ短チャネル効果が抑制できる疑似Ｓ
ＯＩＦＥＴを用いたＬＳＩを得ることができる。例えば
第２のトランジスタを、半導体基板の第２のゲート電極
直下の部分に、第２のソース及びドレイン拡散層より深
い不純物ドープ層である第１導電型のバルク層を有する
バルクＦＥＴとすれば、疑似ＳＯＩＦＥＴ（完全空乏化
素子或いは部分空乏化素子）とバルクＦＥＴの集積化構
造が得られる。また第２のトランジスタを、第１のトラ
ンジスタと同様の構造の疑似ＳＯＩＦＥＴとすれば、第
１，第２のトランジスタの一方を完全空乏化素子、他方
を部分空乏素子とした組み合わせができる。
て、微細化して且つ短チャネル効果が抑制できる疑似Ｓ
ＯＩＦＥＴを用いたＬＳＩを得ることができる。例えば
第２のトランジスタを、半導体基板の第２のゲート電極
直下の部分に、第２のソース及びドレイン拡散層より深
い不純物ドープ層である第１導電型のバルク層を有する
バルクＦＥＴとすれば、疑似ＳＯＩＦＥＴ（完全空乏化
素子或いは部分空乏化素子）とバルクＦＥＴの集積化構
造が得られる。また第２のトランジスタを、第１のトラ
ンジスタと同様の構造の疑似ＳＯＩＦＥＴとすれば、第
１，第２のトランジスタの一方を完全空乏化素子、他方
を部分空乏素子とした組み合わせができる。
【００１８】この発明による半導体装置の製造方法は、
少なくとも表面に第１導電型の第１の不純物ドープ層を
有する半導体基板に、不純物がドープされていない第１
の半導体層をエピタキシャル成長させる工程と、前記第
１の半導体層にイオン注入を行って前記第１の不純物ド
ープ層に接する第２導電型の第２の不純物ドープ層を形
成する工程と、前記第１の半導体層の表面部にイオン注
入を行って前記第２の不純物ドープ層に接する第１導電
型の第３の不純物ドープ層を形成する工程と、前記第３
の不純物ドープ層上にゲート絶縁膜を介してゲート電極
を形成する工程と、前記半導体基板に前記ゲート電極に
自己整合された状態で、前記第３の不純物ドープ層と第
２の不純物ドープ層の接合面より深く且つ、前記第２の
不純物ドープ層と第１の不純物ドープ層の接合面より浅
い接合深さを持つソース及びドレイン拡散層を形成する
工程とを有することを特徴とする。
少なくとも表面に第１導電型の第１の不純物ドープ層を
有する半導体基板に、不純物がドープされていない第１
の半導体層をエピタキシャル成長させる工程と、前記第
１の半導体層にイオン注入を行って前記第１の不純物ド
ープ層に接する第２導電型の第２の不純物ドープ層を形
成する工程と、前記第１の半導体層の表面部にイオン注
入を行って前記第２の不純物ドープ層に接する第１導電
型の第３の不純物ドープ層を形成する工程と、前記第３
の不純物ドープ層上にゲート絶縁膜を介してゲート電極
を形成する工程と、前記半導体基板に前記ゲート電極に
自己整合された状態で、前記第３の不純物ドープ層と第
２の不純物ドープ層の接合面より深く且つ、前記第２の
不純物ドープ層と第１の不純物ドープ層の接合面より浅
い接合深さを持つソース及びドレイン拡散層を形成する
工程とを有することを特徴とする。
【００１９】この発明による半導体装置の製造方法はま
た、少なくとも表面に第１導電型の第１の不純物ドープ
層を有する半導体基板に、不純物がドープされていない
第１の半導体層をエピタキシャル成長させる工程と、前
記第１の半導体層にイオン注入を行って前記第１の不純
物ドープ層に接する第２導電型の第２の不純物ドープ層
を形成する工程と、前記第２の不純物ドープ層上に不純
物がドープされていない第２の半導体層をエピタキシャ
ル成長させる工程と、前記第２の半導体層にイオン注入
を行って前記第２の不純物ドープ層に接する第１導電型
の第３の不純物ドープ層を形成する工程と、前記第３の
不純物ドープ層上にゲート絶縁膜を介してゲート電極を
形成する工程と、前記半導体基板に前記ゲート電極に自
己整合された状態で、前記第３の不純物ドープ層と第２
の不純物ドープ層の接合面より深く且つ、前記第２の不
純物ドープ層と第１の不純物ドープ層の接合面より浅い
接合深さを持つソース及びドレイン拡散層を形成する工
程とを有することを特徴とする。
た、少なくとも表面に第１導電型の第１の不純物ドープ
層を有する半導体基板に、不純物がドープされていない
第１の半導体層をエピタキシャル成長させる工程と、前
記第１の半導体層にイオン注入を行って前記第１の不純
物ドープ層に接する第２導電型の第２の不純物ドープ層
を形成する工程と、前記第２の不純物ドープ層上に不純
物がドープされていない第２の半導体層をエピタキシャ
ル成長させる工程と、前記第２の半導体層にイオン注入
を行って前記第２の不純物ドープ層に接する第１導電型
の第３の不純物ドープ層を形成する工程と、前記第３の
不純物ドープ層上にゲート絶縁膜を介してゲート電極を
形成する工程と、前記半導体基板に前記ゲート電極に自
己整合された状態で、前記第３の不純物ドープ層と第２
の不純物ドープ層の接合面より深く且つ、前記第２の不
純物ドープ層と第１の不純物ドープ層の接合面より浅い
接合深さを持つソース及びドレイン拡散層を形成する工
程とを有することを特徴とする。
【００２０】この発明の製造方法によると、エピタキシ
ャル成長とイオン注入を用いることによって、疑似ＳＯ
ＩＦＥＴの低不純物濃度で浅いチャネル領域半導体層を
形成することができる。この発明の製造方法において、
ソース及びドレイン拡散層を形成する工程は好ましく
は、ゲート電極をマスクとしてイオン注入を行って第３
の不純物拡散層より深い拡張領域を形成する工程と、ゲ
ート電極の側壁に側壁絶縁膜を形成する工程と、ゲート
電極及び側壁絶縁膜をマスクとしてイオン注入を行っ
て、前記拡張領域より高不純物濃度であって、前記拡張
領域より深く且つ、第２の不純物拡散層と第１の不純物
拡散層の接合面より浅い低抵抗領域を形成する工程とを
有するものとする。
ャル成長とイオン注入を用いることによって、疑似ＳＯ
ＩＦＥＴの低不純物濃度で浅いチャネル領域半導体層を
形成することができる。この発明の製造方法において、
ソース及びドレイン拡散層を形成する工程は好ましく
は、ゲート電極をマスクとしてイオン注入を行って第３
の不純物拡散層より深い拡張領域を形成する工程と、ゲ
ート電極の側壁に側壁絶縁膜を形成する工程と、ゲート
電極及び側壁絶縁膜をマスクとしてイオン注入を行っ
て、前記拡張領域より高不純物濃度であって、前記拡張
領域より深く且つ、第２の不純物拡散層と第１の不純物
拡散層の接合面より浅い低抵抗領域を形成する工程とを
有するものとする。
【００２１】また、この発明の製造方法において、素子
分離絶縁膜を形成する工程は、半導体層のエピタキシャ
ル成長工程に先立って行ってもよいし、或いはチャネル
領域の３層構造を形成した後に行ってもよい。特に後者
を利用すれば、素子分離後にエピタキシャル成長を行っ
た場合の隣接する素子領域の短絡等を防止することが可
能になる。
分離絶縁膜を形成する工程は、半導体層のエピタキシャ
ル成長工程に先立って行ってもよいし、或いはチャネル
領域の３層構造を形成した後に行ってもよい。特に後者
を利用すれば、素子分離後にエピタキシャル成長を行っ
た場合の隣接する素子領域の短絡等を防止することが可
能になる。
【００２２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。以下の実施の形態ではすべて
ｎチャネルＭＩＳＦＥＴを示すが、各部の導電型を逆に
したｐチャネルＭＩＳＦＥＴに同様にこの発明を適用で
きることは、いうまでもない。
の実施の形態を説明する。以下の実施の形態ではすべて
ｎチャネルＭＩＳＦＥＴを示すが、各部の導電型を逆に
したｐチャネルＭＩＳＦＥＴに同様にこの発明を適用で
きることは、いうまでもない。
【００２３】［第１実施の形態］図１は、第１実施の形
態によるＭＩＳＦＥＴの断面構造を示している。シリコ
ン基板１の表面部には、ウェルイオン注入等によりｐ型
層２が形成され、この上に低不純物濃度のｎ-型層３、
更にチャネル領域となるｐ型層４が形成されている。こ
れらのｐ／ｎ-／ｐ接合構造のうち、少なくとも上部の
ｐ型層４とその下のｎ-型層３の部分は、後に説明する
ように、エピタキシャル成長工程とイオン注入工程を併
用して形成されたものである。
態によるＭＩＳＦＥＴの断面構造を示している。シリコ
ン基板１の表面部には、ウェルイオン注入等によりｐ型
層２が形成され、この上に低不純物濃度のｎ-型層３、
更にチャネル領域となるｐ型層４が形成されている。こ
れらのｐ／ｎ-／ｐ接合構造のうち、少なくとも上部の
ｐ型層４とその下のｎ-型層３の部分は、後に説明する
ように、エピタキシャル成長工程とイオン注入工程を併
用して形成されたものである。
【００２４】チャネル領域となるｐ型層４の上にゲート
絶縁膜５を介してゲート電極６が形成されている。ゲー
ト電極６は、所定の仕事関数を持つメタル電極６ａを主
体として、この上に多結晶シリコン電極６ｂが重ねられ
ている。
絶縁膜５を介してゲート電極６が形成されている。ゲー
ト電極６は、所定の仕事関数を持つメタル電極６ａを主
体として、この上に多結晶シリコン電極６ｂが重ねられ
ている。
【００２５】ソース、ドレイン拡散層７は、ゲート電極
６の側壁に設けられた側壁絶縁膜８とゲート電極６とを
マスクとしたイオン注入により形成された、ｎ+型の低
抵抗領域７ａと、側壁絶縁膜８を形成する前にゲート電
極６をマスクとしたイオン注入により、ｎ+型低抵抗領
域７ａからチャネル領域に拡張する形に形成された、低
抵抗領域７ａより低不純物濃度で浅いｎ型拡張領域７ｂ
とから構成されている。低抵抗領域７ａは、ゲート絶縁
膜５の位置より上方に突出した状態に形成されている。
この構造は後述するように、ゲート電極６を形成した後
に選択エピタキシャル成長を行うことにより得られる。
そしてこの構造を利用することにより、低抵抗領域７ａ
の底部接合面が、ｐ型層２に達しない位置、即ちｎ-型
層３の内部に位置するようにしている。
６の側壁に設けられた側壁絶縁膜８とゲート電極６とを
マスクとしたイオン注入により形成された、ｎ+型の低
抵抗領域７ａと、側壁絶縁膜８を形成する前にゲート電
極６をマスクとしたイオン注入により、ｎ+型低抵抗領
域７ａからチャネル領域に拡張する形に形成された、低
抵抗領域７ａより低不純物濃度で浅いｎ型拡張領域７ｂ
とから構成されている。低抵抗領域７ａは、ゲート絶縁
膜５の位置より上方に突出した状態に形成されている。
この構造は後述するように、ゲート電極６を形成した後
に選択エピタキシャル成長を行うことにより得られる。
そしてこの構造を利用することにより、低抵抗領域７ａ
の底部接合面が、ｐ型層２に達しない位置、即ちｎ-型
層３の内部に位置するようにしている。
【００２６】ゲート電極下のｐ／ｎ-／ｐ接合構造のｎ-
型層３は、上下のｐ型層４，２との間のビルトインポテ
ンシャルにより完全空乏化するように、不純物濃度と厚
さが設定されている。これによりこの実施の形態のトラ
ンジスタは、チャネル領域下に埋め込み酸化膜があるＳ
ＯＩ構造と類似の疑似ＳＯＩＦＥＴとなる。以下、この
トランジスタをデプレション層上のシリコンを用いたＦ
ＥＴ（ＳｉｌｉｃｏｎＯｎ Ｄｅｐｌｅｔｉｏｎ Ｌａ
ｙｅｒ ＦＥＴ）という意味で、”ＳＯＤＥＬＦＥＴ”
と称する。
型層３は、上下のｐ型層４，２との間のビルトインポテ
ンシャルにより完全空乏化するように、不純物濃度と厚
さが設定されている。これによりこの実施の形態のトラ
ンジスタは、チャネル領域下に埋め込み酸化膜があるＳ
ＯＩ構造と類似の疑似ＳＯＩＦＥＴとなる。以下、この
トランジスタをデプレション層上のシリコンを用いたＦ
ＥＴ（ＳｉｌｉｃｏｎＯｎ Ｄｅｐｌｅｔｉｏｎ Ｌａ
ｙｅｒ ＦＥＴ）という意味で、”ＳＯＤＥＬＦＥＴ”
と称する。
【００２７】チャネル領域となるｐ型層４は、チャネル
反転層形成時に完全空乏化するように、その不純物濃度
と厚さが選択される。これにより、完全空乏化素子即
ち、ＦＤ−ＳＯＤＥＬＦＥＴとなる。特に、ｐ型層４
は、短チャネル効果を抑制するために十分に薄くするこ
とが必要であり、その接合深さ（ｎ-型層３との接合面
位置）を、ソース及びドレインの拡張領域７ｂのそれと
同じかそれより浅くする。図１の例は、ｐ型層４の接合
深さが、ソース及びドレインの拡張領域７ｂのそれより
浅い場合を示している。
反転層形成時に完全空乏化するように、その不純物濃度
と厚さが選択される。これにより、完全空乏化素子即
ち、ＦＤ−ＳＯＤＥＬＦＥＴとなる。特に、ｐ型層４
は、短チャネル効果を抑制するために十分に薄くするこ
とが必要であり、その接合深さ（ｎ-型層３との接合面
位置）を、ソース及びドレインの拡張領域７ｂのそれと
同じかそれより浅くする。図１の例は、ｐ型層４の接合
深さが、ソース及びドレインの拡張領域７ｂのそれより
浅い場合を示している。
【００２８】図３は、チャネル領域のｐ型層４の厚さと
しきい値電圧のロールオフ値δＶｔｈ（短チャネル時の
しきい値電圧と長チャネル時のしきい値電圧の差）の関
係を、ｐ型層４の不純物濃度をパラメータとして示して
いる。なおしきい値電圧のロールオフ値δＶｔｈは、図
１３に示すように、ゲート長Ｌｇ（即ちチャネル長）が
小さくなるにつれて大きくなることが知られている。図
３のデータは、ｎ-型層３の不純物濃度が、１Ｅ１６／
ｃｍ3、ゲート酸化膜厚が３ｎｍ、電源がＶｄｄ＝１．
２Ｖの場合の計算結果である。図３には比較のため、Ｓ
ＯＩＦＥＴのデータを示し、また破線で囲んだデータは
均一ドープのｐ型バルクシリコンを用いた通常のｂｕｌ
ｋＦＥＴの場合を示している。
しきい値電圧のロールオフ値δＶｔｈ（短チャネル時の
しきい値電圧と長チャネル時のしきい値電圧の差）の関
係を、ｐ型層４の不純物濃度をパラメータとして示して
いる。なおしきい値電圧のロールオフ値δＶｔｈは、図
１３に示すように、ゲート長Ｌｇ（即ちチャネル長）が
小さくなるにつれて大きくなることが知られている。図
３のデータは、ｎ-型層３の不純物濃度が、１Ｅ１６／
ｃｍ3、ゲート酸化膜厚が３ｎｍ、電源がＶｄｄ＝１．
２Ｖの場合の計算結果である。図３には比較のため、Ｓ
ＯＩＦＥＴのデータを示し、また破線で囲んだデータは
均一ドープのｐ型バルクシリコンを用いた通常のｂｕｌ
ｋＦＥＴの場合を示している。
【００２９】図３から、ｐ型層４の厚さが小さくなる
程、しきい値電圧のロールオフ値δＶｔｈはゼロに近づ
き、短チャネル効果が抑制されることがわかる。これ
は、ＳＯＩＦＥＴと同様の効果であって、チャネル領域
を薄膜化することにより、ドレイン形状に沿ったポテン
シャル分布の二次元効果が弱くなり、垂直方向の一次元
ポテンシャル分布のみでしきい値電圧が決まるようにな
るためである。
程、しきい値電圧のロールオフ値δＶｔｈはゼロに近づ
き、短チャネル効果が抑制されることがわかる。これ
は、ＳＯＩＦＥＴと同様の効果であって、チャネル領域
を薄膜化することにより、ドレイン形状に沿ったポテン
シャル分布の二次元効果が弱くなり、垂直方向の一次元
ポテンシャル分布のみでしきい値電圧が決まるようにな
るためである。
【００３０】図３はまた、同じδＶｔｈであれば、この
実施の形態によるＳＯＤＥＬＦＥＴの方がＳＯＩＦＥＴ
よりｐ型層４が厚くてよいことを示している。これは、
無理して薄膜を形成することなく、ＭＩＳＦＥＴを作る
ことができること、ｐ型層４の膜厚のばらつきに起因す
るしきい値電圧のばらつきを小さくできること、を意味
しており、実際の素子製造に有利であることを示してい
る。
実施の形態によるＳＯＤＥＬＦＥＴの方がＳＯＩＦＥＴ
よりｐ型層４が厚くてよいことを示している。これは、
無理して薄膜を形成することなく、ＭＩＳＦＥＴを作る
ことができること、ｐ型層４の膜厚のばらつきに起因す
るしきい値電圧のばらつきを小さくできること、を意味
しており、実際の素子製造に有利であることを示してい
る。
【００３１】但し、以上の効果は、ｐ型層４の不純物濃
度に依存している。図３に示すように、ｐ型層４の不純
物濃度が１Ｅ１７／ｃｍ3程度以上になると、薄膜化に
よる短チャネル効果抑制の効果が殆どなくなり、相当の
薄膜化をしないと効果が望めなくなる。これは、薄膜化
によりチャネル直下の空乏層の伸びが小さくなる結果で
ある。従って、チャネル領域となるｐ型層４は、不純物
濃度と厚さを最適化することが必要になる。
度に依存している。図３に示すように、ｐ型層４の不純
物濃度が１Ｅ１７／ｃｍ3程度以上になると、薄膜化に
よる短チャネル効果抑制の効果が殆どなくなり、相当の
薄膜化をしないと効果が望めなくなる。これは、薄膜化
によりチャネル直下の空乏層の伸びが小さくなる結果で
ある。従って、チャネル領域となるｐ型層４は、不純物
濃度と厚さを最適化することが必要になる。
【００３２】また、チャネル領域となるｐ型層４の不純
物濃度と厚さ及びゲート電極６の仕事関数を選択するこ
とにより、チャネル反転層形成時にｐ型層４が部分的に
空乏化するようにすることもできる。これにより、部分
空乏化（ＰａｒｔｉａｌｌｙＤｅｐｌｅｔｅｄ）素子で
ある、ＰＤ−ＳＯＤＥＬＦＥＴが得られる。
物濃度と厚さ及びゲート電極６の仕事関数を選択するこ
とにより、チャネル反転層形成時にｐ型層４が部分的に
空乏化するようにすることもできる。これにより、部分
空乏化（ＰａｒｔｉａｌｌｙＤｅｐｌｅｔｅｄ）素子で
ある、ＰＤ−ＳＯＤＥＬＦＥＴが得られる。
【００３３】ビルトインポテンシャルにより完全空乏化
させる必要があるｎ-型層３も、不純物濃度と厚さの最
適化が必要である。ｎ-型層３の一部が空乏化されずに
残ると、これによりソース、ドレイン間が短絡されてリ
ーク電流が増大するからである。一方、このｎ-型層３
の厚さでチャネル領域の垂直電界の緩和の程度が決ま
り、チャネル領域のキャリア移動度を大きく保つには、
ｎ-型層３の膜厚がある程度大きい方がよい。
させる必要があるｎ-型層３も、不純物濃度と厚さの最
適化が必要である。ｎ-型層３の一部が空乏化されずに
残ると、これによりソース、ドレイン間が短絡されてリ
ーク電流が増大するからである。一方、このｎ-型層３
の厚さでチャネル領域の垂直電界の緩和の程度が決ま
り、チャネル領域のキャリア移動度を大きく保つには、
ｎ-型層３の膜厚がある程度大きい方がよい。
【００３４】図４は、このｎ-型層３の厚さと短チャネ
ル効果を示すδＶｔｈ及びキャリア移動度（電子移動度
μｅ）の関係を示す。図示のように、ｎ-型層３が厚く
なるにつれて、電子移動度μｅは大きくなるが、δＶｔ
ｈも大きくなる。即ち、短チャネル効果の抑制とキャリ
ア移動度改善とがトレードオフの関係にあることを示し
ている。
ル効果を示すδＶｔｈ及びキャリア移動度（電子移動度
μｅ）の関係を示す。図示のように、ｎ-型層３が厚く
なるにつれて、電子移動度μｅは大きくなるが、δＶｔ
ｈも大きくなる。即ち、短チャネル効果の抑制とキャリ
ア移動度改善とがトレードオフの関係にあることを示し
ている。
【００３５】ソース、ドレインの低抵抗領域であるｎ+
型層７ａの接合深さは、前述のように、ｎ-型層３とｐ
型層２の接合面より浅く設定されている。これにより、
ｎ+型層７ａがｐ型層２に達する深さに形成された場合
に比べて、ソース、ドレインの接合容量及び接合リーク
が小さく抑えられる他、低しきい値電圧でも高いパンチ
スルー耐圧が得られるという効果が期待できる。また、
ソース、ドレインの接合容量が小さくなる結果、トラン
ジスタの高速動作が可能になる。
型層７ａの接合深さは、前述のように、ｎ-型層３とｐ
型層２の接合面より浅く設定されている。これにより、
ｎ+型層７ａがｐ型層２に達する深さに形成された場合
に比べて、ソース、ドレインの接合容量及び接合リーク
が小さく抑えられる他、低しきい値電圧でも高いパンチ
スルー耐圧が得られるという効果が期待できる。また、
ソース、ドレインの接合容量が小さくなる結果、トラン
ジスタの高速動作が可能になる。
【００３６】以上のようにｐ／ｎ-／ｐ構造の不純物濃
度分布と厚さを適正化するには、プロセス条件を最適化
することが必要である。本発明者のプロセスシミュレー
ションによれば、ｐ／ｎ-／ｐの３層構造を従来のよう
にイオン注入工程のみで形成することは困難であること
が明らかになった。即ち、図１のｐ型層２をイオン注入
により１Ｅ１８／ｃｍ3程度の不純物濃度をもって形成
しようとすると、大きなドーズ量で且つ高加速エネルギ
ーで行わなければならず、その不純物分布の深さ方向の
裾が大きく拡がる。そうすると、形成されたｐ型層２の
表面部に更にイオン注入により低不純物濃度のｎ-層３
及びｐ型層４を形成しようとしても、所望の不純物プロ
ファイルとはかけ離れたものとなってしまう。
度分布と厚さを適正化するには、プロセス条件を最適化
することが必要である。本発明者のプロセスシミュレー
ションによれば、ｐ／ｎ-／ｐの３層構造を従来のよう
にイオン注入工程のみで形成することは困難であること
が明らかになった。即ち、図１のｐ型層２をイオン注入
により１Ｅ１８／ｃｍ3程度の不純物濃度をもって形成
しようとすると、大きなドーズ量で且つ高加速エネルギ
ーで行わなければならず、その不純物分布の深さ方向の
裾が大きく拡がる。そうすると、形成されたｐ型層２の
表面部に更にイオン注入により低不純物濃度のｎ-層３
及びｐ型層４を形成しようとしても、所望の不純物プロ
ファイルとはかけ離れたものとなってしまう。
【００３７】そこでこの発明の製造工程では、図１にお
いてチャネル領域となるｐ型層４及びその下のｎ-型層
３について、エピタキシャル成長層を利用する。具体的
に、図１のｐ／ｎ-／ｐ接合構造を得るための製造工程
例を、以下に説明する。
いてチャネル領域となるｐ型層４及びその下のｎ-型層
３について、エピタキシャル成長層を利用する。具体的
に、図１のｐ／ｎ-／ｐ接合構造を得るための製造工程
例を、以下に説明する。
【００３８】図５Ａ〜図５Ｄは、具体的なＬＳＩへの適
用を考慮して、素子分離工程を含めたｐ／ｎ-／ｐ接合
構造を得るための一つの製造工程例を示している。ま
ず、図５Ａに示すように、シリコン基板１の表面にバッ
ファ酸化膜２１とシリコン窒化膜２２の積層マスクを形
成し、素子分離領域にＲＩＥにより溝を形成して、この
溝に素子分離絶縁膜２３を埋め込む。
用を考慮して、素子分離工程を含めたｐ／ｎ-／ｐ接合
構造を得るための一つの製造工程例を示している。ま
ず、図５Ａに示すように、シリコン基板１の表面にバッ
ファ酸化膜２１とシリコン窒化膜２２の積層マスクを形
成し、素子分離領域にＲＩＥにより溝を形成して、この
溝に素子分離絶縁膜２３を埋め込む。
【００３９】この後、シリコン窒化膜２２とバッファ酸
化膜２１を除去して、図５Ｂに示すように、ボロン
（Ｂ）イオン注入を行ってｐ型層２を形成する。具体的
に、ボロン（Ｂ）を加速電圧２０ｋｅＶ、ドーズ量５×
１０13／ｃｍ2でイオン注入する。そしてこのｐ型層２
の上に、アンドープのシリコン層１０を例えば８０ｎｍ
の厚さにエピタキシャル成長させる。
化膜２１を除去して、図５Ｂに示すように、ボロン
（Ｂ）イオン注入を行ってｐ型層２を形成する。具体的
に、ボロン（Ｂ）を加速電圧２０ｋｅＶ、ドーズ量５×
１０13／ｃｍ2でイオン注入する。そしてこのｐ型層２
の上に、アンドープのシリコン層１０を例えば８０ｎｍ
の厚さにエピタキシャル成長させる。
【００４０】次いで、図５Ｃに示すように、このシリコ
ン層１０に、砒素（Ａｓ）イオン注入を行って、ｎ-型
層３を形成する。Ａｓイオン注入条件は例えば、加速電
圧２０ｋｅＶ、ドーズ量５×１０11／ｃｍ2とする。続
いて、図５Ｄに示すように、Ｂイオン注入を行って、ｎ
-型層３の表面部にチャネル領域となるｐ型層４を形成
する。このＢイオン注入条件は例えば、加速電圧５ｋｅ
Ｖ、ドーズ量６×１０ 11／ｃｍ2とする。
ン層１０に、砒素（Ａｓ）イオン注入を行って、ｎ-型
層３を形成する。Ａｓイオン注入条件は例えば、加速電
圧２０ｋｅＶ、ドーズ量５×１０11／ｃｍ2とする。続
いて、図５Ｄに示すように、Ｂイオン注入を行って、ｎ
-型層３の表面部にチャネル領域となるｐ型層４を形成
する。このＢイオン注入条件は例えば、加速電圧５ｋｅ
Ｖ、ドーズ量６×１０ 11／ｃｍ2とする。
【００４１】図６Ａ〜図６Ｅは、ｐ／ｎ-／ｐ接合構造
の形成のために、２段階のエピタキシャル成長を利用す
る例を示している。図６Ａは、図５Ａと同じ素子分離工
程を示している。素子分離後、図６Ｂに示すように、シ
リコン基板１の表面にＢイオン注入によりｐ型層２を形
成した後、この上にアンドープのシリコン層１０をエピ
タキシャル成長させる。そして、図６Ｃに示すように、
このシリコン層１０に、Ａｓイオン注入を行って、ｎ-
型層３を形成する。続いて図６Ｄに示すように、再度エ
ピタキシャル成長を行って、ｎ-型層３上にアンドープ
のシリコン層１１を形成する。続いて、図６Ｅに示すよ
うに、シリコン層１１にＢイオン注入を行って、チャネ
ル領域となるｐ型層４を形成する。
の形成のために、２段階のエピタキシャル成長を利用す
る例を示している。図６Ａは、図５Ａと同じ素子分離工
程を示している。素子分離後、図６Ｂに示すように、シ
リコン基板１の表面にＢイオン注入によりｐ型層２を形
成した後、この上にアンドープのシリコン層１０をエピ
タキシャル成長させる。そして、図６Ｃに示すように、
このシリコン層１０に、Ａｓイオン注入を行って、ｎ-
型層３を形成する。続いて図６Ｄに示すように、再度エ
ピタキシャル成長を行って、ｎ-型層３上にアンドープ
のシリコン層１１を形成する。続いて、図６Ｅに示すよ
うに、シリコン層１１にＢイオン注入を行って、チャネ
ル領域となるｐ型層４を形成する。
【００４２】図２は、以上のような工程により形成され
るｐ／ｎ-／ｐ接合構造の不純物プロファイルを示して
いる。エピタキシャル成長工程を組み合わせることによ
り、完全空乏化させるに必要な低不純物濃度と厚さを持
つｎ-型層３及びｐ型層４を形成することが可能にな
る。
るｐ／ｎ-／ｐ接合構造の不純物プロファイルを示して
いる。エピタキシャル成長工程を組み合わせることによ
り、完全空乏化させるに必要な低不純物濃度と厚さを持
つｎ-型層３及びｐ型層４を形成することが可能にな
る。
【００４３】上述のように素子分離工程を、ｐ／ｎ-／
ｐ構造を形成する前に行うことは、素子分離工程での熱
によるｐ／ｎ-／ｐ構造の不純物の再拡散を防止する上
で好ましい。しかしこの工程では、素子分離領域が狭い
場合には、シリコン層のエピタキシャル成長工程で隣接
する素子領域のシリコン層が素子分離領域上でつながっ
てしまう可能性がある。この様な事態を確実に防止する
ためには、ｐ／ｎ-／ｐ構造を形成した後に素子分離工
程を入れればよい。
ｐ構造を形成する前に行うことは、素子分離工程での熱
によるｐ／ｎ-／ｐ構造の不純物の再拡散を防止する上
で好ましい。しかしこの工程では、素子分離領域が狭い
場合には、シリコン層のエピタキシャル成長工程で隣接
する素子領域のシリコン層が素子分離領域上でつながっ
てしまう可能性がある。この様な事態を確実に防止する
ためには、ｐ／ｎ-／ｐ構造を形成した後に素子分離工
程を入れればよい。
【００４４】その様な素子分離工程を持つ場合につい
て、具体的なＳＯＤＥＬＦＥＴの集積化の工程を、図７
〜図１２を参照して説明する。図７に示すシリコン基板
１上のｐ型層２、ｎ-型層３及びｐ型層４は、素子分離
工程前に、先の図５Ａ〜図５Ｄ或いは図６Ａ〜図６Ｅで
説明したエピタキシャル成長工程とイオン注入工程の組
み合わせにより作られたものとする。この様なｐ／ｎ-
／ｐ構造が形成された基板に、図７に示すように、バッ
ファ酸化膜２１とシリコン窒化膜２２によるマスクをト
ランジスタ領域にパターン形成し、ＲＩＥによりｐ型層
２に達する深さに素子分離溝を形成して、ここに素子分
離絶縁膜２３を埋め込む。
て、具体的なＳＯＤＥＬＦＥＴの集積化の工程を、図７
〜図１２を参照して説明する。図７に示すシリコン基板
１上のｐ型層２、ｎ-型層３及びｐ型層４は、素子分離
工程前に、先の図５Ａ〜図５Ｄ或いは図６Ａ〜図６Ｅで
説明したエピタキシャル成長工程とイオン注入工程の組
み合わせにより作られたものとする。この様なｐ／ｎ-
／ｐ構造が形成された基板に、図７に示すように、バッ
ファ酸化膜２１とシリコン窒化膜２２によるマスクをト
ランジスタ領域にパターン形成し、ＲＩＥによりｐ型層
２に達する深さに素子分離溝を形成して、ここに素子分
離絶縁膜２３を埋め込む。
【００４５】次いで、図８に示すように、ゲート酸化膜
５を形成し、ゲート電極６を形成する。ゲート電極６
は、所定のしきい値電圧を得るに必要な仕事関数を持つ
メタル電極６ａと多結晶シリコン電極６ｂの積層電極と
する。この積層電極は、シリコン窒化膜２４をマスクと
してパターン形成する。そして、ゲート電極６をマスク
としてＡｓイオン注入を行って、ソース、ドレインの拡
張領域７ｂとなるｎ型層を形成する。拡張領域７ｂはそ
の接合深さを、ｐ型層４より深くする。但し、拡張領域
７ｂの接合深さを、ｐ型層４のそれと同じ程度としても
よい。
５を形成し、ゲート電極６を形成する。ゲート電極６
は、所定のしきい値電圧を得るに必要な仕事関数を持つ
メタル電極６ａと多結晶シリコン電極６ｂの積層電極と
する。この積層電極は、シリコン窒化膜２４をマスクと
してパターン形成する。そして、ゲート電極６をマスク
としてＡｓイオン注入を行って、ソース、ドレインの拡
張領域７ｂとなるｎ型層を形成する。拡張領域７ｂはそ
の接合深さを、ｐ型層４より深くする。但し、拡張領域
７ｂの接合深さを、ｐ型層４のそれと同じ程度としても
よい。
【００４６】次に、図９に示すように、ゲート電極６の
側壁にシリコン窒化膜２５からなる側壁絶縁膜を形成す
る。そして、図１０に示すように、ソース、ドレイン領
域のシリコン表面を露出させ、ここに選択エピタキシャ
ル成長によりシリコン層２６を形成する。これは、次に
形成される高濃度のソース、ドレイン領域の拡散深さに
比べて、ｐ型層２とｎ-型層３の接合面位置を深く保つ
ためである。
側壁にシリコン窒化膜２５からなる側壁絶縁膜を形成す
る。そして、図１０に示すように、ソース、ドレイン領
域のシリコン表面を露出させ、ここに選択エピタキシャ
ル成長によりシリコン層２６を形成する。これは、次に
形成される高濃度のソース、ドレイン領域の拡散深さに
比べて、ｐ型層２とｎ-型層３の接合面位置を深く保つ
ためである。
【００４７】この後、図１１に示すように、Ａｓイオン
注入を行って、ソース、ドレインのｎ+型低抵抗領域７
ａを形成する。上述のように、低抵抗領域７ａの拡散深
さは、ｐ型層２に達しないようにする。以上により、Ｓ
ＯＤＥＬＦＥＴが完成する。その後、図１２に示すよう
に、層間絶縁膜２７を堆積し、これに必要なコンタクト
孔を形成して、Ｗ等のコンタクトプラグ２８を埋め込
む。この後は示さないが、層間絶縁膜２７上にメタル配
線を形成する。
注入を行って、ソース、ドレインのｎ+型低抵抗領域７
ａを形成する。上述のように、低抵抗領域７ａの拡散深
さは、ｐ型層２に達しないようにする。以上により、Ｓ
ＯＤＥＬＦＥＴが完成する。その後、図１２に示すよう
に、層間絶縁膜２７を堆積し、これに必要なコンタクト
孔を形成して、Ｗ等のコンタクトプラグ２８を埋め込
む。この後は示さないが、層間絶縁膜２７上にメタル配
線を形成する。
【００４８】以上のようにこの実施の形態によるＳＯＤ
ＥＬＦＥＴは、チャネル領域のｐ型層４の接合深さを、
ソース、ドレインの拡張領域７ｂのそれより浅く形成し
且つ、ソース、ドレインの低抵抗領域７ａの底面が、ｎ
-型３内に位置するようにｎ-型層３の厚さを比較的大き
く設定している。これにより、垂直電界緩和の効果によ
りチャネル領域の高キャリア移動度が保証され、またサ
ブミクロン領域でも短チャネル効果を十分に抑制するこ
とが可能になる。そしてこれらの効果は、ｐ／ｎ-／ｐ
接合構造を得るのに、エピタキシャル成長工程を組み合
わせることにより初めて得られる。また、ソース、ドレ
インの低抵抗領域７ａの底面は、ビルトインポテンシャ
ルで完全空乏化するｎ-型層３内にあって、ｐ型層２に
は接しないようにしているから、接合容量が小さく、高
速動作が可能になり、また高いパンチスルー耐圧が得ら
れる。
ＥＬＦＥＴは、チャネル領域のｐ型層４の接合深さを、
ソース、ドレインの拡張領域７ｂのそれより浅く形成し
且つ、ソース、ドレインの低抵抗領域７ａの底面が、ｎ
-型３内に位置するようにｎ-型層３の厚さを比較的大き
く設定している。これにより、垂直電界緩和の効果によ
りチャネル領域の高キャリア移動度が保証され、またサ
ブミクロン領域でも短チャネル効果を十分に抑制するこ
とが可能になる。そしてこれらの効果は、ｐ／ｎ-／ｐ
接合構造を得るのに、エピタキシャル成長工程を組み合
わせることにより初めて得られる。また、ソース、ドレ
インの低抵抗領域７ａの底面は、ビルトインポテンシャ
ルで完全空乏化するｎ-型層３内にあって、ｐ型層２に
は接しないようにしているから、接合容量が小さく、高
速動作が可能になり、また高いパンチスルー耐圧が得ら
れる。
【００４９】この実施の形態の場合、完全空乏化素子を
実現してしかもしきい値電圧を最適条件に設定するに
は、ゲート電極６にメタル電極６ａを用いることも重要
である。具体的に、メタル電極６ａとしては、ＴｉＮ，
ＷＮ等が用いられる。また二つの仕事関数を持つメタル
電極６ａとしては、二種の材料の組み合わせである（Ｔ
ｉＮ，ＷＮ）、（Ｗ，ＷＮ）等が用いられる。即ち、必
要とするしきい値電圧に応じて適当な仕事関数のメタル
電極６ａを用いることによって、所望のしきい値電圧を
得ることが可能になる。
実現してしかもしきい値電圧を最適条件に設定するに
は、ゲート電極６にメタル電極６ａを用いることも重要
である。具体的に、メタル電極６ａとしては、ＴｉＮ，
ＷＮ等が用いられる。また二つの仕事関数を持つメタル
電極６ａとしては、二種の材料の組み合わせである（Ｔ
ｉＮ，ＷＮ）、（Ｗ，ＷＮ）等が用いられる。即ち、必
要とするしきい値電圧に応じて適当な仕事関数のメタル
電極６ａを用いることによって、所望のしきい値電圧を
得ることが可能になる。
【００５０】一方、部分空乏化素子を形成する場合に
は、ゲート電極６として多結晶シリコン電極を用いて、
所望のしきい値を得ることができる。
は、ゲート電極６として多結晶シリコン電極を用いて、
所望のしきい値を得ることができる。
【００５１】なお、上記実施の形態において、チャネル
領域のキャリア移動度をより改善するためには、ｐ型層
４として、ＳｉＧｅ歪み合金層或いは、Ｓｉ／ＳｉＧｅ
歪み合金層を用いることも有効である。これにより、よ
り高い電流駆動能力のＳＯＤＥＬＦＥＴが得られる。以
下の各実施の形態についても同様である。
領域のキャリア移動度をより改善するためには、ｐ型層
４として、ＳｉＧｅ歪み合金層或いは、Ｓｉ／ＳｉＧｅ
歪み合金層を用いることも有効である。これにより、よ
り高い電流駆動能力のＳＯＤＥＬＦＥＴが得られる。以
下の各実施の形態についても同様である。
【００５２】［第２実施の形態］上記第１実施の形態に
おいて、ｐ／ｎ-／ｐ接合構造の不純物濃度及び厚さを
最適化したとしても、ゲート長Ｌｇが５０ｎｍ或いはそ
れ以下の世代になると、ソース、ドレイン間のパンチス
ルー現象が無視できなくなる。
おいて、ｐ／ｎ-／ｐ接合構造の不純物濃度及び厚さを
最適化したとしても、ゲート長Ｌｇが５０ｎｍ或いはそ
れ以下の世代になると、ソース、ドレイン間のパンチス
ルー現象が無視できなくなる。
【００５３】図１４は、この様な事情を考慮して、確実
なパンチスルー防止を可能とした第２実施の形態のＳＯ
ＤＥＬＦＥＴ構造を図１に対応させて示している。ソー
ス、ドレインの拡張領域７ｂの直下に、ハロ領域である
ｐ型層９が埋め込まれている点が図１と異なる。その他
第１実施の形態と同様であり、ｐ型層４の不純物濃度と
厚みを設定することにより、ＦＤ−ＳＯＤＥＬＦＥＴを
得ることができる。またｐ型層４の不純物濃度をより高
濃度に設定すれば、ＰＤ−ＳＯＤＥＬＦＥＴを得ること
もできる。
なパンチスルー防止を可能とした第２実施の形態のＳＯ
ＤＥＬＦＥＴ構造を図１に対応させて示している。ソー
ス、ドレインの拡張領域７ｂの直下に、ハロ領域である
ｐ型層９が埋め込まれている点が図１と異なる。その他
第１実施の形態と同様であり、ｐ型層４の不純物濃度と
厚みを設定することにより、ＦＤ−ＳＯＤＥＬＦＥＴを
得ることができる。またｐ型層４の不純物濃度をより高
濃度に設定すれば、ＰＤ−ＳＯＤＥＬＦＥＴを得ること
もできる。
【００５４】従来、パンチスルー防止を目的としてチャ
ネル領域の中央部の不純物濃度を高くするために、斜め
イオン注入を利用する方法が提案されている。しかしこ
の発明の場合、チャネル領域中央部の不純物濃度を高め
ることは、基板垂直方向の電界を緩和して高いキャリア
移動度を実現する上で障害となる。従って、図１４の構
造を得るためには、ゲート電極６をマスクとした垂直方
向のイオン注入により、拡張領域７ｂの直下にｐ型層９
を形成する。
ネル領域の中央部の不純物濃度を高くするために、斜め
イオン注入を利用する方法が提案されている。しかしこ
の発明の場合、チャネル領域中央部の不純物濃度を高め
ることは、基板垂直方向の電界を緩和して高いキャリア
移動度を実現する上で障害となる。従って、図１４の構
造を得るためには、ゲート電極６をマスクとした垂直方
向のイオン注入により、拡張領域７ｂの直下にｐ型層９
を形成する。
【００５５】斜めイオン注入によりハロ領域を形成する
方法では、ゲート電極が微細ピッチで配列されるＬＳＩ
の場合、隣接するゲート電極が影になってイオン注入が
できない素子、従って短チャネル効果が改善されない素
子が部分的に現れる。これに対して、上述のように垂直
方向のイオン注入によりハロ領域であるｐ型層９を形成
すれば、ゲート電極が微細ピッチで形成される場合にも
支障なく、図１４の素子構造を得ることができる。即
ち、微細化したときの短チャネル効果の抑制とパンチス
ルー耐圧の保証が可能になる。
方法では、ゲート電極が微細ピッチで配列されるＬＳＩ
の場合、隣接するゲート電極が影になってイオン注入が
できない素子、従って短チャネル効果が改善されない素
子が部分的に現れる。これに対して、上述のように垂直
方向のイオン注入によりハロ領域であるｐ型層９を形成
すれば、ゲート電極が微細ピッチで形成される場合にも
支障なく、図１４の素子構造を得ることができる。即
ち、微細化したときの短チャネル効果の抑制とパンチス
ルー耐圧の保証が可能になる。
【００５６】ここまでの実施の形態では、一つの素子領
域のみに着目して説明を行った。同じ素子構造のＳＯＤ
ＥＬＦＥＴを集積したＬＳＩを作る場合には、上述した
ｐ／ｎ-／ｐ構造を、基板全面へのエピタキシャル成長
とイオン注入により一律に作ればよい。しかし、選択的
なイオン注入を利用することにより、各素子のチャネル
領域毎にｐ／ｎ-／ｐ接合構造を作るようにすることも
できる。
域のみに着目して説明を行った。同じ素子構造のＳＯＤ
ＥＬＦＥＴを集積したＬＳＩを作る場合には、上述した
ｐ／ｎ-／ｐ構造を、基板全面へのエピタキシャル成長
とイオン注入により一律に作ればよい。しかし、選択的
なイオン注入を利用することにより、各素子のチャネル
領域毎にｐ／ｎ-／ｐ接合構造を作るようにすることも
できる。
【００５７】［第３実施の形態］図１５は、選択的なイ
オン注入により、ｐ／ｎ-／ｐ接合構造をゲート電極直
下の領域に選択的に作った実施の形態のＳＯＤＥＬＦＥ
Ｔの構造を図１に対応させて示している。図１と異な
り、エピタキシャル成長させたアンドープのシリコン層
１０の、チャネル領域を形成する部分のみに選択的にＡ
ｓイオン注入を行って、ｎ-型層３を形成している。従
って、ソース及びドレイン拡散層７の拡張領域７ｂは、
その底面がｎ-型層３に接し、低抵抗領域７ａは、その
底面がアンドープシリコン層１０内部に位置する。
オン注入により、ｐ／ｎ-／ｐ接合構造をゲート電極直
下の領域に選択的に作った実施の形態のＳＯＤＥＬＦＥ
Ｔの構造を図１に対応させて示している。図１と異な
り、エピタキシャル成長させたアンドープのシリコン層
１０の、チャネル領域を形成する部分のみに選択的にＡ
ｓイオン注入を行って、ｎ-型層３を形成している。従
って、ソース及びドレイン拡散層７の拡張領域７ｂは、
その底面がｎ-型層３に接し、低抵抗領域７ａは、その
底面がアンドープシリコン層１０内部に位置する。
【００５８】チャネル領域となるｐ型層４についても、
同様に選択的なＢイオン注入により形成することができ
る。この様に、ｎ-型層３をチャネル領域直下のみに形
成することにより、ソース、ドレインの低抵抗領域７ａ
の底面はアンドープ（ｉ）シリコン層１０の内部に位置
し、ソース、ドレインの接合容量を更に低減することが
可能になる。
同様に選択的なＢイオン注入により形成することができ
る。この様に、ｎ-型層３をチャネル領域直下のみに形
成することにより、ソース、ドレインの低抵抗領域７ａ
の底面はアンドープ（ｉ）シリコン層１０の内部に位置
し、ソース、ドレインの接合容量を更に低減することが
可能になる。
【００５９】ここまでの実施の形態は、主として完全空
乏化素子であるＦＤ−ＳＯＤＥＬＦＥＴを説明した。従
ってしきい値電圧はゲート電極の仕事関数で決まり、調
整の自由度は小さい。しかしＬＳＩの場合一般に、しき
い値電圧の異なるＭＩＳＦＥＴを混載することにより回
路設計を適正化して、高性能化を図ることが望まれる。
そのためには、完全空乏化素子のみでは都合が悪いこと
もある。
乏化素子であるＦＤ−ＳＯＤＥＬＦＥＴを説明した。従
ってしきい値電圧はゲート電極の仕事関数で決まり、調
整の自由度は小さい。しかしＬＳＩの場合一般に、しき
い値電圧の異なるＭＩＳＦＥＴを混載することにより回
路設計を適正化して、高性能化を図ることが望まれる。
そのためには、完全空乏化素子のみでは都合が悪いこと
もある。
【００６０】これに対しては、第３実施の形態で説明し
た選択イオン注入法を利用すれば、チャネル領域の不純
物濃度や厚さを異ならせてしきい値電圧を異ならせた複
数のＭＩＳＦＥＴを集積することができる。そのような
実施の形態を次に説明する。
た選択イオン注入法を利用すれば、チャネル領域の不純
物濃度や厚さを異ならせてしきい値電圧を異ならせた複
数のＭＩＳＦＥＴを集積することができる。そのような
実施の形態を次に説明する。
【００６１】［第４実施の形態］図１６は、ＦＤ−ＳＯ
ＤＥＬＦＥＴと、ｂｕｌｋＦＥＴとを集積した構造を示
している。ＦＤ−ＳＯＤＥＬＦＥＴは、第３実施の形態
で説明した構造を有する。これを製造工程に従って説明
すれば、第１実施の形態の製造工程で説明したと同様
に、まずｐ型層２が形成されたシリコン基板１にアンド
ープのシリコン層１０をエピタキシャル成長させる。そ
の後、素子分離領域にＳＴＩにより素子分離絶縁膜３０
を埋め込む。但しｐ型層２は、基板全面に形成すること
なく、ＳＯＤＥＬＦＥＴ領域のみに選択的にイオン注入
して形成してもよい。
ＤＥＬＦＥＴと、ｂｕｌｋＦＥＴとを集積した構造を示
している。ＦＤ−ＳＯＤＥＬＦＥＴは、第３実施の形態
で説明した構造を有する。これを製造工程に従って説明
すれば、第１実施の形態の製造工程で説明したと同様
に、まずｐ型層２が形成されたシリコン基板１にアンド
ープのシリコン層１０をエピタキシャル成長させる。そ
の後、素子分離領域にＳＴＩにより素子分離絶縁膜３０
を埋め込む。但しｐ型層２は、基板全面に形成すること
なく、ＳＯＤＥＬＦＥＴ領域のみに選択的にイオン注入
して形成してもよい。
【００６２】その後ＦＤ−ＳＯＤＥＬＦＥＴの領域に
は、ゲート電極６の形成前に、第４実施の形態で説明し
たと同様の選択イオン注入により、ｎ-型層３及びｐ型
層４を順次形成する。ｂｕｌｋＦＥＴ領域には、エピタ
キシャル成長により形成されたアンドープのシリコン層
１０に対して別の選択イオン注入工程により、ｐ型層２
に達する深さにｐ型層３１を形成する。更に、必要に応
じてチャネルイオン注入を行う。その後、各素子領域に
ゲート電極６を形成して、ソース、ドレインの拡張領域
７ｂ及び低抵抗領域７ａを同時に形成する。これによ
り、しきい値電圧の異なるＦＤ−ＳＯＤＥＬＦＥＴとｂ
ｕｌｋＦＥＴを集積することができる。
は、ゲート電極６の形成前に、第４実施の形態で説明し
たと同様の選択イオン注入により、ｎ-型層３及びｐ型
層４を順次形成する。ｂｕｌｋＦＥＴ領域には、エピタ
キシャル成長により形成されたアンドープのシリコン層
１０に対して別の選択イオン注入工程により、ｐ型層２
に達する深さにｐ型層３１を形成する。更に、必要に応
じてチャネルイオン注入を行う。その後、各素子領域に
ゲート電極６を形成して、ソース、ドレインの拡張領域
７ｂ及び低抵抗領域７ａを同時に形成する。これによ
り、しきい値電圧の異なるＦＤ−ＳＯＤＥＬＦＥＴとｂ
ｕｌｋＦＥＴを集積することができる。
【００６３】［第５実施の形態］図１７は、ＦＤ−ＳＯ
ＤＥＬＦＥＴと共に、チャネル反転層形成時にもチャネ
ル領域が完全には空乏化しない、ＰＤ−ＳＯＤＥＬＦＥ
Ｔを集積した構造を示している。ＦＤ−ＳＯＤＥＬＦＥ
Ｔは、図１６のそれと同様の工程で形成する。ＰＤ−Ｓ
ＯＤＥＬＦＥＴについては、ＦＤ−ＳＯＤＥＬＦＥＴと
異なるイオン注入条件で、ｎ-型層３ａ及びｐ型層４ａ
を順次形成する。但し、ＰＤ−ＳＯＤＥＬＦＥＴのｎ-
型層３ａと、ＦＤ−ＳＯＤＥＬＦＥＴ側のｎ-型層３と
は同じ条件でもよい。少なくとも、ＰＤ−ＳＯＤＥＬＦ
ＥＴのｐ型層４ａは、ＦＤ−ＳＯＤＥＬＦＥＴのｐ型層
４より高不純物濃度で厚く形成する。
ＤＥＬＦＥＴと共に、チャネル反転層形成時にもチャネ
ル領域が完全には空乏化しない、ＰＤ−ＳＯＤＥＬＦＥ
Ｔを集積した構造を示している。ＦＤ−ＳＯＤＥＬＦＥ
Ｔは、図１６のそれと同様の工程で形成する。ＰＤ−Ｓ
ＯＤＥＬＦＥＴについては、ＦＤ−ＳＯＤＥＬＦＥＴと
異なるイオン注入条件で、ｎ-型層３ａ及びｐ型層４ａ
を順次形成する。但し、ＰＤ−ＳＯＤＥＬＦＥＴのｎ-
型層３ａと、ＦＤ−ＳＯＤＥＬＦＥＴ側のｎ-型層３と
は同じ条件でもよい。少なくとも、ＰＤ−ＳＯＤＥＬＦ
ＥＴのｐ型層４ａは、ＦＤ−ＳＯＤＥＬＦＥＴのｐ型層
４より高不純物濃度で厚く形成する。
【００６４】図１７の場合、ｐ型層４ａは、ソース、ド
レインの拡張領域７ｂの拡散深さよりは深く、低抵抗領
域７ａよりは浅く形成している。また、ｐ型層４ａとｎ
-型層３ａは、チャネル領域直下に選択的に形成されて
おり、ｎ-型層３ａの両端部は、拡張領域７ｂに接して
いる。
レインの拡張領域７ｂの拡散深さよりは深く、低抵抗領
域７ａよりは浅く形成している。また、ｐ型層４ａとｎ
-型層３ａは、チャネル領域直下に選択的に形成されて
おり、ｎ-型層３ａの両端部は、拡張領域７ｂに接して
いる。
【００６５】ＰＤ−ＳＯＤＥＬＦＥＴのｐ／ｎ-／ｐ構
造部の不純物濃度分布を、ＦＤ−ＳＯＤＥＬの図２と比
較して示すと、例えば図１８のようになる。ｐ型層４ａ
のボロン濃度は、図２の場合に比べて、１桁程度高くし
ている。これにより、ＦＤ−ＳＯＤＥＬＦＥＴよりしき
い値電圧が高く、チャネル反転層形成時にｐ型層４ａが
部分的に空乏化するＰＤ−ＳＯＤＥＬＦＥＴが得られ
る。このときｐ型層４ａは、拡張領域７ｂとの間の空乏
層及び、完全空乏化するｎ-型層３ａにより囲まれて、
浮遊状態のｐ型層となる。
造部の不純物濃度分布を、ＦＤ−ＳＯＤＥＬの図２と比
較して示すと、例えば図１８のようになる。ｐ型層４ａ
のボロン濃度は、図２の場合に比べて、１桁程度高くし
ている。これにより、ＦＤ−ＳＯＤＥＬＦＥＴよりしき
い値電圧が高く、チャネル反転層形成時にｐ型層４ａが
部分的に空乏化するＰＤ−ＳＯＤＥＬＦＥＴが得られ
る。このときｐ型層４ａは、拡張領域７ｂとの間の空乏
層及び、完全空乏化するｎ-型層３ａにより囲まれて、
浮遊状態のｐ型層となる。
【００６６】図１９は、上述したＰＤ−ＳＯＤＥＬＦＥ
Ｔのドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性を、ゲー
ト電圧Ｖｇをパラメータとして計算により求めた結果を
示している。ゲート長はＬｇ＝７０ｎｍ、電源電圧はＶ
ｄｄ＝１Ｖ、オフ電流はＩｏｆｆ＝２２．５ｎＡ／μｍ
としている。図から明らかなように、ドレイン電圧Ｖｄ
の途中からドレイン電流Ｉｄが急上昇するキンク特性が
得られている。このキンク特性は、ｐ型層４ａの部分空
乏化の結果、しきい値電圧が見かけ上低くなることによ
り得られるＰＤ−ＳＯＤＥＬＦＥＴに特有の特性であ
る。具体的にこのキンク特性は、あるドレイン電圧を越
えると、インパクトイオン化により発生したホールがｐ
型層４ａに蓄積されて、しきい値電圧が見かけ上低くな
ることにより得られる。
Ｔのドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性を、ゲー
ト電圧Ｖｇをパラメータとして計算により求めた結果を
示している。ゲート長はＬｇ＝７０ｎｍ、電源電圧はＶ
ｄｄ＝１Ｖ、オフ電流はＩｏｆｆ＝２２．５ｎＡ／μｍ
としている。図から明らかなように、ドレイン電圧Ｖｄ
の途中からドレイン電流Ｉｄが急上昇するキンク特性が
得られている。このキンク特性は、ｐ型層４ａの部分空
乏化の結果、しきい値電圧が見かけ上低くなることによ
り得られるＰＤ−ＳＯＤＥＬＦＥＴに特有の特性であ
る。具体的にこのキンク特性は、あるドレイン電圧を越
えると、インパクトイオン化により発生したホールがｐ
型層４ａに蓄積されて、しきい値電圧が見かけ上低くな
ることにより得られる。
【００６７】また、図２０は、ＰＤ−ＳＯＤＥＬＦＥＴ
について、ゲート電圧をＶｇ＝１Ｖ固定とし、ドレイン
電圧Ｖｄを破線で示すようにパルス的に時間変化させた
ときの、ボディ領域（ｐ型層４ａ）の電位Ｖｂの変化
を、エピタキシャル成長させたシリコン層１０の厚さを
パラメータとして示している。ドレイン電圧Ｖｄに追随
してボディ電位Ｖｂが変化しており、これがｐ型層４ａ
が実質フローティングになっていることを示している。
について、ゲート電圧をＶｇ＝１Ｖ固定とし、ドレイン
電圧Ｖｄを破線で示すようにパルス的に時間変化させた
ときの、ボディ領域（ｐ型層４ａ）の電位Ｖｂの変化
を、エピタキシャル成長させたシリコン層１０の厚さを
パラメータとして示している。ドレイン電圧Ｖｄに追随
してボディ電位Ｖｂが変化しており、これがｐ型層４ａ
が実質フローティングになっていることを示している。
【００６８】［第６実施の形態］図２１は、ＰＤ−ＳＯ
ＤＥＬＦＥＴとｂｕｌｋＦＥＴを集積化した構造を示
す。ＰＤ−ＳＯＤＥＬＦＥＴ及びｂｕｌｋＦＥＴのチャ
ネルボディ構造は、図１６の実施の形態と同様である
が、ｐ型層４の不純物濃度を最適設定して、ＰＤ−ＳＯ
ＤＥＬＦＥＴを形成している。ＰＤ−ＳＯＤＥＬＦＥＴ
の場合、ゲート電極６として多結晶シリコン電極を用い
ることができる。図２１では、ＰＤ−ＳＯＤＥＬＦＥＴ
及びｂｕｌｋＦＥＴ共に、多結晶シリコンゲートとして
いる。一般にｂｕｌｋＦＥＴは、メタル電極を用いる
と、しきい値が高くなりすぎる。この実施の形態による
と、ｂｕｌｋＦＥＴを低しきい値として、高い電流駆動
能力を得ることができる。
ＤＥＬＦＥＴとｂｕｌｋＦＥＴを集積化した構造を示
す。ＰＤ−ＳＯＤＥＬＦＥＴ及びｂｕｌｋＦＥＴのチャ
ネルボディ構造は、図１６の実施の形態と同様である
が、ｐ型層４の不純物濃度を最適設定して、ＰＤ−ＳＯ
ＤＥＬＦＥＴを形成している。ＰＤ−ＳＯＤＥＬＦＥＴ
の場合、ゲート電極６として多結晶シリコン電極を用い
ることができる。図２１では、ＰＤ−ＳＯＤＥＬＦＥＴ
及びｂｕｌｋＦＥＴ共に、多結晶シリコンゲートとして
いる。一般にｂｕｌｋＦＥＴは、メタル電極を用いる
と、しきい値が高くなりすぎる。この実施の形態による
と、ｂｕｌｋＦＥＴを低しきい値として、高い電流駆動
能力を得ることができる。
【００６９】なお、図１６，図１７及び図２１における
ＦＤ−ＳＯＤＥＬＦＥＴ及びＰＤ−ＳＯＤＥＬＦＥＴに
ついて、図１４の実施の形態と同様に、ソース、ドレイ
ン拡張領域７ｂの直下にハロ領域としてｐ型層９を埋め
込む構造を用いてもよい。
ＦＤ−ＳＯＤＥＬＦＥＴ及びＰＤ−ＳＯＤＥＬＦＥＴに
ついて、図１４の実施の形態と同様に、ソース、ドレイ
ン拡張領域７ｂの直下にハロ領域としてｐ型層９を埋め
込む構造を用いてもよい。
【００７０】次に、この発明によるＦＤ−ＳＯＤＥＬＦ
ＥＴ或いはＰＤ−ＳＯＤＥＬＦＥＴとｂｕｌｋＦＥＴを
組み合わせる好ましい回路例を説明する。
ＥＴ或いはＰＤ−ＳＯＤＥＬＦＥＴとｂｕｌｋＦＥＴを
組み合わせる好ましい回路例を説明する。
【００７１】［第７実施の形態］図２２は、直列接続さ
れたｎチャネルトランジスタＱＮ１〜ＱＮ３と並列接続
されたｐチャネルトランジスタＱＰ１〜ＱＰ３により構
成されるＮＡＮＤゲートである。ｎチャネルトランジス
タＱＮ１〜ＱＮ３は、それぞれゲートが入力端子に接続
されて、出力端子と基準電位端子の間に直列接続されて
いる。ｐチャネルトランジスタＱＰ１〜ＱＰ３は、電源
端子と出力端子の間に並列接続されて、それぞれのゲー
トが対応する入力端子に接続されている。この様な回路
では、通常のＭＩＳＦＥＴを用いた場合、縦積みされた
トランジスタＱＮ１〜ＱＮ３の部分がそれぞれ異なる基
板バイアスがかかり、見かけ上しきい値電圧が異なるこ
とになる。
れたｎチャネルトランジスタＱＮ１〜ＱＮ３と並列接続
されたｐチャネルトランジスタＱＰ１〜ＱＰ３により構
成されるＮＡＮＤゲートである。ｎチャネルトランジス
タＱＮ１〜ＱＮ３は、それぞれゲートが入力端子に接続
されて、出力端子と基準電位端子の間に直列接続されて
いる。ｐチャネルトランジスタＱＰ１〜ＱＰ３は、電源
端子と出力端子の間に並列接続されて、それぞれのゲー
トが対応する入力端子に接続されている。この様な回路
では、通常のＭＩＳＦＥＴを用いた場合、縦積みされた
トランジスタＱＮ１〜ＱＮ３の部分がそれぞれ異なる基
板バイアスがかかり、見かけ上しきい値電圧が異なるこ
とになる。
【００７２】そこで、ｎチャネルトランジスタＱＮ１〜
ＱＮ３の部分には、ｂｕｌｋＦＥＴに比べて基板バイア
スの影響が小さい、図１に示した構造のＦＤ−ＳＯＤＥ
ＬＦＥＴ又はＰＤ−ＳＯＤＥＬＦＥＴ或いは図１７に示
したＰＤ−ＳＯＤＥＬＦＥＴを用いる。一方、ｐチャネ
ルトランジスタＱＰ１〜ＱＰ３の部分には、寄生バイポ
ーラトランジスタによるリークが小さい、図１６に示し
たｂｕｌｋＦＥＴと同様の構造のｐチャネルｂｕｌｋＦ
ＥＴを用いる。これにより、動作の安定性と高いノイズ
マージンを得ることができる。
ＱＮ３の部分には、ｂｕｌｋＦＥＴに比べて基板バイア
スの影響が小さい、図１に示した構造のＦＤ−ＳＯＤＥ
ＬＦＥＴ又はＰＤ−ＳＯＤＥＬＦＥＴ或いは図１７に示
したＰＤ−ＳＯＤＥＬＦＥＴを用いる。一方、ｐチャネ
ルトランジスタＱＰ１〜ＱＰ３の部分には、寄生バイポ
ーラトランジスタによるリークが小さい、図１６に示し
たｂｕｌｋＦＥＴと同様の構造のｐチャネルｂｕｌｋＦ
ＥＴを用いる。これにより、動作の安定性と高いノイズ
マージンを得ることができる。
【００７３】［第８実施の形態］図２３は、ダイナミッ
クドミノ回路である。ノードＮ１，Ｎ２の間に並列接続
されたｎチャネルトランジスタＱＮ１１〜ＱＮ１３は、
ゲートをそれぞれ入力端子Ａ，Ｂ，Ｃとするスイッチン
グ素子である。ノードＮ１と電源端子の間には、プリチ
ャージ信号ＰＲＥによりゲートが制御されるプリチャー
ジ用ｐチャネルトランジスタＱＰ１１が設けられてい
る。ノードＮ２と基準電位端子の間には、クロックＣＫ
により駆動される活性化用のｎチャネルトランジスタＱ
Ｎ１４が設けられている。ノードＮ１は、インバータＩ
ＮＶを介して出力端子ＯＵＴにつながる。ノードＮ１と
電源端子Ｖｄｄの間には更に、出力端子ＯＵＴの電圧に
より制御されるｐチャネルトランジスタＱＰ１２が設け
られる。
クドミノ回路である。ノードＮ１，Ｎ２の間に並列接続
されたｎチャネルトランジスタＱＮ１１〜ＱＮ１３は、
ゲートをそれぞれ入力端子Ａ，Ｂ，Ｃとするスイッチン
グ素子である。ノードＮ１と電源端子の間には、プリチ
ャージ信号ＰＲＥによりゲートが制御されるプリチャー
ジ用ｐチャネルトランジスタＱＰ１１が設けられてい
る。ノードＮ２と基準電位端子の間には、クロックＣＫ
により駆動される活性化用のｎチャネルトランジスタＱ
Ｎ１４が設けられている。ノードＮ１は、インバータＩ
ＮＶを介して出力端子ＯＵＴにつながる。ノードＮ１と
電源端子Ｖｄｄの間には更に、出力端子ＯＵＴの電圧に
より制御されるｐチャネルトランジスタＱＰ１２が設け
られる。
【００７４】この様なクロックにより駆動されるダイナ
ミック回路では、ノードＮ１のキャパシタンスが大きい
と高速動作が難しくなる。また、トランジスタＱＮ１１
〜ＱＮ１３のソース、ドレインの接合容量が大きいと、
プリチャージ用トランジスタＱＰ１１及びクロック用ト
ランジスタＱＮ１４がオフの状態で且つ、Ａ，Ｂ，Ｃの
入力が“Ｈ”のとき、ノードＮ１の蓄積電荷が分配され
て、“Ｈ”レベル＝Ｖｄｄを保持すべきノードＮ１の電
位がＶｄｄより大きく低下してしまう。逆にキャパシタ
ンスが小さいとノイズマージンが低下する。従って、ト
ランジスタＱＮ１１〜ＱＮ１３の駆動能力との関係でノ
ードＮ１のキャパシタンスを最適化することが必要であ
る。
ミック回路では、ノードＮ１のキャパシタンスが大きい
と高速動作が難しくなる。また、トランジスタＱＮ１１
〜ＱＮ１３のソース、ドレインの接合容量が大きいと、
プリチャージ用トランジスタＱＰ１１及びクロック用ト
ランジスタＱＮ１４がオフの状態で且つ、Ａ，Ｂ，Ｃの
入力が“Ｈ”のとき、ノードＮ１の蓄積電荷が分配され
て、“Ｈ”レベル＝Ｖｄｄを保持すべきノードＮ１の電
位がＶｄｄより大きく低下してしまう。逆にキャパシタ
ンスが小さいとノイズマージンが低下する。従って、ト
ランジスタＱＮ１１〜ＱＮ１３の駆動能力との関係でノ
ードＮ１のキャパシタンスを最適化することが必要であ
る。
【００７５】そこで例えば、トランジスタＱＮ１１〜Ｑ
Ｎ１３の部分には、ノードＮ１のキャパシタンスを比較
的小さく保つことができる、図１に示す構造のＦＤ−Ｓ
ＯＤＥＬＦＥＴ又はＰＤ−ＳＯＤＥＬＦＥＴを用いる。
トランジスタＱＮ１４，ＱＰ１１，ＱＰ１２の部分に
は、図１６に示すｂｕｌｋＦＥＴと同様の構造のｂｕｌ
ｋＦＥＴを用いる。
Ｎ１３の部分には、ノードＮ１のキャパシタンスを比較
的小さく保つことができる、図１に示す構造のＦＤ−Ｓ
ＯＤＥＬＦＥＴ又はＰＤ−ＳＯＤＥＬＦＥＴを用いる。
トランジスタＱＮ１４，ＱＰ１１，ＱＰ１２の部分に
は、図１６に示すｂｕｌｋＦＥＴと同様の構造のｂｕｌ
ｋＦＥＴを用いる。
【００７６】これにより、ノイズマージンを低下させる
ことなく、高速動作が可能な回路を得ることができる。
即ち、ｂｕｌｋＦＥＴのみを用いて図２３のダイナミッ
ク回路を構成した場合には、ノードＮ１のキャパシタン
スが大きくなり、これを高速で充放電することが難しい
が、トランジスタＱＮ１１〜ＱＮ１３の部分には、ノー
ドＮ１のキャパシタンスを比較的小さく保つことができ
るＳＯＤＥＬＦＥＴを用いることにより、高速動作が可
能になる。また、ノードＮ１の保持すべき電位を確実に
保持することが可能になる。
ことなく、高速動作が可能な回路を得ることができる。
即ち、ｂｕｌｋＦＥＴのみを用いて図２３のダイナミッ
ク回路を構成した場合には、ノードＮ１のキャパシタン
スが大きくなり、これを高速で充放電することが難しい
が、トランジスタＱＮ１１〜ＱＮ１３の部分には、ノー
ドＮ１のキャパシタンスを比較的小さく保つことができ
るＳＯＤＥＬＦＥＴを用いることにより、高速動作が可
能になる。また、ノードＮ１の保持すべき電位を確実に
保持することが可能になる。
【００７７】一方、図２３のダイナミック回路を全て、
ＳＯＤＥＬＦＥＴにより構成すると、ボディ領域が浮遊
状態にある結果、寄生バイポーラトランジスタ効果が発
生すること、またノードＮ１が蓄積できる電荷量が少な
くなることから、ノイズ耐性が悪くなる。そこで、トラ
ンジスタＱＮ１１〜ＱＮ１３の部分にはＳＯＤＥＬＦＥ
Ｔを用い、それ以外の部分にはｂｕｌｋＦＥＴを用いる
ことにより、トレードオフの関係にあるノイズマージン
と高速性能を最適化することができる。
ＳＯＤＥＬＦＥＴにより構成すると、ボディ領域が浮遊
状態にある結果、寄生バイポーラトランジスタ効果が発
生すること、またノードＮ１が蓄積できる電荷量が少な
くなることから、ノイズ耐性が悪くなる。そこで、トラ
ンジスタＱＮ１１〜ＱＮ１３の部分にはＳＯＤＥＬＦＥ
Ｔを用い、それ以外の部分にはｂｕｌｋＦＥＴを用いる
ことにより、トレードオフの関係にあるノイズマージン
と高速性能を最適化することができる。
【００７８】また、アナログ回路やメモリのセンスアン
プ回路等には、差動アンプが多く用いられる。例えば二
つのＣＭＯＳ回路で構成される差動アンプは、二つのＣ
ＭＯＳ回路のしきい値が揃っていることが重要である。
しかし、この発明によるＳＯＤＥＬＦＥＴの場合、チャ
ネルボディ領域がフローティングであることから、過去
の履歴に影響されてしきい値がずれることがあり、二つ
のＣＭＯＳ回路のしきい値を常に揃えておくことが簡単
ではない。従って、この発明によるＳＯＤＥＬＦＥＴを
用いたＬＳＩにおいても、差動アンプについてはｂｕｌ
ｋＦＥＴを用いるといった、使い分けを行うことが好ま
しい。
プ回路等には、差動アンプが多く用いられる。例えば二
つのＣＭＯＳ回路で構成される差動アンプは、二つのＣ
ＭＯＳ回路のしきい値が揃っていることが重要である。
しかし、この発明によるＳＯＤＥＬＦＥＴの場合、チャ
ネルボディ領域がフローティングであることから、過去
の履歴に影響されてしきい値がずれることがあり、二つ
のＣＭＯＳ回路のしきい値を常に揃えておくことが簡単
ではない。従って、この発明によるＳＯＤＥＬＦＥＴを
用いたＬＳＩにおいても、差動アンプについてはｂｕｌ
ｋＦＥＴを用いるといった、使い分けを行うことが好ま
しい。
【００７９】また、この発明によるＦＤ−ＳＯＤＥＬＦ
ＥＴを用いたＬＳＩにおいて、ｐ／ｎ-／ｐ構造を素子
毎に分離して設けた場合に、選択的に下部のｐ型層にし
きい値電圧を調整するための基板バイアスを印加する基
板バイアス印加回路を備えることも有効である。特に、
図１４に示したように、ソース、ドレインの拡張領域７
ｂの下にハロ領域であるｐ型層９を形成したＦＤ−ＳＯ
ＤＥＬＦＥＴについては、ｐ型層２にバイアスを印加す
ることにより、しきい値を調整できることが確認されて
いる。図２４は、図１４に示すＦＤ−ＳＯＤＥＬＦＥＴ
について、ｐ型層２に印加する基板バイアス電圧Ｖｓｕ
ｂを変えたときのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特
性を示している。この特性から、ｐ型層２を素子毎に分
離して設けてここに基板バイアス印加回路を接続すれ
ば、しきい値電圧の異なるＦＤ−ＳＯＤＥＬＦＥＴを集
積したＬＳＩを得ることができる。
ＥＴを用いたＬＳＩにおいて、ｐ／ｎ-／ｐ構造を素子
毎に分離して設けた場合に、選択的に下部のｐ型層にし
きい値電圧を調整するための基板バイアスを印加する基
板バイアス印加回路を備えることも有効である。特に、
図１４に示したように、ソース、ドレインの拡張領域７
ｂの下にハロ領域であるｐ型層９を形成したＦＤ−ＳＯ
ＤＥＬＦＥＴについては、ｐ型層２にバイアスを印加す
ることにより、しきい値を調整できることが確認されて
いる。図２４は、図１４に示すＦＤ−ＳＯＤＥＬＦＥＴ
について、ｐ型層２に印加する基板バイアス電圧Ｖｓｕ
ｂを変えたときのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特
性を示している。この特性から、ｐ型層２を素子毎に分
離して設けてここに基板バイアス印加回路を接続すれ
ば、しきい値電圧の異なるＦＤ−ＳＯＤＥＬＦＥＴを集
積したＬＳＩを得ることができる。
【００８０】［第９実施の形態］図２２のＮＡＮＤゲー
ト回路及び図２３のダイナミックドミノ回路は、部分Ｓ
ＯＩ基板を用いたＳＯＩＦＥＴとｂｕｌｋＦＥＴの組み
合わせにより構成することができる。図２５は、部分Ｓ
ＯＩ基板を用いたＳＯＩＦＥＴとｂｕｌｋＦＥＴの集積
化構造を示している。部分ＳＯＩ基板は、シリコン基板
１０１上の薄いシリコン層１０３の下にシリコン酸化膜
等の絶縁膜１０２が埋め込まれたＳＯＩ領域と、絶縁膜
が埋め込まれていないバルク領域とを有する。
ト回路及び図２３のダイナミックドミノ回路は、部分Ｓ
ＯＩ基板を用いたＳＯＩＦＥＴとｂｕｌｋＦＥＴの組み
合わせにより構成することができる。図２５は、部分Ｓ
ＯＩ基板を用いたＳＯＩＦＥＴとｂｕｌｋＦＥＴの集積
化構造を示している。部分ＳＯＩ基板は、シリコン基板
１０１上の薄いシリコン層１０３の下にシリコン酸化膜
等の絶縁膜１０２が埋め込まれたＳＯＩ領域と、絶縁膜
が埋め込まれていないバルク領域とを有する。
【００８１】この様な部分ＳＯＩ基板のＳＯＩ領域のシ
リコン層１０３に、ＳＯＩＦＥＴが形成される。ＳＯＩ
ＦＥＴは、シリコン層１０３上にゲート絶縁膜２０１を
介して形成されたゲート電極２０２を有する。ソース，
ドレイン拡散層２０３は、絶縁膜１０２に達する深さに
形成される。シリコン層１０３が薄い場合には、ＳＯＩ
ＦＥＴは、完全空乏化素子となる。
リコン層１０３に、ＳＯＩＦＥＴが形成される。ＳＯＩ
ＦＥＴは、シリコン層１０３上にゲート絶縁膜２０１を
介して形成されたゲート電極２０２を有する。ソース，
ドレイン拡散層２０３は、絶縁膜１０２に達する深さに
形成される。シリコン層１０３が薄い場合には、ＳＯＩ
ＦＥＴは、完全空乏化素子となる。
【００８２】バルク領域には、ｎ型（またはｐ型）ウェ
ル３０１が形成され、このウェル３０１上にゲート絶縁
膜３０２を介してゲート電極３０３が形成され、ソー
ス、ドレイン拡散層３０４が形成される。
ル３０１が形成され、このウェル３０１上にゲート絶縁
膜３０２を介してゲート電極３０３が形成され、ソー
ス、ドレイン拡散層３０４が形成される。
【００８３】図２２のＮＡＮＤゲート回路のｎチャネル
トランジスタＱＮ１−Ｑ３は、図２５のＳＯＩＦＥＴに
より形成する。ｐチャネルトランジスタＱＰ１−ＱＰ３
は、図２５のバルクＦＥＴにより形成する。これによ
り、第７実施の形態及び第８実施の形態で説明したと同
様の理由で高い安定性と高いノイズマージンが得られ
る。
トランジスタＱＮ１−Ｑ３は、図２５のＳＯＩＦＥＴに
より形成する。ｐチャネルトランジスタＱＰ１−ＱＰ３
は、図２５のバルクＦＥＴにより形成する。これによ
り、第７実施の形態及び第８実施の形態で説明したと同
様の理由で高い安定性と高いノイズマージンが得られ
る。
【００８４】図２３のダイナミックドミノ回路のｎチャ
ネルトランジスタＱＮ１１−ＱＮ１３は、図２５のＳＯ
ＩＦＥＴにより形成する。ｐチャネルトランジスタＱＰ
１１，ＱＰ１２及びｎチャネルトランジスタＱＮ１４
は、図２５のバルクＦＥＴにより形成する。これによ
り、第８実施の形態で説明したと同様の理由で、ノイズ
マージンを低下させることなく、高速動作を行うことが
できる。
ネルトランジスタＱＮ１１−ＱＮ１３は、図２５のＳＯ
ＩＦＥＴにより形成する。ｐチャネルトランジスタＱＰ
１１，ＱＰ１２及びｎチャネルトランジスタＱＮ１４
は、図２５のバルクＦＥＴにより形成する。これによ
り、第８実施の形態で説明したと同様の理由で、ノイズ
マージンを低下させることなく、高速動作を行うことが
できる。
【００８５】
【発明の効果】以上述べたようにこの発明によれば、バ
ルク半導体を用いてより簡単な構造で微細化と高性能化
を可能としたトランジスタを持つ半導体装置を提供する
ことができる。
ルク半導体を用いてより簡単な構造で微細化と高性能化
を可能としたトランジスタを持つ半導体装置を提供する
ことができる。
【図１】この発明の実施の形態によるＳＯＤＥＬＦＥＴ
の構造を示す断面図である。
の構造を示す断面図である。
【図２】同ＳＯＤＥＬＦＥＴのチャネル領域の深さ方向
の不純物濃度分布を示す図である。
の不純物濃度分布を示す図である。
【図３】この発明によるＳＯＤＥＬＦＥＴのしきい値電
圧ロールオフ値δＶｔｈとｐ型層厚さの関係をＳＯＩＦ
ＥＴと比較して示す図である。
圧ロールオフ値δＶｔｈとｐ型層厚さの関係をＳＯＩＦ
ＥＴと比較して示す図である。
【図４】この発明によるＳＯＤＥＬＦＥＴのしきい値電
圧ロールオフ値δＶｔｈ及び電子移動度μｅとｎ-型層
厚さとの関係を示す図である。
圧ロールオフ値δＶｔｈ及び電子移動度μｅとｎ-型層
厚さとの関係を示す図である。
【図５Ａ】同実施の形態のＳＯＤＥＬＦＥＴのｐ／ｎ-
／ｐ構造を得る製造工程における素子分離工程を示す断
面図である。
／ｐ構造を得る製造工程における素子分離工程を示す断
面図である。
【図５Ｂ】同製造工程におけるｐ型層イオン注入工程及
びシリコン層エピタキシャル成長工程を示す断面図であ
る。
びシリコン層エピタキシャル成長工程を示す断面図であ
る。
【図５Ｃ】同製造工程におけるｎ-型層イオン注入工程
を示す断面図である。
を示す断面図である。
【図５Ｄ】同製造工程におけるｐ型層イオン注入工程を
示す断面図である。
示す断面図である。
【図６Ａ】同実施の形態のＳＯＤＥＬＦＥＴのｐ／ｎ-
／ｐ構造を得るための他の製造工程における素子分離工
程を示す断面図である。
／ｐ構造を得るための他の製造工程における素子分離工
程を示す断面図である。
【図６Ｂ】同製造工程における第１回目シリコン層エピ
タキシャル工程を示す断面図である。
タキシャル工程を示す断面図である。
【図６Ｃ】同製造工程におけるｎ-層イオン注入工程を
示す断面図である。
示す断面図である。
【図６Ｄ】同製造工程における第２回目シリコン層エピ
タキシャル工程を示す断面図である。
タキシャル工程を示す断面図である。
【図６Ｅ】同製造工程におけるｐ層イオン注入工程を示
す断面図である。
す断面図である。
【図７】同実施の形態のＳＯＤＥＬＦＥＴを集積化する
ための製造工程におけるｐ／ｎ -／ｐ構造形成工程及び
素子分離工程を示す断面図である。
ための製造工程におけるｐ／ｎ -／ｐ構造形成工程及び
素子分離工程を示す断面図である。
【図８】同製造工程のゲート電極形成工程及びソース、
ドレイン拡張領域形成工程を示す断面図である。
ドレイン拡張領域形成工程を示す断面図である。
【図９】同製造工程のゲート側壁絶縁膜形成工程を示す
断面図である。
断面図である。
【図１０】同製造工程のソース、ドレイン領域の選択エ
ピタキシャル成長工程を示す断面図である。
ピタキシャル成長工程を示す断面図である。
【図１１】同製造工程のソース、ドレイン低抵抗領域の
形成工程を示す断面図である。
形成工程を示す断面図である。
【図１２】同製造工程の層間絶縁膜及びコンタクトプラ
グ形成工程を示す断面図である。
グ形成工程を示す断面図である。
【図１３】ゲート長としきい値電圧ロールオフ値の関係
を示す図である。
を示す図である。
【図１４】他の実施の形態によるＳＯＤＥＬＦＥＴの構
造を示す断面図である。
造を示す断面図である。
【図１５】他の実施の形態によるＳＯＤＥＬＦＥＴの構
造を示す断面図である。
造を示す断面図である。
【図１６】ＦＤ−ＳＯＤＥＬＦＥＴとバルクＦＥＴの集
積化構造を示す断面図である。
積化構造を示す断面図である。
【図１７】ＦＤ−ＳＯＤＥＬＦＥＴとＰＤ−ＳＯＤＥＬ
ＦＥＴの集積化構造を示す断面図である。
ＦＥＴの集積化構造を示す断面図である。
【図１８】図１７のＰＤ−ＳＯＤＥＬＦＥＴのチャネル
領域不純物濃度分布を示す図である。
領域不純物濃度分布を示す図である。
【図１９】図１７のＰＤ−ＳＯＤＥＬＦＥＴのドレイン
電圧−ドレイン電流特性を示す図である。
電圧−ドレイン電流特性を示す図である。
【図２０】図１８のＰＤ−ＳＯＤＥＬＦＥＴのボディ電
位のドレイン電圧依存性を示す図である。
位のドレイン電圧依存性を示す図である。
【図２１】他の実施の形態によるＰＤ−ＳＯＤＥＬＦＥ
ＴとバルクＦＥＴの集積化構造を示す断面図である。
ＴとバルクＦＥＴの集積化構造を示す断面図である。
【図２２】この発明を適用するに好ましい回路例を示す
図である。
図である。
【図２３】この発明を適用するに好ましい他の回路例を
示す図である。
示す図である。
【図２４】この発明によるＦＤ−ＳＯＤＥＬＦＥＴの基
板バイアス印加の効果を示す図である。
板バイアス印加の効果を示す図である。
【図２５】他の実施の形態によるＳＯＩＦＥＴとバルク
ＦＥＴの集積化構造を示す図である。
ＦＥＴの集積化構造を示す図である。
１…シリコン基板、２…ｐ型層、３…ｎ-型層、４…ｐ
型層（チャネル領域）、５…ゲート絶縁膜、６…ゲート
電極、６ａ…メタル電極、６ｂ…多結晶シリコン電極、
７…ソース、ドレイン拡散層、７ａ…低抵抗領域、７ｂ
…拡張領域、８…側壁絶縁膜、１０，１１…シリコン層
（エピタキシャル成長層）。
型層（チャネル領域）、５…ゲート絶縁膜、６…ゲート
電極、６ａ…メタル電極、６ｂ…多結晶シリコン電極、
７…ソース、ドレイン拡散層、７ａ…低抵抗領域、７ｂ
…拡張領域、８…側壁絶縁膜、１０，１１…シリコン層
（エピタキシャル成長層）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｆターム(参考） 5F048 AA00 AA01 AA05 AA08 AB03 AC00 AC01 AC03 BA02 BA03 BA05 BA07 BA09 BB05 BB09 BB12 BB14 BB19 BC06 BD04 BD09 BE04 BF07 BG14 5F140 AA21 AA39 AB01 AB03 AC16 AC28 BA01 BA16 BA17 BB13 BC06 BC12 BF07 BF10 BF11 BF14 BF17 BF20 BF21 BF24 BG08 BG14 BH06 BH15 BH36 BH38 BH40 BJ01 BJ07 BJ27 BK02 BK10 BK13 BK17 BK18 CB04
Claims (46)
- 【請求項１】 半導体基板と、 前記半導体基板の表面にゲート絶縁膜を介して形成され
たゲート電極と、 前記半導体基板に前記ゲート電極直下のチャネル領域を
挟んで対向するように形成された、低抵抗領域とこの低
抵抗領域から前記チャネル領域側に拡張するように形成
された低抵抗領域より低不純物濃度で浅い拡張領域とか
ら構成されるソース及びドレイン拡散層と、 前記ソース及びドレイン拡散層の間の前記チャネル領域
に形成された第１導電型の第１の不純物ドープ層と、 前記第１の不純物ドープ層の下に形成された第２導電型
の第２の不純物ドープ層と、 前記第２の不純物ドープ層の下に形成された第１導電型
の第３の不純物ドープ層とを備え、 前記第１の不純物ドープ層は、その接合深さが前記ソー
ス及びドレイン拡散層の拡張領域のそれと同じかより浅
く設定され、 前記第２の不純物ドープ層は、前記第１及び第３の不純
物ドープ層との間に生じるビルトインポテンシャルによ
り完全空乏化するように不純物濃度と厚さが設定されて
いることを特徴とする半導体装置。 - 【請求項２】 前記第１の不純物ドープ層は、チャネル
反転層形成時に完全空乏化するように不純物濃度及び厚
さが設定されていることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記第１の不純物ドープ層は、チャネル
反転層形成時に部分的に空乏化するように不純物濃度及
び厚さが設定されていることを特徴とする請求項１記載
の半導体装置。 - 【請求項４】 前記第１及び第２の不純物ドープ層は、
前記第３の不純物ドープ層が形成された前記半導体基板
上にエピタキシャル成長させたアンドープ半導体層に不
純物をイオン注入して形成されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項５】 前記第２の不純物ドープ層は、前記ゲー
ト電極直下の領域に選択的に形成されていることを特徴
とする請求項１記載の半導体装置。 - 【請求項６】 前記第２の不純物ドープ層は、前記アン
ドープ半導体層の前記ゲート電極直下の領域に選択的に
形成されており、 前記ソース及びドレイン拡散層は、前記低抵抗領域の底
面が前記アンドープ半導体層内に位置し且つ、前記拡張
領域の底面が前記第２の不純物ドープ層に接するように
形成されていることを特徴とする請求項４記載の半導体
装置。 - 【請求項７】 前記ソース及びドレイン拡散層の拡張領
域に接して第１導電型の第４の不純物ドープ層が埋め込
まれていることを特徴とする請求項１記載の半導体装
置。 - 【請求項８】 前記ソース及びドレイン拡散層の低抵抗
領域は、前記ゲート絶縁膜位置より上方に突出して形成
されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項９】 前記ゲート電極は、ゲート絶縁膜に接す
る金属膜を有することを特徴とする請求項１記載の半導
体装置。 - 【請求項１０】 前記ゲート電極は、メタル電極である
ことを特徴とする請求項２記載の半導体装置。 - 【請求項１１】 前記ゲート電極は、多結晶シリコン電
極であることを特徴とする請求項３記載の半導体装置。 - 【請求項１２】 半導体基板と、 前記半導体基板の表面にゲート絶縁膜を介して形成され
たゲート電極と、 前記半導体基板に前記ゲート電極直下のチャネル領域を
挟んで対向するように形成されたソース及びドレイン拡
散層と、 前記ソース及びドレイン拡散層の間の前記チャネル領域
に形成された第１導電型の第１の不純物ドープ層と、 前記第１の不純物ドープ層の下に形成された第２導電型
の第２の不純物ドープ層と、 前記第２の不純物ドープ層の下に形成された第１導電型
の第３の不純物ドープ層とを備え、 前記第１の不純物ドープ層は、その接合深さが前記ソー
ス及びドレイン拡散層のそれと同じかより浅く設定さ
れ、 前記第２の不純物ドープ層は、前記第３の不純物ドープ
層との接合の深さが前記ソース及びドレイン拡散層の接
合深さより深く且つ、前記第１及び第３の不純物ドープ
層との間に生じるビルトインポテンシャルにより完全空
乏化するように不純物濃度と厚さが設定されていること
を特徴とする半導体装置。 - 【請求項１３】 前記ソース及びドレイン拡散層は、低
抵抗領域と、この低抵抗領域から前記チャネル領域側に
拡張するように形成された低抵抗領域より低不純物濃度
で浅い拡張領域とから構成され且つ、前記低抵抗領域の
底面が前記第２の不純物ドープ層内部に位置することを
特徴とする請求項１２記載の半導体装置。 - 【請求項１４】 前記第１の不純物ドープ層は、チャネ
ル反転層形成時に完全空乏化するように不純物濃度及び
厚さが設定されていることを特徴とする請求項１２記載
の半導体装置。 - 【請求項１５】 前記第１の不純物ドープ層は、チャネ
ル反転層形成時に部分的に空乏化するように不純物濃度
及び厚さが設定されていることを特徴とする請求項１２
記載の半導体装置。 - 【請求項１６】 前記第１及び第２の不純物ドープ層
は、前記第３の不純物ドープ層が形成された半導体基板
上にエピタキシャル成長させたアンドープ半導体層に不
純物をイオン注入して形成されていることを特徴とする
請求項１２記載の半導体装置。 - 【請求項１７】 前記第２の不純物ドープ層は、前記ゲ
ート電極直下の領域に選択的に形成されていることを特
徴とする請求項１２記載の半導体装置。 - 【請求項１８】 前記第２の不純物ドープ層は、前記ア
ンドープ半導体層の前記ゲート電極直下の領域に選択的
に形成されており、且つ前記ソース及びドレイン拡散層
は、底面が前記アンドープ半導体層内に位置する低抵抗
領域と、この低抵抗領域から前記チャネル領域側に拡張
するように形成されて底面が前記第２の不純物ドープ層
に接する、低抵抗領域より低不純物濃度で浅い拡張領域
とから構成されていることを特徴とする請求項１６記載
の半導体装置。 - 【請求項１９】 前記ソース及びドレイン拡散層の拡張
領域に接して第１導電型の第４の不純物ドープ層が埋め
込まれていることを特徴とする請求項１３記載の半導体
装置。 - 【請求項２０】 前記ソース及びドレイン拡散層の低抵
抗領域は、前記ゲート絶縁膜位置より上方に突出して形
成されていることを特徴とする請求項１３記載の半導体
装置。 - 【請求項２１】 前記ゲート電極は、ゲート絶縁膜に接
する金属膜を有することを特徴とする請求項１２記載の
半導体装置。 - 【請求項２２】 前記ゲート電極は、メタル電極である
ことを特徴とする請求項１４記載の半導体装置。 - 【請求項２３】 前記ゲート電極は、多結晶シリコン電
極であることを特徴とする請求項１５記載の半導体装
置。 - 【請求項２４】 半導体基板と、 前記半導体基板の表面にゲート絶縁膜を介して形成され
たゲート電極と、 前記半導体基板に前記ゲート電極直下のチャネル領域を
挟んで対向するように形成された、低抵抗領域とこの低
抵抗領域から前記チャネル領域側に拡張するように形成
された低抵抗領域より低不純物濃度で浅い拡張領域とか
ら構成されるソース及びドレイン拡散層と、 前記ソース及びドレイン拡散層の間の前記チャネル領域
に形成された第１導電型の第１の不純物ドープ層と、 前記第１の不純物ドープ層の下に形成された第２導電型
の第２の不純物ドープ層と、 前記第２の不純物ドープ層の下に形成された第１導電型
の第３の不純物ドープ層とを備え、 前記第１の不純物ドープ層は、その接合深さが前記ソー
ス及びドレイン拡散層の拡張領域のそれより深い状態で
選択的に形成され且つ、チャネル反転層形成時に部分的
に空乏化するように不純物濃度と厚さが設定され、 前記第２の不純物ドープ層は、その両端部が前記ソース
及びドレイン拡散層の拡張領域に接するように選択的に
形成され且つ、前記第１及び第３の不純物ドープとの間
に生じるビルトインポテンシャルにより完全空乏化する
ように不純物濃度と厚さが設定されていることを特徴と
する半導体装置。 - 【請求項２５】 前記第１の不純物ドープ層は、前記ソ
ース及びドレイン拡散層の拡張領域との間に形成される
空乏層と完全空乏化する前記第２の不純物ドープ層によ
り囲まれて、浮遊状態になることを特徴とする請求項２
４記載の半導体装置。 - 【請求項２６】 半導体基板と、前記半導体基板に互い
に離隔して形成された第１のソース及びドレイン拡散層
及び前記半導体基板の前記第１のソース及びドレイン拡
散層の間にゲート絶縁膜を介して形成された第１のゲー
ト電極を有する第１のトランジスタと、前記半導体基板
に互いに離隔して形成された第２のソース及びドレイン
拡散層及び前記半導体基板の前記第２のソース及びドレ
イン拡散層の間にゲート絶縁膜を介して形成された第２
のゲート電極を有する第２のトランジスタとを備え、 前記第１のトランジスタは、 前記第１のソース及びドレイン拡散層の間のチャネル領
域に形成された第１導電型の第１の不純物ドープ層と、 前記第１の不純物ドープ層の下に形成された第２導電型
の第２の不純物ドープ層と、 前記第２の不純物ドープ層の下に形成された第１導電型
の第３の不純物ドープ層とを備え、且つ前記第１の不純
物ドープ層は、その接合深さが前記第１のソース及びド
レイン拡散層のそれと同じかより浅く且つ、チャネル反
転層形成時に完全空乏化または部分空乏化するように不
純物濃度と厚さが設定され、 前記第２の不純物ドープ層は、第３の不純物ドープ層と
の間の接合の深さが、前記第１のソース及びドレイン拡
散層のそれより深く且つ、前記第１及び第３の不純物ド
ープ層との間に生じるビルトインポテンシャルにより完
全空乏化するように不純物濃度と厚さが設定されている
ことを特徴とする半導体装置。 - 【請求項２７】 前記第２のトランジスタは、前記半導
体基板の前記第２のゲート電極直下の部分に、前記第２
のソース及びドレイン拡散層より深い不純物ドープ層で
ある第１導電型のバルク層を有することを特徴とする請
求項２６記載の半導体装置。 - 【請求項２８】 前記第２のトランジスタは、 前記第２のソース及びドレイン拡散層の間の前記チャネ
ル領域に形成された第１導電型の第４の不純物ドープ層
と、 前記第４の不純物ドープ層の下に形成された第２導電型
の第５の不純物ドープ層と、 前記第５の不純物ドープ層の下に形成された第１導電型
の第６の不純物ドープ層とを備え、 前記第４の不純物ドープ層は、その接合深さが前記第１
のトランジスタの第１の不純物ドープ層のそれより深く
且つ、チャネル反転層形成時に部分的に空乏化するよう
に不純物濃度と厚さが設定され、 前記第５の不純物ドープ層は、前記第６の不純物ドープ
層と間の接合の深さが前記第２のソース及びドレイン拡
散層の接合深さより深く且つ、前記第４及び第６の不純
物ドープ層との間に生じるビルトインポテンシャルによ
り完全空乏化するように不純物濃度と厚さが設定されて
いることを特徴とする請求項２６記載の半導体装置。 - 【請求項２９】 半導体基板に形成されたＮＡＮＤゲー
ト回路であって、基準端子と出力端子の間に直列接続さ
れそれぞれのゲートが入力端子に接続された複数のｎチ
ャネルトランジスタと、前記出力端子と電源端子の間に
並列接続されそれぞれのゲートが対応する入力端子に接
続された複数のｐチャネルトランジスタとを有し、 前記ｎチャネルトランジスタは、 前記半導体基板の表面にゲート絶縁膜を介して形成され
た第１のゲート電極と、 前記半導体基板に前記第１のゲート電極直下のチャネル
領域を挟んで対向するように形成された第１のソース及
びドレイン拡散層と、 前記第１のソース及びドレイン拡散層の間の前記チャネ
ル領域に形成された第１のｐ型不純物ドープ層と、 前記第１のｐ型不純物ドープ層の下に形成されたｎ型不
純物ドープ層と、 前記ｎ型不純物ドープ層の下に形成された第２のｐ型不
純物ドープ層とを備え、 前記第１のｐ型不純物ドープ層は、その接合深さが前記
第１のソース及びドレイン拡散層のそれと同じかより浅
く設定され、 前記ｎ型不純物ドープ層は、前記第２のｐ型不純物ドー
プ層との接合の深さが前記第１のソース及びドレイン拡
散層の接合深さより深く且つ、前記第１及び第２のｐ型
不純物ドープ層との間に生じるビルトインポテンシャル
により完全空乏化するように不純物濃度と厚さが設定さ
れており、 前記ｐチャネルトランジスタは、 前記半導体基板の表面にゲート絶縁膜を介して形成され
た第２のゲート電極と、 前記半導体基板に前記第２のゲート電極直下のチャネル
領域を挟んで対向するように形成された第２のソース及
びドレイン拡散層と、 前記第２のソース及びドレイン拡散層の間の前記チャネ
ル領域に形成された第２のソース及びドレイン拡散層よ
り深いｐ型のバルク層とを有することを特徴とするＮＡ
ＮＤゲート回路。 - 【請求項３０】 半導体基板に形成されたダイナミック
回路であって、第１のノードと第２のノードの間に併設
されて、ゲートに入力信号が与えられる複数のスイッチ
ングトランジスタと、前記第１のノードを所定電位にプ
リチャージするためのプリチャージ用トランジスタと、
クロック信号によりゲートが制御されて前記第２のノー
ドを基準端子に接続するための活性化トランジスタとを
備え、 前記スイッチングトランジスタは、 前記半導体基板の表面にゲート絶縁膜を介して形成され
た第１のゲート電極と、 前記半導体基板に前記第１のゲート電極直下のチャネル
領域を挟んで対向するように形成された第１のソース及
びドレイン拡散層と、 前記第１のソース及びドレイン拡散層の間の前記チャネ
ル領域に形成された第１導電型の第１の不純物ドープ層
と、 前記第１の不純物ドープ層の下に形成された第２導電型
の第２の不純物ドープ層と、 前記第２の不純物ドープ層の下に形成された第１導電型
の第３の不純物ドープ層とを備え、 前記第１の不純物ドープ層は、その接合深さが前記第１
のソース及びドレイン拡散層のそれと同じかより浅く設
定され、 前記第２の不純物ドープ層は、前記第３の不純物ドープ
層との接合の深さが前記第１のソース及びドレイン拡散
層の接合深さより深く且つ、前記第１及び第３の不純物
ドープ層との間に生じるビルトインポテンシャルにより
完全空乏化するように不純物濃度と厚さが設定されてお
り、 前記プリチャージ用トランジスタ及び活性化用トランジ
スタはそれぞれ、 前記半導体基板の表面にゲート絶縁膜を介して形成され
た第２のゲート電極と、 前記半導体基板に前記第２のゲート電極直下のチャネル
領域を挟んで対向するように形成された第２のソース及
びドレイン拡散層と、 前記第２のソース及びドレイン拡散層の間の前記チャネ
ル領域に形成された第２のソース及びドレイン拡散層よ
り深いバルク層とを有することを特徴とするダイナミッ
ク回路。 - 【請求項３１】 半導体基板に形成されたＮＡＮＤゲー
ト回路であって、基準端子と出力端子の間に直列接続さ
れそれぞれのゲートが入力端子に接続された複数のｎチ
ャネルトランジスタと、前記出力端子と電源端子の間に
並列接続されそれぞれのゲートが対応する入力端子に接
続された複数のｐチャネルトランジスタとを有し、 前記半導体基板は、所定深さ位置に絶縁膜が埋め込まれ
たＳＯＩ構造領域とバルク領域とを有し、 前記ｎチャネルトランジスタは、前記ＳＯＩ構造領域に
ＳＯＩＦＥＴとして形成され、 前記ｐチャネルトランジスタは、前記バルク領域にバル
クＦＥＴとして形成されていることを特徴とするＮＡＮ
Ｄゲート回路。 - 【請求項３２】 半導体基板に形成されたダイナミック
回路であって、第１のノードと第２のノードの間に併設
されて、ゲートに入力信号が与えられる複数のスイッチ
ングトランジスタと、前記第１のノードを所定電位にプ
リチャージするためのプリチャージ用トランジスタと、
クロック信号によりゲートが制御されて前記第２のノー
ドを基準端子に接続するための活性化トランジスタとを
備え、 前記半導体基板は、所定深さ位置に絶縁膜が埋め込まれ
たＳＯＩ構造領域とバルク領域とを有し、 前記スイッチングトランジスタは、前記ＳＯＩ構造領域
にＳＯＩＦＥＴとして形成され、 前記プリチャージ用トランジスタ及び活性化用トランジ
スタは、前記バルク領域にバルクＦＥＴとして形成され
ていることを特徴とするダイナミック回路。 - 【請求項３３】 少なくとも表面に第１導電型の第１の
不純物ドープ層を有する半導体基板に、不純物がドープ
されていない第１の半導体層をエピタキシャル成長させ
る工程と、 前記第１の半導体層にイオン注入を行って前記第１の不
純物ドープ層に接する第２導電型の第２の不純物ドープ
層を形成する工程と、 前記第１の半導体層の表面部にイオン注入を行って前記
第２の不純物ドープ層に接する第１導電型の第３の不純
物ドープ層を形成する工程と、 前記第３の不純物ドープ層上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記半導体基板に前記ゲート電極に自己整合された状態
で、前記第３の不純物ドープ層と第２の不純物ドープ層
の接合面より深く且つ、前記第２の不純物ドープ層と第
１の不純物ドープ層の接合面より浅い接合深さを持つソ
ース及びドレイン拡散層を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項３４】 前記ソース及びドレイン拡散層を形成
する工程は、 前記ゲート電極をマスクとして前記第３の不純物ドープ
層にイオン注入を行って前記第３の不純物ドープ層より
深い、ソース及びドレイン拡張領域となる第４の不純物
ドープ層を形成する工程と、 前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、 前記第４の不純物ドープ層上に第２の半導体層を選択エ
ピタキシャル成長させる工程と、 前記ゲート電極及び側壁絶縁膜をマスクとして前記第２
の半導体層にイオン注入を行って、前記第４の不純物ド
ープ層より高不純物濃度で深い、ソース及びドレイン低
抵抗領域となる第５の不純物ドープ層を形成する工程と
を有することを特徴とする請求項３３記載の半導体装置
の製造方法。 - 【請求項３５】 前記第１の半導体層のエピタキシャル
成長工程に先立って、前記半導体基板に素子分離絶縁膜
を形成する工程を有することを特徴とする請求項３３記
載の半導体装置の製造方法。 - 【請求項３６】 前記第３の不純物ドープ層の形成工程
の後に、前記半導体基板に素子分離絶縁膜を形成する工
程を有することを特徴とする請求項３３記載の半導体装
置の製造方法。 - 【請求項３７】 前記第２の不純物ドープ層は、前記第
１及び第３の不純物ドープ層との間のビルトインポテン
シャルにより完全空乏化する不純物濃度と厚さをもって
形成することを特徴とする請求項３３記載の半導体装置
の製造方法。 - 【請求項３８】 前記第３の不純物ドープ層は、チャネ
ル反転層形成時に完全空乏化するに必要な不純物濃度と
厚さをもって形成することを特徴とする請求項３３記載
の半導体装置の製造方法。 - 【請求項３９】 前記第３の不純物ドープ層は、チャネ
ル反転層形成時に部分的に空乏化するに必要な不純物濃
度と厚さをもって形成することを特徴とする請求項３３
記載の半導体装置の製造方法。 - 【請求項４０】 少なくとも表面に第１導電型の第１の
不純物ドープ層を有する半導体基板に、不純物がドープ
されていない第１の半導体層をエピタキシャル成長させ
る工程と、 前記第１の半導体層にイオン注入を行って前記第１の不
純物ドープ層に接する第２導電型の第２の不純物ドープ
層を形成する工程と、 前記第２の不純物ドープ層上に不純物がドープされてい
ない第２の半導体層をエピタキシャル成長させる工程
と、 前記第２の半導体層にイオン注入を行って前記第２の不
純物ドープ層に接する第１導電型の第３の不純物ドープ
層を形成する工程と、 前記第３の不純物ドープ層上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記半導体基板に前記ゲート電極に自己整合された状態
で、前記第３の不純物ドープ層と第２の不純物ドープ層
の接合面より深く且つ、前記第２の不純物ドープ層と第
１の不純物ドープ層の接合面より浅い接合深さを持つソ
ース及びドレイン拡散層を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項４１】 前記ソース及びドレイン拡散層を形成
する工程は、 前記ゲート電極をマスクとして前記第３の不純物ドープ
層にイオン注入を行って前記第３の不純物ドープ層より
深い、ソース及びドレイン拡張領域となる第４の不純物
ドープ層を形成する工程と、 前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、 前記第４の不純物ドープ層上に第３の半導体層を選択エ
ピタキシャル成長させる工程と、 前記ゲート電極及び側壁絶縁膜をマスクとして前記第３
の半導体層にイオン注入を行って、前記第４の不純物ド
ープ層より高不純物濃度で深い、ソース及びドレイン低
抵抗領域となる第５の不純物ドープ層を形成する工程と
を有することを特徴とする請求項４０記載の半導体装置
の製造方法。 - 【請求項４２】 前記第１の半導体層のエピタキシャル
成長工程に先立って、前記半導体基板に素子分離絶縁膜
を形成する工程を有することを特徴とする請求項４０記
載の半導体装置の製造方法。 - 【請求項４３】 前記第３の不純物ドープ層の形成工程
の後に、前記半導体基板に素子分離絶縁膜を形成する工
程を有することを特徴とする請求項４０記載の半導体装
置の製造方法。 - 【請求項４４】 前記第２の不純物ドープ層は、前記第
１及び第３の不純物ドープ層との間のビルトインポテン
シャルにより完全空乏化する不純物濃度と厚さをもって
形成することを特徴とする請求項４０記載の半導体装置
の製造方法。 - 【請求項４５】 前記第３の不純物ドープ層は、チャネ
ル反転層形成時に完全空乏化するに必要な不純物濃度と
厚さをもって形成することを特徴とする請求項４０記載
の半導体装置の製造方法。 - 【請求項４６】 前記第３の不純物ドープ層は、チャネ
ル反転層形成時に部分的に空乏化するに必要な不純物濃
度と厚さをもって形成することを特徴とする請求項４０
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002004467A JP4542736B2 (ja) | 2001-01-18 | 2002-01-11 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001010449 | 2001-01-18 | ||
| JP2001-10449 | 2001-01-18 | ||
| JP2002004467A JP4542736B2 (ja) | 2001-01-18 | 2002-01-11 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006175910A Division JP4886384B2 (ja) | 2001-01-18 | 2006-06-26 | Ｎａｎｄゲート回路及びダイナミック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002289850A true JP2002289850A (ja) | 2002-10-04 |
| JP4542736B2 JP4542736B2 (ja) | 2010-09-15 |
Family
ID=26607901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002004467A Expired - Fee Related JP4542736B2 (ja) | 2001-01-18 | 2002-01-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4542736B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215569B2 (en) | 2004-11-15 | 2007-05-08 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of manufacturing the same |
| JP2008153677A (ja) * | 2007-12-28 | 2008-07-03 | Canon Inc | 固体撮像装置及びカメラ |
| JP2011204929A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | 不揮発性記憶装置およびその製造方法 |
-
2002
- 2002-01-11 JP JP2002004467A patent/JP4542736B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215569B2 (en) | 2004-11-15 | 2007-05-08 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of manufacturing the same |
| JP2008153677A (ja) * | 2007-12-28 | 2008-07-03 | Canon Inc | 固体撮像装置及びカメラ |
| JP2011204929A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | 不揮発性記憶装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4542736B2 (ja) | 2010-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7400016B2 (en) | Semiconductor device realizing characteristics like a SOI MOSFET | |
| US6380590B1 (en) | SOI chip having multiple threshold voltage MOSFETs by using multiple channel materials and method of fabricating same | |
| JP4664631B2 (ja) | 半導体装置及びその製造方法 | |
| EP0749165B1 (en) | Thin film transistor in insulated semiconductor substrate and manufacturing method thereof | |
| JP3002989B2 (ja) | 半導体デバイス及びその製造方法 | |
| JP5172671B2 (ja) | デュアルゲートｃｍｏｓ構造体を製造する方法、キャパシタ、及び、デュアルゲート・キャパシタ | |
| US6872640B1 (en) | SOI CMOS device with reduced DIBL | |
| CN107425057B (zh) | 包括在衬底中设有栅极电极区的晶体管的半导体结构及其形成方法 | |
| JP3950294B2 (ja) | 半導体装置 | |
| JP5567247B2 (ja) | 半導体装置およびその製造方法 | |
| JP3383219B2 (ja) | Ｓｏｉ半導体装置及びその製造方法 | |
| JP5925740B2 (ja) | トンネル電界効果トランジスタ | |
| JPH07312423A (ja) | Ｍｉｓ型半導体装置 | |
| WO2002052649A1 (en) | Semiconductor device and portable electronic device | |
| JPH07183469A (ja) | 半導体装置及び半導体装置のオペレーティング方法 | |
| JP2001156290A (ja) | 半導体装置 | |
| JP2001284540A (ja) | 半導体装置およびその製造方法 | |
| US11488871B2 (en) | Transistor structure with multiple halo implants having epitaxial layer over semiconductor-on-insulator substrate | |
| JPH10135349A (ja) | Ｃｍｏｓ型半導体装置及びその製造方法 | |
| JP3425043B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP4886384B2 (ja) | Ｎａｎｄゲート回路及びダイナミック回路 | |
| JP4542736B2 (ja) | 半導体装置 | |
| US7187000B2 (en) | High performance tunneling-biased MOSFET and a process for its manufacture | |
| JP2004221223A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JP3708370B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060626 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070501 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070702 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070718 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070907 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100427 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100628 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4542736 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |