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JP3416628B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP3416628B2
JP3416628B2 JP2000243716A JP2000243716A JP3416628B2 JP 3416628 B2 JP3416628 B2 JP 3416628B2 JP 2000243716 A JP2000243716 A JP 2000243716A JP 2000243716 A JP2000243716 A JP 2000243716A JP 3416628 B2 JP3416628 B2 JP 3416628B2
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Japan
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transistor
body contact
logic circuit
contact portion
type
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JP2000243716A
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直樹 粉谷
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Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
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Publication date
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Priority to US09/840,882 priority patent/US6674127B2/en
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H10D30/6711—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect by using electrodes contacting the supplementary regions or layers
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
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    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/378—Contact regions to the substrate regions
    • H—ELECTRICITY
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ基板を用い
た半導体集積回路装置に関し、特に、ボディコンタクト
部を有するＭＯＳ型トランジスタを含む半導体集積回路
装置に関する。
【０００２】
【従来の技術】近年、ＭＯＳ型トランジスタからなる論
理回路を含む半導体集積回路装置の分野において、微細
化による高速化及び低消費電力化が急速に進展してい
る。しかしながら、高速化を実現するために微細化を進
めると、ＭＯＳ型トランジスタにリーク電流が発生し易
くなり、低消費電力化と逆行してしまう。この高速化と
低消費電力化との、いわゆるトレードオフの関係がます
ます顕著となり、この問題の解決が困難となってきてい
る。
【０００３】従来、高速化及び低消費電力化を実現する
方法の１つとして、図６に示すようなＭＴＣＭＯＳ（Ｍ
ｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ ＣＭＯＳ）回路があ
る。
【０００４】図６に示すように、従来のＭＴＣＭＯＳ回
路は、低しきい値トランジスタ１５１を含む論理回路１
６０と、電源電位ＶDDを供給する電源線１６１と、高し
きい値トランジスタ１５２を介して論理回路部１６０に
内部電源電位ＶD1を供給する内部電源線１６２と、接地
電位Ｖssを論理回路部１６０に供給する接地電源線１６
３とを有している。
【０００５】前記のように構成されたＭＴＣＭＯＳ回路
は、比較的小型の低しきい値トランジスタ１５１を装置
の動作時にのみ動作させることにより高速化を実現して
いる。一方、待機時には、高しきい値トランジスタ１５
２をオフ状態として、待機電流を抑制することにより、
低消費電力化を実現している。このように、低しきい値
トランジスタ１５１における高速性の長所を生かしなが
ら、リーク電流が多いという短所を高しきい値トランジ
スタ１５５によって補う構成である。
【０００６】図７（ａ）は低しきい値トランジスタ１５
１の断面構成を示し、図７（ｂ）は高しきい値トランジ
スタ１５２の断面構成を示している。
【０００７】低しきい値トランジスタ１５１は、図７
（ａ）に示すように、シリコンからなる半導体基板２０
１におけるシャロートレンチ領域（以下、ＳＴＩ領域と
記す。）２０２により絶縁されたｎ型ウエル２０１ａ上
に形成されている。ｎ型ウエル２０１ａ上にはゲート電
極２０３が形成され、該ｎ型ウエル２０１ａにおけるゲ
ート長方向側の領域にはソース領域２０４及びドレイン
領域２０５が形成されている。ｎ型ウエル２０１ａにお
けるゲート電極２０３の下側に形成されたチャネル領域
は低しきい値制御注入層２０６により形成されている。
また、ｎ型ウエル２０１ａとコンタクト部ウエル２０１
ｂとは互いの下部が接合され、コンタクト部ウエル２０
１ｂは基板コンタクト電極２０７によりその電位を制御
されている。
【０００８】また、図７（ｂ）に示すように、高しきい
値トランジスタ１５２は、シリコンからなる半導体基板
２０１におけるＳＴＩ領域２０２により絶縁されたｎ型
ウエル２０１ｃ上に形成されている。ｎ型ウエル２０１
ｃ上にはゲート電極２１３が形成され、該ｎ型ウエル２
０１ｃにおけるゲート長方向側の領域にはソース領域２
１４及びドレイン領域２１５が形成されている。ｎ型ウ
エル２０１ｃにおけるゲート電極２０３の下側に形成さ
れたチャネル領域は高しきい値制御注入層２１６により
形成されている。また、ｎ型ウエル２０１ｃとコンタク
ト部ウエル２０１ｄとは互いの下部が接合され、コンタ
クト部ウエル２０１ｄは基板コンタクト電極２１７によ
りその電位を制御されている。
【０００９】
【発明が解決しようとする課題】しかしながら、前記従
来のＭＴＣＭＯＳ回路は、互いにしきい値電圧が異なる
低しきい値トランジスタ１５１及び高しきい値トランジ
スタ１５２の２種類のトランジスタを設ける必要が有
り、例えば、低しきい値制御注入層２０６と高しきい値
制御注入層２１６とは、それぞれのトランジスタごとに
マスクを形成して不純物の注入を行なわなくてはなら
ず、コストが増加するという問題がある。
【００１０】その上、一層の高速化を達成するために、
ＳＯＩ基板を用いたＭＴＣＭＯＳ回路の研究及び開発が
進められてきており、ＳＯＩ基板を用いる場合には、さ
らにコストが増大することになる。
【００１１】また、高しきい値トランジスタ１５２は、
動作時に低しきい値トランジスタ１５１よりも抵抗が高
いため、電圧降下が発生しやすくなる。そのため、論理
回路部１６０の電源電位である内部電源電位ＶD1が電源
電位ＶDDよりも低くなってしまい、論理回路部１６０の
低しきい値トランジスタ１５１の動作速度が低下すると
いう問題もある。
【００１２】本発明は、前記従来の問題に鑑み、ＳＯＩ
基板を用いた半導体集積回路装置において、注入工程を
分けることなく異なるしきい値を持つトランジスタを形
成できるようにすると共に、高速化と低消費電力化とを
両立できるようにすることを目的とする。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体集積回路装置を、論理回路部と該
論理回路部の動作を規制するスイッチトランジスタをＳ
ＯＩ基板に設け、該スイッチトランジスタをボディコン
タクト部を有する部分空乏型のＭＯＳ型トランジスタと
する。この場合に、スイッチトランジスタと論理回路部
のトランジスタとは、一度のイオン注入工程で同一の不
純物濃度のしきい値制御注入層を形成する。ここで、ボ
ディコンタクト部とは、トランジスタの活性領域の電位
を固定するための領域をいう。
【００１４】本発明に係るスイッチトランジスタは、ボ
ディコンタクト部をフローティング状態とすると、しき
い値電圧は論理回路部のトランジスタと同等となり、ま
た、ボディコンタクト部に所定の電圧を印加すると、し
きい値電圧の絶対値が大きくなる。このとき、論理回路
部のトランジスタはボディコンタクト部を持たないか、
持っていてもフローティング状態とする。これにより、
チャネル領域の濃度が同一のトランジスタであっても、
スイッチングトランジスタは高しきい値となり、論理回
路部のトランジスタはスイッチングトランジスタよりも
低いしきい値のトランジスタとなる。
【００１５】このように、しきい値制御用のイオン注入
工程を一度の工程で形成されていても、スイッチトラン
ジスタをボディコンタクト部を持つ部分空乏型トランジ
スタとし、該ボディコンタクト部に所定の電圧を印加す
ることにより、スイッチトランジスタのみ高しきい値ト
ランジスタとしたり低しきい値トランジスタとしたりす
ることができる。
【００１６】 具体的に、本発明に係る第１の半導体集
積回路装置は、ＳＯＩ基板上に形成されたトランジスタ
を含む論理回路部と、ＳＯＩ基板上に形成され論理回路
部のオンオフ状態を規制するスイッチトランジスタであ
って、ボディコンタクト部を有する部分空乏型トランジ
スタとを備え、部分空乏型トランジスタのしきい値電圧
は、論理回路部の動作時であってボディコンタクト部に
電位が印加されていない場合には、論理回路部のトラン
ジスタのしきい値電圧とほぼ同等であり、論理回路部の
待機時であってボディコンタクト部に電位が印加されて
いる場合には、論理回路部のトランジスタのしきい値電
圧よりも高い。
【００１７】第１の半導体集積回路装置によると、部分
空乏型トランジスタのしきい値電圧は、ボディコンタク
ト部に電位が印加されていない場合には、論理回路部の
トランジスタのしきい値電圧とほぼ同等であり、ボディ
コンタクト部に電位が印加されている場合には、論理回
路部のトランジスタのしきい値電圧よりも高いため、半
導体集積回路装置を形成する際には、スイッチトランジ
スタと論理回路部を構成するトランジスタとのしきい値
制御用のイオン注入工程を一度の工程で行なえるので、
製造コストを抑えることができる。その上、半導体集積
回路装置を使用する際には、スイッチトランジスタのボ
ディコンタクト部に電位を印加すると、該スイッチトラ
ンジスタは論理回路部のトランジスタよりも高いしきい
値電圧を得られるため、例えばＭＴＣＭＯＳ回路を作製
すれば、高速化及び低消費電力化とを両立できる。
【００１８】本発明に係る第２の半導体集積回路装置
は、ＳＯＩ基板上に形成されたトランジスタを含む論理
回路部と、ＳＯＩ基板上に形成され、論理回路部のオン
オフ状態を規制するスイッチトランジスタであって、ボ
ディコンタクト部を有する部分空乏型トランジスタと、
ボディコンタクト部に所定の電位を印加する電源供給手
段とを備え、部分空乏型トランジスタのしきい値電圧
は、電源供給手段からボディコンタクト部に電位が印加
されていない場合には、論理回路部のトランジスタのし
きい値電圧とほぼ同等であり、電源供給手段からボディ
コンタクト部に電位が印加されている場合には、論理回
路部のトランジスタのしきい値電圧よりも高く、電源供
給手段は、論理回路部の待機時にはボディコンタクト部
に所定の電位を供給し、論理回路部の動作時にはボディ
コンタクト部をフローティング状態とする。
【００１９】第２の半導体集積回路装置によると、本発
明の第１の半導体集積回路装置と同等の効果を得られる
上に、ボディコンタクト部に所定の電位を供給する電源
供給手段は、論理回路部の待機時にはボディコンタクト
部に所定の電位を供給するため、スイッチトランジスタ
が高しきい値となり、論理回路部のトランジスタのリー
ク電流を防止できる。また、電源供給手段は、論理回路
部の動作時にはボディコンタクト部をフローティング状
態とするため、スイッチトランジスタが低しきい値とな
るので、スイッチトランジスタによる電圧降下を抑制で
き、論理回路部の動作の低下を防止することができる。
【００２０】第１又は第２の半導体集積回路装置におい
て、部分空乏型トランジスタが、ＳＯＩ基板に形成され
た活性領域と該活性領域の上を跨ぐように形成されたゲ
ート電極とを有し、ボディコンタクト部は、活性領域に
おけるゲート電極の下側部分がゲート幅方向に引き出さ
れてなる引き出し部に形成されていることが好ましい。
このようにすると、トランジスタの特性変動、特に、し
きい値電圧の変動を引き起こさず且つ最小の面積で確実
にボディコンタクトを取ることができる。
【００２１】
【発明の実施の形態】まず、本発明に係るスイッチトラ
ンジスタの特徴である、ＳＯＩ基板に設けたボディコン
タクト部付きの部分空乏型ＭＯＳ型トランジスタ（ＭＯ
ＳＦＥＴ）が、該ボディコンタクト部に所定の電位、例
えば接地電位を印加した場合に、フローティングとした
場合と比べてしきい値電圧が高くなる現象を説明する。
【００２２】図１は本発明に係る半導体集積回路装置に
おけるＳＯＩ基板に形成されたＭＯＳＦＥＴの断面構成
を示している。
【００２３】図１に示すように、上部シリコン層１１Ａ
と下部シリコン層１１Ｂと、その間に埋め込まれてなる
埋め込み（ＢＯＸ）酸化膜１２とからなるＳＯＩ基板１
０には、上部シリコン層１１ＡのＳＴＩ領域１３に区画
されてなる活性領域にＮチャネルＭＯＳＦＥＴ形成領域
１とＰチャネルＭＯＳＦＥＴ形成領域２とが形成されて
いる。
【００２４】上部シリコン層１１ＡにおけるＮチャネル
ＭＯＳＦＥＴ形成領域１には、Ｎチャネル用Ｐ型ウエル
１４を挟んで、Ｎ型ソース領域１５及びＮ型ドレイン領
域１６が形成されている。Ｎチャネル用Ｐ型ウエル１４
の上には、側面に側壁絶縁膜１８が設けられたゲート電
極１９がゲート絶縁膜１７を介して形成されている。ま
た、Ｎチャネル用Ｐ型ウエル１４におけるゲート絶縁膜
１７の下側の領域には、Ｎ型ソース領域１５及びＮ型ド
レイン領域１６からそれぞれ内側に延びるＬＤＤ領域に
挟まれたＰ型のしきい値制御注入層２０が形成されてい
る。
【００２５】また、Ｎ型ソース領域１５、Ｎ型ドレイン
領域１６及びゲート電極１９の表面上には、例えばコバ
ルトやニッケル等からなる金属シリサイド層２１が抵抗
及びコンタクト抵抗の低減のために形成されている。
【００２６】一方、上部シリコン層１１ＡにおけるＰチ
ャネルＭＯＳＦＥＴ形成領域２には、Ｐチャネル用Ｎ型
ウエル２４を挟んで、Ｐ型ソース領域２５及びＰ型ドレ
イン領域２６が形成されている。Ｐチャネル用Ｎ型ウエ
ル２４の上には、側面に側壁絶縁膜１８が設けられたゲ
ート電極２９がゲート絶縁膜１７を介して成されてい
る。また、Ｐチャネル用Ｎ型ウエル２４におけるゲート
絶縁膜１７の下側の領域には、Ｐ型ソース領域２５及び
Ｐ型ドレイン領域２６からそれぞれ内側に延びるＬＤＤ
領域に挟まれたＮ型のしきい値制御注入層３０が形成さ
れている。
【００２７】図１に示すように、Ｎ型ソース領域１５、
Ｎ型ドレイン領域１６、Ｐ型ソース領域２５及びＰ型ド
レイン領域１６は、その底部がいずれもＢＯＸ酸化膜１
２と接しているため、各トランジスタの寄生容量が低減
でき、高速動作が可能なトランジスタとなる。ここで、
ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴは
共に部分空乏型トランジスタである。
【００２８】ところで、ＮチャネルＭＯＳＦＥＴのＮ型
ソース領域１５、Ｎ型ドレイン領域１６及びゲート電極
１９、並びにＰチャネルＭＯＳＦＥＴのＰ型ソース領域
２５、Ｐ型ドレイン領域１６及びゲート電極２９に対し
てそれぞれ所定の電圧を印加して、それぞれの電位を固
定したとしても、ＮチャネルＭＯＳＦＥＴのＮチャネル
用Ｐ型ウエル１４及びＰチャネルＭＯＳＦＥＴのＰチャ
ネル用Ｎ型ウエル２４の電位は、ＳＴＩ領域１３とＢＯ
Ｘ酸化膜１２によって絶縁分離されており、完全にフロ
ーティング状態となっている。このため、Ｎチャネル用
Ｐ型ウエル１４におけるＮ型ドレイン領域１６の近傍で
は正孔が蓄積され、Ｐチャネル用Ｎ型ウエル２４におけ
るＰ型ドレイン領域２６の近傍では電子が蓄積される。
これらの各キャリアがある程度蓄積されると、Ｎチャネ
ル用Ｐ型ウエル１４には正電圧が印加されたようにな
り、また、Ｐチャネル用Ｎ型ウエル２４には負電圧が印
加されたようになり、いずれのトランジスタにも、その
しきい値電圧が低下する、いわゆるボディフローティン
グ効果現象が発生する。
【００２９】次に、このしきい値電圧を低下させるボデ
ィフローティング効果の発生を防止するためのトランジ
スタの構成を図２に基づいて説明する。
【００３０】図２は本発明の半導体集積回路装置におけ
るＳＯＩ基板に形成されたＭＯＳＦＥＴの平面構成を示
している。
【００３１】図２に示すように、ＳＯＩ基板１０には、
選択的に形成されたＳＴＩ領域１３に囲まれてなる活性
領域４０が形成されている。活性領域４０の上には該活
性領域４０を跨ぐようにゲート電極１９が形成され、該
ゲート電極１９のゲート幅方向の一方の端部には、ゲー
ト電極コンタクト部１９ａが設けられ、該ゲート電極コ
ンタクト部１９ａには、ゲートコンタクト４１が形成さ
れている。
【００３２】活性領域４０には、ゲート電極１９を挟ん
でソースコンタクト４２及びドレインコンタクト４３が
設けられているだけでなく、ゲート電極１９の下側部分
がゲート幅方向のゲートコンタクト４１と反対側の領域
に引き出されてなる引き出し部４０ａが設けられてお
り、該引き出し部４０ａにボディコンタクト４４が形成
されて、引き出し部４０ａとボディコンタクト４４とか
らボディコンタクト部４５が構成されている。このボデ
ィコンタクト部４５を所定の電位に固定することによ
り、ボディフローティング効果を抑制できる。
【００３３】以下、ボディフローティング効果とその抑
制される様子を図３（ａ）及び図３（ｂ）に示す実測値
を用いて説明する。
【００３４】図３（ａ）及び（ｂ）はＳＯＩ基板を用い
た場合と通常のシリコン基板を用いた場合とのしきい値
電圧の変化を示し、（ａ）はＮチャネルＭＯＳＦＥＴを
示し、（ｂ）はＰチャネルＭＯＳＦＥＴを示している。
【００３５】まず、図３（ａ）のＮチャネルＭＯＳＦＥ
Ｔを示すグラフにおいて、符号ＡＬ及びＡＨはＳＯＩ基
板に設けられた低しきい値トランジスタ及び高しきい値
トランジスタを示し、符号ＢＬ及びＢＨはシリコン基板
に設けられた低しきい値トランジスタ及び高しきい値ト
ランジスタを示している。このグラフから分かるよう
に、ボディコンタクト部４５を例えば接地すると、ＳＯ
Ｉ基板の低しきい値トランジスタＡＬのしきい値電圧は
０．３３Ｖから０．６０Ｖと大きくなり、高しきい値ト
ランジスタＡＨのしきい値電圧も０．５３Ｖから０．７
９Ｖと、それぞれ０．３Ｖ程度大きくなる。
【００３６】次に、図３（ｂ）のＰチャネルＭＯＳＦＥ
Ｔを示すグラフにおいて、符号ＣＬ及びＣＨはＳＯＩ基
板に設けられた低しきい値トランジスタ及び高しきい値
トランジスタを示し、符号ＤＬ及びＤＨはシリコン基板
に設けられた低しきい値トランジスタ及び高しきい値ト
ランジスタを示している。例えば、ボディコンタクト部
４５を接地すると、ＳＯＩ基板の低しきい値トランジス
タＣＬのしきい値電圧は−０．３４Ｖから−０．４９Ｖ
と絶対値が大きくなり、高しきい値トランジスタＣＨの
しきい値電圧も−０．５０Ｖから−０．７７Ｖと、それ
ぞれ絶対値で０．２Ｖ程度大きくなる。
【００３７】一方、シリコン基板を用いた低しきい値ト
ランジスタＢＬ、ＤＬ及び高しきい値トランジスタＢ
Ｈ、ＤＨはいずれも、ボディコンタクトを接地してもし
なくてもしきい値電圧に変化が現われない。
【００３８】本発明はこのボディフローティング効果を
積極的に利用して半導体集積回路を構成することを特徴
としている。
【００３９】（第１の実施形態）以下、本発明の第１の
実施形態について図面を参照しながら説明する。
【００４０】図４（ａ）及び図４（ｂ）は本発明の第１
の実施形態に係る半導体集積回路装置の一例のＭＴＣＭ
ＯＳ回路であって、（ａ）は部分的な回路構成を示し、
（ｂ）はＭＯＳＦＥＴの断面構成を示している。
【００４１】図４（ａ）に示すように、第１の実施形態
に係るＭＴＣＭＯＳ回路は、ＳＯＩ基板上に形成され、
共に低しきい値トランジスタからなる演算用Ｐ型トラン
ジスタ５１Ａ及び演算用Ｎ型トランジスタ５２を含む論
理回路６０と、電源電位ＶDDを供給する電源線６１と、
ボディコンタクト付き低しきい値Ｐ型トランジスタから
なるスイッチトランジスタ５１Ｂを介して論理回路部６
０に内部電源電位ＶD1を供給する内部電源線６２と、接
地電位Ｖssを論理回路部６０に供給する接地電源線６３
とを有している。ここで、演算用Ｐ型トランジスタ５１
Ａとスイッチトランジスタ５１Ｂとは、構成が同一の部
分空乏型トランジスタであり、且つ、スイッチトランジ
スタ５１Ｂのボディコンタクト部は接地（グランド）部
６４と接続されている。
【００４２】さらに、Ｐ型トランジスタ５１Ａ、５１Ｂ
は互いのしきい値電圧が同一であり、Ｎ型トランジスタ
５２同士も互いのしきい値電圧が同一となるように形成
されている。
【００４３】次に、演算用Ｐ型トランジスタ５１Ａ及び
スイッチトランジスタ５１Ｂの構成を図４（ｂ）に示
す。
【００４４】図４（ｂ）に示すように、上部シリコン層
７１Ａと下部シリコン層７１Ｂと、その間に埋め込まれ
てなるＢＯＸ酸化膜７２とからなるＳＯＩ基板７０に
は、上部シリコン層７１ＡのＳＴＩ領域７３に区画され
てなる活性領域にＰチャネルＭＯＳＦＥＴが形成されて
いる。
【００４５】上部シリコン層７１Ａには、Ｐチャネル用
Ｎ型ウエル７４を挟んで、Ｐ型ソース領域７５及びＰ型
ドレイン領域７６が形成されている。Ｐチャネル用Ｎ型
ウエル７４の上には、側面に側壁絶縁膜７８が設けられ
たゲート電極７９がゲート絶縁膜７７を介して形成され
ている。Ｐチャネル用Ｎ型ウエル７４におけるゲート絶
縁膜７７の下側の領域には、Ｐ型ソース領域７５及びＰ
型ドレイン領域７６からそれぞれ内側に延びるＬＤＤ領
域に挟まれたＮ型のしきい値制御注入層８０が形成され
ている。
【００４６】また、Ｐ型ソース領域７５、Ｐ型ドレイン
領域７６及びゲート電極７９のシリコンの露出領域に
は、例えばコバルトやニッケル等からなる金属シリサイ
ド層８１が抵抗及びコンタクト抵抗の低減を図るために
形成されている。
【００４７】このように、第１の実施形態に係るＭＯＳ
型トランジスタは、論理回路部６０の演算用Ｐ型トラン
ジスタ５１Ａと、該論理回路部６０のオンオフ状態を規
制するスイッチトランジスタ５１Ｂの構成、特に、しき
い値制御注入層８０を同一の構成とし、さらに、図４
（ａ）に示すように、スイッチトランジスタ５１Ｂのボ
ディコンタクト部を接地部６４に接続している。
【００４８】なお、スイッチトランジスタ５１Ｂのボデ
ィコンタクト部の構成は図２に示したとおりである。ま
た、演算用Ｐ型トランジスタ５１Ａ及び演算用Ｎ型トラ
ンジスタ５２にはボディコンタクト部を設けないほうが
好ましい。但し、これらのトランジスタ５１Ａ、５２に
ボディコンタクト部を設けた場合には、該ボディコンタ
クト部をフローティング状態としておく。
【００４９】以上説明したように、第１の実施形態によ
ると、論理回路部６０の動作を規制するスイッチトラン
ジスタ５１Ａの構成をＳＯＩ基板７０によるボディコン
タクト付き部分空乏型トランジスタとし、ボディコンタ
クトに接地電位を印加することにより、該スイッチトラ
ンジスタ５１Ａを、図３（ｂ）に示したように、絶対値
で高いしきい値電圧のトランジスタとすることができる
ため、待機時のリーク電流を抑制できる。
【００５０】また、論理回路部６０の演算用Ｐ型トラン
ジスタ５１Ａ及び演算用Ｎ型トランジスタ５２をそれぞ
れボディコンタクト部を設けない構成とすることによ
り、しきい値電圧を低く且つ面積を小さくできると共
に、動作の高速化及び低消費電力化を実現することがで
きる。
【００５１】その上、図４（ｂ）に示したように、低し
きい値の演算用Ｐ型トランジスタ５１Ａと、ボディコン
タクトにより高しきい値となるスイッチトランジスタ５
１Ｂとを同一のチャネル濃度で実現できるため、しきい
値制御注入層８０を形成するイオン注入プロセスを一度
の注入工程で形成できる。その結果、製造工程が簡略化
されるので、高価なＳＯＩ基板を用いながらも、製造コ
ストを抑えることができる。
【００５２】なお、第１の実施形態においては、半導体
集積回路装置の一例としてＭＴＣＭＯＳ回路を挙げた
が、これに限られない。例えば、１つのＳＯＩ基板上に
複数の論理回路部、例えば、一の論理回路部と他の論理
回路部とを有する場合に、これら論理回路部同士の出力
データの伝送路上のスイッチ素子として、本実施形態に
係るボディコンタクト付き低しきい値トランジスタから
なるスイッチトランジスタ５１Ｂを用いてもよい。
【００５３】また、本実施形態においては、製造時には
低しきい値トランジスタであって、ボディコンタクト部
に所定の電位を印加することにより高しきい値を得るス
イッチトランジスタ５１ＢをＰ型ＭＯＳＦＥＴとした
が、Ｎ型ＭＯＳＦＥＴとしてもよい。この場合には、Ｎ
型のスイッチトランジスタと演算用Ｎ型トランジスタ５
２とを同一の構成とする。
【００５４】また、スイッチトランジスタ５１Ｂのボデ
ィコンタクト部に印加する電位は接地電位Ｖssに限られ
ない。すなわち、Ｐチャネル用Ｎ型ウエル７４とＰ型ド
レイン領域７６とが逆方向バイアスとなるように印加す
れば良い。例えば、電源電位ＶDDが３．３Ｖ程度とする
と、その電位は、スイッチトランジスタ５１ＢがＮチャ
ネル型の場合には０Ｖ〜−５Ｖ程度とし、Ｐチャネル型
の場合には０Ｖ〜５Ｖ程度とすれば良い。
【００５５】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
【００５６】図５（ａ）及び図５（ｂ）は本発明の第２
の実施形態に係る半導体集積回路装置の一例のＭＴＣＭ
ＯＳ回路であって、（ａ）は部分的な回路構成を示し、
（ｂ）はＭＯＳＦＥＴの断面構成を示している。
【００５７】図５（ａ）に示すように、第２の実施形態
に係るＭＴＣＭＯＳ回路は、ＳＯＩ基板上に形成され、
共に低しきい値トランジスタからなる演算用Ｐ型トラン
ジスタ５３Ａ及び演算用Ｎ型トランジスタ５４を含む論
理回路６０と、電源電位ＶDDを供給する電源線６１と、
ボディコンタクト付き低しきい値Ｐ型トランジスタから
なるスイッチトランジスタ５３Ｂを介して論理回路部６
０に内部電源電位ＶD1を供給する内部電源線６２と、接
地電位Ｖssを論理回路部６０に供給する接地電源線６３
とを有している。ここで、演算用Ｐ型トランジスタ５３
Ａとスイッチトランジスタ５３Ｂとは、構成が同一の部
分空乏型トランジスタであり、且つ、スイッチトランジ
スタ５３Ｂのボディコンタクト部はスイッチ６５を介し
て電源供給手段としての電源装置６６と接続されてい
る。さらに、Ｐ型トランジスタ５３Ａ、５３Ｂは互いの
しきい値電圧が同一であり、Ｎ型トランジスタ５４同士
も互いのしきい値電圧が同一となるように形成されてい
る。
【００５８】電源装置６６は、スイッチトランジスタ５
３Ｂのボディコンタクト部に対して、電源電位ＶDDが例
えば３．３Ｖ程度とすると、その出力電圧値は、スイッ
チトランジスタ５３ＢがＮチャネル型の場合には０Ｖ〜
−５Ｖ程度とし、Ｐチャネル型の場合には０Ｖ〜５Ｖ程
度とする。なお、この出力電圧値は固定されていても良
く、変更可能に設定されていても良い。
【００５９】次に、演算用Ｐ型トランジスタ５３Ａ及び
スイッチトランジスタ５３Ｂの構成を図５（ｂ）に示
す。
【００６０】図５（ｂ）に示すように、上部シリコン層
９１Ａと下部シリコン層９１Ｂと、その間に埋め込まれ
てなるＢＯＸ酸化膜９２とからなるＳＯＩ基板９０に
は、上部シリコン層９１ＡのＳＴＩ領域９３に区画され
てなる活性領域にＰチャネルＭＯＳＦＥＴが形成されて
いる。
【００６１】上部シリコン層９１Ａには、Ｐチャネル用
Ｎ型ウエル９４を挟んで、Ｐ型ソース領域９５及びＰ型
ドレイン領域９６が形成されている。Ｐチャネル用Ｎ型
ウエル９４の上には、側面に側壁絶縁膜９８が設けられ
たゲート電極９９がゲート絶縁膜９７を介して形成され
ている。Ｐチャネル用Ｎ型ウエル９４におけるゲート絶
縁膜９７の下側の領域には、ＬＤＤ領域に挟まれたＮ型
のしきい値制御注入層１００が形成されている。
【００６２】また、Ｐ型ソース領域９５、Ｐ型ドレイン
領域９６及びゲート電極９９のシリコンの露出領域に
は、例えばコバルトやニッケル等からなる金属シリサイ
ド層１０１が抵抗及びコンタクト抵抗の低減のために形
成されている。
【００６３】なお、スイッチトランジスタ５３Ｂのボデ
ィコンタクト部の構成は図２に示したとおりである。ま
た、演算用Ｐ型トランジスタ５３Ａ及び演算用Ｎ型トラ
ンジスタ５４にはボディコンタクト部を設けないことが
好ましい。但し、これらのトランジスタ５３Ａ、５４に
ボディコンタクト部を設けた場合には該ボディコンタク
ト部をフローティング状態にしておく。
【００６４】以上説明したように、第２の実施形態によ
ると、論理回路部６０の動作を規制するスイッチングト
ランジスタ５３Ａの構成を、ＳＯＩ基板７０によるボデ
ィコンタクト付き部分空乏型トランジスタとし、さら
に、装置の動作状態に応じてボディコンタクトへの電位
の印加をオンにしたりオフにしたりすることができる。
【００６５】従って、図３（ｂ）に示したように、待機
時にはボディコンタクトに所定の電位を印加することに
より、スイッチトランジスタ５３Ｂが絶対値で高いしき
い値電圧を持つトランジスタとなるため、待機時のリー
ク電流を抑制できる。
【００６６】さらに、動作時には、スイッチトランジス
タ５３Ｂと電源装置６６との間のスイッチ６５を切断し
て、スイッチトランジスタ５３Ｂのボディコンタクト部
をフローティング状態とすることにより、スイッチトラ
ンジスタ５３Ｂが絶対値で低いしきい値電圧を持つトラ
ンジスタとなり、そのしきい値電圧が論理回路部６０を
構成する演算用トランジスタ５３Ａとほぼ同一となる。
その結果、スイッチトランジスタ５３Ｂによる電圧降下
が発生しにくくなるので、内部電源電位ＶD1が電源電位
ＶDDと比べてほとんど低くならず、論理回路部６０の動
作速度の低下を防止することができる。
【００６７】また、第１の実施形態と同様に、低しきい
値の演算用Ｐ型トランジスタ５３Ａと、しきい値を変更
可能なスイッチトランジスタ５３Ｂとを同一のチャネル
濃度で実現できるため、しきい値制御注入層１００を形
成するイオン注入プロセスを一度の注入工程で形成でき
る。その結果、製造工程が簡略化されるので、高価なＳ
ＯＩ基板を用いながらも、製造コストの上昇を抑えるこ
とができる。
【００６８】なお、第２の実施形態においても、半導体
集積回路装置の一例としてＭＴＣＭＯＳ回路を挙げた
が、これに限られないことはいうまでもない。例えば、
１つのＳＯＩ基板上に複数の論理回路部、例えば、一の
論理回路部と他の論理回路部とを有する場合に、これら
論理回路部同士の出力データの伝送路上のスイッチ素子
として、本実施形態に係るボディコンタクト付き低しき
い値トランジスタからなるスイッチトランジスタ５３Ｂ
を用いてもよい。
【００６９】また、本実施形態においては、製造時には
低しきい値トランジスタであって、ボディコンタクト部
に所定の電位を印加することにより高しきい値を得るス
イッチトランジスタ５３ＢをＰ型ＭＯＳＦＥＴとした
が、Ｎ型ＭＯＳＦＥＴとしてもよい。この場合には、Ｎ
型のスイッチトランジスタと演算用Ｎ型トランジスタ５
４とを同一の構成とする。
【００７０】また、第１及び第２の実施形態において、
論理回路部６０に含まれる低しきい値トランジスタ５１
Ａ、５２、５３Ａ、５４を完全空乏型として動作させて
もよい。但し、この場合であっても、スイッチトランジ
スタ５１Ｂ、５３Ｂは部分空乏型とする必要がある。そ
れは、スイッチトランジスタ５１Ｂ、５３Ｂを完全空乏
型とすると、Ｐチャネル用Ｎ型ウエル７４、９４の全体
に空乏層が広がってしまい、ボディコンタクトによるボ
ディの電位を固定することができなくなるからである。
【００７１】
【発明の効果】本発明の第１の半導体集積回路装置によ
ると、ＳＯＩ基板を用いた部分空乏型トランジスタを形
成し、しきい値制御用の注入工程を別工程とすることな
く、代わりにボディコンタクト部の電位を変化させるこ
とにより、１種類のトランジスタで異なるしきい値を持
つトランジスタを得られるため、プロセスを簡単化でき
る上に、高速化と低消費電力化とを両立することができ
る。
【００７２】また、動作時にボディコンタクト部をフロ
ーティング状態とすることにより、スイッチトランジス
タのしきい値電圧が低くなり、スイッチトランジスタに
よる電圧降下が発生しないため、論理回路部の動作速度
の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置におけるＳＯ
Ｉ基板に形成されたＭＯＳＦＥＴを示す構成断面図であ
る。
【図２】本発明に係る半導体集積回路装置におけるＳＯ
Ｉ基板に形成されたＭＯＳＦＥＴを示す平面図である。
【図３】（ａ）及び（ｂ）はＳＯＩ基板に形成されたＭ
ＯＳＦＥＴとシリコン基板に形成された比較用のＭＯＳ
ＦＥＴのボディフローティング効果によるしきい値電圧
の変化を示し、（ａ）はＮチャネルＭＯＳＦＥＴの特性
図であり、（ｂ）はＰチャネルＭＯＳＦＥＴの特性図で
ある。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体集積回路装置を示し、（ａ）は部分的な回路
図であり、（ｂ）は半導体集積回路装置を構成するＭＯ
ＳＦＥＴを示す構成断面図である。
【図５】（ａ）及び（ｂ）は本発明の第２の実施形態に
係る半導体集積回路装置を示し、（ａ）は部分的な回路
図であり、（ｂ）は該半導体集積回路装置を構成するＭ
ＯＳＦＥＴを示す構成断面図である。
【図６】従来の半導体集積回路装置の部分的な回路図で
ある。
【図７】（ａ）及び（ｂ）は従来の半導体集積回路装置
を示し、（ａ）は該半導体集積回路装置を構成する低し
きい値トランジスタを示す構成断面図であり、（ｂ）は
高しきい値トランジスタを示す構成断面図である。
【符号の説明】
１ ＮチャネルＭＯＳＦＥＴ形成領域 ２ ＰチャネルＭＯＳＦＥＴ形成領域 １０ ＳＯＩ基板 １１Ａ 上部シリコン層 １１Ｂ 下部シリコン層 １２ 埋め込み酸化膜（ＢＯＸ酸化膜） １３ ＳＴＩ領域 １４ Ｎチャネル用Ｐ型ウエル １５ Ｎ型ソース領域 １６ Ｎ型ドレイン領域 １７ ゲート絶縁膜 １８ 側壁絶縁膜 １９ ゲート電極 ２０ しきい値制御注入層 ２１ 金属シリサイド層 ２４ Ｐチャネル用Ｎ型ウエル ２５ Ｐ型ソース領域 ２６ Ｐ型ドレイン領域 ２９ ゲート電極 ３０ しきい値制御注入層 ４０ 活性領域 ４０ａ 引き出し部 ４１ ゲートコンタクト ４２ ソースコンタクト ４３ ドレインコンタクト ４４ ボディコンタクト ４５ ボディコンタクト部 ５１Ａ 演算用Ｐ型トランジスタ ５１Ｂ スイッチトランジスタ（部分空乏型トランジス
タ） ５２ 演算用Ｎ型トランジスタ ５３Ａ 演算用Ｐ型トランジスタ ５３Ｂ スイッチトランジスタ（部分空乏型トランジス
タ） ５４ 演算用Ｎ型トランジスタ ６０ 論理回路部 ６１ 電源線 ６２ 内部電源線 ６３ 接地電源線 ６４ 接地部 ６５ スイッチ ６６ 電源装置（電源供給手段） ７０ ＳＯＩ基板 ７１Ａ 上部シリコン層 ７１Ｂ 下部シリコン層 ７２ ＢＯＸ酸化膜 ７３ ＳＴＩ領域 ７４ Ｐチャネル用Ｎ型ウエル ７５ Ｐ型ソース領域 ７６ Ｐ型ドレイン領域 ７７ ゲート絶縁膜 ７８ 側壁絶縁膜 ７９ ゲート電極 ８０ しきい値制御注入層 ８１ 金属シリサイド層 ９０ ＳＯＩ基板 ９１Ａ 上部シリコン層 ９１Ｂ 下部シリコン層 ９２ ＢＯＸ酸化膜 ９３ ＳＴＩ領域 ９４ Ｐチャネル用Ｎ型ウエル ９５ Ｐ型ソース領域 ９６ Ｐ型ドレイン領域 ９７ ゲート絶縁膜 ９８ 側壁絶縁膜 ９９ ゲート電極 １００ しきい値制御注入層 １０１ 金属シリサイド層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/8238 H01L 27/092

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＳＯＩ基板上に形成されたトランジスタ
    を含む論理回路部と、 前記ＳＯＩ基板上に形成され、前記論理回路部のオンオ
    フ状態を規制するスイッチトランジスタであって、ボデ
    ィコンタクト部を有する部分空乏型トランジスタとを備
    え、 前記部分空乏型トランジスタのしきい値電圧は、前記論
    理回路部の動作時であって前記ボディコンタクト部に電
    位が印加されていない場合には、前記論理回路部のトラ
    ンジスタのしきい値電圧とほぼ同等であり、前記論理回
    路部の待機時であって前記ボディコンタクト部に電位が
    印加されている場合には、前記論理回路部のトランジス
    タのしきい値電圧よりも高いことを特徴とする半導体集
    積回路装置。
  2. 【請求項２】 ＳＯＩ基板上に形成されたトランジスタ
    を含む論理回路部と、 前記ＳＯＩ基板上に形成され、前記論理回路部のオンオ
    フ状態を規制するスイッチトランジスタであって、ボデ
    ィコンタクト部を有する部分空乏型トランジスタと、 前記ボディコンタクト部に所定の電位を印加する電源供
    給手段とを備え、 前記部分空乏型トランジスタのしきい値電圧は、前記電
    源供給手段から前記ボディコンタクト部に電位が印加さ
    れていない場合には、前記論理回路部のトランジスタの
    しきい値電圧とほぼ同等であり、前記電源供給手段から
    前記ボディコンタクト部に電位が印加されている場合に
    は、前記論理回路部のトランジスタのしきい値電圧より
    も高く、 前記電源供給手段は、前記論理回路部の待機時には前記
    ボディコンタクト部に所定の電位を供給し、前記論理回
    路部の動作時には前記ボディコンタクト部をフローティ
    ング状態とすることを特徴とする半導体集積回路装置。
  3. 【請求項３】 前記部分空乏型トランジスタは、前記Ｓ
    ＯＩ基板に形成された活性領域と該活性領域の上を跨ぐ
    ように形成されたゲート電極とを有し、前記ボディコン
    タクト部は、前記活性領域における前記ゲート電極の下
    側部分がゲート幅方向に引き出されてなる引き出し部に
    形成されていることを特徴とする請求項１又は２に記載
    の半導体集積回路装置。
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