JP3456913B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特
に、絶縁性基板上の半導体層に形成されたＭＩＳＦＥ
Ｔ、いわゆるＳＯＩ−ＭＩＳＦＥＴ（Silicon on insul
ator-Metal InsulatorSemiconductor Field Effect Tra
nsistor)により形成される半導体装置に関する。

【０００２】

【従来の技術】ＳＯＩ−ＭＩＳＦＥＴ、すなわち絶縁性
基板上に形成された半導体層上に形成されたＭＩＳＦＥ
Ｔは、バルクの半導体基板上に形成されたＭＩＳＦＥＴ
に比べ、例えばソース・ドレイン領域と基板との接合容
量を低減できることから、低消費電力、高速デバイスと
して期待されている。

【０００３】特に、ＳＯＩ層の膜厚が、動作時における
チャネル領域の空乏層の厚さ以下のいわゆる完全空乏化
ＳＯＩ−ＭＩＳＦＥＴは、ＳＯＩ層が動作時のチャネル
領域の空乏層厚さより大きいいわゆる部分空乏化ＳＯＩ
−ＭＩＳＦＥＴにおいて問題となるキンク特性や電流オ
ーバーシュート効果など好ましくない現象を解消または
抑制することができる。

【０００４】さらに完全空乏化ＳＯＩ−ＭＩＳＦＥＴ
は、短チャネル効果の抑制、パンチスルー耐圧の向上、
サブシュレッショルド係数の改善、そしてチャネル移動
度の増大など多岐にわたる利点が得られる。

【０００５】

【発明が解決しようとする課題】図２１はＳＯＩ基板上
に形成されたＭＩＳＦＥＴトランジスタＱ_ｎ１、Ｑ_ｎ２
をゲートアレイ構造にて形成した従来の半導体装置の断
面図である。ゲートアレイが形成されるＳＯＩ層領域と
対向する支持基板５内にバックゲート電極となるｎ型バ
ックゲート領域１が形成される。バックゲート領域１の
形成方法の例としては、トランジスタ領域に対向したｐ
型シリコンからなる支持基板５内に、例えば、リン、砒
素またはアンチモンといったｎ型不純物をイオン注入す
ることによってｎ型シリコン領域を形成する。そしてバ
ックゲート領域１への電圧ノード１８を形成することに
より、バックゲート領域へ電圧を印加することが可能と
なる。よって、図２１の構造によって、ＭＩＳＦＥＴト
ランジスタＱ_ｎ１、Ｑ_ｎ２に等しいバックゲート電圧を
印加することが可能である。

【０００６】しかし、図２１に示すバックゲート領域１
の構造では、ドレイン電極１５との寄生容量ＣＤが大き
いという問題が生じる。また、ＭＩＳＦＥＴトランジス
タＱ_ｎ１、Ｑ_ｎ２に対し、それぞれに独立したバックゲ
ート電圧を印加することができない。そのため、個別に
トランジスタをバックゲート電圧制御することが不可能
である。

【０００７】次に図２１に示す半導体装置において、回
路上発生する問題点を説明する。図２２はＮＡＮＤ回路
を示した回路図である。図２２において、Ｑ_ｎ１、Ｑ
_ｎ２はｎ型ＭＩＳＦＥＴであり、Ｑ_ｐ１、Ｑ_ｐ２はｐ型
ＭＩＳＦＥＴである。そして、Ｑ_ｎ１、Ｑ_ｎ２と
Ｑ_ｐ１、Ｑ_ｐ２に対し、それぞれ共通のバックゲート電
極が設けられており、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦ
ＥＴそれぞれにバックゲート電圧ＶＢ１、ＶＢ２が印加
できるように構成されている。

【０００８】本回路構成において、Ｑ_ｎ２のソース電極
は、Ｑ_ｎ１のドレイン電極に直列に接続されている。こ
のため、Ｑ_ｎ１とＱ_ｎ２の入力電圧がＶＤＤで導通した
状態において、Ｑ_ｎ２のソース電極の電圧はＱ_ｎ１の直
列抵抗のために、例えばＶｓだけ上昇する。一方、Ｑ
_ｎ１のソース電極の電圧は接地されているため０Ｖであ
る。Ｑ_ｎ２のソース電圧の方がＱ_ｎ１のソース電圧より
上昇する。

【０００９】このため、Ｑ_ｎ２に入力されるゲート電圧
はＶgs2＝（ＶＤＤ−Ｖｓ）となり、Ｑ_ｎ１のゲート電
圧であるＶgs1＝ＶＤＤより小さくなる。また、Ｑ_ｎ２
のバックゲート電圧も同様にＶＢＳ２＝（ＶＢ２−Ｖ
ｓ）となり、Ｑ_ｎ１のバックゲート電圧のＶＢＳ１＝Ｖ
Ｂ１より小さくなる。

【００１０】このため、Ｑ_ｎ１、Ｑ_ｎ２が等しいしきい
値からなるトランジスタで本回路を形成しても、等しい
電流駆動能力、あるいは等しいしきい値が得られない。
そのため、Ｑ_ｎ１、Ｑ_ｎ２の遅延時間が異なるといった
問題が生じ、回路のタイミング設計上問題となる。

【００１１】本発明はかかる問題を解消したバックゲー
ト電極を有するＳＯＩ−ＭＩＳＦＥＴによる半導体装置
で、特にゲートアレイ構造におけるＳＯＩ−ＭＩＳＦＥ
Ｔによる半導体装置を提供する。

【００１２】

【課題を解決するための手段】本発明の第１の態様は、
絶縁膜と、この絶縁膜上に形成された第１導電型の第１
の不純物領域と、この第１の不純物領域に隣接して形成
された第２導電型の第１のチャネル領域と、この第１の
チャネル領域に隣接して形成された第１導電型の第２の
不純物領域と、この第２の不純物領域に隣接して形成さ
れた第２導電型の第２のチャネル領域と、この第２のチ
ャネル領域に隣接して形成された第１導電型の第３の不
純物領域と、前記第１のチャネル領域上に形成された第
１のゲート絶縁膜と、前記第２のチャネル領域上に形成
された第２のゲート絶縁膜と、前記第１のゲート絶縁膜
上に形成された第１のゲート電極と、前記第２のゲート
絶縁膜上に形成される第２のゲート電極と、前記第１の
チャネル領域直下に前記絶縁膜を介して形成される第１
導電型の第１のバックゲート領域と、前記第２のチャネ
ル領域の直下に前記絶縁膜を介して形成される第１導電
型の第２のバックゲート領域と、前記第１のバックゲー
ト領域に第１の電位を供給する第１の電源と、前記第２
のバックゲート領域に前記第１の電位とは異なる第２の
電位を供給する第２の電源とを備えることを特徴とす
る。

【００１３】なお、前記第１及び第２のバックゲート領
域を覆う第２導電型の第１の半導体領域を備えるように
構成しても良い。

【００１４】

【００１５】また、本発明の第２の態様は、絶縁膜と、
この絶縁膜上に形成された第１導電型の第１の不純物領
域と、この第１の不純物領域に隣接して形成された第２
導電型の第１のチャネル領域と、この第１のチャネル領
域に隣接して形成された第１導電型の第２の不純物領域
と、この第２の不純物領域に隣接して形成された第２導
電型の第２のチャネル領域と、この第２のチャネル領域
に隣接して形成された第１導電型の第３の不純物領域
と、前記第１のチャネル領域上に形成された第１のゲー
ト絶縁膜と、前記第２のチャネル領域上に形成された第
２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成
された第１のゲート電極と、前記第２のゲート絶縁膜上
に形成された第２のゲート電極と、前記第２の不純物領
域下に前記絶縁膜を介して形成された第１導電型の第４
の不純物領域と、前記第４の不純物領域を覆う第２導電
型の第５の不純物領域と、前記第４の不純物領域に第１
の電位を供給する第１の電源と、前記第５の不純物領域
に第１の電位とは異なる第２の電位を供給する第２の電
源と、を備えることを特徴とする。

【００１６】また、本発明の第３の態様は、絶縁膜と、
この絶縁膜上に形成された第１導電型の第１の不純物領
域と、この第１の不純物領域に隣接して形成された第２
導電型の第１のチャネル領域と、この第１のチャネル領
域に隣接して形成された第１導電型の第２の不純物領域
と、この第２の不純物領域に隣接して形成された第２導
電型の第２のチャネル領域と、この第２のチャネル領域
に隣接して形成された第１導電型の第３の不純物領域
と、前記第１のチャネル領域上に形成された第１のゲー
ト絶縁膜と、前記第２のチャネル領域上に形成された第
２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成
された第１のゲート電極と、前記第２のゲート絶縁膜上
に形成された第２のゲート電極と、前記第２の不純物領
域下に前記絶縁膜を介して形成された第１導電型の第４
の不純物領域と、前記第４の不純物領域を挟んで対向し
ている第２導電型の第５及び第６の不純物領域と、前記
第５の不純物領域に第１の電位を供給する第１の電源
と、前記第６の不純物領域に前記第１の電位とは異なる
第２の電位を供給する第２の電源とを備えることを特徴
とする。

【００１７】

【発明の実施の形態】以下に図面を参照しながら、本発
明の実施形態について説明する。図１は第１の実施形態
に係わる半導体装置の断面図で、図２は断面図、図３は
平面図、そして図４は回路図を示す。図１、図２はそれ
ぞれ図３におけるＡ−Ａ’およびＢ−Ｂ’における断面
構造を示している。図４はＮＡＮＤ回路からなる回路図
を示している。また、図２には、Ｂ−Ｂ’断面のＡ側延
長上に形成されるゲートへのコンタクト電極（１７）、
およびバックゲートへのコンタクト電極（１８）を断面
には含まれていないが、説明のために図示する。

【００１８】次に本実施形態で用いる引用符号について
説明する。１はｎ型バックゲート領域、２はｐ型バック
ゲート領域、３はゲート側壁の絶縁膜、４はチャネル領
域、５は支持基板、６はＳＯＩ内の埋め込み絶縁膜、９
はゲート絶縁膜、１０はゲート電極、１１はソース・ド
レイン領域、１２は層間絶縁膜、１３は素子分離絶縁
膜、１４はコンタクト、１５は直列接続したトランジス
タで共有されたソース・ドレイン領域、１６，１６’は
ＳＯＩのＳｉ膜に対するコンタクト、１６’’はゲート
電極１０に対するコンタクト、１７はＳＯＩのＳｉ膜に
対する電極、１８は支持基板５に対する電極である。

【００１９】以下に、具体的な構成例について説明す
る。ここではｎ型ＭＩＳＦＥＴにおける構成を説明す
る。例えば、Ｐ，Ａｓ、Ｓｂを１０^１５〜１０^１８ｃｍ
^−３ドープした、例えば、ＳｉまたはＳｉＧｅからなる
ｎ型半導体からなる支持基板５上に、例えばシリコン酸
化膜やシリコン窒化膜からなる埋め込み絶縁膜６が厚さ
１０〜１０００ｎｍ形成される。そして埋め込み絶縁膜
６上には、例えば、ボロンまたはインジウムを１０^１５
〜１０^１８ｃｍ^−３添加したｐ型シリコンまたはｐ型Ｓ
ｉＧｅからなる半導体で厚さ１〜３００ｎｍの厚さの半
導体層から構成され、ＳＯＩ基板を形成する。そしてチ
ャネル領域４を含む半導体層上に例えば、シリコン酸化
膜、シリコン窒化膜、シリコンオキシナイトライド膜、
タンタル酸化膜、チタン酸化膜、又はストロンチウムチ
タンオキサイド膜からなり、厚さが１〜２００ｎｍのゲ
ート絶縁膜９、そして、例えば、燐またはボロンを１０
^１９ ｃｍ ^−３ 以上ドープした多結晶シリコン膜またはＴ
ｉＮやＴａＮ，Ｗ，Ａｌを１０〜３００ｎｍ堆積して形
成したゲート電極１０が形成される。ゲート電極１０
は、例えば、０．０１〜１μｍの幅で形成されている。
そして、チャネル領域４を形成した半導体層に、例え
ば、Ｐ，ＡｓまたはＳｂを１０^１６〜１０^２１ｃｍ^−３
添加したｎ型領域のソース・ドレイン領域１１，１
１’，１５がゲート両側に形成され、これらゲート電極
１０、チャネル領域４、およびソース・ドレイン領域１
１，１１’，１５によりｎ型ＭＩＳＦＥＴトランジスタ
Ｑ_ｎ１、Ｑ_ｎ２が形成される。また、ゲート領域の切り
立った側面には、ゲート電極１０とソース・ドレイン領
域１１，１１’，１５との電気的分離を良好にするため
に、例えば、シリコン酸化膜や窒化膜からなる絶縁膜３
が、側面厚さ５〜２００ｎｍで形成されている。

【００２０】また、Ｑ_ｎ１のドレイン領域とＱ_ｎ２のソ
ース領域は、同じｎ型不純物領域１５で構成されてお
り、いわゆる２つのトランジスタが直列に接続されたゲ
ートアレイ構造をなしている。

【００２１】支持基板５内には、例えば、ＢまたはＩｎ
を１０^１６〜１０^１８ｃｍ^−３添加したｐ型バックゲー
ト領域２が形成される。このｐ型バックゲート領域２は
埋め込み絶縁膜６に接している。そしてｐ型バックゲー
ト領域２内のＱ_ｎ１、Ｑ_ｎ２のチャネル領域と対向した
領域に、例えば、Ｐ，ＡｓまたはＳｂを１０^１６〜１０
^２１ｃｍ^−３添加したｎ型不純物からなるバックゲート
領域１，１’が形成される。このバックゲート領域１，
１’は埋め込み絶縁膜６に接して形成されており、ＳＯ
Ｉ層のチャネル領域４，４’の電位をバックゲート領域
の電位を調節することによって変化させることが可能に
なっている。そしてバックゲート領域１、１’に図２の
電圧ノード１８が形成され、電圧を印加することが可能
である。また、バックゲート領域１および１’はそれぞ
れｐ型バックゲート領域２に囲まれ、ｎ型支持基板５と
接することがない。そこで、ｐ型バックゲート領域２と
バックゲート領域１との間、ｐ型バックゲート領域２と
バックゲート領域１’との間に逆バイアスを印加するこ
とによって電気的に分離された状態となっている。よっ
て、バックゲート領域１とバックゲート領域１’には別
々の電圧を印加することが可能となる。

【００２２】さらに、ｐ型バックゲート領域２は、ｎ型
支持基板５との間にｐｎ接合を形成し、これらの間に逆
バイアスを印加することによって、支持基板５とｐ型バ
ックゲート領域２との間の電気的分離を行うことができ
る。これによって、ｐ型バックゲート領域２の電圧を支
持基板５と独立に設定することができ、ｎ型バックゲー
ト領域１とｐ型バックゲート領域２との間の容量を小さ
くするように支持基板５と独立に電圧を設定することが
できる。よって、本実施形態では、ｎ型バックゲート領
域１または１’とｐ型バックゲート領域２の間が順方向
バイアス条件にならないようにすることが重要である
が、これらバックゲート電圧がソース電圧に対して正負
にバイアスされても、ｐ型バックゲート領域２の電圧を
バックゲート領域１および１’の電圧より負にし、さら
に０Ｖより負になるように調整することで、基板５の電
位を０Ｖと保ったままで順方向バイアス条件にならない
ようにすることができる。よって、バックゲートと基板
との容量性結合が弱くなり、バックゲート間の容量性結
合による電圧変化や、少数キャリア注入によるラッチア
ップ効果を低減することができる。また、パッケージと
の間に大きな容量を持つ支持基板５をバイアスする必要
がないので、基板バイアス回路の消費電力を抑えること
ができる。

【００２３】本実施形態の半導体構造の構成によると、
ゲートアレイ構造からなる半導体装置において、各トラ
ンジスタのチャネル領域４に対向した支持基板５にバッ
クゲート領域１が設けられており、そしてそれぞれに独
立したバックゲート電圧ＶＢ１およびＶＢ２を印加が可
能である。よって、それぞれのトランジスタのしきい値
をバックゲート電圧により制御することが可能である。
また、バックゲート領域がチャネル領域に対向した支持
基板領域に形成され、ソース・ドレイン領域１１，１
１’，１５に対向して、ソース・ドレイン領域１１，１
１’，１５の導電型と逆方向の導電型を有するｐ型バッ
クゲート領域２が形成されている。ソース・ドレイン領
域１１，１１’，１５に電位を印加すると、ｐ型バック
ゲート領域２とｎ型ソース・ドレイン領域１１，１
１’，１５との間の導電性が異なるため、空乏層がｐ型
不純物の濃度が薄いバックゲート領域２内に形成され
る。このため、ソース・ドレイン領域１１とバックゲー
トとの間の寄生容量が図２１に示したバックゲート電極
による構造に比べ小さくすることが可能である。また、
この寄生容量を減少することができるため、ドレイン電
極の信号が支持基板５やバックゲート領域１，１’に伝
わるインピーダンスを小さくでき、より、デバイス間の
クロストークを小さくすることができる。

【００２４】次に回路上の問題を本実施形態の半導体装
置におけるバックゲート制御により解消する例について
述べる。図４は、いわゆるＮＡＮＤ回路からなる回路図
を示しており、並列接続された２つのｐ型ＭＩＳＦＥＴ
トランジスタＱ_ｐ１、Ｑ_ｐ２と、直列接続された２つの
ｎ型ＭＩＳＦＥＴトランジスタＱ_ｎ１、Ｑ_ｎ２から構成
されている。そして、上述したバックゲート電極がｎ型
ＭＩＳＦＥＴ Ｑ_ｎ１、Ｑ_ｎ２に形成されており、Ｑ
_ｎ１、Ｑ_ｎ２にそれぞれＶＢ１、ＶＢ２のバックゲート
電圧が印加できる。

【００２５】本回路構成において、Ｑ_ｎ２のソース電圧
は、Ｑ_ｎ１の直列抵抗のためにＱ_ｎ１とＱ_ｎ２が導通し
た状態において、０ＶからＶｓだけ上昇する。一方、Ｑ
_ｎ１のソース電圧は接地されており０Ｖである。よっ
て、Ｑ_ｎ２のソース電圧が、Ｑ_ｎ１のそれより大きくな
る。

【００２６】このため、例えば図４の回路構成において
Ｑ_ｎ１、Ｑ_ｎ２に等しいバックゲート電圧（ＶＢ１＝Ｖ
Ｂ２）を電圧源より印加したとき、Ｑ_ｎ１、Ｑ_ｎ２の各
トランジスタに印加されるソース電位から測ったバック
ゲート電位は、Ｑ_ｎ１はＶＢ１（＝ＶＢ２）であるが、
Ｑ_ｎ２は（ＶＢ２−Ｖｓ）となり、Ｑ_ｎ２のバックゲー
ト電圧はＱ_ｎ１のそれより小さくなる。

【００２７】ところで、完全空乏化ＳＯＩ−ＭＩＳＦＥ
Ｔのしきい値は、チャネル領域のＳＯＩ層の埋め込み酸
化膜に接した領域（以下、back surfaceと呼ぶ）が空乏
状態である時、以下の式が成り立つ。

【００２８】Ｖth1,depl2 ＝Ｖth1,acc2−ＣSiＣox2
（ＶＧ２−ＶＧ２,acc）／｛Ｃox1（ＣSi＋Ｃox2）｝
（１） 但し、ＶＧ２,acc ＜ＶＧ２ ＜ＶＧ２,inv 式（１）において、Ｖth1,acc2はback surfaceが蓄積状
態である時のトランジスタのしきい値を示し、ＣSi、Ｃ
ox1、Ｃox2はそれぞれＳＯＩ層、ゲート絶縁膜、埋め込
み絶縁膜の容量、ＶＧ２はバックゲート電圧、そしてＶ
Ｇ２,acc、ＶＧ２,invはback surfaceが蓄積、反転状態
となる時のバックゲート電圧を示す。

【００２９】図７は完全空乏化ＭＩＳＦＥＴにおけるし
きい値のバックゲート電圧依存性を表したグラフであ
る。完全空乏化ＭＩＳＦＥＴのしきい値は、バックゲー
ト電圧を印加することにより、ＳＯＩ層のback surface
が蓄積から反転状態までの範囲で変化させることが可能
である。

【００３０】よって、図４の回路構成においてＱ_ｎ１、
Ｑ_ｎ２が等しいしきい値のトランジスタから構成され、
そしてそれぞれに等しいバックゲート電圧（ＶＢ１＝Ｖ
Ｂ２）を電圧源より入力した時、Ｑ_ｎ２の実効的なバッ
クゲート電圧はソース電圧Ｖｓとバックゲート電圧との
電位差、つまりＶＧ２＝（ＶＢ１−Ｖｓ）となり、Ｑ
_ｎ１のバックゲート電圧はＶＢ１となる。このためＱ
_ｎ２のしきい値はＱ_ｎ１のしきい値よりＣSiＣox2Ｖｓ
／｛Ｃox1 （ＣSi＋Ｃox2）｝だけ大きくなり、トラン
ジスタ動作がＱ_ｎ１とＱ_ｎ２で異なるという問題が生じ
る。

【００３１】本実施形態の構造では、バックゲート電圧
を各トランジスタ毎に独立して印加することが可能であ
る。そこで、本実施形態の構造を用いてかかる問題を解
消する、つまりＱ_ｎ１、Ｑ_ｎ２のバックゲート電圧を制
御することにより、Ｑ_ｎ１とＱ_ｎ２のしきい値を等しく
することを実現する。

【００３２】具体的に述べると、Ｑ_ｎ２に印加するバッ
クゲート電圧ＶＢ２をＱ_ｎ１に印加されるバックゲート
電圧ＶＢ１に対し、 ＶＢ２ ＝ＶＢ１ ＋Ｖｓ （２） 但しＶＧ２,acc ＜ＶＢ２ ＜ＶＧ２,inv とする。これによりＱ_ｎ２のソース電極とバックゲート
電極との電位差はＱ_ｎ１のそれと等しくなり、その結果
Ｑ_ｎ１とＱ_ｎ２のしきい値が等しくなる。つまり、Ｑ
_ｎ２のソース電圧増加分をバックゲート電圧に付加する
ことでＱ_ｎ２のトランジスタについてもＱ_ｎ１と同じし
きい値を実現できる。よって、ＳＯＩ膜厚変動に対する
しきい値の変化量をＱ_ｎ１とＱ_ｎ２で同じ条件にするこ
とができ、より、均一な特性のトランジスタ集積回路が
実現できる。図８はＱ_ｎ２のソース電圧Ｖｓの変化に対
して、しきい値無変動を実現するバックゲート電圧ＶＢ
２の関係表したグラフである。ソース電圧Ｖｓに対し、
グラフの直線に対応するＶＢ２をバックゲートに入力す
ることによりＱ_ｎ１、Ｑ_ｎ２のしきい値は等しくするこ
とができる。また、この直線より大きなＶＢ２をバック
ゲートに入力することによりＱ_ｎ２のしきい値はＱ_ｎ１
のそれより小さくなる。

【００３３】また、図５に示すようなバックゲート電圧
を制御する制御回路を設けることにより、Ｑ_ｎ２のソー
ス電圧の変化によるしきい値変動を抑制することが可能
となる。図５はＱ_ｎ２のソース電圧Ｖｓをフィードバッ
ク制御して、印加するバックゲート電圧を設定する電圧
供給の制御回路８を有した半導体装置の回路図である。
制御回路８はＱ_ｎ２のソース電圧Ｖｓをモニターし、式
（２）を満たすバックゲート電圧ＶＢ２を設定してトラ
ンジスタＱ_ｎ２のバックゲート電極に入力する。この制
御回路によりバックゲート電圧制御によって、Ｑ_ｎ２の
しきい値変動抑えることができる。

【００３４】ところで、Ｑ_ｎ２のソース電圧がＶｓとな
るため、Ｑ_ｎ２へ入力される実効的なゲート電圧も（Ｖ
ＤＤ−Ｖｓ）となり、Ｑ_ｎ１のゲート電圧のＶＤＤより
小さくなる。これにより、Ｑ_ｎ２の電流駆動能力が下が
り、ゲート遅延時間が大きくなるという問題が生じる。

【００３５】飽和領域におけるドレイン電流Ｉｄｓａｔ
は、以下に示す式で表される。 Ｉdsat ＝１／２・Ｗ／Ｌ・μeff・Ｃox・（Ｖｇｓ―
Ｖth）１．３ 〜２（３） 式（３）において、Ｗはゲート幅、Ｌはゲート長、μef
fは移動度、Ｃoxはゲート絶縁膜の容量、Ｖｇｓはソー
ス電位を基準としたゲート電圧、そしてＶthはトランジ
スタのしきい値を表す。

【００３６】式（３）からわかるように、トランジスタ
の電流駆動能力はゲート電圧の関数で表され、ゲート電
圧が大きくなると電流駆動能力も大きくなる。そのた
め、図２２の回路構成では、Ｑ_ｎ１とＱ_ｎ２が同じしき
い値動作をする時、Ｑ_ｎ２のゲート電圧は上述のように
Ｖｓだけ減少するため、Ｑ_ｎ１に比べ電流駆動能力が低
下する。

【００３７】また、信号の伝搬遅延時間τは以下の式で
表される。 τ＝Ｃload・ＶＤＤ／Ｉdsat （４） 式（４）において、Ｃloadは負荷容量を表す。

【００３８】伝搬遅延時間τは飽和ドレイン電流Ｉｄｓ
ａｔに反比例し、飽和ドレイン電流が低下すると遅延時
間は大きくなる。このことから図２２の回路構成、言い
換えると図４においてＶＢ１＝ＶＢ２となる時、Ｑ_ｎ２
の電流駆動能力がＱ_ｎ１のそれより小さいため、Ｑ_ｎ２
をオンするまでの遷移時間がＱ_ｎ１のそれより長くな
る。このような入力端子の差によって遷移時間の差が生
じることは、回路のタイミング設計上問題となる。

【００３９】以下に、かかる問題を本実施形態で解消す
るバックゲート制御方法について述べる。上述の通り、
電流駆動能力は（Ｖｇｓ−Ｖth）１．３ 〜２ に比例
する。そのため図４の回路構成においてＱ_ｎ１とＱ_ｎ２
のしきい値が等しい時（Ｖth1＝Ｖth2）、Ｑ_ｎ２の電流
駆動能力はゲート電圧がＱ_ｎ１に比べＶｓだけ小さいた
め、Ｑ_ｎ２の電流駆動能力はＱ_ｎ１のそれより小さくな
る。

【００４０】そこでＱ_ｎ１、Ｑ_ｎ２の電流駆動能力を等
しくするために、Ｑ_ｎ２に入力されるゲート電圧の減少
分Ｖｓをしきい値で補償することにより実現する。つま
り、バックゲート電圧制御により、Ｑ_ｎ２のしきい値Ｖ
th2をＶth2’＝Ｖth1−Ｖｓと小さくすることにで、Ｑ
_ｎ１と等しい電流駆動能力を実現する。このＶth2’＝
Ｖth1―Ｖｓを実現するために必要なバックゲート電圧
ＶＢ２’は次の式を満たす。

【００４１】ＶＢ２’（Ｖｓ）＝Ｖｓ／γ＋ＶＢ１
（５） 式（５）において、γはγ＝ＣSiＣox2／｛Ｃox1（ＣSi
＋Ｃox2)｝で、これはｔox1／ｔox2 と近似することが
できる。ｔox1、ｔox2はゲート絶縁膜、および埋め込み
絶縁膜の膜厚を表す。よって電流駆動能力を一定にする
バックゲート電圧ＶＢ２’はソース電圧Ｖｓとゲート絶
縁膜と埋め込み絶縁膜の膜厚比で決まる。

【００４２】図９は、Ｑ_ｎ２のソース電圧Ｖｓに対し
て、電流駆動能力をＱ_ｎ１と等しくするのに必要なバッ
クゲート電圧ＶＢ２’の関係を表したグラフである。Ｑ
_ｎ１、Ｑ_ｎ２が等しいしきい値により形成された回路に
おいて式（５）を満たすバックゲート電圧ＶＢ２’を印
加することにより電流駆動能力をほぼ等しくすることが
可能である。言い換えると図９において、Ｖｓに対しグ
ラフの直線に対応するバックゲート電圧ＶＢ２’を印加
することにより、電流駆動能力をほぼ等しくすることが
可能である。ただしトランジスタ制御はback surfaceが
空乏状態である範囲で、つまりバックゲート電圧ＶＢ
２’がＶＧ２,acc＜ＶＢ２’＜ＶＧ２,invの範囲内で可
能である。

【００４３】また、先に述べた図５にて示した制御回路
８を、電流駆動能力を一定とする制御回路としてもちい
ることも可能である。つまりＱ_ｎ２のソース電圧Ｖｓを
フィードバックし、図９を満たすバックゲート電圧ＶＢ
２’を設定しＱ_ｎ２へ印加する。これにより、Ｖｓ変動
に対し、電流駆動能力が変化しない半導体装置を形成す
ることが可能である。

【００４４】ここで、式（２）および式（５）のいずれ
かの効果、すなわち、従来例よりもＱ_ｎ２の電流駆動能
力を向上させるには、ＶＢ２＜ＶＢ１となればよいこと
が解る。ここで、ＶＢ２を制御するには、図４（ｂ）の
ように、Ｑ_ｎ１およびＱ_ｎ２と同等なトランジスタＱ
_ｎ１’、Ｑ_ｎ２’を直列接続して形成したダミー回路に
よって得たソース電圧からバックゲート電圧ＶＢ２を得
ても良く、複数のＮＡＮＤ回路に共通にＶＢ２を与えて
もよい。

【００４５】本実施形態の構造によれば、以下のような
効果が得られる。 （１）図１に示したように、本実施形態ではゲートアレ
イ構造からなる半導体装置に、各トランジスタのチャネ
ル領域と対向する支持基板内にバックゲート領域を設け
ており、ドレインと対向する位置には支持基板に空乏層
が形成されるようにしている。そのため、ソース・ドレ
イン領域と支持基板との間の寄生容量が低減されること
から、例えば動作消費電力を小さくなり、またＳファク
タを小さくなる。そして、信号の伝搬遅延時間を小さく
することができる。このように低消費、高速化に大きく
寄与する。

【００４６】（２）各トランジスタに設けられたバック
ゲート領域が、隣接するトランジスタのバックゲート領
域と電気的に分離して形成されていることから、個別に
バックゲート電圧を印加してトランジスタ制御すること
が可能である。

【００４７】また、本実施形態の制御例によれば、以下
のような効果が得られる。 （３）図８に示したように、Ｑ_ｎ２のバックゲート電圧
を制御することによって、Ｑ_ｎ２のソース電圧増加によ
るしきい値増加を抑え、Ｑ_ｎ１のしきい値と等しくする
ことが可能である。よって、例えば３極管動作における
遅延時間を短くすることができ、３極管動作時における
論理回路の動作時間のマージンを低減し、高速動作を実
現する。また、図５の回路構成に示すように、Ｑ_ｎ２の
ソース電圧変化をフィードバックしバックゲート電圧を
制御することによってしきい値変動の小さい半導体装置
を実現することができる。

【００４８】（４）図９に示したように、Ｑ_ｎ２のバッ
クゲート電圧を制御することにより、Ｑ_ｎ２のソース電
圧低下による電流駆動能力低下を抑えることが可能であ
る。よって、論理回路において信号の伝搬遅延時間を抑
え、高速動作を実現する。また、スイッチング時間の最
大値と最小値との差を抑え、より回路の動作速度を揃え
ることができる。

【００４９】図１０に本発明の第２の実施形態の構造平
面図を示す。図１０は配線層およびコンタクト層を省略
した上面図、図１１、図１２および図１３は、それぞれ
図１０の矢視Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’の断面図で
ある。第１の実施形態と同一部分には、同一符号を付け
て詳しい説明は省略する。本実施形態は、第１の実施形
態と比較して直列接続されたトランジスタのしきい値の
制御法およびバックゲート構造が異なっており、いわゆ
るゲートアレイの構成法を開示している。本実施形態に
おいて、支持基板５はｐ型半導体で形成され、支持基板
５の中にｎ型バックゲート領域１およびｎ型バックゲー
ト領域１’が形成されている。これらは、支持基板５と
電気的に接続された図１０のｐ型バックゲート領域２’
によって、互いに電気的に分離されている。

【００５０】図１１に示すように、ｎ型バックゲート領
域１に囲まれるようにｐ型バックゲート領域２が形成さ
れている。このｐ型バックゲート領域２は支持基板５と
はｎ型バックゲート領域１によって電気的に分離されて
いる。これらｐ型バックゲート領域２およびｎ型バック
ゲート領域１が、ｐ型ＭＩＳＦＥＴのバックゲート電極
として作用している。

【００５１】バックゲート電極として作用しているｐ型
バックゲート領域２およびｎ型バックゲート領域１に絶
縁膜６を介して対向する半導体島状領域１つに対して、
ｐ型ＭＩＳＦＥＴは複数形成されている。本実施形態で
は、１つの半導体島状領域に対して２つ形成した例を示
しているが、さらに多く形成しても構わない。ここで、
１つの半導体島状領域に形成された隣接するｐ型ＭＩＳ
ＦＥＴは、直列接続したトランジスタで共有されたｐ型
半導体からなるソース・ドレイン領域１５を備えてい
る。さらに、ゲート電極１０を挟んでｐ型のソース・ド
レイン領域１５と対向して、ｐ型半導体からなる領域１
１が形成されている。これら、領域１５および領域１１
は、ｐ型ＭＩＳＦＥＴのソース領域およびドレイン領
域、またはドレイン領域およびソース領域を形成してい
る。さらに、ｎ型または、１０^１６ｃｍ^−３以下のｐ型
不純物添加からなる領域４が、ゲート電極１０とゲート
絶縁膜９を挟んで形成され、ｐ型ＭＩＳＦＥＴのチャネ
ル領域となっている。

【００５２】図１２に示すように、ｎ型バックゲート領
域１’に囲まれるようにｐ型バックゲート領域２’が形
成されている。このｐ型バックゲート領域２’は支持基
板５とはｎ型バックゲート領域１’によって電気的に分
離されている。これらｐ型バックゲート領域２’および
ｎ型バックゲート領域１’が、ｎ型ＭＩＳＦＥＴのバッ
クゲート電極として作用している。

【００５３】バックゲート電極として作用しているｐ型
バックゲート領域２’およびｎ型バックゲート領域１’
に絶縁膜６を介して対向する半導体島状領域１つに対し
て、ｎ型ＭＩＳＦＥＴは複数形成されている。本実施形
態では、１つの半導体島状領域に対して２つ形成した例
を示しているが、さらに多く形成しても構わない。ここ
で、１つの島状半導体領域に形成された隣接するｎ型Ｍ
ＩＳＦＥＴは、直列接続したトランジスタで共有された
ｎ型半導体からなるソース・ドレイン領域１５’を備え
ている。さらに、ゲート電極１０’を挟んでｎ型領域１
５’と対向して、ｎ型半導体からなる領域１１’が形成
されている。これら、領域１５’および領域１１’は、
ｎ型ＭＩＳＦＥＴのソース領域およびドレイン領域、ま
たはドレイン領域およびソース領域を形成している。さ
らに、ｐ型または、１０^１６ｃｍ^−３以下のｎ型不純物
添加からなる領域４’が、ゲート電極１０’とゲート絶
縁膜９を挟んで形成され、ｎ型ＭＩＳＦＥＴのチャネル
領域となっている。

【００５４】ここで、図１０のように、ｎ型ＭＩＳＦＥ
Ｔおよびｐ型ＭＩＳＦＥＴはアレイ状に形成されること
が、金属配線の結線によって多段の論理回路を形成する
には望ましい。この場合、図１０の構造を紙面左右にア
レイ状に形成することにより、バックゲートとなる半導
体領域１，１’２，２’はそれぞれ連続して接続され、
個々のアレイのバックゲートに電圧印加端子を形成しな
くても、例えば、アレイ端で電圧印加端子を形成するこ
とによって、連続して形成したすべてのアレイのバック
ゲートに電圧を与えることができる。

【００５５】ここで、ゲート電極１０および１０’は、
しきい値を制御するために、異なる導電型を有する半導
体であってもよい。具体的には、ゲート電極１０として
は、１０^１９ｃｍ^−３以上Ｂを添加したポリシリコン電
極であり、ゲート電極１０’としては、１０^１９ｃｍ
^−３以上ＰまたはＡｓを添加したポリシリコン電極であ
ればよい。

【００５６】また、ゲート電極１０および１０’の側面
には、例えば、シリコン酸化膜やシリコン窒化膜から絶
縁膜３が形成されている。これは、ゲート電極１０とソ
ース・ドレイン領域１５またはソース・ドレイン領域１
１との電気的絶縁を良好に保つためのものである。さら
に、半導体島状領域間には、例えば、シリコン酸化膜か
らなる素子分離絶縁膜１３が形成されている。さらに、
ＭＩＳＦＥＴ上部には、例えば、シリコン酸化膜からな
る層間絶縁膜１２が形成されている。

【００５７】本実施形態に特徴的なことは、図１１のよ
うにｐ型ＭＩＳＦＥＴにおいて、チャネル領域４と絶縁
膜６を介して対向した支持基板５に、ソース・ドレイン
領域１１と反対の導電性を有するｎ型バックゲート領域
１が形成され、隣接するトランジスタが共有するソース
・ドレイン領域１５と絶縁膜６を介して対向した支持基
板５に、ソース・ドレイン領域１１と同じ導電性を有す
るｐ型バックゲート領域２が形成されていることであ
る。

【００５８】また、相補的に、図１２のようにｎ型ＭＩ
ＳＦＥＴにおいて、チャネル領域４’と絶縁膜６を介し
て対向した支持基板５に、ソース・ドレイン領域１１’
と反対の導電性を有するｐ型バックゲート領域２’が形
成され、隣接するトランジスタが共有するソース・ドレ
イン領域１５’と絶縁膜６を介して対向した支持基板５
に、ソース・ドレイン領域１１’と同じ導電性を有する
ｎ型バックゲート領域１’が形成されていることであ
る。

【００５９】このような構造をとることにより、ソース
・ドレインに流れる電流の方向によって、しきい値が変
化するトランジスタを２つ直列に形成することができ
る。まず、図１４を用いて、本バックゲート構造によっ
て、しきい値が変化することを示す。図１４（ａ）は、
本実施形態の１つのｎ型ＭＩＳＦＥＴを抜き出したこと
に相当する断面図であり、ソース・ドレイン領域１１’
ａおよび１１’ｂにはそれぞれ、電極１７ａおよび１７
ｂが接続されている。さらに、１１’ａの下およびチャ
ネル領域の下には、絶縁膜６を介してｐ型バックゲート
領域２’が形成されている。ここで、ｐ型バックゲート
領域２’は高濃度ｐ型バックゲート領域２”を通じて、
電極１８と電気的に接続されている。図では示していな
いが、電極１８は電圧源と接続され、ｐ型バックゲート
領域２’は一定電圧になるように制御されている。さら
に、１１’ｂの下には、絶縁膜６を介してｎ型バックゲ
ート領域１’が形成されている。ここで、ｎ型バックゲ
ート領域１’は高濃度ｎ型バックゲート領域１”を通じ
て、電極１８’と電気的に接続されている。図では、示
していないが、電極１８’は電圧源と接続され、ｎ型バ
ックゲート領域１’は一定の電圧となるように制御され
ている。ここで、電圧源の消費電力を抑えるためにｐ型
バックゲート領域２’とｎ型バックゲート領域１’に大
きなリーク電流が流れないようにするためには、ｎ型バ
ックゲート領域１’をｐ型バックゲート領域２’に比べ
正にバイアスするか、順方向電圧以下にバイアスするこ
とが必要となる。そこで、このような条件では、バック
ゲート表面のポテンシャルＤ−Ｄ’は図１４（ｂ）のよ
うになり、伝導帯Ｅｃおよび価電子帯Ｅｖは領域１’お
よび領域２’の境界を含む空乏層によって、ｎ型バック
ゲート領域１’の方が下に曲がる構造となる。よって、
Ｄ側、つまり、１１’ａに近いチャネル４’と絶縁膜６
との界面は、ｐ型層の蓄積（accumulation）状態とな
り、Ｄ’側、つまり、１１’ｂに近いチャネル４’と絶
縁膜６との界面は、ｐ型層の反転（inversion）状態と
なる。よって、図１４（ｃ）のように、電極１７ｂをド
レイン電極として、電極１７ａをソース電極とした場合
の５極管しきい値は、しきい値を定めるチャネル部のポ
テンシャルの極大点が、チャネル４’内で１７ｂ側より
も１７ａ側に形成されるので、反転層が形成されにくく
なり、高いしきい値となる。一方、図１４（ｄ）のよう
に、電極１７ａをドレイン電極として、電極１７ｂをソ
ース電極とした場合の５極管しきい値は、しきい値を定
めるチャネル部のポテンシャルの極大点が、チャネル
４’内で１７ａ側よりも１７ｂ側に形成されるので、反
転層が形成されやすくなり、低いしきい値となる。以上
から、ソース・ドレイン電極の方向によって、バックゲ
ートに与える電圧が同一の条件でも、しきい値に差が形
成される。特に、トランジスタが完全空乏化トランジス
タの場合、バックゲート部から伸びた空乏層がチャネル
部分にも達するので、バックゲートポテンシャルによっ
てしきい値が大きく変化し本実施形態としては望ましい
形態となる。

【００６０】以後では、ソース電極として用いた場合に
しきい値が高くなる条件で、ソース電極の側に黒丸をつ
けて方向を表わすことにする。なお、以上の説明で明ら
かなように、しきい値に差を形成するためには、チャネ
ル４’と対向するバックゲート電極のポテンシャルがソ
ース・ドレインに対して非対称になっていればよい。よ
って、ｐ型バックゲート領域２’とｎ型バックゲート領
域１’の境界はソース領域に対向した位置ではなく、チ
ャネル４’に対向した位置に形成されていてもよい。ｐ
型ＭＩＳＦＥＴについても同様に、ｐ型バックゲート領
域２とｎ型バックゲート領域１との境界は、ソース領域
に対向した位置ではなく、チャネル４に対向した位置に
形成されていてもよい。

【００６１】次に、本実施形態のトランジスタを用いた
論理回路例を図１５に示す。図１５（ａ）はスタティッ
ク２入力ＮＡＮＤに対する回路図であり、図１５（ｂ）
はスタティック２入力ＮＯＲに対する回路図である。さ
らに、図１６（ａ）は、図１５（ａ）に対応するスタテ
ィック２入力ＮＡＮＤに対する配線層のレイアウトを示
しており、図１０のトランジスタ配置を用いている。ま
た、図１６（ｂ）は、図１６（ａ）に対応するスタティ
ック２入力ＮＯＲに対する配線層のレイアウトを示して
おり、図１０のトランジスタ配置を用いている。

【００６２】まず、図１５（ａ）および図１６（ａ）に
おいて、Ｑ_ｎ１、Ｑ_ｎ２が上述した電流方向によってし
きい値が異なるｎ 型ＭＩＳＦＥＴであり、Ｑ_ｐ１、Ｑ
_ｐ２が上述した電流方向によってしきい値が異なるｐ型
ＭＩＳＦＥＴである。これらは、図１６（ａ）のように
対向して形成されることが、配線遅延を抑えるために望
ましい。図１６（ａ）において、１７，１７’および１
７”は、Ｗ，ＣｕまたはＡｌからなる金属配線を示し、
１７’はＶＤＤに接続されており、１７”は０Ｖに接続
されている。また、２６はｐ型ソース・ドレイン電極１
１または１５に対するコンタクト電極を示しており、２
６’はｎ型ソース・ドレイン電極１１’またはソース・
ドレイン電極１５’に対するコンタクト電極を示してお
り、２６’’はゲート電極１０または１０’、１０’’
に対するコンタクト電極を示している。

【００６３】ここで、Ｑ_ｎ２の共通電極でない側のドレ
イン電極が出力ノードと接続されている。また、Ｑ_ｎ２
の共通電極となるソース電極が、Ｑ_ｎ１のドレイン電極
と接続されている。さらに、Ｑ_ｎ１のソース電極は、Ｇ
ＮＤと図１５では表記されている０Ｖを有する電圧ノー
ド１７’’と接続されている。また、Ｑ_ｎ１のゲート電
極は、Ｑ_ｐ１のゲート電極と接続され、第一の電圧入力
端子（ＩＮ１）となっている。さらに、Ｑ_ｎ２のゲート
電極は、Ｑ_ｎ１のゲート電極と接続され、第二の電圧入
力端子（ＩＮ２）となっている。さらに、Ｑ_ｐ１および
Ｑ_ｎ１のソース電極は、共に、例えば、ＶＤＤの電圧を
有する電圧ノードと接続され、ドレイン電極は出力ノー
ドに接続されている。つまり、本構成は、２入力ＮＡＮ
Ｄの論理回路を示しており、ＩＮ１、ＩＮ２、ＯＵＴ
は、ほぼ０ＶおよびほぼＶＤＤの２つの論理値に対応し
た電圧を有するように動作する。また、図１５におい
て、バックゲートとして、領域２’，１’，２，１には
それぞれ、Ｖ１，Ｖ２，Ｖ３，Ｖ４の電圧が印加されて
いる。ここで、バックゲート間で順方向バイアスになり
電流が流れないようにするには、バックゲート間のbuil
t-in電圧をＶｉとして、Ｖ３＞Ｖ４−Ｖｉ、およびＶ１
＞Ｖ２−Ｖｉの条件を満たすことが必要となる。

【００６４】本回路構成において、Ｑ_ｎ２のソース電極
は、Ｑ_ｎ１の直列抵抗のために、Ｑ_ｎ１とＱ_ｎ２の入力
電圧がＶＤＤで導通した状態において、０ＶよりもＶｓ
だけ上昇する。一方、Ｑ_ｎ１のソース電極は０Ｖに接続
されており、Ｑ_ｎ１よりもＱ_ｎ２の方がソース電圧が上
昇する。このため、Ｑ_ｎ１とＱ_ｎ２に等しいしきい値の
トランジスタを用いた場合、Ｑ_ｎ２の電流駆動能力は、
Ｑ_ｎ１の電流駆動能力に比べ、ゲート電圧を（ＶＤＤ−
Ｖｓ）だけ減じたことに相当し低下する。よって、Ｑ
_ｎ２をオンする場合の遷移時間の方が、Ｑ_ｎ１をオンす
る場合の遷移時間よりも長くなり、入力端子の差によっ
て遷移時間に差が生じ、回路のタイミング設計上問題と
なる。

【００６５】ここで、第１の実施形態で説明したよう
に、このソース電圧上昇によるＱ_ｎ２のＱ_ｎ１に対する
電流駆動能力低下を抑えるためには、Ｑ_ｎ２のしきい値
Ｖｔｈ２をＱ_ｎ１のしきい値Ｖth1より低くする条件が
必要である。特に、ほぼＶth2＝Ｖth1−Ｖｓとすれば、
Ｑ_ｎ２とＱ_ｎ１の電流駆動能力をほぼ等しくなり、入力
端子に依らず遅延時間をほぼ等しくできる。

【００６６】ここで、本実施形態では、Ｑ_ｎ２の電流方
向が、しきい値が低くなる方向であり、Ｑ_ｎ１の電流方
向が、しきい値が高くなる方向であるので、ｎ型ＭＩＳ
ＦＥＴのバックゲート電圧Ｖ１およびＶ２を調整するこ
とによりこの条件を満たすことができる。この時、ｐ型
ＭＩＳＦＥＴ Ｑ_ｐ１およびＱ_ｐ２はしきい値が高くな
る方向に共に電流が流れる。よって、２つのｐ型ＭＩＳ
ＦＥＴをオンする場合の遷移時間はほぼ等しく、入力端
子の差によって生じる遷移時間の差はバックゲート電圧
Ｖ１およびＶ２を変化させても変わらない。すなわち、
本２入力ＮＡＮＤ回路の遅延時間の入力端子による差を
減少するには、Ｑ_ｎ１オン時の遷移時間をＱ_ｎ２オン時
の遷移時間とほぼ等しくなるようにＶ１およびＶ２を制
御すればよい。

【００６７】一方、図１５（ｂ）および図１６（ｂ）に
おいて、Ｑ_ｎ１、Ｑ_ｎ２が上述した電流方向によってし
きい値が異なるｎ型ＭＩＳＦＥＴであり、Ｑ_ｐ１、Ｑ
_ｐ２が上述した電流方向によってしきい値が異なるｐ型
ＭＩＳＦＥＴである。これらは、図１６（ｂ）のように
対向して形成されることが、配線遅延を抑えるために望
ましい。図１６（ｂ）において、１７，１７’および１
７”は、Ｗ，ＣｕまたはＡｌからなる金属配線を示し、
１７’はＶＤＤに接続されており、１７”は０Ｖに接続
されている。Ｑ_ｐ２のドレイン電極が出力ノードと接続
されている。また、Ｑ_ｐ２のソース電極が、Ｑ_ｐ１のド
レイン電極と接続されている。さらに、Ｑ_ｐ１のソース
電極は、例えばＶＤＤを有する電圧ノードと接続されて
いる。また、Ｑ_ｐ１のゲート電極は、Ｑ_ｎ１のゲート電
極と接続され、第一の電圧入力端子（ＩＮ１）となって
いる。さらに、Ｑ_ｐ２のゲート電極は、Ｑ_ｎ２のゲート
電極と接続され、第二の電圧入力端子（ＩＮ２）となっ
ている。さらに、Ｑ_ｎ１およびＱ_ｎ２のソース電極は、
共に、例えば、０Ｖの電圧を有する電圧ノード１７”と
接続され、ドレイン電極は出力ノードに接続されてい
る。つまり、本構成は、２入力ＮＯＲの論理回路を示し
ており、ＩＮ１、ＩＮ２、ＯＵＴは、ほぼ０Ｖおよびほ
ぼＶＤＤの２つの論理値に対応した電圧を有するように
動作する。

【００６８】図１５において、バックゲートとして、領
域２’，１’，２，１にはそれぞれ、Ｖ１，Ｖ２，Ｖ
３，Ｖ４の電圧が印加されている。ここで、バックゲー
ト間で順方向バイアスになり電流が流れないようにする
には、バックゲート間のbuilt-in電圧をＶｉとして、Ｖ
３＞Ｖ４−Ｖｉ、およびＶ１＞Ｖ２−Ｖｉの条件を満た
すことが必要となる。

【００６９】本回路構成において、Ｑ_ｐ２のソース電極
は、Ｑ_ｐ１の直列抵抗のために、Ｑ_ｐ１とＱ_ｐ２の入力
電圧が０Ｖで導通した状態において、ＶＤＤよりもＶｓ
だけ低下する。一方、Ｑ_ｐ１のソース電極は０Ｖに接続
されており、Ｑ_ｐ１よりもＱ_ｐ２の方がソース電圧が低
下する。このため、Ｑ_ｐ１とＱ_ｐ２に等しいしきい値の
トランジスタを用いた場合、Ｑ_ｐ２の電流駆動能力は、
Ｑ_ｐ１の電流駆動能力に比べ、ゲート電圧をＶｓだけ上
昇させたことに相当し、低下する。よって、Ｑ_ｐ２をオ
ンする場合の遷移時間の方が、Ｑ_ｐ１をオンする場合の
遷移時間よりも長くなり、入力端子の差によって遷移時
間に差が生じ、回路のタイミング設計上問題となる。

【００７０】ここで、第１の実施形態で説明したよう
に、このソース電圧上昇によるＱ_ｐ２のＱ_ｐ１に対する
電流駆動能力低下を抑えるためには、Ｑ_ｐ２のしきい値
Ｖth3をＱ_ｐ１のしきい値Ｖth4より低くする条件が必要
である。特に、ほぼＶth4＝Ｖth3−Ｖｓとすれば、Ｑ
_ｐ２とＱ_ｐ１の電流駆動能力をほぼ等しくなり、入力端
子に依らず遅延時間をほぼ等しくできる。

【００７１】ここで、本実施形態では、Ｑ_ｐ２の電流方
向が、しきい値が低くなる方向であり、Ｑ_ｐ１の電流方
向が、しきい値が高くなる方向であるので、ｐ型ＭＩＳ
ＦＥＴのバックゲート電圧Ｖ３およびＶ４を調整するこ
とによりこの条件を満たすことができる。この時、ｎ型
ＭＩＳＦＥＴ Ｑ_ｎ１およびＱ_ｎ２はしきい値が高くな
る方向に共に電流が流れる。よって、２つのｎ型ＭＩＳ
ＦＥＴをオンする遷移時間はほぼ等しく、入力端子の差
によって生じる遷移時間の差はバックゲート電圧Ｖ３お
よびＶ４を変化させても変わらない。すなわち、本２入
力ＮＯＲ回路の遅延時間の入力端子による差を減少する
には、Ｑ_ｐ１オン時の遷移時間をＱ_ｐ２オン時の遷移時
間とほぼ等しくなるようにＶ３およびＶ４を制御すれば
よい。

【００７２】以上から、本実施形態のＮＡＮＤ回路およ
びＮＯＲ回路は、同一基板状に形成し、バックゲート端
子を共有しても、入力端子の差によって生じる遷移時間
の差をそれぞれ独立にＶ１、Ｖ２、Ｖ３およびＶ４を制
御することによって、それぞれ最小にすることができ
る。よって、これらと一入力インバータを組み合わせた
論理回路において、入力端子の差に起因する遅延時間の
ずれを最小にすることが可能になる。

【００７３】図１７（ｂ）はクロックドインバータに対
する回路図であり、図１７（ａ）は、図１７（ｂ）に対
応するクロックドインバータに対する配線層のレイアウ
トを示しており、図１０のトランジスタ配置を用いてい
る。図１７（ａ）および図１７（ｂ）において、
Ｑ_ｎ１、Ｑ_ｎ２が上述した電流方向によってしきい値が
異なるｎ型ＭＩＳＦＥＴであり、Ｑ_ｐ１、Ｑ_ｐ２が上述
した電流方向によってしきい値が異なるｐ型ＭＩＳＦＥ
Ｔである。これらは、図１７（ａ）のように対向して形
成されることが、配線遅延を抑えるために望ましい。図
１７（ａ）において、１７，１７’および１７”は、
Ｗ，ＣｕまたはＡｌからなる金属配線を示し、１７’は
ＶＤＤに接続されており、１７”は０Ｖに接続されてい
る。ここで、Ｑ_{ｎ ２}の共通電極でない側のドレイン電極
が出力ノードと接続されている。また、Ｑ_ｎ２の共通電
極となるソース電極が、Ｑ_ｎ１のドレイン電極と接続さ
れている。さらに、Ｑ_ｎ１のソース電極は、ＧＮＤと図
１５では表記されている０Ｖを有する電圧ノード１
７’’と接続されている。さらに、Ｑ_ｐ２の共通電極で
ない側のドレイン電極が出力ノードと接続されている。
また、Ｑ_ｐ２の共通電極となるソース電極が、Ｑ_ｐ１の
ドレイン電極と接続されている。さらに、Ｑ_ｐ１のソー
ス電極は、ＧＮＤと図１５では表記されている０Ｖを有
する電圧ノード１７’’と接続されている。

【００７４】また、Ｑ_ｎ２のゲート電極は、Ｑ_ｐ２のゲ
ート電極と接続され、インバータの電圧入力端子（Ｉ
Ｎ）となっている。さらに、Ｑ_ｎ１のゲート電極は、ク
ロック入力ｆａｉと接続され、Ｑ_ｐ１のゲート電極は、
クロックの入力の反転入力／ｆａｉと接続されている。
つまり、本構成は、ｆａｉがＶＤＤで／ｆａｉが０Ｖの
時にＩＮの反転出力が得られ、ｆａｉが０Ｖで／ｆａｉ
がＶＤＤの時に出力が高インピーダンス状態となるクロ
ックドインバータの論理回路を示しており、ＩＮ、ｆａ
ｉ、／ｆａｉ、ＯＵＴは、ほぼ０ＶおよびほぼＶＤＤの
２つの論理値に対応した電圧を有するように動作する。
また、図１５において、バックゲートとして、領域
２’，１’，２，１にはそれぞれ、Ｖ１，Ｖ２，Ｖ３，
Ｖ４の電圧が印加されている。ここでバックゲート間で
順方向バイアスになり電流が流れないようにするには、
バックゲート間のbuilt-in電圧をＶｉとして、Ｖ３＞Ｖ
４−Ｖｉ、およびＶ１＞Ｖ２−Ｖｉの条件を満たすこと
が必要となる。

【００７５】本回路構成において、Ｑ_ｎ２のソース電極
は、Ｑ_ｎ１の直列抵抗のために、Ｑ_ｎ１とＱ_ｎ２の入力
電圧がＶＤＤで導通した状態において、０ＶよりもＶｓ
だけ上昇する。このため、Ｑ_ｎ２の電流駆動能力は、Ｑ
_ｎ２のソース電極を０Ｖに接地した場合に比べ、ゲート
電圧を（ＶＤＤ−Ｖｓ）だけ減じたことに相当し低下す
る。一方、Ｑ_ｐ２のソース電極は、Ｑ_ｐ１の直列抵抗の
ために、Ｑ_ｐ１とＱ_ｐ２の入力電圧が０Ｖで導通した状
態において、ＶＤＤよりもＶｓだけ低下する。このた
め、Ｑ_ｐ２の電流駆動能力は、Ｑ_ｐ２のソース電極をＶ
ＤＤに接続した場合に比べ、ゲート電圧をＶｓだけ上昇
させたことに相当し、低下する。よって、Ｑ_ｐ２のソー
ス電極をＶＤＤに接続し、Ｑ_ｎ２のソース電極を０Ｖに
接続した通常のインバータと比較して、同じトランジス
タ寸法でも本インバータの遅延時間が大きくなる。ま
た、Ｑ_ｐ２およびＱ_ｎ２の電流駆動能力低下により、ク
ロック信号ｆａｉおよび／ｆａｉに入力に比べ、ＩＮに
加わる信号に対して出力信号の遅延時間が増大するの
で、回路のタイミング設計上問題となる。

【００７６】ここで、第１の実施形態で説明したよう
に、このソース電圧上昇によるＱ_ｎ２のＱ_ｎ１に対する
電流駆動能力低下を抑えるためには、Ｑ_ｎ２のしきい値
Ｖth2をＱ_ｎ１のしきい値Ｖth1より低くする条件が必要
である。特に、ほぼＶth2＝Ｖth1−Ｖｓとすれば、Ｑ
_ｎ２とＱ_ｎ１の電流駆動能力をほぼ等しくなり、入力端
子に依らず遅延時間をほぼ等しくできる。さらに、ソー
ス電圧上昇によるＱ_ｐ２のＱ_ｐ１に対する電流駆動能力
低下を抑えるためには、Ｑ_ｐ２のしきい値Ｖth3をＱ
_ｐ１のしきい値Ｖth4より低くする条件が必要である。
特に、ほぼＶth4＝Ｖth3−Ｖｓとすれば、Ｑ_ｐ２とＱ
_ｐ１の電流駆動能力をほぼ等しくなり、入力端子に依ら
ず遅延時間をほぼ等しくできる。

【００７７】ここで、本実施形態では、Ｑ_ｎ２の電流方
向が、しきい値が低くなる方向であり、Ｑ_ｎ１の電流方
向が、しきい値が高くなる方向であるので、ｎ型ＭＩＳ
ＦＥＴのバックゲート電圧Ｖ１およびＶ２を調整するこ
とによりこの条件を満たすことができる。さらに、本実
施形態では、Ｑ_ｐ２の電流方向が、しきい値が低くなる
方向であり、Ｑ_ｐ１の電流方向が、しきい値が高くなる
方向であるので、ｐ型ＭＩＳＦＥＴのバックゲート電圧
Ｖ３およびＶ４を調整することによりこの条件を満たす
ことができる。

【００７８】以上から、入力ＩＮの出力遅延時間を、ク
ロック入力ｆａｉおよび／ｆａｉに対する出力遅延時間
に比べ、等しいか短くすることができ、より高速にスイ
ッチングするインバータを形成することができる。

【００７９】なお、電流の流れる方向によってしきい値
に差が生じるトランジスタを縦続接続した場合の電流駆
動能力の劣化を抑える本特徴は、上記に示したスタティ
ック論理回路のみならず、さらに多入力の論理回路やダ
イナミック回路にも用いることができ、その入力端子に
依存した遅延時間の差を短縮することができる。

【００８０】本実施形態によれば、以下のような効果が
得られる。 （１）トランジスタのバックゲート電極として作用する
領域１，１’，２，２’ は支持基板５に対して電気的
に分離されている。よって、ｃｈｉｐ全体よりもバック
ゲートを印加する領域を縮小することができ、領域１，
１’，２，２’の容量を小さくすることができる。よっ
て、領域１，１’，２，２’に接続された基板バイアス
電源として、より小さな容量の電源を用いることがで
き、基板バイアス電源の回路面積および消費電力を小さ
くすることができる。また、基板を通じてのノイズの影
響を受けることが少なくなり、低ノイズの回路を安定に
実現することができる。

【００８１】（２）図１１のバックゲート電極として作
用するｎ型バックゲート領域１の電圧及びｐ型バックゲ
ート領域２の電圧とを制御することによって、ｐ型ＭＩ
ＳＦＥＴのしきい値、および、ソースおよびドレインの
電流方向によるしきい値の差を制御することができる。
また、図１２のバックゲート電極として作用するｎ型バ
ックゲート領域１’及びｐ型バックゲート領域２’の電
圧を制御することによって、ｎ型ＭＩＳＦＥＴのしきい
値、および、ソースおよびドレインの電流方向によるし
きい値の差を独立に制御することができる。よって、例
えば、半導体素子を配線層まで形成し実動作状態となっ
た後に、外部電圧入力によって、しきい値の差を制御
し、論理回路の遅延時間を最適化することができる。

【００８２】（３）配線のレイアウトパターンの変更な
しに、ＮＯＲやＮＡＮＤ回路およびクロックドインバー
タ論理回路の最大遅延と最小遅延の差を短縮することが
できる。よって、より論理回路の同期余裕に必要な時間
を小さくすることができ、より高速に論理回路を動作さ
せることができる。

【００８３】（４）ＭＩＳＦＥＴのバックゲートとし
て、ソース・ドレイン領域と同じ導電型のバックゲート
をソース・ドレイン層およびチャネル層の下全面に形成
した場合に比較して、ソース・ドレイン領域と逆の導電
型のバックゲートを形成したソース・ドレイン層の一方
の、バックゲートに対する容量を低減することができ
る。特に、ドレイン領域に逆の導電型のバックゲートを
形成した場合には、ドレイン電圧が高い場合に、バック
ゲート領域が空乏化するためにバックゲートに対するド
レイン容量が低減し、ドレインと接続された論理回路出
力の負荷容量を低減し高速動作させることができる。

【００８４】一方、ソース・ドレイン領域と逆の導電型
のバックゲートをソース・ドレイン層およびチャネル層
の下全面に形成した場合に比較して、チャネルに対向し
たバックゲート領域の空乏化が小さくため、よりチャネ
ル電位を一定に保つことができ、ゲート長が短くなって
も、しきい値が低下しにくくなる。

【００８５】（５）図１０の領域１および２’で示すよ
うに、バックゲートとなる１つの導電型を有する半導体
領域を２つのトランジスタで共有することができる。よ
って、ゲート長がソース・ドレイン領域のゲート長に沿
った長さよりも小さくなっても、領域１’および２’の
チャネル方向長さをゲート長よりも広く確保することが
できる。このため、バックゲートのデザインルールをゲ
ートに対するデザインルールより緩和することができ、
より分解能の低い安価なリソグラフィ装置を用いてバッ
クゲートを形成することができる。また、領域１’およ
び２’の幅を広く確保することができるので、バックゲ
ート抵抗を小さく保つことができ、チャネル幅が増大し
ても安定したバックゲート電圧を印加することができ
る。

【００８６】図１８に本発明の第３の実施形態の構造平
面図を示す。図１８は配線層およびコンタクト層を省略
した上面図、図１９（ａ）および図１９（ｂ）は、それ
ぞれ図１０の矢視Ａ−Ａ’、Ｂ−Ｂ’の断面図である。
第１及び第２の実施形態と同一部分には、同一符号を付
けて詳しい説明は省略する。本実施形態は、第２の実施
形態と比較して直列接続されたトランジスタのしきい値
の制御法および素子分離構造が一部異なっている。ま
た、図１９では、ｐ型ＭＩＳＦＥＴが２つ直列されたも
のが２つ、ｎ型ＭＩＳＦＥＴが２つ直列されたものが２
つ形成されている。

【００８７】図１９（ａ）に示す１つの半導体島状領域
に形成された隣接するｐ型ＭＩＳＦＥＴは、直列接続し
たトランジスタで共有されたｐ型半導体からなるソース
・ドレイン領域１５を備えている。さらに、ゲート電極
１０を挟んでソース・ドレイン領域１５と対向して、ｐ
型半導体からなる領域１１が形成されている。これら、
領域１５および領域１１は、ｐ型ＭＩＳＦＥＴのソース
領域およびドレイン領域、またはドレイン領域およびソ
ース領域を形成している。さらに、ゲート電極１０とゲ
ート絶縁膜９下のｎ型不純物添加からなる領域４が、ｐ
型ＭＩＳＦＥＴのチャネル領域となっている。ここで、
このチャネル領域の下の空乏化していない領域（図１９
の点線部）をボディ領域２０という。

【００８８】さらに、ｐ型ソース・ドレイン領域１１と
ｎ型ボディ領域２０との接合の下または側面には、例え
ば１０^１８〜１０^２０ｃｍ^−３ｎ型不純物としてＰ、Ａ
ｓ、またはＳｂを添加した領域１９が形成されており、
ｐｎ接合のトンネルリーク電流が増加するように設定し
てある。ここで、領域１９はソース・ドレイン領域１１
に接して選択的に形成され、共有されるソース・ドレイ
ン領域１５やダミーソース・ドレイン領域１１’’’に
は形成されない。さらに、領域１１のゲート電極１０が
形成されない側の側面には、フィールドシールド分離を
行うためのダミーゲート電極１０’’が形成されてい
る。このダミーゲートは、例えば酸化膜からなる素子分
離１３に側面を接した部分のダミーの１１と同じ導電型
を有するダミーソース・ドレイン領域１１’’’を、ソ
ース・ドレイン領域１１から電気的に分離するためのゲ
ートであり、ダミーソース・ドレイン領域１１’’’と
基板４との素子分離１３に沿った側面リークの影響を小
さくするためのものであり、通常ＶＤＤに接続され遮断
状態となっている。また、図の中央のダミーゲート１
０’’は、２つのｐ型ＭＩＳＦＥＴのソース・ドレイン
領域１１をフィールドシールド分離するためのものであ
り、通常ＶＤＤに接続され遮断状態となっている。図１
９では、１つの半導体島状領域に対して、回路素子とし
て用いられる４つのｐ型ＭＩＳＦＥＴ、すなわち
Ｑ_ｐ１、Ｑ_ｐ２、Ｑ_ｐ３、Ｑ_ｐ４を形成した例を示して
いるが、Ａ−Ａ’方向に半導体島状領域を延ばして、フ
ィールドシールドゲートを形成することにより、さらに
多く形成しても構わない。

【００８９】一方、図１９（ｂ）に示す１つの半導体島
状領域に形成された隣接するｎ型ＭＩＳＦＥＴは、直列
接続したトランジスタで共有されたｎ型半導体からなる
ソース・ドレイン領域１５’を備えている。さらに、ゲ
ート電極１０’を挟んでｎ型ソース・ドレイン領域１
５’と対向して、ｎ型半導体からなるソース・ドレイン
領域１１’が形成されている。これら、領域１５’およ
び領域１１’は、ｎ型ＭＩＳＦＥＴのソース領域および
ドレイン領域、またはドレイン領域およびソース領域を
形成している。さらに、ゲート電極１０’とゲート絶縁
膜９下のｐ型不純物添加からなる領域４’が、ｎ型ＭＩ
ＳＦＥＴのチャネル領域となっている。

【００９０】さらに、ｎ型ソース・ドレイン領域１１’
とｐ型ボディ領域２０’との接合の下または側面には、
例えば１０^１８〜１０^２０ｃｍ^−３ｎ型不純物として
Ｂ，またはＩｎを添加した領域１９’が形成されてお
り、ｐｎ接合のトンネルリーク電流が増加するように設
定してある。ここで、領域１９’はソース・ドレイン領
域１１’に接して選択的に形成され、共有されるソース
・ドレイン領域１５’やダミーソース・ドレイン領域１
１’’’’には形成されない。さらに、１１’のゲート
電極１０’が形成されない側の側面には、フィールドシ
ールド分離を行うためのダミーゲート電極１０’’が形
成されている。このダミーゲート電極１０’’は、例え
ば酸化膜からなる素子分離１３に側面を接した部分のダ
ミーの１１’と同じ導電型を有するダミーソース・ドレ
イン領域１１’’’’を、ソース・ドレイン領域１１’
から電気的に分離するためのゲートであり、ダミーソー
ス・ドレイン領域１１’’’’と基板４’との素子分離
１３に沿った側面リークの影響を小さくするためのもの
でであり、通常０Ｖに接続され遮断状態となっている。
また、図の中央のダミーゲート電極１０’’は、２つの
ｎ型ＭＩＳＦＥＴのソース・ドレイン領域１１をフィー
ルドシールド分離するためのためのものであり、通常０
Ｖに接続され遮断状態となっている。図１９では、１つ
の半導体島状領域に対して、回路素子として用いられる
４つのｎ型ＭＩＳＦＥＴ、すなわちＱ_ｎ１、Ｑ_ｎ２、Ｑ
_ｎ３、Ｑ_ｎ４を形成した例を示しているが、Ｂ−Ｂ’方
向に半導体島状領域を延ばして、フィールドシールドゲ
ートを形成することにより、さらに多く形成しても構わ
ない。

【００９１】ここで、図１８のように、ｎ型ＭＩＳＦＥ
Ｔおよびｐ型ＭＩＳＦＥＴはアレイ状に形成されること
が、金属配線の結線によって多段の論理回路を形成する
には望ましい。ここで、ゲート電極１０および１０’
は、しきい値を制御するために、異なる導電型を有する
半導体であってもよい。具体的には、ゲート電極１０と
しては、１０^１９ｃｍ^−３以上Ｂを添加したポリシリコ
ン電極であり、ゲート電極１０’としては、１０^１９ｃ
ｍ^−３以上ＰまたはＡｓを添加したポリシリコン電極で
あればよい。

【００９２】また、ゲート電極１０および１０’の側面
には、例えば、シリコン酸化膜やシリコン窒化膜から絶
縁膜３が形成されている。これは、ゲート電極１０とソ
ース・ドレイン領域１５またはソース・ドレイン領域１
１との電気的絶縁を良好に保つためのものである。さら
に、半導体島状領域間には、例えば、シリコン酸化膜か
らなる素子分離絶縁膜１３が形成されている。さらに、
ＭＩＳＦＥＴ上部には、例えば、シリコン酸化膜からな
る層間絶縁膜１２が形成されている。

【００９３】本実施形態に特徴的なことは、図１９
（ａ）において、隣接するトランジスタが共有するｐ型
ソース・ドレイン領域１５とゲート電極１０を挟んで対
向するｐ型ソース・ドレイン領域１１の下部または側面
に接するように、ボディ領域２０と同じ導電性を有し、
かつ、不純物濃度が高いｎ型半導体領域１９が形成さ
れ、ボディ領域２０とソース・ドレイン領域１１との逆
方向バイアス時の抵抗をボディ領域２０とソース・ドレ
イン領域１５との抵抗よりも減少させていることであ
る。

【００９４】さらに、図１９（ｂ）において、隣接する
トランジスタが共有するｎ型ソース・ドレイン領域１
５’とゲート電極１０を挟んで対向するｎ型ソース・ド
レイン領域１１’の下部または側面に接するように、ボ
ディ領域２０’と同じ導電性を有するｐ型半導体領域１
９’が形成され、ボディ領域２０’とソース・ドレイン
領域１１’との逆方向バイアス時の抵抗をボディ領域２
０’とソース・ドレイン領域１５’との抵抗よりも減少
させていることである。

【００９５】このようにすることにより、ソース・ドレ
インの方向によって電流駆動能力に差を持たせることが
できる。これを説明するために、例えば、図１９（ｂ）
でＱ_ｎ１と記したｎ型ＭＩＳＦＥＴで、１１’が０Ｖに
接地されソース領域となり、１５’がＶＤＤとなりドレ
イン電極となった場合は、領域１１’とボディ領域２
０’との間の抵抗が、領域１５’とボディ領域２０’と
の間の抵抗よりも低いため、抵抗分割によりボディの電
圧が０Ｖに近くなる。逆に、１５’が０Ｖに接地されソ
ース領域となり、１１’がＶＤＤとなりドレイン電極と
なった場合は、領域１１’とボディ領域２０’との間の
抵抗が、領域１５’とボディ領域２０’との間の抵抗よ
りも低いため、抵抗分割によりボディの電圧がＶＤＤに
近くなる。ここで，ｎ型ＭＩＳＦＥＴではボディの電圧
が低下するとしきい値が基板バイアス効果によって上昇
するため、１５’がソース領域となった方が、１５’が
ドレイン領域となるよりもしきい値が低くなる。特に、
トランジスタが部分空乏化トランジスタの場合、電気的
に中性のボディ領域形成されるので、本実施形態として
は望ましい形態となる。

【００９６】以上から、電流の流す方向によって、しき
い値が変化するトランジスタを用いれば、第２の実施形
態で説明したのと同様の論理回路を形成できる事は明ら
かである。例えば、図２０（ｂ）にスタティック２入力
ＮＡＮＤに対する回路図および、図２０（ａ）に図２０
（ｂ）に対応するスタティック２入力ＮＡＮＤに対する
配線層のレイアウトを示す。これらは、図１８のトラン
ジスタ配置を用いている。ｐ型ＭＩＳＦＥＴのフィール
ドシールドゲート１０’’に対するＶＤＤ電源線１７’
との接続コンタクト２６’’、および、ｎ型ＭＩＳＦＥ
Ｔのフィールドシールドゲート１０’’に対するＶＤＤ
電源線１７’’との接続コンタクト２６’’を除けば、
図１６（ａ）および図１５（ａ）と同様に回路およびレ
イアウト構成できる。また図には示していないが、第２
の実施形態の他の論理素子、２入力ＮＯＲやクロックド
ゲートも同様に形成できることは明らかである。

【００９７】本実施形態で、領域１９および１９’は、
例えばＡｒやＮ２、Ｇｅ、Ｆ２を１０^１３〜１０^１６ｃ
ｍ^−２注入して形成した領域を、領域１１および１１’
の空乏層および、ボディからの少数キャリアの拡散長内
に形成し代替してもよい。このようなイオンでは、ソー
ス・ドレイン層とボディ電極との間の接合に、発生中心
となる欠陥を形成し逆方向電流が増加するため、同様の
効果が得られる。

【００９８】本実施形態では、第２の実施形態の（３）
の効果に加えて、以下のような効果が得られる。 （１）１９の不純物添加量および位置を調整することに
より、ｐ型ＭＩＳＦＥＴのソースおよびドレインの電流
方向によるしきい値の差を制御することができる。ま
た、１９’の不純物添加量および位置を調整することに
より、ｎ型ＭＩＳＦＥＴのソースおよびドレインの電流
方向によるしきい値の差をｐ型ＭＩＳＦＥＴと独立に制
御することができる。

【００９９】（２）接合特性が悪い１１または１１’の
領域がドレインとなるのは、トランジスタを直列に形成
した場合に限られ、通常、接合特性が良い１５または１
５’の領域をドレインとして用いることができる。よっ
て、全ソース・ドレイン領域に１９’を形成した場合に
比較して、ドレイン耐圧を向上させることができる。さ
らに、直列接続したトランジスタで電流を流すと、複数
のトランジスタによって電圧分配が生じるために、個々
のトランジスタのドレインとソース間に印加される電圧
が低下する。よって、この場合、電子−正孔対が生じる
確率が低くなり、ホットエレクトロンによる劣化現象も
起きにくくなる。

【０１００】

【発明の効果】以上述べたように本発明によれば、ゲー
トアレイ構造からなる半導体装置に、各トランジスタの
チャネル領域と対向する支持基板内にバックゲート電極
を設けており、ドレインと対向する位置には支持基板に
空乏層が形成されるようにしている。そのため、ソース
・ドレイン電極と支持基板との間の寄生容量が低減され
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係わるＳＯＩ−ＭＩ
ＳＦＥＴの概略断面図。

【図２】本発明の第１の実施形態に係わるＳＯＩ−ＭＩ
ＳＦＥＴの概略断面図。

【図３】本発明の第１の実施形態に係わるＳＯＩ−ＭＩ
ＳＦＥＴの概略平面図。

【図４】本発明の第１の実施形態に係わるＳＯＩ−ＭＩ
ＳＦＥＴの概略回路図。

【図５】本発明の第１の実施形態に係わるＳＯＩ−ＭＩ
ＳＦＥＴの概略回路図。

【図６】本発明の第１の実施形態に係わるＳＯＩ−ＭＩ
ＳＦＥＴの概略回路図。

【図７】本発明の第１の実施形態のしきい値のバックゲ
ート電圧依存性のグラフ。

【図８】本発明の第１の実施形態のしきい値無変動を実
現するバックゲート電圧のグラフ。

【図９】本発明の第１の実施形態の電流駆動能力一定を
実現するバックゲート電圧のグラフ。

【図１０】本発明の第２の実施形態に係わるＳＯＩ−Ｍ
ＩＳＦＥＴの概略平面図。

【図１１】本発明の第２の実施形態に係わるＳＯＩ−Ｍ
ＩＳＦＥＴの概略断面図。

【図１２】本発明の第２の実施形態に係わるＳＯＩ−Ｍ
ＩＳＦＥＴの概略断面図。

【図１３】本発明の第２の実施形態に係わるＳＯＩ−Ｍ
ＩＳＦＥＴの概略断面図。

【図１４】本発明の第２の実施形態のトランジスタのソ
ース・ドレイン方向によるしきい値変化を説明する図。

【図１５】本発明の第２の実施形態に係わるＳＯＩ−Ｍ
ＩＳＦＥＴの概略回路図。

【図１６】本発明の第２の実施形態に係わるＳＯＩ−Ｍ
ＩＳＦＥＴの概略平面図。

【図１７】本発明の第２の実施形態に係わるＳＯＩ−Ｍ
ＩＳＦＥＴの概略平面図及び回路図。

【図１８】本発明の第３の実施形態に係わるＳＯＩ−Ｍ
ＩＳＦＥＴの概略平面図。

【図１９】本発明の第３の実施形態に係わるＳＯＩ−Ｍ
ＩＳＦＥＴの概略断面図。

【図２０】本発明の第３の実施形態に係わるＳＯＩ−Ｍ
ＩＳＦＥＴの概略平面図及び回路図。

【図２１】従来のＳＯＩ−ＭＩＳＦＥＴの概略断面図。

【図２２】従来のＳＯＩ−ＭＩＳＦＥＴの概略回路図。

【符号の説明】

１ ｎ型バックゲート領域 ２ ｐ型バックゲート領域 ３ 絶縁膜 ４ チャネル領域 ５ 支持基板 ６ 絶縁膜 ７ 電圧源 ８ 電圧供給する制御回路 ９ ゲート絶縁膜 １０ ゲート電極 １１ ソース・ドレイン領域 １２ 層間絶縁膜 １３ 素子分離絶縁膜 １４ コンタクト １５ 直列接続したトランジスタで共有されたソース・
ドレイン領域 １６ コンタクト １７及び１８ 電極 １９ ｐ型半導体領域 ２０ ボディ領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】絶縁膜と、 この絶縁膜上に形成された第１導電型の第１の不純物領
   域と、 この第１の不純物領域に隣接して形成された第２導電型
   の第１のチャネル領域と、 この第１のチャネル領域に隣接して形成された第１導電
   型の第２の不純物領域と、 この第２の不純物領域に隣接して形成された第２導電型
   の第２のチャネル領域と、 この第２のチャネル領域に隣接して形成された第１導電
   型の第３の不純物領域と、 前記第１のチャネル領域上に形成された第１のゲート絶
   縁膜と、 前記第２のチャネル領域上に形成された第２のゲート絶
   縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
   極と、 前記第２のゲート絶縁膜上に形成される第２のゲート電
   極と、 前記第１のチャネル領域直下に前記絶縁膜を介して形成
   される第１導電型の第１のバックゲート領域と、 前記第２のチャネル領域の直下に前記絶縁膜を介して形
   成される第１導電型の第２のバックゲート領域と、 前記第１のバックゲート領域に第１の電位を供給する第
   １の電源と、 前記第２のバックゲート領域に前記第１の電位とは異な
   る第２の電位を供給する第２の電源とを備えることを特
   徴とする半導体装置。
2. 【請求項２】前記第１及び第２のバックゲート領域を覆
   う第２導電型の第１の半導体領域を備えることを特徴と
   する請求項１記載の半導体装置。
3. 【請求項３】絶縁膜と、 この絶縁膜上に形成された第１導電型の第１の不純物領
   域と、 この第１の不純物領域に隣接して形成された第２導電型
   の第１のチャネル領域と、 この第１のチャネル領域に隣接して形成された第１導電
   型の第２の不純物領域と、 この第２の不純物領域に隣接して形成された第２導電型
   の第２のチャネル領域と、 この第２のチャネル領域に隣接して形成された第１導電
   型の第３の不純物領域と、 前記第１のチャネル領域上に形成された第１のゲート絶
   縁膜と、 前記第２のチャネル領域上に形成された第２のゲート絶
   縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
   極と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
   極と、 前記第２の不純物領域下に前記絶縁膜を介して形成され
   た第１導電型の第４の不純物領域と、 前記第４の不純物領域を覆う第２導電型の第５の不純物
   領域と、 前記第４の不純物領域に第１の電位を供給する第１の電
   源と、 前記第５の不純物領域に第１の電位とは異なる第２の電
   位を供給する第２の電源と、を備えることを特徴とする
   半導体装置。
4. 【請求項４】絶縁膜と、 この絶縁膜上に形成された第１導電型の第１の不純物領
   域と、 この第１の不純物領域に隣接して形成された第２導電型
   の第１のチャネル領域と、 この第１のチャネル領域に隣接して形成された第１導電
   型の第２の不純物領域と、 この第２の不純物領域に隣接して形成された第２導電型
   の第２のチャネル領域と、 この第２のチャネル領域に隣接して形成された第１導電
   型の第３の不純物領域と、 前記第１のチャネル領域上に形成された第１のゲート絶
   縁膜と、 前記第２のチャネル領域上に形成された第２のゲート絶
   縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
   極と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
   極と、 前記第２の不純物領域下に前記絶縁膜を介して形成され
   た第１導電型の第４の不純物領域と、 前記第４の不純物領域を挟んで対向している第２導電型
   の第５及び第６の不純物領域と、 前記第５の不純物領域に第１の電位を供給する第１の電
   源と、 前記第６の不純物領域に前記第１の電位とは異なる第２
   の電位を供給する第２の電源とを備えることを特徴とす
   る半導体装置。