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KR101232589B1 - 고전압 작동 전계 효과 트랜지스터, 및 그것을 위한 바이어스 회로 및 고전압 회로 - Google Patents

고전압 작동 전계 효과 트랜지스터, 및 그것을 위한 바이어스 회로 및 고전압 회로 Download PDF

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KR101232589B1
KR101232589B1 KR1020120021262A KR20120021262A KR101232589B1 KR 101232589 B1 KR101232589 B1 KR 101232589B1 KR 1020120021262 A KR1020120021262 A KR 1020120021262A KR 20120021262 A KR20120021262 A KR 20120021262A KR 101232589 B1 KR101232589 B1 KR 101232589B1
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KR
South Korea
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potential
field effect
effect transistor
drain
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유타카 하야시
히사히 하세가와
요시후미 요시다
준 오사나이
Original Assignee
유타카 하야시
세이코 인스트루 가부시키가이샤
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Abstract

본원 발명의 고전압 동작 전계효과 트랜지스터(FET)는 IC 또는 LSI 또는 그 공정 기술을 이용하여 기준 전원 전압용 트랜지스터의 구성요소 부분을 사용하여 IC 또는 LSI 내에 형성된다. 전계 효과 트랜지스터(FET)의 동작 전압을 증가시키기 위하여, 드레인 전위에 따라서 변화하는 전위 분포가 게이트에 공급되도록 한다.

Description

고전압 작동 전계 효과 트랜지스터, 및 그것을 위한 바이어스 회로 및 고전압 회로{HIGH VOLTAGE OPERATING FIELD EFFECT TRANSISTOR, AND BIAS CIRCUIT THEREFOR AND HIGH VOLTAGE CIRCUIT THEREOF}
본 발명은 고전압 동작 전계 효과 트랜지스터, 상기 전계 효과 트랜지스터용 바이어스 회로 및 고전압 회로에 관한 것이다. 고전압 동작 전계 효과 트랜지스터는 IC 및 LSI내의 기준 전원 전압을 위해 설계된, 트랜지스터의 내압(withstand voltage)보다 큰 전압 절대치를 가지고 동작하는 트랜지스터를 의미한다.
도 1에 나타낸 바와 같은, 종래의 고내압 전계 효과 트랜지스터에서는 고내압 드레인 영역(380) 또는 높은 전위로 바이어스된 필드플레이트(580)가 드레인 내압을 개선시키도록 고내압 절연막(480)상에 설치된다. MOSIC 또는 MOSLSI 내의 기준 트랜지스터로 사용된 전계 효과 트랜지스터의 게이트 길이가 도 2에 나타낸 바와 같이 서브마이크론 이하인 경우에, 기준 전원 전압에 견뎌내도록 경도핑 드레인(LDD)이라고 불리우는 낮은 농도로 도핑된 드레인 영역 또는 드레인 확장 영역(340)이 설치되도록 설계되어 있다. 그러나, 고내압 드레인 영역은 경도핑 드레인 영역보다 낮은 불순물 도핑농도, 경도핑 드레인 영역보다 큰 길이 또는 깊이, 또는 그들 모두 또는 상기 요소들을 모두 필요로 한다. 이러한 이유로, JP2002-314044A에서는 고내압 영역은 서로 불순물 농도와 접합깊이가 다른 3개의 영역을 조합하여 형성된다. 도 1 및 도 2에서, 참조 부호 100은 반도체 기판을, 200은 소스 영역, 300은 드레인 영역, 400은 게이트 절연막을 의미하며, 500은 도전성 게이트를 나타낸다.
이 경우, 고내압 전계 효과 트랜지스터는 IC 또는 LSI로 집적되는 경우, 고내압 절연막 및 고내압 드레인영역을 형성하기 위한 추가의 포토 마스크 및 추가의 제조공정이 필요하며, 이것은 고비용을 초래한다. 뿐만 아니라, 이러한 구조를 가지는 트랜지스터에 대해서 고내압의 증가가 가능하지만, 구동 전류의 감소가 문제가 된다. 또한, 드레인 확장 구조 또는 LDD 구조를 가지는 기준 전압용 전계 효과 트랜지스터의 채널 길이는 내압을 개선하도록 증가될 수 있는 반면, 개선의 정도는 낮으며, 구동 전류는 채널길이에 거의 반비례하여 감소된다. 이러한 기준전압용 전계 효과 트랜지스터의 게이트 절연막이 사용되면, 전계 효과 트랜지스터의 내압은 상기 절연막 뿐만 아니라 내압에 의해 제한된다. 게다가, 실리콘 온 인슐레이터(SOI)와 같은 절연 기판상의 반도체 박막에 형성된 트랜지스터의 경우에, 고전계가 채널의 드레인 단부의 박막에 집중된다. 따라서, 종래 기술을 이용하여 큰 출력전류를 유지하고 드레인 내압을 증가시키는 것은 반도체 기판 내에 형성된 트랜지스터의 경우보다 더 어렵다.
본 발명은, 상술한 점을 감안하여 이루어진 것으로서, IC 또는 LSI내의 기준 전원 전압 하의 표준 트랜지스터 동작을 위한 공정 기술 또는 트랜지스터 구조 부분을 이용하여 IC 또는 LSI내의 고전압 동작 전계 효과 트랜지스터를 형성하는 것을 목적으로 한다.
상술한 목적을 달성하기 위하여, 본 발명은 전계 효과 트랜지스터의 동작전압을 증가시키기 위하여, 전계의 절대치가 드레인쪽으로 증가하는 전위 분포가 게이트에 제공되도록 하는 방법을 특징으로 한다.
본원 발명에 따르면, 고전압 동작 전계 효과 트랜지스터는 기준전압을 위해 개발된 트랜지스터의 단면 구조의 채용 및, 트랜지스터의 종래의 특정 단면 구조(평면 패턴의 변화가 필요한)를 가지는 고내압을 형성하지 않는 적은 게이트 제조공정수의 추가에 의해 실현될 수 있다.
종래의 고내압 단면 구조와의 결합이 가능하다면, 고전압 동작 전계 효과 트랜지스터가 보다 높은 전압으로 동작할 수 있다.
본원 발명에 따르면, 고전압 동작 및 구동 전류 모두 내압을 개선하기 위하여 그 채널길이가 연장된 트랜지스터에 비교하여 개선될 수 있다.
본원 발명에 따르면, 바이어스 회로가 필요한 반면, 고전압 동작 전계 효과 트랜지스터는 기준 전압 IC를 위해 준비된 제조공정을 통하여 실현될 수 있다. 변형예가 있다할지라도 고전압 동작은 작은 변경을 추가하여 실현될 수 있다.
본원 발명에 따르면, 기준 전압 IC 또는 기준전압 LSI용 출력 트랜지스터(통상적으로, 내부 전압 보다 높은 전압 용량을 가지는)가 있다면, 출력 트랜지스터용으로 이미 준비된 게이트 절연막은 본 발명의 고전압 동작 전계 효과 트랜지스터용 게이트 절연막으로 전환될 수 있다.
결과적으로, 고전압 출력이 가능한 IC 또는 LSI 가 기준 IC 제조라인을 통하여 제조될 수 있다.
본원 발명에 따르면, 유리 기판 또는 유기 기판 상의, SOI 기판의 TFT에 의해 정형화된 반도체 박막 내에 형성되고, 전류 정전용량을 보장하면서 고전압 동작을 실행하는 것이 통상적으로는 어려운 FET(전계 효과 트랜지스터)가 고전압으로 동작할 수 있다.
본원 발명에 따르면, 기준전압 신호영역 및 고전압 동작 영역은 본 발명의 제1 해결 수단의 변형예 1와 제2 해결수단의 변형예 2를 도입함으로써, IC 또는 LSI 칩내에서 서로 분리될 수 있다. 따라서, 저전압 동작 영역내에서 고전압 내부 접속(interconnections)에 형성될 위험을 피하는 것이 가능하며, 또한 저진폭으로 고전압 동작 영역까지 기준 전압 신호를 전달함으로써 신호 지연을 억제하는 것이 가능하다.
도 1은 종래의 고내압 MOS 트랜지스터의 구조를 나타내는 개략 단면도이다.
도 2는 소형의 게이트 길이를 가지는 MOS트랜지스터의 구조를 나타내는 개략 단면도이다.
도 3은 본 발명의 따르는 제1 해결 수단을 설명하는 전계 효과 트랜지스터의 개략 단면도이다.
도 4는 본 발명에 따르는 제2 해결 수단에 의한 고전압 동작을 설명하는, 게이트 전위, 채널 전위 및 채널 전계 분포 사이의 관계를 나타내는 그래프 도면이다.
도 5는 본 발명에 따르는 제2 해결 수단을 설명하는 전계 효과 트랜지스터의 평면도이다.
도 6은 본 발명에 따르는 제2 해결 수단의 변형예를 설명하는 전계 효과 트랜지스터의 평면도이다.
도 7은 본 발명의 고전압 동작 전계 효과 트랜지스터에 전위를 공급하기 위한 실시예 1의 바이어스회로의 개략 회로도이다.
도 8은 본 발명의 고전압 동작 전계 효과 트랜지스터에 전위를 공급하기 위한 실시예 2의 바이어스 회로의 개략 회로도이다.
도 9는 본 발명의 고전압 동작 전계 효과 트랜지스터에 전위를 공급하기 위한 실시예 3의 바이어스 회로의 개략 회로도이다.
도 10은 본 발명의 고전압 동작 회로 소자의 접속을 설명하는, 블록도내의 부분 회로도이다.
도 11은 본 발명의 고전압 동작 전계 효과 트랜지스터에 전위를 공급하기 위한 실시예 4의 바이어스 회로의 개략 회로도이다.
이것을 위해, 제1 해결 수단은 이하의 구조 및 바이어스 조건을 채용한다.
즉, 고전압 동작 전계 효과 트랜지스터는 적어도, 기판; 기판의 표면에 설치된 반도체 채널 형성 영역; 소스 영역과 드레인 영역 사이의 반도체 채널 형성 영역과 서로 떨어져 배치된 소스 영역 및 드레인 영역; 반도체 채널 형성 영역 상에 설치된 게이트 절연막; 게이트 절연막 상에 설치된 저항성 게이트; 및 저항성 게이트의 소스 영역 단부 측상에 설치된 소스측 전극, 및 상기 저항성 게이트의 드레인 영역 단부상에 설치된 드레인측 전극을 포함하며, 신호 전위는 소스측 전극에 공급되며, 절대치가 특정 전위 이상이며, 드레인 전위에서의 증가 또는 감소에 따라 변화하는 바이어스 전위가 드레인측 전극에 공급된다.
즉, 도 3에 나타낸 바와 같이, 게이트(500)는 저항성 재료로 만들어지며, 소스측 전극(520)은 게이트측의 소스 영역(200)상에 설치되며, 드레인측 전극(530)은 게이트의 드레인 영역(300)상에 설치된다. 종래 전계 효과 트랜지스터의 게이트에 통상적으로 공급된 신호 전위(Vg)는 소스측 전극(520)에 소스측 게이트 전위(Vsg)로 공급되며, "특정 전압 이상이며, 드레인 전위의 증가 또는 감소에 따라 변화하는 전위(Vd1) 절대치"가 드레인측 전극(530)에 드레인측 게이트 전위(Vdg)로 공급된다. 전위(Vd1)는 소스 전위(Vs)보다 드레인 전위(Vd)에 가까운 전위이며, 이하에 보다 상세하게 설명하기로 한다.
Vdg = Vd+Vg인 경우에, 도 4에 나타낸 바와 같은 채널 형성 영역의 공핍층(130)내에 전기 충전 또는 SOI 기판에 있어서의 소위 백게이트 효과(back gate effect)를 무시하면, 소스 에지로부터 거리(x)에서의 게이트 전위(Vgx) 및 채널 전위는 동일한 변화를 나타낸다. 따라서, 채널내의 전계는 거의 일정한 값 Vds/L(Vds = (Vd-Vs) : L은 채널길이)을 나타낸다. 결과적으로, 드레인 내압은 반도체의 항복 전계(Ec)와 채널 길이(L)의 곱에 의해 결정된 Ec x L의 최대값 근처의 값으로까지 실현될 수 있다. 또한, 채널 내의 각 지점의 게이트 및 소스 사이의 전위차는 거의 일정한 값(Vg-Vs)으로 되며, 따라서 국소적으로 큰 전위차는 발생하지 않는다. 이러한 이유에서, 게이트 절연막에 필요한 내압은 드레인 내압으로 요구될 정도로 높을 필요가 없으므로, 고전압 동작이 IC 또는 LSI 내의 기준 게이트 절연막의 두께로 실현될 수 있다. 그러나, 실제로 상기 내압은 드레인에 의해 Ec x L의 최대값보다 작은 기판 접합 내압으로 제한된다.
이러한 구조 및 Vdg=(Vd+Vg)의 바이어스 조건은 참조 문헌 1, 유타카 하야시, 켄지 나카하라 및 야스오 타루이에 의한 "저항성 게이트 가변 저항기", 전기기술 실험 공보, Vol 40, Nos. 4 및 5, pp.73 내지 81에서 설명된 가변 저항기를 실현하는 방법으로서 공지되어 있지만, 고전압 동작을 실현하기 위한 구조로서 개시된 바가 없다. 게다가, 이하에 설명하는 바와 같이, 바이어스 전위가 Vdg = Vd+Vg인 바이어스 조건으로부터 나온다 하더라도, 충분한 고전압 동작은 실현된다. 뿐만 아니라, 게이트 구조에 대한 요구가 참조 문헌 1에 개시된 조건과 같이 엄격하지 않은 경우에도 고전압 동작 효과는 얻어질 수 있다. 즉, 참조문헌 1에서, 상기 조건은 소스측 전극 및 드레인측 전극이 소스 영역 및 드레인 영역 상부의 위치에서만 저항성 게이트와 컨택하며, 상기 컨택부가 채널 형성 영역과의 경계에 정렬되는 우수한 선형 가변 저항기를 실현하기 위해 필요하다. 그러나, 본 발명에서 소스측 전극 및 드레인측 전극은 반도체 채널 형성 영역 상에서 확대 중첩 영역(extension overlap)을 형성하도록 저항성 게이트와 접촉할 수 있다. 본 발명에서는 오히려, 소스측 전극 및 저항성 게이트 사이의 컨택부가 반도체 채널 형성 영역 상의 위치까지 확대되면, 이것은 게인 설계의 면에서 보다 유리하다.
가변 유효 채널 길이를 형성하기 위하여 JP06-069500A(1994)에 유사한 구조가 개시되어 있지만, 이러한 구조는 고전압 동작을 실현하기 위한 구조로서 이용되지 않는다. 뿐만 아니라, 본 발명의 바이어스 전위 조건은 여기에 개시되어 있지 않다.
상술한 바와 같이, Vdg = Vd+Vg = Vd1가 이상적인 경우의 전원 공급조건이다. 그러나, Vd2값이 Vd 이하의 값 또는 Vd 이상의 값이면, Vd1으로부터 Vg를 제하여 얻어진 Vd2값이 바로 Vd값이 아닌 경우라도, Vd2값이 Vd의 증가 또는 감소에 따라 변화하며, Vs보다 Vd에 더 가까운 전위를 나타내는 한 고내압 효과가 나타난다.
본 발명의 고전압 동작 전계 효과 트랜지스터가 반도체 기판 내에 형성된 경우 또는 본 발명의 고전압 동작 전계 효과 트랜지스터가 SOI 기판에 형성된 경우라도, 반도체 기판의 공핍층내의 전기 충전의 영향 또는 출력 특성상에 나타낸 기판으로부터의 백바이어스효과가 무시될 수 있으면, 채널 내의 분포 전계는 Vd2가 Vd 대신에 (Vd+Vth2-Vth1)으로 치환된 경우에 균일하게 된다. Vth1은 채널의 소스에지의 게이트 문턱치를 나타내며, Vth2는 채널의 드레인 에지의 게이트 문턱치를 나타낸다. Vth1 및 Vth2는 Vs 및 Vd에 따라 각각 변화한다.
이러한 방식으로, 이상적인 경우로부터 실제 문제점으로 돌아가면, 많은 경우에 바이어스 전위 공급 회로의 특성 및 트랜지스터 자체의 부차적 효과에 따라 Vd2 = Vd의 관계를 엄격하게 설정할 필요는 없다. Vd2가 드레인 전위에 따라 증가 또는 감소하는 한편 드레인 전위의 절대치가 크다면, 채널의 드레인에지의 전계 및 게이트 절연막의 전위 모두 완화되므로, 고전압 동작 전계 효과 트랜지스터를 실현하는 것이 가능하다.
뿐만 아니라, Vd1이 Vg를 포함하지 않는 Vd2로 대체되거나, Vd1에 포함된 Vg가 IC 또는 LSI 내의 전원 공급전위 이하의 제1 정전위(Vs1)로 대체되더라도, 고내압 효과는 나타난다. 그것은 드레인측 전극 및 드레인 사이의 전위차에 대한 IC 또는 LSI 내의 전원 전압에 설계마진을 부가하여 얻어진 전압을 게이트 절연막이 대체로 견디기 때문이다. 통상적으로, 다수의 경우 두종류의 기준 트랜지스터, 즉 내부 로직용 기준 트랜지스터 및 외부 인터페이스용 기준 트랜지스터가 준비된다. 따라서, 고전압 요구가 전류 정전용량에 대하여 우선순위를 갖는 경우, 본 발명의 트랜지스터에 대하여 외부 인터페이스용 전압 및 게이트 절연막 두께를 적용하는 것이 가능하다.
게다가, 본 발명에서는 드레인 전류의 감소를 방지하기 위하여, 드레인 전위가 작게 되면, Vd1은 Vd의 변화에 상관없이 제1 정전위(Vs1) 또는 Vg로 유지되도록 한다.
본 발명에서, Vg 또는 Vs1은 "특정 전위(specified electric potential)", Vd2는 "드레인 전위의 증가 또는 감소에 따라 변화하는 전위"라고 하며, Vd1은 "드레인 전위의 증가에 따라 변화하고, 특정 전위이상인 바이어스 전위 절대치"라고 한다.
본 발명의 제2 과제를 해결하기 위한 구조는 이하와 같다.
즉, 고전압 동작 전계 효과 트랜지스터는 적어도, 기판; 기판의 표면에서 서로 떨어져 위치된 소스 영역 및 드레인 영역; 소스 영역 및 드레인 영역 사이에서, 기판의 표면에 설치된 반도체 채널 형성 영역; 반도체 채널 형성 영역 상에 설치되고, 소스/드레인 방향으로의 분할을 통해 얻어진 다수의 분할 게이트; 및 반도체 채널 형성 영역 및 다수의 분할 게이트 사이에 설치된 다수의 게이트 절연막을 포함하며, 다수의 분할 게이트 각각은 저항성을 가지고, 소스/드레인 방향을 가로지르는 방향의 두개의 단부를 가지며, 두개의 단부내의 인접 분할 게이트는 하나의 사행(蛇行) 게이트를 형성하기 위하여 소스/드레인 방향을 따라 서로 번갈아 접속되며, 소스측 전극 및 드레인측 전극은 소스측 단부 및 드레인측 단부에 각각 설치되고; 신호 전위는 소스측 전극에 공급되고, 그 절대값이 특정 전위이상이며 드레인 전위에서의 증가 또는 감소에 따라 변화하는 바이어스 전위가 드레인측 전극에 공급된다.
제2 해결과제의 변형예 1의 구조는 이하와 같다.
즉, 고전압 동작 전계 효과 트랜지스터는 적어도, 기판; 기판의 표면에서 서로 떨어져 배치된 소스 영역 및 드레인 영역; 소스 영역 및 드레인 영역 사이의, 기판의 표면에 설치된 반도체 채널 형성 영역; 반도체 채널 형성 영역 상에 설치되며, 소스/드레인 방향으로의 분할을 통하여 얻어진 다수의 분할 게이트; 및 다수의 분할 게이트 및 반도체 채널 형성 영역 사이에 설치된 다수의 게이트 절연막;을 포함하며, 소스 영역에 가장 가까운 분할 게이트이외의 분할 게이트 각각은 저항성이며, 소스/드레인 방향을 가로지르는 방향으로 2개의 단부를 가지며, 두개의 단부내의 인접한 분할 게이트는 하나의 사행 게이트를 형성하기 위하여 소스/드레인 방향을 따라 서로 번갈아 접속되어 있으며, 소스측 전극 및 드레인측 전극은 소스측 단부 및 드레인측 단부에 각각 설치되고; 그리고 신호 전위는 소스 영역에 가장 가까운 분할 게이트에 공급되며; 특정 전위는 소스측 전극에 공급되고, 그 절대치가 특정전위 이상이며, 드레인 전위에서의 증가 또는 감소에 따라 변화하는 바이어스 전위가 드레인측 전극에 공급된다.
상술한 제2 해결과제 및 변형예에서, 인접 분할 게이트 사이의 거리가 길면, 몇몇 경우에 전류가 감소되거나, 동작이 불안정하게 된다. 이러한 상태를 피하기 위하여, 이하의 구조가 채용된다. 즉, 채널 캐리어와 동일한 도전형을 가지는 중간 영역이 다수의 분할 게이트 사이의 채널 형성 영역에 설치된다. 그러나, 불순물이 반도체 채널 형성 영역을 공핍채널로 전환하기 위하여 부가되면, 몇몇 경우에 중간 영역은 생략될 수 있다.
제2 과제 해결 수단에서, 궁극적으로 제1 해결 수단에 의해 얻어진 것과 동일한 수준의 고전압은 실현될 수 없다. 그러나, 저항성 분할 게이트는 규화(silicidation)하지 않고 다결정 실리콘 게이트 또는 아날로그 LSI에 사용된 다결정 실리콘 저항기에 의해 실현될 수 있다.
제1 해결 수단내의 신호 공급 위치가 소스로서 설정된, 제1 과제 해결 수단의 변형예 1에 따르는 고전압 동작 전계 효과 트랜지스터는 이하의 구조를 채용한다. 즉, 고전압 동작 전계 효과 트랜지스터는 적어도, 기판; 기판의 표면에 설치된 반도체 채널 형성 영역; 소스 영역 및 드레인 영역 사이의 반도체 채널 형성 영역과 서로 떨어져 배치된 소스 영역 및 드레인 영역; 반도체 채널 형성 영역 상에 설치된 게이트 절연막; 게이트 절연막 상에 설치된 저항성 게이트; 및 저항성 게이트의 소스 영역 단부측 상에 설치된 소스측 전극과, 저항성 게이트의 드레인 영역 단부측 상에 설치된 드레인측 전극을 포함하며, 신호 전위 및 신호 전류 중 적어도 하나가 소스 영역에 공급되고; 제1 정전위는 소스측 전극에 공급되고, 그 절대치가 제1 정전위 이상이며 드레인 전위에서의 증가 또는 감소에 따라 변화하는 바이어스 전위가 드레인측 전극에 공급된다.
제2 해결수단의 신호공급위치는 소스로서 설정된 제2 해결 수단의 변형예에 따르는 고전압 동작 전계 효과 트랜지스터는 이하의 구조를 채용한다. 즉, 고전압 동작 전계 효과 트랜지스터는 적어도, 기판; 기판의 표면에 서로 떨어져 배치된 소스 영역 및 드레인 영역; 소스 영역 및 드레인 영역 사이의, 기판의 표면에 설치된 반도체 채널 형성 영역; 소스/드레인 방향으로의 분할을 통하여 얻어지며, 반도체 채널 형성 영역 상에 설치된 다수의 분할 게이트; 및 반도체 채널 형성 영역 및 다수의 분할 게이트 사이에 설치된 다수의 게이트 절연막을 포함하고, 신호 전위 및 신호 전류 중 적어도 하나는 소스 영역에 공급되며, 다수의 분할 게이트 각각은 저항성을 가지며 소스/드레인 방향을 가로지르는 방향으로 두개의 단부를 가지며, 두개 단부의 인접한 분할 게이트는 하나의 사행 게이트를 형성하기 위하여 소스/드레인 방향을 따라 서로 번갈아 접속되고, 소스측 전극 및 드레인측 전극은 소스측 단부 및 드레인측 단부에 각각 설치되어 있으며; 제1 정전위는 소스측 전극에 공급되고, 그 절대값이 제1 정전위 이상이며 드레인 전위에서의 증가 또는 감소에 따라 변화하는 바이어스 전위가 드레인측 전극에 공급된다.
드레인측 전극에 공급되도록 전위를 발생시키기 위한 바이어스 회로내에 많은 모드가 있으므로, 이하의 바람직한 실시예에서 설명하기로 한다.
바이어스 회로의 과도응답(transient response)의 지연을 경감하기 위하여, 용량성 소자는 몇몇 경우에 저항기 또는 정류 장치 또는 소자사이에서 병렬로 접속된다. 특정예에 대하여 나중에 설명하기로 하지만, 이러한 경우 용량성 소자는 와이어링 또는 임의의 소자를 통하여 드레인 영역 및 드레인측 전극 사이에 위상 기하학적으로(topologically) 접속된다.
본 발명의 고전압 동작 전계 효과 트랜지스터가 그 표면에 형성되는 기판으로서 반도체 기판이 이용될 수 있다.
지지 기판으로부터 절연된 반도체 박막이 형성된 SOI 기판 등과 같은 기판, 유리 기판, 또는 유기 시트가 본 발명의 고전압 동작 전계 효과 트랜지스터가 형성되도록 지지기판으로서 사용될 수 있다.
본 발명의 고전압 동작 전계 효과 트랜지스터가 본 발명의 고전압 동작 전계 효과 트랜지스터 뿐만 아니라 바이어스 회로에 사용하기 위하여 적용된 고전압 동작 회로에서, 이하의 구조를 가지는 고전압 동작 회로 소자가 유리하다.
즉, 고전압 동작 회로 소자는, 적어도, 제1 절연 게이트 전계 효과 트랜지스터; 제1 절연 게이트 전계 효과 트랜지스터에 상보적인 제2 전계 효과 트랜지스터; 제1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속된 일단을 가지는 제1 저항기; 및 제1 절연 게이트 전계 효과 트랜지스터의 소스에 접속된 일단을 가지는 제2 저항기를 포함하고, 제1 전위는 제1 저항기의 타단에 공급되고, 제2 전위는 제2 저항기의 타단에 공급되며; 제2 전계 효과 트랜지스터는 본 발명의 제1 해결수단 및 제2 해결수단 중의 하나에 따르는 고전압 동작 전계 효과 트랜지스터이며; 제2 전계 효과 트랜지스터의 소스는 제1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속되고; 제2 전위는 제2 전계 효과 트랜지스터의 드레인측 전극에 공급되고, 제2 전계 효과 트랜지스터의 소스측 전극은 제1 절연게이트 전계 효과 트랜지스터의 소스에 접속되며; 제1 절연 게이트 전계 효과 트랜지스터의 게이트는 입력으로서 설정되고; 제1 절연 게이트 전계 효과 트랜지스터의 소스 및 드레인으로부터 선택된 하나의 지점이 출력으로서 설정된다.
고전압 동작 회로 소자는, 본 발명의 제2 해결 수단의 변형예 1에 따르는 고전압 동작 전계 효과 트랜지스터가 이용된 경우에 이하의 구조를 채용한다.
즉, 고전압 동작 회로 소자는 적어도, 제1 절연 게이트 전계 효과 트랜지스터; 제1 절연 게이트 전계 효과 트랜지스터에 상보적인 제2 전계 효과 트랜지스터; 제1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속된 일단을 가지는 제1 저항기; 및 제1 절연 게이트 전계 효과 트랜지스터의 소스에 접속된 일단을 가지는 제2 저항기를 포함하며, 제1 전위는 제1 저항기의 타단에 공급되고, 제2 전위는 제2 저항기의 타단에 공급되며; 제2 전계 효과 트랜지스터는 본 발명의 제2 해결수단의 변형예 1에 따르는 고전압 동작 전계 효과 트랜지스터이며; 제2 전계 효과 트랜지스터의 소스는 제1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속되고; 제2 전위는 제2 전계 효과 트랜지스터의 드레인측 전극에 공급되고, 제2 전계 효과 트랜지스터의 소스 영역에 가장 가까운 분할 게이트 및 제2 전계 효과 트랜지스터의 소스측 전극은 제1 절연 게이트 전계 효과 트랜지스터의 소스에 접속되며, 제1 절연 게이트 전계 효과 트랜지스터의 게이트는 입력으로서 설정되고; 제1 절연 게이트 전계 효과 트랜지스터의 소스 및 드레인으로부터 선택된 하나의 지점이 출력으로서 설정된다.
다수의 경우에, 고전압 동작 회로 소자의 과도응답 특성을 보장하기 위하여, 정전용량소자가 제1 절연 게이트 전계 효과 트랜지스터의 입력 및 소스 사이에 접속된다. 뿐만 아니라, 정전용량 소자가 입력과 출력 사이에 접속된 경우라도, 과도응답 특성이 보장될 수 있다.
본 발명에서, IC 내에 사용된 pn 접합 정전용량 또는 MIS 정전용량과 같은 소자가 정전용량 소자로서 사용될 수 있다.
본 발명의 효과는 다음과 같다.
1. 고전압 동작 전계 효과 트랜지스터는 기준전압을 위해 개발된 트랜지스터의 단면 구조의 채용 및, 트랜지스터의 종래의 특정 단면 구조(평면 패턴의 변화가 필요한)를 가지는 고내압을 형성하지 않는 적은 게이트 제조공정수의 추가에 의해 실현될 수 있다.
종래의 고내압 단면 구조와의 결합이 가능하다면, 고전압 동작 전계 효과 트랜지스터가 보다 높은 전압으로 동작할 수 있다.
2. 고전압 동작 및 구동 전류 모두 내압을 개선하기 위하여 그 채널길이가 연장된 트랜지스터에 비교하여 개선될 수 있다.
3. 바이어스 회로가 필요한 반면, 고전압 동작 전계 효과 트랜지스터는 기준 전압 IC를 위해 준비된 제조공정을 통하여 실현될 수 있다. 변형예가 있다할지라도 고전압 동작은 작은 변경을 추가하여 실현될 수 있다.
4. 기준 전압 IC 또는 기준전압 LSI용 출력 트랜지스터(통상적으로, 내부 전압 보다 높은 전압 용량을 가지는)가 있다면, 출력 트랜지스터용으로 이미 준비된 게이트 절연막은 본 발명의 고전압 동작 전계 효과 트랜지스터용 게이트 절연막으로 전환될 수 있다.
5. 결과적으로, 고전압 출력이 가능한 IC 또는 LSI 가 기준 IC 제조라인을 통하여 제조될 수 있다.
6. 유리 기판 또는 유기 기판 상의, SOI 기판의 TFT에 의해 정형화된 반도체 박막 내에 형성되고, 전류 정전용량을 보장하면서 고전압 동작을 실행하는 것이 통상적으로는 어려운 FET(전계 효과 트랜지스터)가 고전압으로 동작할 수 있다.
7. 기준전압 신호영역 및 고전압 동작 영역은 본 발명의 제1 해결 수단의 변형예 1와 제2 해결수단의 변형예 2를 도입함으로써, IC 또는 LSI 칩내에서 서로 분리될 수 있다. 따라서, 저전압 동작 영역내에서 고전압 내부 접속(interconnections)에 형성될 위험을 피하는 것이 가능하며, 또한 저진폭으로 고전압 동작 영역까지 기준 전압 신호를 전달함으로써 신호 지연을 억제하는 것이 가능하다.
이하, 본 발명의 바람직한 실시예에 대하여 n 채널 고전압 동작 전계 효과 트랜지스터를 주로 가정하는 경우에 대하여 주로 설명하기로 한다. 전압 관계의 부호가 플러스와 마이너스사이에서 전환되고, 절대치가 크기 관계에 적용되며, n형 도전성이 p형 도전성으로 전환되면, 상세한 설명 또한 p채널 전계 효과 트랜지스터에 적용할 수 있다.
본 발명의 실시예 1에 따르는 고전압 동작 전계 효과 트랜지스터는, 도 3에 나타낸 바와 같이 적어도, 기판(100); 기판(100)의 표면상에 설치된 반도체 채널 형성영역(130); 그 사이에서 반도체 채널 형성영역(130)과 서로 떨어져 배치된 소스 영역(200) 및 드레인 영역(300); 반도체 채널 형성 영역(130)상에 설치된 게이트 절연막(400); 게이트 절연막(400)상에 설치된 저항성 게이트(500); 저항성 게이트(500)의 소스측 상에 설치된 소스측 전극(520); 및 저항성 게이트(500)의 드레인측에 설치된 드레인측 전극(530)을 포함한다.
소스측 전극(520) 및 드레인측 전극(530)이 소스 영역(200) 및 드레인 영역(300)상에 각각 설치되면, 게이트 절연막(400)은 반도체 채널 형성 영역(130)측 상에 소스 영역(200)의 에지 및, 반도체 채널 형성 영역(130)측 상의 드레인 영역(300)의 에지를 커버하기 위하여 연장되도록 하거나, 다른 절연막은 소스측 전극 및 드레인측 전극 아래에 설치된다.
종래의 신호 전위(Vg)로서의 소스측 게이트 전위가 소스측 전극(520)에 공급되며, 소스측 전위보다 드레인 전위에 가까운 전위(Vd1)로서 드레인측 게이트전위가 드레인측 전극(530)에 공급되어, 높은 드레인 내압을 실현하게 된다.
저항성 게이트(500)는 불순물의 추가없이 도핑되거나, 1018 atoms/cm3 이하의 추가 불순물량이 설정된 다결정 실리콘 박막으로 형성되는 것이 바람직하다. 드레인측 전극(530) 및 소스측 전극(520)이 부착될 게이트 부분은 몇몇 경우에 더 높은 농도의 물순물로 도핑된다. 불순물이 다결정 재료로 확산되는 확산상수가 단결정 재료로 불순물이 확산되는 확산상수보다 더 크기 때문에, 불순물로 도핑될 위치 또는 지점은 확산상수차의 관점에서 결정된다.
본 발명의 실시예 2에 따르는 고전압 동작 전계 효과 트랜지스터는, 도 5에 나타낸 바와 같이, 기판(100); 기판(100)의 표면상에 서로 떨어져 배치된 소스(200) 및 드레인 영역(300); 소스 및 드레인 영역(200, 300) 사이의, 기판의 표면상에 설치된 반도체 채널 형성영역(130)(도 5에서는 중간영역(230s)이제공되어 있으므로, 130-1, 130-2, 130-3으로 분할되어 있다); 및 게이트 절연막을 통하여 반도체 채널 형성 영역(130)상으로 설치된 게이트를 포함한다. 상기 게이트는 소스/드레인 방향으로 분할 게이트로 분할되어 있으며 저항성을 가진다. 또한, 도 5의 평면도로 나타낸 바와 같이, 소스/드레인 방향을 가로지르는 방향(채널 폭(w) 방향)의 두개의 단부에서 인접하는 분할 게이트는 하나의 게이트(502)를 얻기 위하여 소스/드레인 방향을 따라 서로 번갈아 접속되며, 소스측 전극(522)은 상기 소스측상의 일단부상에 설치되고, 드레인측 전극(532)은 상기 드레인측 일단부상에 설치된다. 실시예 1과 유사하게, 신호전위는 소스측 전극(522)에 공급되며, 그 절대값이 특정 전위 이상이며 드레인 드레인 전위의 증가 또는 감소에 따라서 변화하는 바이어스 전위가 드레인측 전극(532)에 공급되어, 고전압 동작 전계 효과 트랜지스터가 실현될 수 있다.
이러한 경우에, 드레인측 전극(532) 및 소스측 전극(522) 사이에 긴 거리가 얻어질 수 있으므로, 저항성 게이트 부분의 시트저항이 도 3에 나타낸 실시예 1보다 1이상의 큰 작은 차수의 크기로 될 수 있어, 저항성 게이트 부분은 아날로그 MOSIC 의 다결정 실리콘 저항기와 같은 불순물 농도로 형성될 수 있다.
도 5에서 참조부호 30은, 컨택홀을, 205는 소스 내부접속을 나타내며, 참조부호 305는 드레인 내부 접속을, 참조부호 535는 드레인측 게이트 내부 접속을, 522는 소스측 게이트 내부 접속을 각각 나타낸다.
게다가, 본 발명의 실시예 2의 변형예 1은 도 6의 평면도에 나타낸다. 상기 도면에서 나타낸 바와 같이, 회로설계를 용이하게 하기 위하여, 소스 영역(200)에 가장 가까운 분할 게이트(500-1)은 다른 분할 게이트(502)에 접속되지 않으며, 다수의 경우에 저항성 또는 도전성이 낮게 되어 있다. 즉, 실시예 1의 변형예 1에 따르는 고전압 동작 전계 효과 트랜지스터는 적어도, 기판(100); 기판(100)의 표면에서 서로 떨어져 배치된 소스 영역(200) 및 드레인 영역(300); 소스 영역 및 드레인 영역(200, 300) 사이의, 기판(100)의 표면에 설치된 반도체 채널 형성 영역(130); 소스/드레인 방향으로의 분할을 통하여 얻어지고 반도체 채널 형성 영역(130) 상에 설치된 다수의 저항성 분할 게이트(500-1, 502); 및 반도체 채널 형성 영역 및 다수의 저항성 분할 게이트(500-1, 502)와 반도체 채널 형성 영역(130) 사이에 설치된 다수의 게이트 절연막을 포함하며, 소스 영역(200)에 가장 가까운 분할 게이트(500-1)이외의 분할 게이트(502)는 저항성을 가지며, 소스/드레인 방향을 가로지르는 방향으로 두개의 단부에 인접한 분할 게이트는 하나의 사행 게이트(502)를 형성하도록 소스/드레인 방향을 따라 서로 번갈아 접속되며, 소스측 전극(522)은 소스측 종점(end point)상에 설치되며, 드레인측 전극(532)는 드레인측 종점에 설치되고 신호 전위는 소스 영역(200)에 가장 가까운 분할 게이트(500-1)에 공급되며 특정 전위는 소스측 전극(522)에 공급되고, 그 절대치가 특정 전위이상이며 드레인 전위에서의 증가 또는 감소에 따라 변화하는 바이어스 전위가 드레인측 전극(532)에 공급된다. 따라서, 고전압 동작 전계 효과 트랜지스터를 얻을 수 있다.
이러한 경우에, 저항성 게이트의 소스측 전극(522) 및 드레인측 전극(532)은 소스 영역(200)에 보다 가까운 분할 게이트(502)의 단부 상에, 드레인 영역(300)에 보다 가까운 분할 게이트(502)의 단부에 각각 설치된다.
도 6에서, 참조 부호 500-15는 컨택홀(30)을 통하여 분할 게이트(500-1)까지 연장하는 내부접속을 나타낸다. 신호 전위(Vg)는 내부접속(500-15)를 통하여 분할 게이트(500-1)에 공급된다.
특정전위(Vs1 및 Vg 중 하나)가 게이트의 소스측 전극(522)에 공급되며, 바이어스 전위(Vd1)가 게이트의 드레인측 전극(532)에 공급된다.
고주파 입력 임피던스를 증가시키기 위하여 소스측 전극(522)에 공급된 특정 전위를 Vs1으로 고정할 수 있다. 이러한 경우에도, 내압 개선 효과는 달성된다.
또한 고주파 특성을 증가시키기 위하여, 정전 용량 부품을 가지는 소자(pn 접합 커패시터, 또는 MIS 커패시터 등)는 소스측 전극(522) 및 A.C. 접지점 사이에서 접속될 수 있다.
실시예 1의, 신호 공급위치가 소스로서 설정된 변형예 1에 따르면, 고전압 동작 전계 효과 트랜지스터는 적어도 기판 기판의 표면에 설치된 반도체 채널 형성영역 그 사이에 반도체 채널 형성 영역과 서로 떨어져 설치된 소스 영역 및 드레인 영역 반도체 채널 형성 영역 상에 설치된 게이트 절연막 저항성 게이트의 소스 영역 단부상에 설치된 소스측 전극 및 저항성 게이트의 드레인영역 단부상에 설치된 드레인측 전극을 포함하며, 신호 전위 및 신호 전류 중 적어도 하나가 소스 영역에 공급되고 제1 정전위는 소스측 전극에 공급되며, 그 절대치가 제1 정전위 이상이고 드레인 전위에서의 증가 또는 감소에 따라 변화하는 바이어스 전위가 드레인측 전극에 공급되는 고전압 동작 전계 효과 트랜지스터가 제공된다.
실시예 2의, 신호 공급 위치가 소스로서 설정된 변형예 1에 따르면, 고전압 동작 전계 효과 트랜지스터는 적어도: 기판, 기판의 표면에서 서로 떨어져 배치된 소스 영역 및 드레인 영역, 상기 소스 및 드레인 영역 사이의, 기판 표면에 설치된 반도체 채널 형성 영역, 소스/드레인 방향으로의 분할을 통하여 얻어지며 반도체 채널 형성영역 상으로 설치된 다수의 분할 게이트, 및 다수의 분할 게이트 및 반도체 채널 형성 영역 사이에 설치된 다수의 게이트 절연막을 포함하고, 신호 전위 및 신호 전류중 적어도 하나가 소스 영역에 공급되며 각각의 분할 게이트는 저항성을 가지며, 소스 /드레인 방향을 가로지르는 방향으로 두개의 단부에서 인접한 분할 게이트는 서로 번갈아 하나의 사행 게이트를 형성하기 위하여 소스/드레인 방향을 따라 접속되어 있고, 소스측 전극 및 드레인측 전극은 소스 단부 및 드레인측 단부상에 각각 설치되며 그리고 제1 정전위는 소스측 전극에 공급되며, 그 절대치가 제1 정전위이상이며 드레인 전위에서의 증가 또는 감소에 따라 변화하는 바이어스 전위가 드레인측 전극에 공급된다.
실시예 1의 변형예 1 및 실시예 2의 변형예 2 각각의 고전압 동작 전위의 소스는 도전성 내부 접속을 통하여 IC 또는 LSI 내부에 설치된 기준 트랜지스터의 드레인에 접속되어, 기준 전압 신호가 고전압 동작신호로 변환될 수 있다.
게다가, 표준 전압 신호 영역 및 고전압 동작 영역은 서로 분리될 수 있다. 따라서, 낮은 전압 동작 영역 내에서 고전압 내부 접속이 형성될 염려가 없으며, 또한 낮은 진폭으로 고전압 동작 영역까지 기준 전압 신호를 전달하여 신호 지연을 억제하는 것이 가능하다.
이것을 달성하기 위하여, 제1 정전위(Vs1)는 실시예 2의 고전압 동작 전계 효과 트랜지스터의 게이트 바이어스 전위에 대하여 특정 전위로서 선택된다.
본 발명에서, 다수의 전원 전압이 있는 경우, 구동 전류치 및 내압이 최적이 되는 전압은 Vs1으로서 선택된다. 이때, IC 및 LSI 제조 공정에서의 상기 전압을 견딜 수 있도록 준비된 게이트 절연막 두께는 저항성 게이트 하에서 절연막으로서 이용된다.
본 발명에서, 바이어스 전위(Vd1)내의 Vd2는 Vd의 증가 또는 감소에 따라서 증가되거나 감소된다. 그러나, Vd2 및 Vd는 선형관계를 나타낼 필요는 없다.
상술한 제2 해결 수단 및 그 변형예에서, 인접하는 분할 게이트 사이의 거리가 길면, 몇몇경우에 인접하는 분할 게이트 사이의 채널 저항이 커지고, 동작도 불안정해진다. 그러므로, 각각 채널캐리어의 동일한 도전성을 가지는 중간 영역(230)(230-1, ..230-(k-1)은, 다수의 경우에, 인접하는 분할 게이트 사이의 반도체 채널 형성 영역에 각각 설치된다. 중간 영역(230-1, 230-(k-1)의 설치는 반도체 채널 형성 영역(130)을 반도체 채널 형성 영역(130-1, 130-2, 130-k)으로 분할한다.
소스 영역 및 드레인 영역 각각이 반도체로 만들어지는 경우, 중간 영역(230-1, 230-(k-1)은 소스 영역 및 드레인 영역의 형성 과정과 동일한 과정을 통하여 형성될 수 있다. 다양한 공정을 구비하는 MOSIC 제조 프로세스가 드레인 확장 또는 LDD프로세스를 포함하는 경우, 이 또한 상기 과정에 적용될 수 있다. 내부 접속 영역에 대하여 어떠한 내부 접속도 필요하지 않으므로, 소스/드레인 드레인 영역과 같은 고농도 불순물영역내의 컨택홀을 제공할 필요도 없게 되어, 이 부분의 영역은 최소로 유지될 수 있다.
또한, 본 발명은 LDD 또는 드레인 확장 구조를 가지는 트랜지스터에 적용될 수 있다.
본 발명은 반도체 기판에 형성된 고전압 동작 전계 효과 트랜지스터, 지지 기판으로부터 절연되고 지지기판의 표면상에 형성된 반도체 박막을 가지는 소위 SOI(semiconductor-on-insulator) 기판, 유리 기판, 유기 시트 등에 형성된 고전압 동작 전계 효과 트랜지스터, 및 좌우측으로부터 공동상으로 유지된 지지기판으로부터 절연된 반도체 박막을 가지는 SON(semiconductor-on-nothing)에 형성된 고전압 동작 전계 효과 트랜지스터에 적용된다.
본 발명의 고전압 동작 전계 효과 트랜지스터의 바이어스 전위 발생회로의 실시예 1은 적어도 두개의 입력과 하나의 출력을 가지는 적어도 하나의 가산기(adder)를 포함하며, 드레인 전위의 증가 또는 감소에 따라 변화하는 전위가 두개의 입력 중 하나에 공급되고, 특정 전위가 두개의 입력의 다른 하나에 공급되며 그리고 가산기의 출력의 전위는 드레인측 전극에 바이어스 전위로서 공급된다.
도 7에서 나타내는 바와 같이, 가산기(44)는 입력 단자(60-1, 60-2) 각각에 인가된 전위의 합을 출력 단자(60-3)으로 출력하기 위한 산술동작 회로이다. 다라서, 전위(Vd2 및 Vg)가 하나의 단자(60-1) 및 다른 단자(60-2)에 각각 공급되면, 가산기(44)는 출력 단자(60-3)에 Vg+Vd2(=Vd1)인 전위를 출력한다. 바이어스 전위는 출력 단자(60-3)을 통하여 드레인 측 전극에 공급된다.
상술한 바이어스 회로의 실시예에서, 제1 정전위(Vs1) 이 가산기(44)의 다른 입력 단자(60-2)에 Vg대신에 공급된다고 해도, 바이어스 전위는 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인측 전극에 공급될 수 있다. 이경우, Vd1=Vs1+Vs2의 관계가 성립한다. 본 발명에서, Vg 및 Vs1은 특정 전위로서 총괄적으로 언급된다.
본 발명의 고전압 동작 전계 효과 트랜지스터의 고전압 전원은 다수의 경우에, 가산기(44)의 전원으로 전환된다. 본 발명의 기술은 이러한 산술 동작 회로(44)을 구성하는 트랜지스터에도 적용될 수있어, 고전압을 출력할 수 있게 된다.
본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인측 전극에 전위를 공급하기 위하여 실시예 1의 바이어스 회로보다 더 간단한 구성의 소자를 가지는 바이어스 회로의 실시예 2는 도 8에 도시되어 있다. 도 8로부터 명백한 바와 같이, 실시예 2의 바이어스 회로는 적어도 두개의 직렬 접속 저항기(50-0, 50-1)를 가지며, 전위는 고전압 전원으로부터 두개의 직렬 접속 저항기(50-0, 50-1)의 하나의 단자(60-1)에 공급되며, 그 다른 단자(60-0)는 드레인에 접속되어 있으며; 그리고 바이어스 전위는 두개의 직렬 접속 저항기(50-0, 50-1)과 드레인측 전극 사이의 노드(60-3)으로부터 공급된다.
도 8에서, 부호 VH는 고전압 전원 전위를 나타내며, VHx(드레인측 상의 저항기의 저항값)/(두개의 직렬 접속 저항기의 저항값)이 특정값 Vs1이 되는 값은, 통상적으로 두개의 직렬 접속 저항기의 저항값으로서 선택된다는 것을 주목한다.
이러한 바이어스 회로에서, 저항기(50-0, 50-1)의 저항값 각각이 크고, 노드(60-3)에 접속된 기생 용량(parasitic capacity)이 또한 크다면, 몇몇 경우에 바이어스 전위는 드레인 영역의 전위의 고속 변화를 따라잡을 수 없다. 바이어스 전위의 과도응답을 개선하기 위하여, 기생 용량보다 더 큰 용량값을 가지는 용량성 소자가 노드(60-0, 60-3)사이에 접속될 수 있다. 이러한 접속은 용량성 소자가 드레인 영역 및 드레인측 전극 사이에 접속되는 경우에 위상 기하학적으로 등가이다.
실시예 2의 바이어스 회로에서, 전류가 고전압원으로부터 드레인에 흐르도록 한다. 이러한 상태는 몇가지 경우에 저항기의 저항값에 따라 문제가 된다. 본 발명의 드레인으로 흐르는 전류가 없으며, 고전압 동작 전계 효과 트랜지스터의 드레인측 전극의 전위를 공급하는 바이어스 회로의 실시예 3은 도 9에 예로서 도시한다. 도 9로부터 명백한 바와 같이, 실시예 3의 바이어스 회로는 적어도 서로 직렬로 접속된 정류 장치(43) 및 저항기(50-2)를 포함하고, 정류 장치측 상의 직렬 접속단(60-0)은 드레인에 접속되어 있으며; 특정 전위가 직렬 접속단(60-2)에 공급되며; 그리고 바어이스 전위는 정류장치(43) 및 저항기(50-2) 사이의 노드(60-3)로부터 드레인측 전극으로 공급된다.
실시예 3에서는, 예컨대, 정류 장치(43)가 pn 접합 다이오드, 쇼트키 다이오드, 절연게이트 전계 효과 트랜지스터의 드레인 및 게이트를 접속하여 형성된 등가 정류 장치 등에 의해 실현된다. 정류 장치(43)는 드레인 전위가 그라운딩 전위의 근처까지 감소되는 경우, 공급된 전위의 절대치가 ｜Vg｜ 또는 ｜Vs1｜ 이하의 레벨까지 저하하는 것을 방지하도록 설치된다.
직렬 접속단(60-0)에 공급된 전위에 특정 전위(Vg 또는 Vs1)의 추가는 간단하게 하기 위하여 생략하지만, 이러한 경우 Vd>Vg의 관계가 성립되는 경우 고내압 전압 효과는 충분히 달성될 수 있다. 직렬 접속단(60-0)에서의 전위가 특정전위의 추가가 생략되는 경우에 특정 전위 +Vf 이하로 되면, 직렬 접속점(60-3)의 전위는 대략 특정 전위로 고정된다. 여기서, 부호 Vf는 정류 장치의 순방향 전압을 나타낸다. 정류 장치가 서로 접속된 게이트 및 드레인을 가지는 전계 효과 트랜지스터에 의해 실현되는 경우, 순방향 전압(Vf)은 절연 게이트 전계 효과 트랜지스터의 게이트 문턱치 전압(Vth43 + ΔV)가 된다. ΔV는 저항기(50-2)를 통하여 흐르는 전류에 대응하는 소스 전압에 대한 게이트 내의 증가분을 나타낸다.
이러한 바이어스 회로에서, 드레인 영역의 전위가 저항기(50-2)의 저항값과 노드(60-3)에 접속된 기생 정전용량의 정전용량 값에 의해 결정된 시간 상수에 대응하는 속보다 높은 속도로 VH로부터 Vs1으로 변화하면, 노드(60-3)의 바이어스 전위의 과도 응답은 드레인 영역의 전위의 과도변화(transient change)를 따를 수 없다. 이러한 경우, 기생 정전용량 보다 큰 값을 가지는 용량성 소자는 노드(60-0, 60-3) 사이에 접속되어, 바이어스 전위의 과도응답을 개선하는 것이 가능하다. 이러한 접속은 용량성 소자가 드레인 영역 및 드레인측 전극 사이에 접속되는 경우에 위상 기하학적으로 등가이다.
한편, 드레인 영역 전위의 과도변화가 크면, 노드(60-3)전위의 절대치는 몇몇 경우에 용량성 소자를 통하여 노드(60-3)의 전위의 과도 변화에 기인하여 Vs1 또는 신호 전위보다 작게 된다. 이러한 상태를 피하기 위하여, 정류장치(정류장치(43)과는 다른)의 일단은 노드(60-3)에 접속될 수 있으며, 제2 정전위는 정류장치의 타단에 공급될 수 있다. 노드 전위의 절대치가 제1 정전위 이하로 되는 것을 방지하기 위하여, 제2 정전위의 절대치가 제1 정전위의 절대치로부터 정류장치의 순방향 전압을 제하여 얻어진 값으로 설정된다.
이것은 도 9에 나타낸 바이어스 회로뿐만 아니라, 도 8에 나타낸 바이어스 회로에도 적용가능하다는 것을 의미한다. 뿐만 아니라, 이것은 정류장치의 일단이 드레인측 전극에 접속된 경우에 위상 기하학적으로 등가가 된다.
본 발명의 고전압 동작 전계 효과 트랜지스터가 적용된 고전압 동작 회로의 하나의 모드로서, 고전압 동작 회로 소자는 적어도: 제1 절연 게이트 전계 효과 트랜지스터; 제1 절연 게이트 전계 효과 트랜지스터의 상보적인 제2 전계 효과 트랜지스터; 제1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속된 일단을 가지는 제1 저항기; 및 제1 절연 게이트 전계 효과 트랜지스터의 소스에 접속된 일단을 가지는 제2 저항기를 포함하며, 제2 전위는 제1 저항기의 타단에 공급되며, 제2 전위는 제2 저항기의 타단에 공급되고; 제2 전계 효과 트랜지스터는 본 발명의 제1 및 제2 해결 수단 중의 하나의 고전압 동작 전계 효과 트랜지스터이며; 제2 전계 효과 트랜지스터의 소스는 제1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속되고; 제2 전위는 제2 전계 효과 트랜지스터의 드레인측 전극에 공급되며, 제2 전계 효과 트랜지스터의 소스측 드레인은 제1 절연 게이트 전계 효과 트랜지스터의 소스에 접속되고; 제1 절연 게이트 전계 효과 트랜지스터의 게이트는 입력으로서 설정되며; 그리고 제1 절연 게이트 전계 효과 트랜지스터의 소스 및 드레인으로부터 선택된 하나의 지점은 출력으로서 설정된다.
본 발명의 제2 해결 수단의 변형에 따라는 고전압 동작 트랜지스터가 사용되는 경우, 고전압 동작 회로 소자는 적어도: 제1 절연 게이트 전계 효과 트랜지스터; 제1 절연 게이트 전계 효과 트랜지스터에 상보적인 제2 전계 효과 트랜지스터; 제1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속된 일단을 가지는 제1 저항기; 및 제1 절연 게이트 전계 효과 트랜지스터의 소스에 접속된 일단을 가지는 제2 저항기를 포함하고; 제1 전위는 제2 저항기의 타단에 공급되며, 제2 전위는 제2 저항기의 타단에 공급되고; 제2 전계 효과 트랜지스터는 본 발명의 제2 해결수단의 변형에 따르는 고전압 동작 전계 효과 트랜지스터이며; 제2 전계 효과 트랜지스터의 소스는 제1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속되고; 제2 전위는 제2 전계 효과 트랜지스터의 드레인측 전극에 공급되며, 제2 전계 효과 트랜지스터의 소스 영역에 가장 가까운 분할 게이트와 소스측 전극은 제1 절연 게이트 전계 효과 트랜지스터의 소스에 접속되고; 제1 절연 게이트 전계 효과 트랜지스터의 게이트는 입력으로서 설정되며; 그리고 제1 절연 게이트 전계 효과 트랜지스터의 소스 및 드레인으로부터 선택된 하나의 지점은 출력으로 설정된다.
도 10은 본 발명의 고전압 동작 회로 소자의 접속을 설명하는, 블록도내의 부분 회로도를 나타낸다. 도면에서, 참조부호 50-1 및 50-2는 제1 저항기 및 제2 저항기를 각각 나타내고, 참조부호 45는 제1 절연 게이트 전계 효과 트랜지스터를 나타내며, 45-200, 45-300 및 45-500은 제1 절연 게이트 전계 효과 트랜지스터의 소스, 드레인, 및 게이트를 각각 나타낸다. 참조부호 46은 제2 전계 효과 트랜지스터를 나타내고, 참조부호 46-200, 46-300, 46-501, 46-522 및 46-532는 제2 전계 효과 트랜지스터(고전압 동작 전계 효과 트랜지스터)(46)의 소스 및 드레인, 소스 영역에 가장 가까운 분할 게이트, 소스측 전극, 게이트의 드레인측 전극을 각각 나타낸다. 참조부호 60-1은 제1 전위(V1)이 공급되는 제1 저항기(50-1)의 타단을 나타내며, 60-2는 제2 전위(V2)가 공급되는 제2 저항기의 타단을 나타낸다. 제2 전위(V2)는 제2 전계 효과 트랜지스터의 드레인측 전극(46-532)에 공급된다.
제2 전계 효과 트랜지스터가 본 발명의 제1 및 제2 해결 수단의 고전압 동작 전계 효과 트랜지스터인 경우, 소스 영역에 가장 가까운 분할 게이트(46-501)는 설치되지 않는다.
상술한 고전압 동작 회로 소자에 따르면:
소스측 및 드레인측 전극 사이의 저항성 게이트가 제2 저항기 대신에 사용되고, 제2 저항기가 생략된 고전압 동작 회로 소자;
제1 및 제2 저항기 중 적어도 하나가 다수의 직렬 접속 저항기로 구성되며 그들 사이의 노드가 출력으로 설정된 고전압 동작 회로 소자;
제1 저항기가 다수의 직렬 접속 저항기로 구성되며 제2 전계 효과 트랜지스터의 소스는 그들 사이의 노드에 접속된 고전압 동작 회로 소자;
제2 저항기가 다수의 직렬 접속 저항기로 구성되며, 제2 전계 효과 트랜지스터의 드레인, 소스측 전극 및 드레인측 전극 중 적어도 하나는 그들 사이의 노드에 접속된 고전압 동작 회로 소자;
제2 전계 효과 트랜지스터의 드레인이 제2 전위에 접속된 고전압 동작 회로 소자;
제2 전계 효과 트랜지스터의 드레인이 제3 저항기를 통하여 제2 전위에 접속된 고전압 동작 회로 소자;
제2 전계 효과 트랜지스터의 드레인이 제3 전위에 접속된 고전압 동작 회로 소자; 및
제1 및 제2 저항기중 하나가 정전류 소자로서 설정된 고전압 동작 회로 소자가 제공된다.
여기에 덧붙여, 통상적인 기술범위에서 당업자라면 가능한 여러 가지 부가 및 변형에 의해 얻어진 다양한 회로 소자가 본 발명의 영역에 포함된다.
고전압 동작 회로 소자의 과도응답 특성을 보장하기 위하여, 많은 경우에 제1 절연 게이트 전계 효과 트랜지스터의 입력 및 소스 사이에 접속된다.
(제1 절연 게이트 전계 효과 트랜지스터의 게이트 문턱치 전압 +ΔV)의 오프셋이 고전압 동작 회로 소자의 제1 절연 게이트 전계 효과 트랜지스터의 입력 및 소스 출력 사이에 발생한다. 오프셋을 저감시키기 위하여, 제1 절연 게이트 전계 효과 트랜지스터가 공핍형 전계 효과 트랜지스터로 만들어질 수 있다. 여기서, ΔV는 제2 저항기를 통하여 흐르도록 된 전류에 대응하는 필요한 전압강하이며, 제1 절연 게이트 전계 효과 트랜지스터의 게이트 및 소스를 가로지르는 게이트 문턱치 전압값에 추가적으로 필요하다.
고전압 동작 회로 소자에서, 제1 절연 게이트 전계 효과 트랜지스터의 게이트 문턱치 전압과 제2 전계 효과 트랜지스터의 게이트 문턱치 전압이 서로 거의 동일한 절대값을 가지는 경우, 제1 절연 게이트 전계 효과 트랜지스터의 입력 및 드레인 출력 사이에 발생하는 오프셋은 대체로 보상된다.
고전압 동작 회로 소자에서, 제3 전위는 내부 접속 및 저항기 중 하나를 통하여 제2 전계 효과 트랜지스터의 드레인에 공급될 수 있다는 것을 주목한다.
제2 실시예의 바이어스 회로에서, 바이어스 회로로부터의 전류를 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인으로 흐르도록 한다. 뿐만 아니라, 실시예 3의 바이어스 회로에서, 바이어스 회로의 저항기는 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인 출력 저항기와 병렬로 추가된다. 이러한 요인들이 성능 또는 제품 이미지의 관점에서 문제가 되는 경우, 절연 게이트 전계 효과 트랜지스터가 바이어스 회로로 도입되고, 드레인 전압은 그 게이트에 입력되어, 이러한 문제점을 해결한다. 고전압 동작 회로 소자는 이러한 바이어스 회로를 기본으로 하여 이용될 수 있다.
이하에서는, 고전압 동작 회로 소자를 이용하는 바이어스 회로의 제4 실시예에 대하여 설명하기로 한다. 즉, 도 11에 나타낸 일예에서, 고전압 동작 회로 소자에서 제1 전위는 고전압 전원전위(VH)로 설정되며, 제2 전위는 그라운딩 전위로 설정되고, 그라운딩 전위는 제3 저항기(50-3)를 통하여 제2 전계 효과 트랜지스터(46)의 드레인에 공급된다.
제1 절연 게이트 전계 효과 트랜지스터(45)의 게이트(45-500)는 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인에 접속되고, 바이어스 전위는 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인 측으로 제1 저항기(50-1)와 제1 절연 게이트 전계 효과 트랜지스터(45)의 드레인(45-300) 사이에서 노드(60-3)로부터 공급된다.
도 11에서, 참조 부호(50-2)는 제2 저항기를 나타내고, 45-200은 제1 절연 게이트 전계 효과 트랜지스터의 소스를 나타낸다. 참조부호 46-200, 46-300, 46-501, 46-522 및 46-532는 제2 전계 효과 트랜지스터(고전압 동작 전계 효과 트랜지스터)(46)의 소스 및 드레인, 소스 영역에 가장 가까운 분할 게이트, 및 게이트의 소스측 전극 및 드레인측 전극을 각각 나타낸다. 제2 전계 효과 트랜지스터가 제1 및 제2 해결 수단의 고전압 동작 전계 효과 트랜지스터인 경우, 소스 영역에 가장 가까운 분할 게이트(46-501)는 불필요하다.
제3 저항기의 저항값이 (제1 저항기의 저항값) x (Vs1-Vth46-ΔV)/(VH-Vs1)으로 표현된다면, 드레인 전압이 저 전위가 되는 경우, 드레인측 전극에 공급된 전위는 Vs1으로부터 그라운딩 전위쪽으로 변화하지 않는다. 여기서, (Vth46 + ΔV)는 (VH-Vs1)/(제1 저항기의 저항값)에 의해 표현된 전류가 제2 전계 효과 트랜지스터를 통하여 흐르게 될 때 필요한 게이트 대 소스 전압이다. 제3 저항기가 제1 저항기의 제1 절연 게이트 전계 효과 트랜지스터(45)측의 제1 저항기와 직렬로 접속되는 경우라도 유사한 효과가 얻어지며, 바이어스 전위는 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인측 전극으로 그들 사이의 노드로부터 공급된다. 이러한 경우, 제2 전위 이하의 절대값을 가지는 제3 전위가 제2 전계 효과 트랜지스터의 드레인으로 공급될 수 있다.
제3 저항기가 제1 저항기의 제1 절연 게이트 전계 효과 트랜지스터(45)측에서 제1 저항기와 직렬로 접속된 경우라도 유사한 효과가 얻어지며, 바이어스 전위가 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인측 전극으로 그들 사이의 노드로부터 공급된다. 이러한 경우, 그 절대치가 제2 전위 이하인 제3 전위가 제2 전계 효과 트랜지스터의 드레인에 공급될 수 있다.
제3 저항기가 제거된 경우라도 유사한 효과가 얻어지며, 전위(Vs1-Vth46-ΔV)가 제2 전계 효과 트랜지스터(46)의 드레인에 공급된다.
고전압 동작 회로 소자 및 그 변형예에서, 본 발명의 고전압 동작 전계 효과 트랜지스터용 바이어스 회로를 구성하는 것이 또한 : 제2 전위가 제2 전계 효과 트랜지스터의 드레인에 공급되고; 제1 및 제2 전위가 고전압 전원의 전위로 설정되고, 그라운딩 전위 및 특정 전위 중 하나로서 설정되며; 제1 절연 게이트 전계 효과 트랜지스터의 게이트가 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인에 접속되며; 그리고 바이어스 전위는 출력으로부터 드레인측 전극으로 공급되는 경우, 가능하다.
특정 제조 공정을 새로 추가하지 않고, 또는 단지 몇가지 변형만으로, 본 발명의 실시예 각각의 바이어스 회로의 저항기를 실현하기 위하여, 아날로그 MOSIC에 사용된 다결정 실리콘 저항기, LDD 또는 드레인 확장 등을 전환하여 기판 표면상에 형성된 불순물층을 사용하는 것이 가능하다. 거의 선형 특성을 가지는 저항기가 저항기로서 사용되는 것이 바람직하다. 그러나, 높은 시트 저항을 필요로 하는 저 전원 소비 적용을 위하여, 전계 효과 트랜지스터의 채널 저항, SOI 기판 또는 유리 기판, 또는 유기 시트 등과 같은 절연 기판 상에 형성된 반도체 박막을 이용하는 것이 가능하다. 이러한 경우에, 저항기는 선형 저항특성을 가질 필요는 없다.
본 발명은 공지의 기술 영역내에서 변화되는 바이어스 전위 또는 트랜지스터 구조를 포함한다. 게다가, 본 발명의 구조가 포함된 복합 트랜지스터는 본 발명의 범위에 또한 포함된다. 뿐만 아니라, 본 발명의 바이어스 회로에 기재된 소자 뿐만 아니라, 저항기와 같은 소자, 용량성 소자, 또는 트랜지스터가 통상적인 기술 범위에 추가된 바이어스 회로 또한 본 발명의 범위에 포함된다.

Claims (25)

  1. 기판과,
    그 기판의 표면에 설치된 반도체 채널 형성 영역과,
    그 채널 형성 영역을 사이에 끼고 이간하여 설치된 소스 영역과, 드레인 영역과,
    그 채널 형성 영역 상에 설치된 게이트 절연막과,
    그 게이트 절연막 상에 설치된 저항성 게이트와,
    그 저항성 게이트의 소스 영역 단부측에 설치된 소스측 전극과, 그 저항성 게이트의 드레인 영역 단부측에 설치된 드레인측 전극
    으로 적어도 구성된 전계 효과 트랜지스터의 고전압 동작 방법으로서,
    그 소스측 전극에 신호 전위를 공급하고, 드레인측 전극에 절대값이 특정 전위 이상이며 드레인 전위에 따라 증감하는 바이어스 전위를 공급하고, 상기 신호 전위와 상기 특정 전위는 다른 것을 특징으로 하는 전계 효과 트랜지스터의 고전압 동작 방법.
  2. 기판과,
    그 기판의 표면에 설치된 반도체 채널 형성 영역과,
    그 채널 형성 영역을 사이에 끼고 이간하여 설치된 소스 영역과, 드레인 영역과,
    그 채널 형성 영역 상에 설치된 게이트 절연막과,
    그 게이트 절연막 상에 설치된 저항성 게이트와,
    그 저항성 게이트의 소스 영역 단부측에 설치된 소스측 전극과, 그 저항성 게이트의 드레인 영역 단부측에 설치된 드레인측 전극
    으로 적어도 구성된 전계 효과 트랜지스터의 고전압 동작 방법으로서,
    그 소스 영역에 신호 전위 및 신호 전류 중 적어도 한쪽을 공급하고,
    그 소스측 전극에 제1 정전위를 공급하고, 드레인측 전극에 절대값이 특정 정 전위 이상이고 드레인 전위에 따라 증감하는 바이어스 전위를 공급하고, 상기 제1 정전위와 상기 특정 전위는 다른 것을 특징으로 하는 전계 효과 트랜지스터의 고전압 동작 방법.
  3. 청구항 1에 있어서, 상기 드레인 영역과 상기 드레인측 전극의 사이에 용량성 소자를 접속한 것을 특징으로 하는 전계 효과 트랜지스터의 고전압 동작 방법.
  4. 청구항 2에 있어서, 상기 드레인 영역과 상기 드레인측 전극의 사이에 용량성 소자를 접속한 것을 특징으로 하는 전계 효과 트랜지스터의 고전압 동작 방법.
  5. 청구항 1에 있어서, 상기 드레인측 전극에 정류 소자의 일단을 접속하고, 그 정류 소자의 타단에 제2 정전위를 공급한 것을 특징으로 하는 전계 효과 트랜지스터의 고전압 동작 방법.
  6. 청구항 2에 있어서, 상기 드레인측 전극에 정류 소자의 일단을 접속하고, 그 정류 소자의 타단에 제2 정전위를 공급한 것을 특징으로 하는 전계 효과 트랜지스터의 고전압 동작 방법.
  7. 청구항 1 내지 6 중 어느 한 항에 있어서, 상기 기판은 반도체 기판인 것을 특징으로 하는 전계 효과 트랜지스터의 고전압 동작 방법.
  8. 청구항 1 내지 6 중 어느 한 항에 있어서, 상기 기판은 지지 기판 표면에 지지 기판으로부터 절연된 반도체 박막을 설치한 기판인 것을 특징으로 하는 전계 효과 트랜지스터의 고전압 동작 방법.
  9. 2개의 입력과 1개의 출력을 적어도 갖는 가산 회로로 적어도 이루어지고,
    그 2개의 입력 중 한쪽에 드레인 전위에 따라 변화하는 전위를 공급하고, 그 2개의 입력 중 다른쪽에 특정 전위를 공급하며,
    그 가산 회로의 출력의 전위를 상기 드레인측 전극으로 바이어스 전위로서 공급하는 것을 특징으로 하는 청구항 1, 2, 4 또는 6 중 어느 한 항에 기재된 전계 효과 트랜지스터의 고전압 동작 방법에 이용하는 바이어스 회로.
  10. 직렬로 접속된 2개의 저항 소자로 적어도 이루어지고,
    그 2개의 저항 소자의 직렬 접속 단부의 한쪽은 고전압 전원의 전위가 공급되고, 다른쪽은 상기 드레인 영역에 접속되며,
    그 2개의 저항 소자 사이의 접속점으로부터 상기 드레인측 전극에 바이어스 전위를 공급하는 것을 특징으로 하는 청구항 1 내지 6 중 어느 한 항에 기재된 전계 효과 트랜지스터의 고전압 동작 방법에 이용하는 바이어스 회로.
  11. 직렬 접속된 정류 소자와 저항 소자로 적어도 이루어지고,
    그 정류 소자측의 직렬 접속단을 드레인에 접속하고,
    그 저항 소자측의 직렬 접속단에 특정의 전위를 공급하며,
    그 정류 소자와 그 저항 소자 사이의 접속점으로부터 상기 드레인측 전극으로 바이어스 전위를 공급하는 것을 특징으로 하는 청구항 1, 3 또는 5 중 어느 한 항에 기재된 전계 효과 트랜지스터의 고전압 동작 방법에 이용하는 바이어스 회로.
  12. 직렬 접속된 정류 소자와 저항 소자로 적어도 이루어지고,
    그 정류 소자측의 직렬 접속단을 드레인에 접속하며,
    그 저항 소자측의 직렬 접속단에 제1 정전위를 공급하고,
    그 정류 소자와 그 저항 소자 사이의 접속점으로부터 상기 드레인측 전극으로 바이어스 전위를 공급하는 것을 특징으로 하는 청구항 2, 4 또는 6 중 어느 한 항에 기재된 전계 효과 트랜지스터의 고전압 동작 방법에 이용하는 바이어스 회로.
  13. 제1 절연 게이트 전계 효과 트랜지스터와,
    그 제1 절연 게이트 전계 효과 트랜지스터와 상보형인 제2 전계 효과 트랜지스터와,
    그 제1 절연 게이트 전계 효과 트랜지스터의 드레인에 일단이 접속된 제1 저항 소자와,
    그 제1 절연 게이트 전계 효과 트랜지스터의 소스에 일단이 접속된 제2 저항 소자로 적어도 구성되고,
    그 제1 저항 소자의 타단에 제1 전위를 공급하고, 그 제2 저항 소자의 타단에 제2 전위를 공급하며,
    그 제2 전계 효과 트랜지스터는 청구항 1, 3, 또는 5 중 어느 한 항의 고전압 동작 방법을 적용한 전계 효과 트랜지스터이고,
    그 제2 전계 효과 트랜지스터의 소스를 그 제1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속하며,
    그 제2 전계 효과 트랜지스터의 드레인측 전극에 그 제2 전위를 공급하고, 그 제2 전계 효과 트랜지스터의 소스측 전극은 그 제1 절연 게이트 전계 효과 트랜지스터의 소스에 접속하며,
    그 제1 절연 게이트 전계 효과 트랜지스터의 게이트를 입력으로 하고,
    그 제1 절연 게이트 전계 효과 트랜지스터의 소스, 드레인 중에서 선택된 1개의 점을 출력으로 하는 것을 특징으로 하는 고전압 동작 회로 요소.
  14. 청구항 13에 있어서, 상기 제1 절연 게이트 전계 효과 트랜지스터는 공핍형인 것을 특징으로 하는 고전압 동작 회로 요소.
  15. 청구항 13에 있어서, 상기 제2 저항 소자 대신에 상기 소스측 전극·드레인측 전극 간의 저항 게이트를 사용하여 상기 제2 저항 소자를 삭제한 고전압 동작 회로 요소.
  16. 청구항 13에 있어서, 상기 제1 저항 소자 및 제2 저항 소자 중 적어도 1개를 직렬 접속 복수 저항 소자로 하고 그 접속점을 출력으로 한 고전압 동작 회로 요소.
  17. 청구항 13에 있어서, 상기 제1 저항 소자를 직렬 접속 복수 저항 소자로 하고 그 접속점에 상기 제2 전계 효과 트랜지스터의 소스를 접속한 고전압 동작 회로 요소.
  18. 청구항 13에 있어서, 상기 제2 저항 소자를 직렬 접속 복수 저항 소자로 하고 그 접속점에 상기 제2 전계 효과 트랜지스터의 드레인, 상기 소스측 전극, 드레인측 전극 중 적어도 1개를 접속한 고전압 동작 회로 요소.
  19. 청구항 13에 있어서, 상기 제2 전계 효과 트랜지스터의 드레인을 제2 전위에 접속한 고전압 동작 회로 요소.
  20. 청구항 13에 있어서, 상기 제2 전계 효과 트랜지스터의 드레인을 제3 저항 소자를 통해 제2 전위에 접속한 고전압 동작 회로 요소.
  21. 청구항 13에 있어서, 상기 제1 저항 소자, 제2 저항 소자 중 한쪽을 정전류 소자로 한 고전압 동작 회로 요소.
  22. 청구항 17에 있어서, 상기 입력과 상기 절연 게이트 전계 효과 트랜지스터의 소스 및 상기 출력 중 적어도 1개에 용량성 소자를 접속한 것을 특징으로 하는 고전압 동작 회로 요소.
  23. 청구항 13에 기재된 고전압 동작 회로 요소에 있어서, 상기 제1 전위를 고전압 전원 전위 VH로 하고, 상기 제2 전위를 접지 전위로 하며, 상기 제2 전계 효과 트랜지스터의 드레인에 제3 저항 소자를 통해 접지 전위를 공급하고,
    상기 제1 절연 게이트 전계 효과 트랜지스터의 게이트를 청구항 1에 기재된 고전압 동작 방법을 적용한 전계 효과 트랜지스터의 드레인에 접속하며,
    상기 제1 절연 게이트 전계 효과 트랜지스터의 드레인과 상기 제1 저항 소자의 접속점으로부터 바이어스 전위를, 청구항 1에 기재된 고전압 동작 방법을 적용한 전계 효과 트랜지스터의 상기 드레인측 전극에 공급하는 것을 특징으로 하는 청구항 1에 기재된 고전압 동작 방법에 이용하는 바이어스 회로.
  24. 청구항 13에 기재된 고전압 동작 회로 요소에 있어서, 상기 제2 전계 효과 트랜지스터의 드레인에 제2 전위를 공급하고,
    상기 제1 전위와 상기 제2 전위 중 한쪽을 고전압 전원의 전위로 하고, 다른쪽을 접지 전위 및 특정 전위 중 1개로 하며,
    상기 제1 절연 게이트 전계 효과 트랜지스터의 게이트를 청구항 1에 기재된 고전압 동작 방법을 적용한 전계 효과 트랜지스터의 드레인에 접속하고,
    상기 출력으로부터 바이어스 전위를 상기 드레인측 전극에 공급하는 것을 특징으로 하는 청구항 1에 기재된 고전압 동작 방법을 적용한 전계 효과 트랜지스터를 위한 바이어스 회로.
  25. 청구항 13에 기재된 고전압 동작 회로 요소에 있어서, 상기 제2 전계 효과 트랜지스터의 드레인에 제2 전위를 공급하고,
    상기 제1 전위와 상기 제2 전위 중 한쪽을 고전압 전원의 전위로 하며, 다른쪽을 접지 전위 및 제1 정전위 중 1개로 하고,
    상기 제1 절연 게이트 전계 효과 트랜지스터의 게이트를 청구항 2에 기재된 고전압 동작 방법을 적용한 전계 효과 트랜지스터의 드레인에 접속하며,
    상기 출력으로부터 바이어스 전위를 상기 드레인측 전극에 공급하는 것을 특징으로 하는 청구항 2에 기재된 고전압 동작 방법을 적용한 전계 효과 트랜지스터를 위한 바이어스 회로.
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