JP5395137B2 - 高電圧動作電界効果トランジスタとそのバイアス回路およびその高電圧動作回路要素 - Google Patents

Description

本発明は高電圧動作電界効果トランジスタとその回路に関する。高電圧動作トランジスタとはＩＣ、ＬＳＩで標準に設計されたトランジスタの耐圧より絶対値の大きい電圧で動作するトランジスタを指す。

従来の高電圧電界効果トランジスタは、図１に示すように高耐圧ドレイン領域３８０または高電位にバイアスしたフィールドプレート５８０を高耐圧絶縁膜４８０上に設け、ドレイン耐圧を改善していた。ＭＯＳＩＣ、ＭＯＳＬＳＩで標準に使われる電界効果トランジスタもゲート長がサブミクロン以下の小寸法になると図２に示すようにＬＤＤ（lightly doped drain）またはドレインエクステンション（drain extension）３４０と呼ばれる低濃度ドレイン領域を設けて、標準の電源電圧に耐えて動作するように設計されているが、上記の高耐圧ドレイン領域はそれより更に不純物濃度が小さいか、領域の長さが大きいか、領域の深さが大きいか、またはその両方ないしは全てを必要とする。このため、特許文献１ではこの高耐圧ドレイン領域を不純物濃度、接合深さの異なる３つの領域を合成して形成している。なお、図１、２で１００は半導体基板、２００はソース領域、３００はドレイン領域、４００はゲート絶縁膜、５００は導電ゲートである。

特開２００２−３１４０４４号公報 特開平０６−６９５００号公報

林 豊、中原乾志、垂井康夫著「抵抗ゲート可変抵抗素子」、電子技術総合研究所彙報、第４０巻、第４、５号、７３−８１頁

この場合、高耐圧電界効果トランジスタをＩＣ、ＬＳＩに集積すると、高耐圧絶縁膜、高耐圧ドレイン領域を作る為のフォトマスク、製造工程が余分に必要となり、コスト高につながる。また、このような構造のトランジスタは、高耐圧化は可能としても駆動電流の低下が問題となっていた。また、ドレインエクステンションないしはＬＤＤ構造を有する標準電圧用電界効果トランジスタのチャネル長を大きくして耐圧の改善を図ることができるが、改善度合は小さく、駆動電流はチャネル長にほぼ反比例して小さくなる。この標準電圧用トランジスタのゲート絶縁膜を使う場合は、耐圧はこの絶縁膜の耐圧でも制限された。さらにＳＯＩ（silicon on insulator）等絶縁基板上の半導体薄膜に形成されたトランジスタでは、チャネルのドレイン端で薄膜内に高電界が集中するために従来の技術を使ってもドレイン耐圧を大きくしてかつ出力電流を大きく保つことが半導体基板のトランジスタより一層困難であった。

本発明では、ＩＣまたはＬＳＩの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ＩＣ中に作りこむことを課題とする。

上記の課題を解決するために、本発明では電界効果トランジスタの動作電圧を大きくするために（以後本発明では、この電界効果トランジスタを高電圧動作電界効果トランジスタとよぶ）、ゲートにドレインへ向かってその絶対値が増加する電位分布を設ける手段をとる。

このために第１の解決手段では、次の構成をとる。すなわち、
基板と、
該基板の表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域を挟んで離間して設けられたソース領域と、ドレイン領域と、
該チャネル形成領域上に設けられたゲート絶縁膜と、
該ゲート絶縁膜上に設けられた抵抗性のゲートと、
該抵抗性ゲートのソース領域端部側に設けられたソース側電極と、該抵抗性ゲートのドレイン領域端部側に設けられたドレイン側電極と、
から少なくとも構成され、
該ソース側電極へ信号電位を供給し、ドレイン側電極へ絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。

すなわち、図３に示すように、ゲート５００を抵抗性材料で形成し、ソース領域２００側にソース側電極５２０、ドレイン領域３００側にドレイン側電極５３０を設ける。このソース側電極へ従来形電界効果トランジスタのゲートへの信号電位Ｖｇをソース側ゲート電位Ｖｓｇとして供給し、ドレイン側電極へ「絶対値が規定の電圧以上でドレイン電位にしたがって増減する電位Ｖｄ１」をドレイン側ゲート電位Ｖｄｇとして供給する。Ｖｄ１はソース電位Ｖｓよりドレイン電位Ｖｄに近い電位であり、後に再度詳述する。

Ｖｄｇ＝Ｖｄ＋Ｖｇとした場合、チャネル形成領域１３０の空乏層電荷ないしはＳＯＩ基板の場合のいわゆるバックゲート効果を無視できる場合は図４に示すように、ソース端から距離ｘでのゲート電位Ｖｇｘもチャネル電位Ｖｘも同様な変化をするので、チャネル内電界はほぼ一定値Ｖｄｓ／Ｌとなる（Ｖｄｓ＝（Ｖｄ−Ｖｓ）、Ｌはチャネル長）。したがって、ドレイン耐圧は半導体の降服電界Ｅｃとチャネル長Ｌの積で決まる最大電圧Ｅｃ＊Ｌに近い値まで実現できる。チャネル各点のゲートとチャネルの電位差もほぼ一定（Ｖｇ−Ｖｓ）となり、局部的に大きな電位差が生ずることはない。このためゲート絶縁膜に要求される耐圧もドレイン耐圧ほど大きくなくても良く、ＩＣ中の標準ゲート絶縁膜厚で高電圧動作を実現できる。

ただし、現実には上記Ｅｃ＊Ｌの最大値より小さいドレイン−基板間接合耐圧で制限を受ける場合が多い。

なお、この構造とバイアス条件Ｖｄｇ＝Ｖｄ＋Ｖｇは非特許文献１等で、可変抵抗素子を実現する方法として公知であるが、高電圧動作を実現する構成としては開示されていない。さらに、下記のように、バイアス電位はＶｄｇ＝Ｖｄ＋Ｖｇから外れても充分高電圧動作が実現される。また、ゲート構造に対する要求も、非特許文献１で開示されている条件よりは厳しく無くとも高電圧動作の効果を発現できる。すなわち、非特許文献１ではソース側電極、ドレイン側電極はソース領域、ドレイン領域上方だけで抵抗性ゲートと接し、かつその接触部分はチャネル形成領域との境界に整合していることが良好な線形可変抵抗を実現するために必要であったが、本発明ではソース側電極、ドレイン側電極はチャネル形成領域上方へ延在オーバラップして抵抗性ゲートと接触していても良い。むしろ、本発明ではソース側電極はその抵抗ゲートとの接触部分がチャネル形成領域上方まで延在している方が利得の設計性がよい。

同様の構造が特許文献２で実効チャネル長可変の目的で特許文献２に開示されているが、高電圧動作を実現する構成としては利用されていない。また本発明のバイアス電位条件は開示されていない。

上記で、Ｖｄｇ＝Ｖｄ＋Ｖｇ＝Ｖｄ１は理想的な場合の電位供給条件であるが、この高耐圧効果はＶｄ１からＶｇを差し引いた値Ｖｄ２が丁度Ｖｄそのものの値で無くともＶｓよりもＶｄに近い値でＶｄの増減にしたがって増減する電位であればＶｄ以上の値でもＶｄ以下の値でも発現する。

本発明の高電圧動作電界効果トランジスタが、半導体基板に形成された場合にせよ、ＳＯＩ基板に形成された場合にせよ、半導体基板の空乏層電荷、基板からのバックバイアス効果の出力特性に与える影響が無視できない時は、Ｖｄ２をドレイン電位Ｖｄの代わりにＶｄ＋Ｖｔｈ２−Ｖｔｈ１とした方がチャネル内電界分布は一様となる。Ｖｔｈ１、Ｖｔｈ２はチャネルのソース端でのゲート閾値電圧、およびチャネルのドレイン端でのゲート閾値電圧であり、それぞれＶｓ、Ｖｄによって変化する。

このように上記理想的な場合から現実問題に立ちかえると、トランジスタそのものの２次効果、バイアス電位供給回路の特性により、必ずしも厳密にＶｄ２＝Ｖｄとするのが得策でない場合が多い。Ｖｄ２はドレイン電位の絶対値が大きい時にドレイン電位にしたがって増減すれば、チャネルのドレイン端部での電界も、ゲート絶縁膜電界もともに緩和されて、高電圧動作電界効果トランジスタを実現することができる。

またＶｄ１がＶｇを含まないＶｄ２という形をとる場合でも、Ｖｄ１に内包されるＶｇがＩＣ、ＬＳＩ内の電源電位以下の第１定電位Ｖｓ１で置きかえられても、高耐圧化効果は発現される。ドレイン側電極とドレイン間の電位差はＩＣ、ＬＳＩ内の電源電圧にさらにその設計マージンを加えた程度はゲート絶縁膜耐圧だけから考えても充分許容されるからである。なお、標準トランジスタは、通常、内部logic用と外部interface用と２種類用意されている場合が多いので、電流容量より高電圧化優先の場合は、外部interface用のゲート絶縁膜厚および電圧を適用することができる。

更に本発明では、ドレイン電位が小さくなったときには、Ｖｄ１をＶｄの変化に関係無くＶｇないしは第１定電位Ｖｓ１に保持してドレイン電流の低下を防ぐ手段をとる。

本発明では、ＶｇないしはＶｓ１を「規定の電位」、Ｖｄ２を「ドレイン電位にしたがって増減する電位」、Ｖｄ１を「絶対値が規定の電位以上でドレイン電位にしたがって増減するバイアス電位」とよぶ。

第２の解決手段として、次の構成を取ることができる。すなわち、
基板と、
基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向に２つの端部を有し、ソース・ドレイン方向に隣りあう該端部で分割ゲート同士が交互に接続されて蛇行した１本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
該ソース側電極へ信号電位、該ドレイン側電極へ絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。

第２の解決手段の変形例１として、次の構成を取ることができる。すなわち、
基板と、
基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の抵抗性分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
ソース領域に隣る該分割ゲート以外の該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向に２つの端部を有し、ソース・ドレイン方向に隣りあう該端部で隣りあう分割ゲート同士が交互に接続されて蛇行した１本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
該ソース領域に隣る分割ゲートへ信号電位を供給し、
該ソース側電極へ規定電位、該ドレイン側電極へ絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。

上記第２の解決手段、およびその変形例では分割ゲート間の距離が大きいと、電流の低下または不安定な動作を行うことがある。これを回避するために次の構成をとる。すなわち、
前記複数の分割ゲート間下方のチャネル形成領域部分へチャネルキャリアと同一導電形の中間領域を設ける。
ただし、チャネル形成領域にこれをデプレッションチャネルとする不純物が添加されている場合はこの中間領域は省略できる場合もある。

上記第２の解決手段は、第１の解決手段ほどの究極の高電圧化は実現できないが、抵抗性の分割ゲートはアナログＬＳＩ上で使用されている多結晶シリコン抵抗、シリサイド化しない多結晶シリコンゲートも転用することができるという利点がある。

上記第１の解決手段の信号供給場所をソースとした変形例１の高電圧動作トランジスタは下記の構成となる。すなわち、
基板と、
該基板の表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域を挟んで離間して設けられたソース領域と、ドレイン領域と、
該チャネル形成領域上に設けられたゲート絶縁膜と、
該ゲート絶縁膜上に設けられた抵抗性のゲートと、
該抵抗性ゲートのソース領域端部側に設けられたソース側電極と、該抵抗性ゲートのドレイン領域端部側に設けられたドレイン側電極と、
から少なくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該ソース側電極へ第１定電位を供給し、ドレイン側電極へ絶対値が第１定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。

上記第２の解決手段の信号供給場所をソースとした変形例２の高電圧動作トランジスタは下記の構成となる。すなわち、
基板と、
基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向に２つの端部を有し、ソース・ドレイン方向に隣りあう該端部で隣りあう分割ゲート同士が交互に接続されて蛇行した１本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
該ソース側電極へ第１定電位、該ドレイン側電極へ絶対値が第１定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。

上記ドレイン側電極へ供給する電位を発生するバイアス回路に関しては数多くの形態があるので［発明を実施するための最良の形態］で記述する。

バイアス回路の過渡応答の遅れを改善するためにバイアス回路で用いられる抵抗素子、整流素子に並列にあるいは素子間に容量性素子を接続することがある。具体例は後述するが、その場合は、配線ないしは任意の素子を介してトポロジカルにはドレイン領域とドレイン側電極との間に該容量素子を接続した結果となる。

本発明の高電圧動作電界効果トランジスタが形成される基板として半導体基板を使用することができる。

本発明の高電圧動作電界効果トランジスタが形成される基板として支持基板から絶縁された半導体薄膜を表面に設けたＳＯＩ、ガラス、有機シート等の基板を使用することができる。

本発明の高電圧動作電界効果トランジスタを応用した高電圧動作回路の中で、本発明の高電圧動作電界効果トランジスタのためのバイアス回路にも使用するためには次の高電圧動作回路要素が好都合である。すなわち、
第１絶縁ゲート電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、該第１絶縁ゲート電界効果トランジスタのソースへ一端が接続された第２抵抗素子と、
から少なくとも構成され、
該第１抵抗素子の他端へ第１の電位を供給し、該第２抵抗素子の他端を第２の電位を供給し、
該第２電界効果トランジスタは本発明の第１解決手段および第２解決手段のうちの一つの高電圧動作電界効果トランジスタであり、
該第２電界効果トランジスタのソースを該第１絶縁ゲート電界効果トランジスタのドレインへ接続し、
該第２電界効果トランジスタのドレイン側電極へ該第２電位を供給し、該第２電界効果トランジスタのソース側電極は該第１絶縁ゲート電界効果トランジスタのソースへ接続し、該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第１絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された１つの点を出力とすることを特徴とする高電圧動作回路要素。

この高電圧動作回路要素は本発明の第２解決手段の変形例１の高電圧動作トランジスタを用いた場合は、次の構成となる。すなわち、
第１絶縁ゲート電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、該第１絶縁ゲート電界効果トランジスタのソースへ一端が接続された第２抵抗素子と、
から少なくとも構成され、
該第１抵抗素子の他端へ第１の電位を供給し、該第２抵抗素子の他端を第２の電位を供給し、
該第２電界効果トランジスタは本発明の第２解決手段の変形例の高電圧動作電界効果トランジスタであり、
該第２電界効果トランジスタのソースを該第１絶縁ゲート電界効果トランジスタのドレインへ接続し、
該第２電界効果トランジスタのドレイン側電極へ該第２電位を供給し、該第２電界効果トランジスタのソース領域に隣る分割ゲートおよび該第２電界効果トランジスタのソース側電極は該第１絶縁ゲート電界効果トランジスタのソースへ接続し、
該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第１絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された１つの点を出力とすることを特徴とする高電圧動作回路要素。

前記高電圧動作回路要素の過渡応答を確保するために前記入力と前期第１絶縁ゲート電界効果トランジスタのソースとの間に容量性素子を接続することが多い。また前記入力と前期出力との間に容量性素子を接続することによっても過渡応答を確保できる。

本発明では、容量性素子としてはｐｎ接合容量、ＭＩＳ容量等ＩＣの中で援用できる素子を用いる。

１．特別な断面構造を有する高耐圧構造をトランジスタに作りこむことなく、標準電圧用に開発されたトランジスタ断面構造とわずかのゲート加工工程の追加で、高電圧動作の電界効果トランジスタを実現することができる。（平面パターンの変更は必要）。
なお、従来の高耐圧断面構造と組み合わせることができれば更に高電圧動作化が可能。
２．チャネル長を長くして耐圧を改善したトランジスタに較べて、高電圧動作、駆動電流共に改善できる。
３．バイアス回路を必要とするが、標準電圧ＩＣ用に用意された製造工程で実現することができる。変更があってもわずかな変更で高電圧動作が実現可能。
４．ゲート絶縁膜は標準電圧ＩＣ用、またはそのＩＣの出力トランジスタ（通常内部電圧より高電圧）があればそのために既に用意された絶縁膜を流用することができる。
５．したがって、高電圧出力のＩＣを通常のＩＣ製造ラインで製造することができる。
６．従来、電流容量を確保した高電圧動作が困難であった、ＳＯＩ基板、ガラス基板、有機基板上のＴＦＴに代表される半導体薄膜に作成された電界効果トランジスタの高電圧動作が可能となる。
７．本発明の第１解決手段の変形例１、第２解決手段の変形例２を導入することにより、ＩＣ、ＬＳＩチップ内で標準電圧信号領域と高電圧動作領域とを分けることができ、高電圧配線を低電圧動作領域内に配置する危険を避け、かつ高電圧動作領域まで標準電圧信号を低振幅で送信することによる信号の遅延の抑制が可能となる。

従来の高耐圧ＭＯＳトランジスタの模式（ｓｃｈｅｍａｔｉｃ）断面構造図。 小寸法ゲート長を有するＭＯＳトランジスタの模式断面構造図。 本発明の第１の解決手段を説明する電界効果トランジスタの模式断面構造図。 本発明の第１の解決手段による高電圧動作を説明するゲート電位、チャネル電位、チャネル電界分布図。 本発明の第２の解決手段を説明する電界効果トランジスタの平面図。 本発明の第２の解決手段の変形例を説明する電界効果トランジスタの平面図。 本発明の高電圧動作電界効果トランジスタへ電位を供給するバイアス回路実施形態例１。 本発明の高電圧動作電界効果トランジスタへ電位を供給するバイアス回路実施形態例２。 本発明の高電圧動作電界効果トランジスタへ電位を供給するバイアス回路例実施形態例３。 本発明の高電圧動作回路要素接続図。 本発明の高電圧動作電界効果トランジスタへ電位を供給するバイアス回路実施形態例４。

本発明の実施の形態に関する説明では、主としてｎチャネル高電圧動作電界効果トランジスタを仮定して説明する。電圧関係の符号を正負逆とし、大小関係は絶対値で適用し、伝導形はｐとｎとを逆にすればｐチャネル電界効果トランジスタにも適用できる。

本発明の実施形態の第１例は、図３に示す様に、基板１００と、基板１００の表面に設けられた半導体のチャネル形成領域１３０と該チャネル形成領域を挟んで離間して設けられたソース領域２００とドレイン領域３００と、該チャネル形成領域上に設けられたゲート絶縁膜４００と、該ゲート絶縁膜４００上に設けられた抵抗性のゲート５００と、該抵抗性ゲートのソース側に設けられたソース側電極５２０と該抵抗性ゲートのドレイン側に設けられたドレイン側電極５３０とから少なくとも構成される。

該ソース側電極、ドレイン側電極をソース、ドレイン領域上方に設ける場合は、チャネル形成領域側の該ソース領域の端部および該ドレイン領域端部上にゲート絶縁膜を延在させるか、他の絶縁膜を設ける。

該ソース側電極へ従来の信号電位Ｖｇからなるソース側ゲート電位、該ドレイン側電極へソース電位よりドレイン電位に近い電位Ｖｄ１からなるドレイン側ゲート電位を供給することにより高ドレイン耐圧を実現する。

前記抵抗性ゲート部分は不純物を添加しないまたは添加量を１０¹⁸原子／ｃｍ³以下に設定した多結晶シリコン薄膜で形成することが望ましい。上記ドレイン側電極、ソース側電極が接着されるゲート部分はさらに高濃度の不純物が添加される場合があるが、多結晶の不純物拡散定数は単結晶に較べて大きいのでそれを考慮して添加する場所・位置の決定を行う。

本発明の実施形態の第２例として、
基板（１００）と、
基板の表面に離間して設けられたソース領域２００と、ドレイン領域３００と、
該ソース領域２００とドレイン領域３００に挟まれて該基板表面に設けられた半導体のチャネル形成領域（１３０）（図５では中間領域２３０が設けられているために１３０−１、１３０−２、１３０−３とに分割されている）と、
該チャネル形成領域上方にゲート絶縁膜を介して設けられたゲートを設ける。そのゲートをソース・ドレイン方向で分割し、抵抗性のゲートとし、図５の平面図に示すようにソース・ドレイン方向と交叉する方向（チャネル幅Ｗ方向）の２つの端部で隣る前記分割ゲートを交互に接続して一本のゲート（５０２）とし、ソース側の端部にソース側電極（５２２）、ドレイン側にドレイン側電極（５３２）を設け、前記実施様態例１と同様に、信号電位をソース側電極へ、絶対値が規定電位以上で絶対値がドレイン電位にしたがって増減するバイアス電位をドレイン側電極に供給することによって高電圧動作電界効果トランジスタを実現することができる。

この場合は、ドレイン側電極とソース側電極の距離が長く取れるので、抵抗性ゲート部分のシート抵抗は図３の実施様態の第１例よりけた違いに小さくて良く、抵抗性ゲート部分はアナログＭＯＳＩＣの多結晶シリコン抵抗と同じ不純物濃度で形成することができるため好都合である。

なお図５で、３０はコンタクトホール、２０５はソース引き出し配線、３０５はドレイン引き出し配線、５３５はドレイン側ゲート引き出し配線、５２２はソース側ゲート引き出し配線である。

更に、本発明の実施形態の第２例の変形例１として図６の平面図に示されているように、回路設計を容易とするため、ソース領域へ隣る分割ゲート５００−１は他の分割ゲート５０２と接続されず低抵抗（ないしは導電）ゲートとされる場合が多い。すなわち、
基板（１００）と、
基板の表面に離間して設けられたソース領域２００と、ドレイン領域３００と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域（１３０）と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の抵抗性分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
ソース領域に隣る該分割ゲート（５００−１）以外の該分割ゲート５０２は抵抗性であり、ソース・ドレイン方向と交叉する方向の２つの端部で隣りあう分割ゲート同士が交互に接続されて蛇行した１本のゲート（５０２）を構成し、ソース側端部にソース側電極（５２２）、ドレイン側端部にドレイン側電極（５３２）を設け、
該ソース領域に隣る分割ゲート（５００−１）へ信号電位を供給し、
該ソース側電極（５２２）へ規定電位、該ドレイン側電極（５３２）へ絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することで、高電圧動作電界効果トランジスタを得ることができる。
この場合、抵抗性ゲートのソース側電極５２２、ドレイン側電極５３２は分割ゲート５０２のソース領域に近い端部、ドレイン領域に近い端部にそれぞれ設けられる。

図６で５００−１５はコンタクトホール３０を介した分割ゲート５００−１への配線で、この配線を通して、信号電位Ｖｇが分割ゲート５００−１へ供給される。
ゲートのソース側電極５２２へは規定電位（Ｖｓ１およびＶｇのうちの一方）が供給され、ゲートのドレイン側電極５３２へはＶｄ１が供給される。
高周波の入力インピーダンスを高くするために、前記ソース側電極５２２へ供給する電位はＶｓ１に固定することができる。この場合も耐圧の改善効果は見られる。
高周波特性をさらに改善するために前記ソース側電極５２２と交流接地点との間にキャパシタンス成分を有する素子（例えばｐｎ接合、ＭＩＳキャパシタ）を接続することができる。

上記実施形態の第１例の信号供給場所をソースとした変形例１の高電圧動作トランジスタは下記の構成となる。すなわち、
基板と、
該基板の表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域を挟んで離間して設けられたソース領域と、ドレイン領域と、
該チャネル形成領域上に設けられたゲート絶縁膜と、
該ゲート絶縁膜上に設けられた抵抗性のゲートと、
該抵抗性ゲートのソース領域端部側に設けられたソース側電極と、該抵抗性ゲートのドレイン領域端部側に設けられたドレイン側電極と、
から少なくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該ソース側電極へ第１定電位を供給し、ドレイン側電極へ絶対値が第１定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。

上記実施形態の第２例の信号供給場所をソースとした変形例２の高電圧動作トランジスタは下記の構成となる。すなわち、
基板と、
基板の表面に離間して設けられたソース領域と、ドレイン領域と、
該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、
からすくなくとも構成され、
該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向の２つの端部で隣りあう分割ゲート同士が交互に接続されて蛇行した１本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
該ソース側電極へ第１定電位、該ドレイン側電極へ絶対値が第１定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。

上記実施形態の第１例の変形例１および実施形態の第２例の変形例２の高電圧動作電界効果トランジスタのソースを、ＩＣ、ＬＳＩ内部の標準トランジスタのドレインと導電配線で接続することにより、標準電圧信号から高電圧動作信号への変換が可能となる。

さらに標準電圧信号領域と高電圧動作領域とを分けることができ、高電圧配線を低電圧動作領域内に配置する危険を避け、かつ高電圧動作領域まで標準電圧信号を低振幅で送信することによる信号の遅延の抑制が可能となる。

このためには上記実施形態の第２例の高電圧動作電界効果トランジスタのゲートバイアス電位の規定電位として第１定電位Ｖｓ１を選ぶ。

本発明では、電源電圧が複数ある場合は、Ｖｓ１としては駆動電流値と耐圧とが最適となる電圧を利用する。このときはＩＣ、ＬＳＩ製造工程でその電圧に耐えるよう準備されているゲート絶縁膜厚を前記抵抗ゲート下の絶縁膜には使用する。

本発明ではバイアス電位Ｖｄ１中のＶｄ２はＶｄの増減にしたがって増減するがＶｄ２とＶｄの関係は線形である必要は無い。

前記第２の解決手段およびその変形例では、前記分割ゲート間の距離が大きいと前記分割ゲート間でチャネル抵抗が大きくなりかつ不安定となる場合があるので、該分割ゲート間のチャネル形成領域にはチャネルキャリアと同一導電形の中間領域２３０（２３０−１、−−−、２３０−（ｋ−１））を設ける場合が多い。この中間領域により、該チャネル形成領域１３０は１３０−１、１３０−２、−−−、１３０−ｋと分けられる。

この中間領域はソース領域、ドレイン領域が半導体である場合はそれらと同一プロセスで形成することができる。混載するＭＯＳＩＣ製造工程にドレインエクステンション（drain extension）ないしはＬＤＤ工程を有する場合はそれを援用することもできる。

この中間領域から導電配線を引き出す必要がないため、ソース・ドレイン領域のような高不純物濃度領域もコンタクト孔を設ける必要が無く、この部分の面積は最小に押さえることができる。

本発明はＬＤＤないしはドレインエクステンションを有するトランジスタにも適用できる。

本発明は半導体基板に形成される高電圧動作電界効果トランジスタにも、支持基板表面に支持基板から絶縁された半導体薄膜を有するいわゆるＳＯＩ（semiconductor on insulator）基板、ガラス基板、有機シートなどに形成される高電圧動作電界効果トランジスタにも、空洞上に左右から保持されて支持基板から絶縁されている半導体薄膜ＳＯＮ（semiconductor on nothing）に形成される高電圧動作電界効果トランジスタにも適用される。

前記本発明の高電圧動作電界効果トランジスタのためのバイアス電位発生回路（以後バイアス回路と記す）実施形態例１は、
２つの入力と１つの出力を少なくとも有する加算回路から少なくともなり、
該２つの入力の内の一方にドレイン電位にしたがって増減する電位を供給し、該２つの入力の内の他方に規定電位を供給し、
該加算回路の出力の電位を前記ドレイン側電極へバイアス電位として供給する。

図７に例示するように、加算回路４４は入力端子６０−１、６０−２に入力される電位の和を出力端子６０−３へ出力する演算回路で、一方の入力端子６０−１にＶｄ２、他方の入力端子６０−２にＶｇを供給すると６０−０へＶｇ＋Ｖｄ２（＝Ｖｄ１）を出力する。出力端子６０−３からドレイン側電極へバイアス電位を供給する。

上記実施形態例１において、加算回路の他方の入力端子にＶｇの代わりの電位Ｖｓ１を供給することによっても本発明の高電圧動作電界効果トランジスタのドレイン側電極へバイアス電位を供給することができる。この場合はＶｄ１＝Ｖｓ１＋Ｖｄ２である。ＶｇとＶｓ１とを総合して本発明では規定電位とよぶ。

この加算回路の電源は本発明の高電圧動作電界効果トランジスタの高電圧源を流用する場合が多い。この演算回路を構成するトランジスタにも本発明の技術を適用することで高電圧出力を可能とすることができる。

上記バイアス回路の実施形態例１より簡単な素子構成で、前記本発明の高電圧動作電界効果トランジスタの前記ドレイン側電極への電位を供給するバイアス回路の実施形態例２は、図８にその具体例を示すように、
直列に接続された２つの抵抗素子（５０−０、５０−１）から少なくともなり、
該２つの抵抗素子の直列接続端部の一方（６０−１）は高電圧電源の電位が供給され、他方（６０−０）はドレインへ接続され、
該２つの抵抗素子間の接続点（６０−３）から前記ドレイン側電極へバイアス電位を供給する。

なお、図８でＶＨは高電圧源電位であり、通常２つの抵抗素子の抵抗値は、ＶＨ ＊（ドレイン側の抵抗素子の抵抗値）／（２つの抵抗素子の直列接続抵抗値）が規定電位のうちのＶｓ１となる値を選ぶ。

このバイアス回路では前記抵抗素子５０−０、５０−１の抵抗値が大きく、かつ、前記接続点６０−３につながる浮遊容量が大きいと、バイアス電位がドレイン領域の高速電位変化に対応できない場合が出てくる。このバイアス電位過渡応答の改善のために、接続点６０−０と６０−３との間に前記浮遊容量より大きい容量値を有する容量性素子を接続することができる。これはトポロジカルにはドレイン領域とドレイン側電極との間に前記容量性素子を接続したことと同等となる。

上記バイアス回路の実施形態例２では高電圧源から、ドレインへ電流が流入する。抵抗素子の抵抗値によってはこれが問題となる場合がある。この電流の流入のない、本発明の高電圧動作電界効果トランジスタの前記ドレイン側電極への電位を供給するバイアス回路の実施形態例３は、図９にその具体例を示すように、
直列接続された整流素子（４３）と抵抗素子（５０−２）とからすくなくともなり、
該整流素子側の直列接続端（６０−０）をドレインに接続し、
該抵抗素子側の直列接続端（６０−２）へ規定電位を供給し、
該整流素子（４３）と該抵抗素子（５０−２）との間の接続点（６０−３）から前記ドレイン側電極へバイアス電位を供給する。

この実施形態例３では、整流素子４３は、具体的にはｐｎ接合ダイオード、ショットキダイオード、絶縁ゲート電界効果トランジスタのドレイン・ゲート間を接続した等価整流素子等で実現される。該整流素子４３はドレイン電位が接地電位近傍に低下した時に供給電位の絶対値が｜Ｖｇ｜または｜Ｖｓ１｜以下に下がらないためにある。

簡単化の為に６０−０へ供給する電位には規定電位（ＶｇないしＶｓ１）の加算は省略しているが、これでもＶｄ＞＞Ｖｇの場合は、高耐圧効果は充分発現する。規定電位の加算は省略した代わりに、６０−０が規定電位＋Ｖｆ以下となると上記接続点６０−３の電位はほぼ規定電位に固定される。ここで、Ｖｆは整流素子の順方向電圧である、整流素子がゲートをドレインに接続した電界効果トランジスタで実施される場合はＶｆはその絶縁ゲート電界効果トランジスタのゲート閾値電圧Ｖｔｈ４３＋ΔＶとなる。ΔＶは抵抗素子５０−２に流れる電流に対応するゲート・ソース間電圧増加分である。

このバイアス回路において、接続点６０−３に繋がる浮遊容量と抵抗素子５０−２の抵抗値で決まる時定数に対応する速度より早い速度でドレイン領域の電位がＶＨからＶｓ１の方向へ変化する時、接続点６０−３のバイアス電位の過渡応答はドレイン領域の電位の過渡変化に追従できない。この場合、接続点６０−０と６０−３との間に前記浮遊容量より大きい容量値を有する容量性素子を接続することにより、バイアス電位の過渡応答を改善することができる。これはトポロジカルにはドレイン領域とドレイン側電極との間に前記容量性素子を接続したことと同等となる。

一方、ドレイン領域の電位の過渡変化が大きいと、前記容量性素子を介して、接続点６０−３の電位の過渡変化のために、接続点６０−３の電位の絶対値がＶｓ１ないしは信号電位より小さくなってしまいことがある。これを避けるために、接続点６０−３へ整流素子（４３とは異なる）の一端を接続し他端へ第２定電圧を供給することができる。接続点の電位の絶対値が第１定電位以下にならないためには、前記第２定電位の絶対値は該整流素子の順方向電圧を第１定電位の絶対値から引いた値に設定する。

この手段は図９のバイアス回路だけで無く、図８のバイアス回路にも適用可能である。またトポロジカルには前記整流素子の一端はドレイン側電極へ接続されたのと等価となる。

本発明の高電圧動作電界効果トランジスタを応用した高電圧動作回路の１要素として次の回路構成が可能である。すなわち、
第１絶縁ゲート電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、該第１絶縁ゲート電界効果トランジスタのソースへ一端が接続された第２抵抗素子と、
から少なくとも構成され、
該第１抵抗素子の他端へ第１の電位を供給し、該第２抵抗素子の他端を第２の電位を供給し、
該第２電界効果トランジスタは本発明の第１解決手段および第２解決手段のうちの一つの高電圧動作電界効果トランジスタであり、
該第２電界効果トランジスタのソースを該第１絶縁ゲート電界効果トランジスタのドレインへ接続し、
該第２電界効果トランジスタのドレイン側電極へ該第２電位を供給し、該第２電界効果トランジスタのソース側電極は該第１絶縁ゲート電界効果トランジスタのソースへ接続し、該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第１絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された１つの点を出力とすることを特徴とする高電圧動作回路要素。

この高電圧動作回路要素は本発明の第２解決手段の変形例の高電圧動作トランジスタを用いた場合は、
第１絶縁ゲート電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、該第１絶縁ゲート電界効果トランジスタのソースへ一端が接続された第２抵抗素子と、
から少なくとも構成され、
該第１抵抗素子の他端へ第１の電位を供給し、該第２抵抗素子の他端を第２の電位を供給し、
該第２電界効果トランジスタは本発明の第２解決手段の変形例の高電圧動作電界効果トランジスタであり、
該第２電界効果トランジスタのソースを該第１絶縁ゲート電界効果トランジスタのドレインへ接続し、
該第２電界効果トランジスタのドレイン側電極へ該第２電位を供給し、該第２電界効果トランジスタのソース領域に隣る分割ゲートおよび前記ソース側電極は該第１絶縁ゲート電界効果トランジスタのソースへ接続し、
該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
該第１絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された１つの点を出力とすることを特徴とする高電圧動作回路要素。

図１０は本発明の高電圧動作回路要素の接続図を示し、
５０−１、５０−２はそれぞれ前記第１抵抗素子、前記第２抵抗素子、４５は前記第１絶縁ゲート電界効果トランジスタ、４５−２００、４５−３００、４５−５００はそれぞれ前記第１絶縁ゲート電界効果トランジスタのソース、ドレイン、ゲートを示す。４６は前記第２電界効果トランジスタ、４６−２００、４６−３００、４６−５０１、４６−５２２、４６−５３２はそれぞれ前記第２電界効果トランジスタ（高電圧動作電界効果トランジスタ）４６のソース、ドレイン、前記ソース領域に隣る分割ゲート、ゲートのソース側電極、ドレイン側電極を示す。６０−１は第１抵抗素子５０−１の他端であり第１電位Ｖ１が供給され、６０−２は第２抵抗素子５０−２の他端であり第２電位Ｖ２が供給されている。第２電界効果トランジスタのドレイン側電極４６−５３２へは第２電位Ｖ２が供給されている。

前記第２電界効果トランジスタが前記第１の解決手段、第２の解決手段の高電圧動作電界効果トランジスタの場合は、前記ソース領域に隣る分割ゲート４６−５０１はない。

前記高電圧動作回路要素において、
前記第２抵抗素子の代わりに前期ソース側電極・ドレイン側電極間の抵抗ゲートを使用して前記第２の抵抗素子を削除した高電圧動作回路要素、
前記第１抵抗素子および第２抵抗素子のうちすくなくとも１つを直列接続複数抵抗素子としその接続点を出力とした高電圧動作回路要素、
また前記第１抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第２電界効果トランジスタのソースを接続した高電圧動作回路要素、
前記第２抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第２電界効果トランジスタのドレイン、前記ソース側電極、ドレイン側電極のうちの少なくとも１つを接続した高電圧動作回路要素、
前記第２電界効果トランジスタのドレインを第２電位に接続した高電圧動作回路要素、
前記第２電界効果トランジスタのドレインを、第３抵抗素子を介して第２電位に接続した高電圧動作回路要素、
前記第２電界効果トランジスタのドレインを第３電位に接続した高電圧動作回路要素、
前記第１抵抗素子、第２抵抗素子の内一方を定電流素子とした高電圧動作回路要素、
この他等業者が通常の技術範囲で素子を追加・変更した回路要素は本発明の権利範囲に含まれる。

前記高電圧動作回路要素の過渡応答を確保するために前記入力と前期第１絶縁ゲート電界効果トランジスタのソースとの間に容量性素子を接続することが多い。

上記の高電圧動作回路要素の前期第１絶縁ゲート電界効果トランジスタのソース出力は入力との間に、前期第１絶縁ゲート電界効果トランジスタのゲート閾値電圧＋ΔＶのオフセットが生ずる。このオフセットを小さくするために、前期第１絶縁ゲート電界効果トランジスタをデプレッション形とすることができる。ここで、ΔＶは第２抵抗素子へ流れる電流に対応する前期第１絶縁ゲート電界効果トランジスタのゲート・ソース間にゲート閾値電圧にさらに加えて必要な電圧降下分である。

上記の高電圧動作回路要素では、前期第１絶縁ゲート電界効果トランジスタのゲート閾値電圧と前期第２電界効果トランジスタのゲート閾値電圧とで絶対値がほぼ同じであれば、前期第１絶縁ゲート電界効果トランジスタのドレイン出力は入力とのオフセットがほぼ補償される。

なお、上記の高電圧動作回路要素では、前記第２電界効果トランジスタのドレインは配線および抵抗素子のうちの１つを介して第３の電位が供給されてもよい。

上記バイアス回路の実施形態例２ではバイアス回路からの電流が本発明の高電圧動作電界効果トランジスタのドレインへ流れ込む。また上記バイアス回路の実施形態例３ではバイアス回路の抵抗が本発明の高電圧動作電界効果トランジスタのドレイン出力抵抗に並列に加算される。これらのことが、性能上または商品イメージ上問題となる場合は、バイアス回路に絶縁ゲート電界効果トランジスタを導入しそのゲートへドレイン電圧を入力することで解決する。このバイアス回路の骨格に上記高電圧動作回路要素を利用することができる。

上記高電圧動作回路要素を利用したバイアス回路として実施形態例４を下記に記す。すなわち、図１１にその具体例を示すように、
上記高電圧動作回路要素において、前記第１の電位を高電圧電源電位ＶＨとし、前記第２の電位を接地電位とし、前記第２電界効果トランジスタ（４６）のドレインに第３の抵抗素子（５０−３）を介して接地電位を供給し、
前記第１絶縁ゲート電界効果トランジスタ（４５）のゲート（４５−５００）を本発明の高電圧動作電界効果トランジスタのドレインへ接続し、
前記第１絶縁ゲート電界効果トランジスタのドレイン（４５−３００）と前記第１抵抗素子（５０−１）との接続点（６０−３）からバイアス電位を、前記本発明の高電圧動作電界効果トランジスタの前記ドレイン側電極へ供給する。

図１１において、５０−２は第２抵抗素子、４５−２００は前記第１絶縁ゲート電界効果トランジスタのソースを示す。４６−２００、４６−３００、４６−５０１、４６−５２２、４６−５３２はそれぞれ前記第２電界効果トランジスタ（高電圧動作電界効果トランジスタ）４６のソース、ドレイン、前記ソース領域に隣る分割ゲート、ゲートのソース側電極、ドレイン側電極を示す。前記第２電界効果トランジスタが前記第１の解決手段、第２の解決手段の高電圧動作電界効果トランジスタの場合は、前記ソース領域に隣る分割ゲート４６−５０１は不要である。

該第３の抵抗素子の抵抗値は（第１の抵抗素子の抵抗値）＊（Ｖｓ１−Ｖｔｈ４６−ΔＶ）／（ＶＨ−Ｖｓ１）とすると、ドレイン電圧が低電位となった時にドレイン側電極への供給電位がＶｓ１より接地電位方向へ変化しない。Ｖｔｈ４６＋ΔＶは前記第２電界効果トランジスタに（ＶＨ−Ｖｓ１）／（第１の抵抗素子の抵抗値）の電流を流す時に必要なゲート・ソース間電圧である
。

同様の効果は、該第３の抵抗素子を該第１の抵抗素子の前記第１絶縁ゲート電界効果トランジスタ側へ直列に接続して、その接続点からバイアス電位を、前記本発明の高電圧動作電界効果トランジスタの前記ドレイン側電極へ供給することによっても達成される。

同様の効果は、該第３の抵抗素子を除いて、前記第２電界効果トランジスタのドレインに電位（Ｖｓ１−Ｖｔｈ４６−ΔＶ）を供給することによっても得られる。

上記高電圧動作回路要素およびその変形において、前記第２電界効果トランジスタのドレインに第２の電位を供給し、
前記第１の電位と前記第２の電位の内一方を高電圧電源の電位とし、他方を接地電位および規定電位の内の１つとし、
前記第１絶縁ゲート電界効果トランジスタのゲートを本発明の高電圧動作電界効果トランジスタのドレインへ接続し、
前記出力からバイアス電位を前記ドレイン側電極へ供給する
ことによっても本発明の高電圧動作電界効果トランジスタのためのバイアス回路を構成することができる。

特別な製造工程をあらたに追加しないかわずかな変更で、上記本発明のバイアス回路の実施形態例の抵抗素子を実現するために、アナログＭＯＳＩＣで使用されている多結晶シリコン抵抗、ＬＤＤ用ないしはドレインエクステンション用のイオン注入を流用して作成した基板表面の不純物層などを用いることができる。抵抗素子はほぼ線形特性を有する抵抗が望ましいが、高いシート抵抗を必要とする低消費電力用途のために、電界効果トランジスタのチャネル抵抗、ＳＯＩ基板ないしはガラス基板等絶縁基板上の半導体薄膜、などを使うことができる。この場合は必ずしも線形抵抗特性である必要はない。

本発明は、公知の技術範囲で構造ないしバイアスが変更されたトランジスタも含み、更に本発明の構成が組み込まれた合成トランジスタも本発明の範囲に含まれる。また本発明のバイアス回路において記述した素子以外に抵抗素子、容量素子、トランジスタ等の素子が通常の技術力の範囲で追加されたものも本発明の範囲に含まれる。

３０ コンタクトホール
４３ 整流素子
４５ バイアス回路用第１絶縁ゲート電界効果トランジスタ
４５−２００ 第１絶縁ゲート電界効果トランジスタ４５のソース領域
４５−３００ 第１絶縁ゲート電界効果トランジスタ４５のドレイン領域
４５−５００ 第１絶縁ゲート電界効果トランジスタ４５のゲート
４６ バイアス回路用第２電界効果トランジスタ
４６−２００ 第２電界効果トランジスタ４６のソース領域
４６−３００ 第２電界効果トランジスタ４６のドレイン領域
４６−５０１ 第２電界効果トランジスタ４６のソース領域へ隣る分割ゲート
４６−５２２ 第２電界効果トランジスタ４６のソース側電極
４６−５３２ 第２電界効果トランジスタ４６のドレイン側電極
５０−０ 抵抗素子
５０−１ 抵抗素子
５０−２ 抵抗素子
５０−３ 抵抗素子
６０−０ 端子
６０−１ 端子
６０−２ 端子
６０−３ 出力端子
６８−４ 出力端子
１００ 基板
１３０ チャネル形成領域
１３０−１ 第１の分割チャネル形成領域
１３０−２ 第２の分割チャネル形成領域
１３０−３ 第３の分割チャネル形成領域
１３０−４ 第４の分割チャネル形成領域
２００ ソース領域
２３０ 中間領域
２３０−１ 第１の中間領域
２３０−２ 第２の中間領域
２３０−３ 第３の中間領域
２８０ ソースエクステンション
２０５ ソース引出し配線
３００ ドレイン領域
３４０ ドレインエクステンション
３８０ 高耐圧ドレイン構造
３０５ ドレイン引出し配線
４００ ゲート絶縁膜
４８０ 高耐圧ゲート絶縁膜
５００ ゲート
５２０ ゲートのソース側電極
５２２ ゲートのソース側電極
５２５ ソース側ゲート配線
５３０ ゲートのドレイン側電極
５３２ ゲートのドレイン側電極
５３５ ドレイン側ゲート配線
５８０ フィールドプレート
５００−１ ソース領域へ隣る分割ゲート
５０１ ソース領域へ隣る分割ゲート

Claims (27)

1. 基板と、
   基板の表面に離間して設けられたソース領域と、ドレイン領域と、
   該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
   該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
   該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、からすくなくとも構成され、
   該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向に２つの端部を有し、ソース・ドレイン方向に隣りあう該端部で隣りあう分割ゲート同士が交互に接続されて蛇行した１本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
   該ソース側電極へ信号電位、該ドレイン側電極へ絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
2. 基板と、
   基板の表面に離間して設けられたソース領域と、ドレイン領域と、
   該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
   該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
   該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、からすくなくとも構成され、
   ソース領域に隣る該分割ゲート以外の該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向に２つの端部を有し、ソース・ドレイン方向に隣りあう該端部で隣りあう分割ゲート同士が交互に接続されて蛇行した１本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
   該ソース領域に隣る分割ゲートへ信号電位を供給し、
   該ソース側電極へ規定電位、該ドレイン側電極へ絶対値が規定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
3. 前記複数の分割ゲート間下方のチャネル形成領域部分へチャネルキャリアと同一導電形の中間領域を設けたことを特徴とする請求項１、２のうちの１つに記載された高電圧動作電界効果トランジスタ。
4. 基板と、
   基板の表面に離間して設けられたソース領域と、ドレイン領域と、
   該ソース領域とドレイン領域に挟まれて該基板表面に設けられた半導体のチャネル形成領域と、
   該チャネル形成領域上方に設けられ、ソース・ドレイン方向が分割された複数の分割ゲートと、
   該チャネル形成領域と該複数の分割ゲートとの間に設けられた複数のゲート絶縁膜と、からすくなくとも構成され、
   該ソース領域へ信号電位および信号電流のうちのすくなくとも一方を供給し、
   該分割ゲートは抵抗性であり、ソース・ドレイン方向と交叉する方向に２つの端部を有し、ソース・ドレイン方向に隣りあう該端部で隣りあう分割ゲート同士が交互に接続され
   て蛇行した１本のゲートを構成し、ソース側端部にソース側電極、ドレイン側端部にドレイン側電極を設け、
   該ソース側電極へ第１定電位、該ドレイン側電極へ絶対値が第１定電位以上でドレイン電位にしたがって増減するバイアス電位を供給することを特徴とする高電圧動作電界効果トランジスタ。
5. 前記複数の分割ゲート間下方のチャネル形成領域部分へチャネルキャリアと同一導電形の中間領域を設けたことを特徴とする請求項４に記載された高電圧動作電界効果トランジスタ。
6. 前記ドレイン領域と前記ドレイン側電極との間へ容量性素子を接続したことを特徴とする請求項１、２、３のうち１つに記載された高電圧動作電界効果トランジスタ。
7. 前記ドレイン領域と前記ドレイン側電極との間へ容量性素子を接続したことを特徴とする請求項４、５のうち１つに記載された高電圧動作電界効果トランジスタ。
8. 前記ドレイン側電極へ整流素子の一端を接続し、該整流素子の他端に第２定電位を供給したことを特徴とする請求項１、２、３、６のうち１つに記載された高電圧動作電界効果トランジスタ。
9. 前記ドレイン側電極へ整流素子の一端を接続し、該整流素子の他端に第２定電位を供給したことを特徴とする請求項４、５、７のうち１つに記載された高電圧動作電界効果トランジスタ。
10. 前記基板は半導体基板であることを特徴とする請求項１乃至９のうち１つに記載された高電圧動作電界効果トランジスタ。
11. 前記基板は支持基板表面に支持基板から絶縁された半導体薄膜を設けた基板であることを特徴とする請求項１乃至９のうち１つに記載された高電圧動作電界効果トランジスタ。
12. ２つの入力と１つの出力を少なくとも有する加算回路から少なくともなり、
    該２つの入力の内の一方にドレイン電位にしたがって増減する電位を供給し、該２つの入力の内の他方に規定の電位を供給し、
    該加算回路の出力の電位を前記ドレイン側電極へバイアス電位として供給することを特徴とする請求項１、２、３、６、８のうち１つに記載された高電圧動作電界効果トランジスタのバイアス回路。
13. ２つの入力と１つの出力を少なくとも有する加算回路から少なくともなり、
    該２つの入力の内の一方にドレイン電位にしたがって増減する電位を供給し、該２つの入力の内の他方に第１定電位を供給し、
    該加算回路の出力の電位を前記ドレイン側電極へバイアス電位として供給することを特徴とする請求項４、５、７、９のうち１つに記載された高電圧動作電界効果トランジスタのバイアス回路。
14. 直列に接続された２つの抵抗素子から少なくともなり、
    該２つの抵抗素子の直列接続端部の一方は高電圧電源の電位が供給され、他方はドレインへ接続され、
    該２つの抵抗素子間の接続点から前記ドレイン側電極へバイアス電位を供給することを特徴とする請求項１乃至９のうち１つに記載された高電圧動作電界効果トランジスタのためのバイアス回路。
15. 直列接続された整流素子と抵抗素子とからすくなくともなり、
    該整流素子側の直列接続端をドレインに接続し、
    該抵抗素子側の直列接続端へ規定の電位を供給し、
    該整流素子と該抵抗素子との間の接続点から前記ドレイン側電極へバイアス電位を供給することを特徴とする請求項１、２、３、６、８のうち１つに記載された高電圧動作電界効果トランジスタのためのバイアス回路。
16. 直列接続された整流素子と抵抗素子とからすくなくともなり、
    該整流素子側の直列接続端をドレインに接続し、
    該抵抗素子側の直列接続端へ第１定電位を供給し、
    該整流素子と該抵抗素子との間の接続点から前記ドレイン側電極へバイアス電位を供給することを特徴とする請求項４、５、７、９のうち１つに記載された高電圧動作電界効果トランジスタのためのバイアス回路。
17. 第１絶縁ゲート電界効果トランジスタと、
    該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
    該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、
    該第１絶縁ゲート電界効果トランジスタのソースへ一端が接続された第２抵抗素子と、から少なくとも構成され、
    該第１抵抗素子の他端へ第1の電位を供給し、該第２抵抗素子の他端へ第２の電位を供給し、
    該第２電界効果トランジスタは請求項１の高電圧動作電界効果トランジスタであり、
    該第２電界効果トランジスタのソースを該第1絶縁ゲート電界効果トランジスタのドレインへ接続し、
    該第２電界効果トランジスタのドレイン側電極へ該第２の電位を供給し、該第２電界効果トランジスタのソース側電極は該第１絶縁ゲート電界効果トランジスタのソースへ接続し、
    該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
    該第１絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された１つの点を出力とすることを特徴とする高電圧動作回路要素。
18. 第１絶縁ゲート電界効果トランジスタと、
    該第１絶縁ゲート電界効果トランジスタと相補形の第２電界効果トランジスタと、
    該第１絶縁ゲート電界効果トランジスタのドレインへ一端が接続された第１抵抗素子と、
    該第1絶縁ゲート電界効果トランジスタのソースへ一端が接続された第２抵抗素子と、
    から少なくとも構成され、
    該第１抵抗素子の他端へ第1の電位を供給し、該第２抵抗素子の他端へ第２の電位を供給し、
    該第２電界効果トランジスタは請求項２の高電圧動作電界効果トランジスタであり、
    該第２電界効果トランジスタのソースを該第1絶縁ゲート電界効果トランジスタのドレインへ接続し、
    該第２電界効果トランジスタのドレイン側電極へ該第２の電位を供給し、該第２電界効果トランジスタのソース領域に隣る分割ゲートおよび該第２電界効果トランジスタのソース側電極は該第１絶縁ゲート電界効果トランジスタのソースへ接続し、
    該第１絶縁ゲート電界効果トランジスタのゲートを入力とし、
    該第１絶縁ゲート電界効果トランジスタのソース、ドレインのうちから選択された１つの点を出力とすることを特徴とする高電圧動作回路要素。
19. 前記第１絶縁ゲート電界効果トランジスタはデプレッション形であることを特徴とする請求項１７および１８のうち一項記載の高電圧動作回路要素。
20. 前記第２抵抗素子の代わりに前期ソース側電極・ドレイン側電極間の抵抗ゲートを使用して前記第２の抵抗素子を削除した請求項１７および１８のうち一項記載の高電圧動作回路要素。
21. 前記第１抵抗素子および第２抵抗素子のうちすくなくとも１つを直列接続複数抵抗素子としその接続点を出力とした請求項１７および１８のうち一項記載の高電圧動作回路要素。
22. 前記第１抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第２電界効果トランジスタのソースを接続した請求項１７および１８のうち一項記載の高電圧動作回路要素。
23. 前記第２抵抗素子を直列接続複数抵抗素子としてその接続点へ前記第２電界効果トランジスタのドレイン、前記ソース側電極、ドレイン側電極のうちの少なくとも１つを接続した請求項１７および１８のうち一項記載の高電圧動作回路要素。
24. 前記第２電界効果トランジスタのドレインを該第２の電位に接続した請求項１７および１８のうち一項記載の高電圧動作回路要素。
25. 前記第２電界効果トランジスタのドレインを第３抵抗素子を介して第２電位に接続した請求項１７および１８のうち一項記載の高電圧動作回路要素。
26. 前記第１抵抗素子、第２抵抗素子の内一方を定電流素子とした請求項１７および１８のうち一項記載の高電圧動作回路要素。
27. 前記入力と前記絶縁ゲート電界効果トランジスタのソースおよび前記出力のうちの少なくとも１つに容量性素子を接続したことを特徴とする請求項１７、１８、２２のうち一項記載の高電圧動作回路要素。

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