JPS6134265B2 - - Google Patents
Info
- Publication number
- JPS6134265B2 JPS6134265B2 JP51016033A JP1603376A JPS6134265B2 JP S6134265 B2 JPS6134265 B2 JP S6134265B2 JP 51016033 A JP51016033 A JP 51016033A JP 1603376 A JP1603376 A JP 1603376A JP S6134265 B2 JPS6134265 B2 JP S6134265B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor substrate
- field effect
- effect transistor
- electrode provided
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は表面に誘起された反転層中を流れる
電流およびバルク中を流れる電流を制御してトラ
ンジスタ効果を得る電界効果トランジスタに関す
るものである。
電流およびバルク中を流れる電流を制御してトラ
ンジスタ効果を得る電界効果トランジスタに関す
るものである。
従来の電界効果トランジスタでは、制御電極の
構造によりpn接合形電界効果トランジスタと絶
縁ゲート形電界効果トランジスタとに分類され
る。絶縁ゲート形電界効果トランジスタでは、ソ
ース領域とドレイン領域との距離に相当するチヤ
ネル長が短かいほど、相互コンダクタンスが大き
くなるが、しかし耐圧は低くなつている。
構造によりpn接合形電界効果トランジスタと絶
縁ゲート形電界効果トランジスタとに分類され
る。絶縁ゲート形電界効果トランジスタでは、ソ
ース領域とドレイン領域との距離に相当するチヤ
ネル長が短かいほど、相互コンダクタンスが大き
くなるが、しかし耐圧は低くなつている。
このように、相互コンダクタンスを向上させた
例として、特開昭50−152676号公報等がある。こ
れは、二重拡散技術を用いて、Ｗ／Ｌ値を大きく
しているものであり、更にオン抵抗を低くしたも
のである。しかし、従来の絶縁ゲート形電界効果
トランジスタと耐圧の面では変わりないものであ
る。
例として、特開昭50−152676号公報等がある。こ
れは、二重拡散技術を用いて、Ｗ／Ｌ値を大きく
しているものであり、更にオン抵抗を低くしたも
のである。しかし、従来の絶縁ゲート形電界効果
トランジスタと耐圧の面では変わりないものであ
る。
上記の如く、絶縁ゲート形電界効果トランジス
タを用いれば、相互コンダクタンスは向上するこ
とができるが高耐圧は望めない。一方pn接合形
電界効果トランジスタでは、高耐圧、大電流を取
り扱う電力用のものでは、第１図に示すようにな
つている。第１図において１はｎ形半導体基板、
２はｐ形拡散層、３はｎ形拡散層である。４，
５，６は各々金属電極で、４はゲート、５はソー
ス、６はドレイン電極である。電流担体はソース
３からゲート領域２の間隙部分から成るチヤネル
を通りドレイン電極６へ到達する。この時ゲート
領域から延びた空乏層により、電流担体の通路を
開閉し、電流を制御する。この時電流担体を制御
する領域の、電流担体進行方向の距離が短かい
程、相互コンダクタンスは大きくなる。従来の例
では、ソース領域３からの電流担体を制御するた
めには、ゲート領域２は十分深く作らなければな
らないが、この領域を深く作ると、相互コンダク
タンスが小さくなる欠点がある。
タを用いれば、相互コンダクタンスは向上するこ
とができるが高耐圧は望めない。一方pn接合形
電界効果トランジスタでは、高耐圧、大電流を取
り扱う電力用のものでは、第１図に示すようにな
つている。第１図において１はｎ形半導体基板、
２はｐ形拡散層、３はｎ形拡散層である。４，
５，６は各々金属電極で、４はゲート、５はソー
ス、６はドレイン電極である。電流担体はソース
３からゲート領域２の間隙部分から成るチヤネル
を通りドレイン電極６へ到達する。この時ゲート
領域から延びた空乏層により、電流担体の通路を
開閉し、電流を制御する。この時電流担体を制御
する領域の、電流担体進行方向の距離が短かい
程、相互コンダクタンスは大きくなる。従来の例
では、ソース領域３からの電流担体を制御するた
めには、ゲート領域２は十分深く作らなければな
らないが、この領域を深く作ると、相互コンダク
タンスが小さくなる欠点がある。
本発明では、上記両者の欠点を解決するもので
ある。
ある。
上記の目的を達するため、pn接合形電界効果
トランジスタのゲート領域内部に第２の絶縁ゲー
ト形電界効果トランジスタのソース領域を設け、
ゲート領域の表面に絶縁膜を介して制御電極を設
け、この電極によつて制御された電流によつて、
従来の電界効果トランジスタのソース領域の電位
を制御するようにし、耐圧を向上し、かつ、相互
コンダクタンスを改善したものである。
トランジスタのゲート領域内部に第２の絶縁ゲー
ト形電界効果トランジスタのソース領域を設け、
ゲート領域の表面に絶縁膜を介して制御電極を設
け、この電極によつて制御された電流によつて、
従来の電界効果トランジスタのソース領域の電位
を制御するようにし、耐圧を向上し、かつ、相互
コンダクタンスを改善したものである。
本発明では、pn接合形電界効果トランジスタ
の内部に絶縁ゲート形電界効果トランジスタを設
け、絶縁ゲート形電界効果トランジスタ部のチヤ
ネル長を短かくし、幅を拡大することにより相互
コンダクタンスの向上を図り、また、pn接合形
電界効果トランジスタのゲート領域からの空乏層
がドレイン側（基板下側）から見てピンチオフ
（完全に空乏化）するように構成し、耐圧の向上
を図つたものである。こうすることによりＷ／Ｌ
値が大きくなり、従つて相互コンダクタンスが向
上し、また印加電圧は、pn接合形電界効果トラ
ンジスタの上記空乏層にほとんど印加されるの
で、高耐圧化が可能となる。
の内部に絶縁ゲート形電界効果トランジスタを設
け、絶縁ゲート形電界効果トランジスタ部のチヤ
ネル長を短かくし、幅を拡大することにより相互
コンダクタンスの向上を図り、また、pn接合形
電界効果トランジスタのゲート領域からの空乏層
がドレイン側（基板下側）から見てピンチオフ
（完全に空乏化）するように構成し、耐圧の向上
を図つたものである。こうすることによりＷ／Ｌ
値が大きくなり、従つて相互コンダクタンスが向
上し、また印加電圧は、pn接合形電界効果トラ
ンジスタの上記空乏層にほとんど印加されるの
で、高耐圧化が可能となる。
〔実施例〕
第２図は本発明を説明するためのもので、本発
明による電界効果トランジスタの断面構造を示し
ている。１はｎ形半導体基板、２はpn接合形電
界効果トランジスタのｐ形ゲート領域に相当し、
３はｎ形領域、１０は絶縁ゲート形電界効果トラ
ンジスタのｎ形ソース領域、１１は制御電極、１
５は薄い絶縁膜である。
明による電界効果トランジスタの断面構造を示し
ている。１はｎ形半導体基板、２はpn接合形電
界効果トランジスタのｐ形ゲート領域に相当し、
３はｎ形領域、１０は絶縁ゲート形電界効果トラ
ンジスタのｎ形ソース領域、１１は制御電極、１
５は薄い絶縁膜である。
この装置の動作は、ソース電極１２から、ソー
ス領域１０へ注入された電子は、制御電極１１の
直下に誘起されたｎ形導電チヤネルを通り、ｎ形
領域３へ到達し、ｐ形領域の間隙で形成されてい
るチヤネルを通り、ドレイン電極へ到達する。こ
の時ｐ形領域２から延びた空乏層が、pn接合形
電界効果トランジスタT2のチヤネルの出口付近
でピンチオフしていれば、領域３とドレイン電極
９間の耐圧は大きくなる。この場合、ドレイン電
極９側から領域３側を見たとき、全て空乏化して
いれば耐圧向上の効果を達成することができる。
ス領域１０へ注入された電子は、制御電極１１の
直下に誘起されたｎ形導電チヤネルを通り、ｎ形
領域３へ到達し、ｐ形領域の間隙で形成されてい
るチヤネルを通り、ドレイン電極へ到達する。こ
の時ｐ形領域２から延びた空乏層が、pn接合形
電界効果トランジスタT2のチヤネルの出口付近
でピンチオフしていれば、領域３とドレイン電極
９間の耐圧は大きくなる。この場合、ドレイン電
極９側から領域３側を見たとき、全て空乏化して
いれば耐圧向上の効果を達成することができる。
一方相互コンダクタンスは、制御電極１１の直
下の反転層により形成されるｎ形導電チヤネルの
長さによつて決まるから、絶縁ゲート形電界効果
トランジスタと同様大きくすることができる。以
上述べた動作は、回路的には第３図に示す。２ケ
の電界効果トランジスタのカスコード接続として
説明することもできる。トランジスタT1は絶縁
ゲートFET，T2はpn接合形FETに相当する。し
たがつて、第２図に示す半導体装置では、相互コ
ンダクタンスは第３図のT1の相互コンダクタン
スとほぼ等しく、ドレイン耐圧はT2の耐圧で決
まるから、T2だけで動作する従来の半導体装置
よりは、相互コンダクタンスを改善することがで
きる。また従来のpn接合形FETでは、ゲート、
ドレインの帰還容量は大きかつたが、本発明の場
合は、領域２はソース領域１０と共通になり、接
地されるため、ドレイン、ゲートの帰還容量とし
ては、電極１１と、ドレイン電極９との間の浮遊
容量だけとなり非常に小さくなる利点がある。以
下本発明を実施例により説明する。
下の反転層により形成されるｎ形導電チヤネルの
長さによつて決まるから、絶縁ゲート形電界効果
トランジスタと同様大きくすることができる。以
上述べた動作は、回路的には第３図に示す。２ケ
の電界効果トランジスタのカスコード接続として
説明することもできる。トランジスタT1は絶縁
ゲートFET，T2はpn接合形FETに相当する。し
たがつて、第２図に示す半導体装置では、相互コ
ンダクタンスは第３図のT1の相互コンダクタン
スとほぼ等しく、ドレイン耐圧はT2の耐圧で決
まるから、T2だけで動作する従来の半導体装置
よりは、相互コンダクタンスを改善することがで
きる。また従来のpn接合形FETでは、ゲート、
ドレインの帰還容量は大きかつたが、本発明の場
合は、領域２はソース領域１０と共通になり、接
地されるため、ドレイン、ゲートの帰還容量とし
ては、電極１１と、ドレイン電極９との間の浮遊
容量だけとなり非常に小さくなる利点がある。以
下本発明を実施例により説明する。
第４図、第５図、第６図は本発明の実施例を説
明するためのものである。ｎチヤネルFETの第
４図に示すように、10〜20Ω・cmのｎ形半導体基
板１に、薄い酸化膜１５を形成し、多結晶Si膜１
６を形成する。次に多結晶Si膜の一部を除去し、
除去した部分に選択的にボロン・イオンを打込み
拡散し、領域２を約５μの深さに形成する。次に
第５図に示すように、再び多結晶Siの一部を除去
し、また領域２の表面のSiO2膜の一部を除去
し、その部分にリンを拡散し、ｎ形層３およびｎ
形層１０を形成する。最後にAl電極１２，１７
を形成し、各電極からAlの引出し線を形成すれ
ば、第６図に示す半導体装置が得られる。同図に
於いて、絶縁ゲートEFT部分のチヤネル長は２
μ、絶縁膜１５は1200Åであり、相互コンダクタ
ンスは、チヤネル幅１mmのとき16mωと、従来構
造に比らべ約３倍程度改善されている。耐圧は従
来構造のFETとほぼ同程度であつた。
明するためのものである。ｎチヤネルFETの第
４図に示すように、10〜20Ω・cmのｎ形半導体基
板１に、薄い酸化膜１５を形成し、多結晶Si膜１
６を形成する。次に多結晶Si膜の一部を除去し、
除去した部分に選択的にボロン・イオンを打込み
拡散し、領域２を約５μの深さに形成する。次に
第５図に示すように、再び多結晶Siの一部を除去
し、また領域２の表面のSiO2膜の一部を除去
し、その部分にリンを拡散し、ｎ形層３およびｎ
形層１０を形成する。最後にAl電極１２，１７
を形成し、各電極からAlの引出し線を形成すれ
ば、第６図に示す半導体装置が得られる。同図に
於いて、絶縁ゲートEFT部分のチヤネル長は２
μ、絶縁膜１５は1200Åであり、相互コンダクタ
ンスは、チヤネル幅１mmのとき16mωと、従来構
造に比らべ約３倍程度改善されている。耐圧は従
来構造のFETとほぼ同程度であつた。
以上述べたように本発明によれば、ドレイン耐
圧を減少することなく、相互コンダクタンスを飛
躍的に大きくすることができ、また帰還容量を大
幅に減少することができる。
圧を減少することなく、相互コンダクタンスを飛
躍的に大きくすることができ、また帰還容量を大
幅に減少することができる。
第１図は従来のpn接合形電界効果トランジス
タの断面構造を示す図、第２図は本発明の原理を
説明するための図、第３図は本発明による半導体
装置の動作を説明するための図、第４図、第５
図、第６図は各々本発明の実施例を説明するため
の図である。
タの断面構造を示す図、第２図は本発明の原理を
説明するための図、第３図は本発明による半導体
装置の動作を説明するための図、第４図、第５
図、第６図は各々本発明の実施例を説明するため
の図である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に、前記半導体基板と異なる導電
型を有する第１の領域、第１の領域内部に形成さ
れた前記半導体基板と同一導電型を有する第２の
領域、前記第１の領域の表面の一部または全部に
薄い絶縁膜を介して設けられた制御電極、前記第
２の領域に設けられた電極および前記半導体基板
に設けられた電極から成り、電流担体が前記第２
の領域から、前記第１領域の表面の一部または全
部に誘起された反転層を通じ、前記半導体基板表
面部をへて前記半導体基板に設けられた電極へ到
達する如く構成された半導体装置において、前記
第１の領域は少なくとも２以上設けられ、該第１
の領域へ電圧を印加する手段を有し、かつ前記第
１の領域に電圧を印加した際伸延する空乏層が、
前記第１の領域相互の間で構成され且前述した半
導体基板表面部をへて前記半導体基板に設けられ
た電極へ到達する電流通路をピンチオフ可能な如
く構成されたことを特徴とする半導体装置。 ２ 上記第１の領域の間に上記半導体基板と同一
導電型で且つ、上記基板より高濃度の不純物領域
を設けたことを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1603376A JPS5299788A (en) | 1976-02-18 | 1976-02-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1603376A JPS5299788A (en) | 1976-02-18 | 1976-02-18 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5299788A JPS5299788A (en) | 1977-08-22 |
| JPS6134265B2 true JPS6134265B2 (ja) | 1986-08-06 |
Family
ID=11905249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1603376A Granted JPS5299788A (en) | 1976-02-18 | 1976-02-18 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5299788A (ja) |
-
1976
- 1976-02-18 JP JP1603376A patent/JPS5299788A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5299788A (en) | 1977-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100652449B1 (ko) | 횡형 박막 실리콘-온-절연체 ｊｆｅｔ 디바이스 | |
| US4994872A (en) | Insulated gate static induction transistor and integrated circuit including same | |
| JPH0330310B2 (ja) | ||
| JPS59193066A (ja) | Ｍｏｓ型半導体装置 | |
| JP2547663B2 (ja) | 半導体装置 | |
| JPS63266882A (ja) | 縦型絶縁ゲ−ト電界効果トランジスタ | |
| JPS6323662B2 (ja) | ||
| JPS63252480A (ja) | 縦形モス電界効果トランジスタ | |
| JP3402043B2 (ja) | 電界効果トランジスタ | |
| JPS6134265B2 (ja) | ||
| JPH0428149B2 (ja) | ||
| JPH04346272A (ja) | 半導体装置及びその製造方法 | |
| JPS6244698B2 (ja) | ||
| JPS6349392B2 (ja) | ||
| JP3074064B2 (ja) | 横型ｍｏｓ電界効果トランジスタ | |
| JPS6047464A (ja) | 絶縁ゲ−ト型トランジスタ | |
| JP2982049B2 (ja) | 絶縁ゲート型静電誘導トランジスタ | |
| JPS629678A (ja) | 絶縁ゲ−ト型静電誘導トランジスタ | |
| JPH0673381B2 (ja) | 電界効果半導体装置 | |
| JPH09116144A (ja) | 絶縁ゲート型静電誘導トランジスタ | |
| KR960015325B1 (ko) | 쌍극자 전위 장벽을 갖는 전계효과 트랜지스터 | |
| JP3245657B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JPH03792B2 (ja) | ||
| JPH0254967A (ja) | Ｓｏｉ型ｍｏｓｆｅｔ | |
| JPH05326946A (ja) | 横型ｍｏｓ電界効果トランジスタ |