JP2004095567A

JP2004095567A - 半導体装置

Info

Publication number: JP2004095567A
Application number: JP2002240667A
Authority: JP
Inventors: Yukio Koiwa; 小岩　進雄
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2001-09-13
Filing date: 2002-08-21
Publication date: 2004-03-25

Abstract

【課題】低コストで短工期でありかつ低電圧動作が可能で低消費電力および高駆動能力、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする構造を提供することを目的とする。
【解決手段】支持基板上に設けられた埋め込み絶縁膜と、埋め込み絶縁膜上に設けられた半導体薄膜と、半導体薄膜に形成したＭＯＳ型トランジスタを有する半導体装置において、ＭＯＳ型トランジスタのソース及びドレイン下の前記埋め込み絶縁膜がＭＯＳ型トランジスタのソース及びドレイン下以外の領域よりも膜厚を厚くする。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明はＳＯＩ基板上に構成されたＭＯＳ型トランジスタの低電圧動作、低消費電力および高駆動能力が要求される半導体装置、特に電圧検出器（Ｖｏｌｔａｇｅ　Ｄｅｔｅｃｔｏｒ、以後ＶＤと表記）や定電圧レギュレータ（Ｖｏｌｔａｇｅ　Ｒｅｇｕｌａｔｏｒ、以後ＶＲと表記）やスイッチングレギュレータ（Ｓｗｉｔｃｈｉｎｇ　Ｒｅｇｕｌａｔｏｒ、以後ＳＷＲと表記）などのパワーマネージメント半導体装置やオペアンプ、コンパレータなどのアナログ半導体装置に関する。
【０００２】
【従来の技術】
図４に従来の半導体装置の模式的断面図を示す。支持基板２０１上に埋め込み絶縁膜２２２が形成されており、埋め込み絶縁膜２２２上に半導体薄膜が形成されているＳＯＩ構造基板の前記半導体薄膜にＮウェル２０２及びＰウェル２０８が形成されており、Ｎウェル２０２にはＰ＋２０４、ＰウェルにはＮ＋２０３が形成されており、Ｎウェル２０２及びＰウェル２０８上にはゲート絶縁膜２０５が形成され、ゲート絶縁膜２０５上にゲート電極２３２が形成されている。ＮＭＯＳ２１３とＰＭＯＳ２１２間にはフィールド絶縁膜２０６が形成されており、フィールド絶縁膜２０６によりＮＭＯＳ２１３とＰＭＯＳ２１２の素子分離がなされている。ＳＯＩ基板を用いることにより、フィールド絶縁膜２０６と埋め込み絶縁膜２２２が接触し、電気的に完全分離できるのでソフトエラーフリー及びラッチアップフリーとなる。
【０００３】
また、ＳＯＩ基板を用いることにより寄生容量が低減するので高速ＩＣを実現することが可能となる。さらに、トランジスタ特性の向上により低消費電力ＩＣをも実現することが可能となる。
【０００４】
【発明が解決しようとする課題】
上記の従来の構造による半導体装置において、ＳＯＩ基板を用いて作製したＭＯＳ型トランジスタは高速、低消費電力及びソフトエラーフリー、ラッチアップフリーとなるが、支持基板がゲート電極、埋め込み絶縁膜がゲート絶縁膜となるＭＯＳ型トランジスタをも作製することになってしまうため、支持基板電位によりＭＯＳ型トランジスタの閾値電圧の変化やＩ−Ｖ特性の変化を引き起こすという問題があり、ＭＯＳ型トランジスタとフィールド絶縁膜との境界付近は半導体薄膜が薄い低閾値領域となっているため特に特性変動が大きいという問題があった。
【０００５】
図５に低閾値電圧領域を有するＭＯＳ型トランジスタのＩ−Ｖ特性を示す。図５から低閾値電圧領域の寄生トランジスタが立ちあがった後、ゲート電極下のチャネルがオンしていることが分かる。低閾値電圧領域を有する場合、ＭＯＳ型トランジスタの消費電流が増加するためＩＣ性能が著しく低下する。
【０００６】
支持基板電位を固定することによりＭＯＳ型トランジスタの閾値電圧の変化やＩ−Ｖ特性の変化を抑制できるが、相補型ＭＯＳトランジスタの場合、支持基板を接地するとＰ型ＭＯＳトランジスタにバックゲートがかかり、支持基板を電源に固定するとＮ型ＭＯＳトランジスタにバックゲートがかかってしまうという問題があった。　Ｐ型トランジスタ及びＮ型トランジスタへの影響がそれぞれ少なくなるように支持基板電位を中間電位に固定することによりＭＯ　Ｓ型トランジスタのバックゲート現象を緩和できるがバックゲートの影響を無視できるほどではなかった。
【０００７】
また、ＭＯＳ型トランジスタとフィールド絶縁膜との境界の低閾値電圧領域にチャネルストッパを形成することにより、低閾値電圧領域のチャネルカットすることが可能となるためＭＯＳ型トランジスタの消費電流の増大を抑制できるが製造工程が増加するという問題があった。
【０００８】
本発明は以上のような点に着目してなされたもので、本発明は高速、低消費電力かつ低コスト、高精度な半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【００１０】
（１）支持基板と、前記支持基板上に設けられた埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられた半導体薄膜と、前記半導体薄膜に形成したＭＯＳ型トランジスタを有する半導体装置において、前記ＭＯＳ型トランジスタのソース及びドレイン下の前記埋め込み絶縁膜が前記ＭＯＳ型トランジスタのソース及びドレイン下以外の領域よりも膜厚が厚くなっている半導体装置とした。
【００１１】
（２）前記埋め込み絶縁膜の膜厚は、前記ＭＯＳ型トランジスタと前記フィールド絶縁膜の境界付近において２０００〜１００００Åであり、前記ＭＯＳ型トランジスタと前記フィールド絶縁膜の境界付近以外の領域において１０００〜５０００Åである半導体装置とした。
【００１２】
（３）前記ＭＯＳ型トランジスタは、ソースとドレインがゲート電極と平面的にオーバーラップしている高不純物濃度の拡散層と、ドレイン側のみもしくはソースとドレインの両方が前記高濃度拡散層よりさらにチャネル側に拡散してゲート電極と平面的にオーバラップしている低不純物濃度の拡散層とからなる第一の構造のＭＯＳトランジスタを含む半導体装置とした。
【００１３】
（４）前記ＭＯＳ型トランジスタは、ドレイン側だけがゲート電極と平面的にオーバーラップしているかもしくはソースとドレインの両方がゲート電極と平面的にオーバーラップしている低不純物濃度の拡散層と、ドレイン側だけがゲート電極と平面的にオーバーラップしないかもしくはソースとドレインの両方がゲート電極と平面的にオーバーラップしない高不純物濃度の拡散層とからなり、さらに前記高不純物濃度の拡散層とゲート電極の間の絶縁膜がゲート絶縁膜よりも膜厚が厚い第二の構造のＭＯＳトランジスタを含む半導体装置とした。
【００１４】
（５）前記第一の構造のＭＯＳトランジスタおよび前記第ニの構造のＭＯＳトランジスタにおける前記低不純物濃度拡散層の不純物濃度が１×１０^１６〜１×１０^１８ａｔｏｍｓ／ｃｍ^３であり、前記第一の構造のＭＯＳトランジスタおよび前記第二の構造のＭＯＳトランジスタにおける前記高不純物濃度拡散層の不純物濃度が１×１０^１９ａｔｏｍｓ／ｃｍ^３以上である半導体装置とした。
【００１５】
（６）前記ＭＯＳ型トランジスタにおけるゲート電極であるＮ型の導電型のポリシリコンであり、不純物濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３以上である半導体装置とした。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１７】
図１は本発明の半導体装置の第一の実施例を示す模式的断面図である。本発明の第一の実施例の半導体装置は、支持基板１０１、例えば高抵抗シリコン基板上に埋め込み絶縁膜１２２、例えばシリコン酸化膜が形成されており、埋め込み酸化膜１２２上に半導体薄膜、例えばシリコン薄膜が形成されているＳＯＩ基板に、Ｎウェル１０２、Ｐ＋１０４、ゲート酸化膜１０５、ゲート電極１０７、Ｐ−１２０とにより構成されるＤｏｕｂｌｅ　Ｄｉｆｆｕｓｅｄ　Ｄｒａｉｎ（ＤＤＤ）構造のＰＭＯＳ１１２とＰウェル１０８、Ｎ＋１０３、ゲート酸化膜１０５、ゲート電極１０７、Ｎ−１０９とにより構成されるＮＭＯＳ１１３とからなる相補型ＭＯＳトランジスタと、フィールド絶縁膜１０６とから構成されている。ゲート電極はポリシリコンにより形成されており不純物濃度は、ゲート電極シート抵抗を低くするため１×１０^１８ａｔｏｍｓ／ｃｍ^３以上が好ましく、ゲート電極１０７はリンまたは砒素などのドナー不純物を含む。
【００１８】
図１に示すＭＯＳ型トランジスタ構造は例えば低不純物濃度の拡散層をイオン注入法と熱処理により選択的に形成した後、高不純物濃度の拡散層を設けることで形成される。低不純物濃度の拡散層は、ＰＭＯＳ１１２のＰ−１２０の場合には不純物としてボロンないしはＢＦ_２を用い濃度はホットキャリア及び耐圧の観点から１×１０^１６〜１×１０^１８ａｔｏｍｓ／ｃｍ^３程度が好ましく、ＮＭＯＳ１１３のＮ−の場合には不純物としてリンないしは砒素を用い濃度はホットキャリア及び耐圧の観点から１×１０^１６〜１×１０^１８ａｔｏｍｓ／ｃｍ^３程度が好ましい。高不純物濃度の拡散層は、ＰＭＯＳ１１２のＰ＋１０４の場合には不純物としてボロンないしはＢＦ_２を用い濃度はシート抵抗を低くするため、１×１０^１９ａｔｏｍｓ／ｃｍ^３以上が好ましく、ＮＭＯＳ１１３のＮ＋１０３の場合には不純物としてリンないしは砒素を用い濃度はシート抵抗を低くするため、１×１０^１９ａｔｏｍｓ／ｃｍ^３以上が好ましい。
【００１９】
薄い拡散層Ｎ−１０９、Ｐ−１２０と濃い拡散層Ｎ＋１０３、Ｐ＋１０４のチャネル側への横方向拡散量の差は通常は０．２μｍから１μｍ程度である。図１においてはＮＭＯＳ１１３及びＰＭＯＳ１１２の片側だけがＤＤＤ構造となっているが、素子の回路での使用方法によりその回路において適切な構造を選択することができる。標準的には電流方向が双方向でソースとドレインがケースバイケースで入れ替わる両方向に耐圧が必要な場合はソースとドレインの両方をＤＤＤ構造とし、電流方向が単方向でソースとドレインが固定しているような場合には実効チャネル長の縮小のため片側すなわちドレイン側だけをＤＤＤ構造とする。
【００２０】
ＰＭＯＳ１１２とＮＭＯＳ１１３とはフィールド絶縁膜１０６と埋め込み絶縁膜１２２が接触することにより電気的完全素子分離を行うことが可能となるため、ソフトエラーフリー及びラッチアップフリーとなる。
【００２１】
さらに、ＳＯＩ基板を用いることにより寄生容量が低減するため高速デバイスとすることが可能となり、弱反転領域特性が向上することから低消費電力が実現できる。
【００２２】
埋め込み絶縁膜１２２のように低閾値電圧領域の酸化膜厚を厚くすることにより低閾値電圧領域の閾値電圧が上がるため、ＭＯＳ型トランジスタの消費電流を増大させることがなく、製造工程の増大を防ぐことが可能となる。
【００２３】
図６は本発明の半導体装置のＩ−Ｖ特性である。図６において、低閾値電圧領域の埋め込み絶縁膜膜厚を厚くすることにより前記低閾値電圧領域の閾値電圧が上がるため、リーク電流低減することが確認できる。
【００２４】
埋め込み絶縁膜１２２の膜厚はＭＯＳ型トランジスタとフィールド絶縁膜１０６との境界付近において、低閾値電圧領域の閾値電圧値及び製造ＴＡＴの観点から２０００〜１００００Åが好ましく、ＭＯＳ型トランジスタとフィールド絶縁膜１０６との境界付近以外の領域はＭＯＳ型トランジスタの性能の観点から１０００〜５０００Åが好ましい。
【００２５】
前記半導体薄膜の膜厚は１００〜１００００Åとする場合が多く、前記半導体薄膜を薄膜化する場合は低電圧、低消費電力、高速なＩＣを構成することが可能となり、前記半導体薄膜を厚膜化する場合は高耐圧、低消費電力ＩＣを構成することが可能となる。
【００２６】
また、本発明の第一の実施例におけるＭＯＳ型トランジスタはエンハンスメント型（以後、Ｅ型と表記）、ディプリーション型（以後、Ｄ型と表記）及び表面チャネル型、埋め込みチャネル型に関わらず、高性能なＩＣを構成できるということは言うまでも無い。
【００２７】
次に、本発明を実製品に適用した場合の具体的な効果を図２を用いて説明する。図２は半導体装置による正型ＶＲの構成概要を示す。ＶＲは基準電圧回路１２３とエラーアンプ１２４とＰＭＯＳ出力素子１２５と抵抗１２９からなる分圧回路１３０とからなり、入力端子１２６に任意の電圧が入力されても常に一定の電圧を必要とされる電流値とともに出力端子１２８に出力する機能を有する半導体装置である。
【００２８】
近年、特に携帯機器向けのＶＲには入力電圧の低電圧化、低消費電力化、小入出力電位差でも高電流を出力できること、出力電圧の高精度化、低コスト化、小型化などが市場から要求されている。特に低コスト化と小型化は優先度の高い要求である。以上の要求に対し、本発明の構造、すなわち低コストで低しきい値電圧化及び高精度化が可能なＣＭＯＳによりエラーアンプやＰＭＯＳ出力素子や基準電圧回路を構成することにより低電圧動作、低消費電力、出力電圧の高精度化への対応が可能となる。
【００２９】
さらに、最も優先度の高い要求である低コスト化、即ちチップサイズの縮小や小型化や高精度化に対して本発明の構造は極めて多大な効果をもたらすことを具体的に説明する。
【００３０】
ＶＲは数十ｍＡから数百ｍＡの電流を出力するが、それはＰＭＯＳ出力素子の駆動能力に１００％依存し、製品によってはチップ面積のほぼ半分をＰＭＯＳ出力素子が占める場合がある。従ってこのＰＭＯＳ出力素子のサイズを如何に縮小できるかが低コスト化および小型化のキーとなる。
【００３１】
一方、入力電圧の低電圧化の要求と小入出力電位差下で高電流出力の市場要求も強いことは述べたが、これはＰＭＯＳ出力素子においてゲートに印加される電圧が小さくかつソースとドレイン間電圧が小さい非飽和動作モードにおいて高電流であることを指す。
【００３２】
非飽和動作におけるＭＯＳトランジスターのドレイン電流は
Ｉｄ＝（μ・Ｃｏｘ・Ｗ／Ｌ）×｛（Ｖｇｓ−Ｖｔｈ）　−１／２・Ｖｄｓ　｝×Ｖｄｓ　　−（１）式
Ｉｄ：ドレイン電流
μ：移動度
Ｃｏｘ：ゲート絶縁膜容量
Ｗ：チャネル幅
Ｌ：チャネル長
Ｖｇｓ：ゲート・ソース間電圧
Ｖｔｈ：しきい値電圧
Ｖｄｓ：ドレイン・ソース間電圧
で表される。
【００３３】
面積を増やさず、ＶｇｓやＶｄｓが小さくても十分大きいドレインとするには、（１）式よりチャネル長の縮小並びにＶｔｈの低下、さらに移動度の向上を行う必要がある。
【００３４】
本発明のＳＯＩ基板を用いて低閾値電圧領域の埋め込み絶縁膜厚を厚くしたＭＯＳ型トランジスタ構造は、オフ時のリーク電流を抑制したまま閾値電圧の低電圧化並びにチャネル長の縮小が行なえ、さらに寄生抵抗の低下により移動度向上するため、上記のＶＲの低コスト化および小型化、高精度化に対して非常に有効な手段であることが理解されよう。
【００３５】
さらに、本発明のＳＯＩ基板を用いて低閾値電圧領域の埋め込み絶縁膜厚を厚くしたＭＯＳ型トランジスタ構造により、ＰＭＯＳのＥ／Ｄ型基準電圧回路も実用可能となる。従ってＥ／Ｄ型による基準電圧回路においてＮＭＯＳもしくはＰＭＯＳのどちらもが選択が可能であり、回路設計における自由度が増えるという利点も本発明は有している。
【００３６】
以上、ＶＲにおける本発明の効果を説明したが、やはり高出力素子を搭載するＳＷＲや低電圧動作、低消費電力、低コスト、小型化、高精度化などの要求が強いＶＤにおいても、本発明の適用によりＶＲと同様に多大な効果が得られることも言及しておく。
【００３７】
図３は本発明の半導体装置の第二の実施例を示す模式的断面図である。埋め込み絶縁膜は低閾値電圧領域の埋め込み絶縁膜厚を厚くした構造であり、図１に示した実施例と同様な低電圧動作、低消費電力、低コスト、高精度の効果を有するが、さらにＭＯＳ型トランジスタはソースとドレインもしくはドレインだけを不純物濃度の薄い拡散層Ｐ−１２０及びＮ−１０９とし、ソースとドレインもしくはドレインだけをゲート電極から距離をおいてかつその間に厚い絶縁膜１１４を設けて形成された不純物濃度の濃い拡散層Ｐ＋１０４及びＮ＋１０３としたＭＯＳトランジスタ構造としている。図３に示した構造は、高不純物濃度拡散層とゲート電極の間に厚い絶縁膜が設けられていることから電界緩和の効果は大きく高耐圧動作、例えば数十Ｖから数百Ｖの動作に対応できるというメリットがある。しかし素子サイズを小さくできないという欠点ももつ。
【００３８】
図３に示す構造は、例えば低不純物濃度の拡散層を選択的に形成した後、素子分離のためのいわゆるＬＯＣＯＳ形成と同時にゲート電極とソースとドレインもしくはゲート電極とドレインの間となる部分に厚い絶縁膜を形成し、ゲート電極を形成後、高不純物濃度の拡散層を設けることで形成される。低不純物濃度の拡散層は、ＰＭＯＳ１１２のＰ−１２０の場合には不純物としてボロンないしはＢＦ_２を用い濃度は耐圧の観点から、１×１０^１６〜１×１０^１８ａｔｏｍｓ／ｃｍ^３程度が好ましく、ＮＭＯＳ１１３のＮ−１０９の場合には不純物としてリンないしは砒素を用い濃度は耐圧の観点から１×１０^１６〜１×１０^１８ａｔｏｍｓ／ｃｍ^３程度が好ましい。高不純物濃度の拡散層は、ＰＭＯＳ１１２のＰ＋１０４の場合には不純物としてボロンないしはＢＦ_２を用い濃度はシート抵抗を低くするため、１×１０^１９ａｔｏｍｓ／ｃｍ^３以上が好ましく、ＮＭＯＳ１１３のＮ＋１０３の場合には不純物としてリンないしは砒素を用い濃度はシート抵抗を低くするため、１×１０^１９ａｔｏｍｓ／ｃｍ^３以上が好ましい。
【００３９】
ゲート電極とドレインの間に形成されている絶縁膜の厚さは通常は素子分離用のフィールド酸化膜と同じ数千Åから１μｍ前後の厚みであり、ゲート電極から高不純物濃度拡散までの距離は半導体装置に入力される電圧にもよるが通常は１μｍ前後から数μｍである。図３においてはＰＭＯＳ１１２の片側だけが高耐圧構造となっているが、素子の回路での使用方法によりその回路において適切な構造を選択することができる。標準的には電流方向が双方向でソースとドレインがケースバイケースで入れ替わる両方向に耐圧が必要な場合はソースとドレインの両方を高耐圧構造とし、電流方向が単方向でソースとドレインが固定しているような場合には寄生抵抗の削減のため片側すなわちドレイン側だけを高耐圧構造とする。
【００４０】
本発明の第一及び第二の実施例において様々な構造のＭＯＳ型トランジスタを示したが、半導体装置に要求される仕様と各素子構造の特徴を考慮して適切な組み合わせによりパフォーマンスの高い半導体装置を形成することも可能である。例えば電源系統が２系統以上あるような半導体装置においては、必要に応じゲート酸化膜厚も含め電圧帯に応じて以上に示してきた素子構造のなかから適切な構造の選択と組み合わせ行うといった取り組みである。
【００４１】
さらに、本発明の実施例において支持基板としてシリコン半導体基板を用いていたが、前記支持基板をサファイア等の別の半導体材料を用いた基板を用いても上述した効果を得ることが可能となることは言うまでもない。
【００４２】
【発明の効果】
上述したように、本発明は相補型ＭＯＳトランジスタを含むパワーマネージメント半導体装置やアナログ半導体装置において、ＭＯＳ型トランジスタの低閾値電圧領域の埋め込み絶縁膜厚を厚くすることにより、低閾値電圧領域の閾値電圧を高くできるのでリーク電流を減少させることが可能となるので短チャネル化や低閾値電圧化が可能であり、さらに低閾値電圧領域の寄生容量を小さくできるので高速化が可能となり、製造工程を増大させることがない。
【００４３】
以上のことから、本発明の半導体装置はコスト、工期、素子の性能の面で有利であるパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする。
【図面の簡単な説明】
【図１】本発明の半導体装置の第一の実施例を示す模式的断面図である。
【図２】半導体装置による正型ＶＲ構成概要である。
【図３】本発明の半導体装置の第二の実施例を示す模式的断面図である。
【図４】従来のＣＭＯＳ半導体装置の模式的断面図である。
【図５】低閾値電圧領域を有するＭＯＳ型トランジスタのＩ−Ｖ特性を示す図である。
【図６】本発明のＭＯＳ型トランジスタのＩ−Ｖ特性を示す図である。
【符号の説明】
１０１、２０１　　支持基板
１０２、２０２　　Ｎウェル
１０３、２０３　　Ｎ＋
１０４、２０４　　Ｐ＋
１０５、２０５　　ゲート絶縁膜
１０６、２０６　　フィールド絶縁膜
１０７、２０７　　ゲート電極
１０８、２０８　　Ｐウェル
１０９　　Ｎ−
１１２、２１２　　ＰＭＯＳ
１１３、２１３　　ＮＭＯＳ
１１４　　絶縁膜
１２０　　Ｐ−
１２２、２２２　　埋め込み絶縁膜
１２３　　基準電圧回路
１２４　　エラーアンプ
１２５　　ＰＭＯＳ出力素子
１２６　　入力端子
１２７　　グラウンド端子
１２８　　出力端子
１２９　　抵抗
１３０　　分圧回路

Claims

支持基板と、前記支持基板上に設けられた埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられた半導体薄膜と、前記半導体薄膜に形成したＭＯＳ型トランジスタを有する半導体装置において、前記ＭＯＳ型トランジスタのソース及びドレイン下の前記埋め込み絶縁膜が前記ＭＯＳ型トランジスタのソース及びドレイン下以外の領域よりも膜厚が厚くなっていることを特徴とする半導体装置。
前記埋め込み絶縁膜の膜厚は、前記ＭＯＳ型トランジスタと前記フィールド絶縁膜の境界付近において２０００〜１００００Åであり、前記ＭＯＳ型トランジスタと前記フィールド絶縁膜の境界付近以外の領域において１０００〜５０００Åであることを特徴とする請求項１記載の半導体装置。
前記ＭＯＳ型トランジスタは、ソースとドレインがゲート電極と平面的にオーバーラップしている高不純物濃度の拡散層と、ドレイン側のみもしくはソースとドレインの両方が前記高濃度拡散層よりさらにチャネル側に拡散してゲート電極と平面的にオーバラップしている低不純物濃度の拡散層とからなる第一の構造のＭＯＳトランジスタを含むことを特徴とする請求項１記載の半導体装置。
前記ＭＯＳ型トランジスタは、ドレイン側だけがゲート電極と平面的にオーバーラップしているかもしくはソースとドレインの両方がゲート電極と平面的にオーバーラップしている低不純物濃度の拡散層と、ドレイン側だけがゲート電極と平面的にオーバーラップしないかもしくはソースとドレインの両方がゲート電極と平面的にオーバーラップしない高不純物濃度の拡散層とからなり、さらに前記高不純物濃度の拡散層とゲート電極の間の絶縁膜がゲート絶縁膜よりも膜厚が厚い第二の構造のＭＯＳトランジスタを含むことを特徴とする請求項１記載の半導体装置。
前記第一の構造のＭＯＳトランジスタおよび前記第二の構造のＭＯＳトランジスタにおける前記低不純物濃度拡散層の不純物濃度が１×１０^１６〜１×１０^１８ａｔｏｍｓ／ｃｍ^３であり、前記第一の構造のＭＯＳトランジスタおよび前記第二の構造のＭＯＳトランジスタにおける前記高不純物濃度拡散層の不純物濃度が１×１０^１９ａｔｏｍｓ／ｃｍ^３以上である請求項４記載の半導体装置。
前記ＭＯＳ型トランジスタにおけるゲート電極であるＮ型の導電型のポリシリコンであり、不純物濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３以上である請求項１記載の半導体装置。