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JP4800700B2 - 半導体装置およびそれを用いた半導体集積回路 - Google Patents

半導体装置およびそれを用いた半導体集積回路 Download PDF

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Description

本発明は、高速でかつ低消費電力が要求される半導体装置に係り、特に携帯機器に用いられる低電力プロセッサ用回路に適用して有効な技術に関する。
近年、半導体装置、特にプロセッサなどの半導体装置に対しては、高速化および低消費電力化が強く求められている。
一般に高速化は、しきい値電圧を低くすることにより達成できる。しきい値電圧を低くする方法としては、ＭＯＳトランジスタの基板に電圧を印加する方法が知られている。例えば、非特許文献１（1996年、IEEE, Journal of Solid-State Circuits, VOL.31, No.11、1770頁〜1779の"A 0.9-V, 150-MHz, 10-mW, 4 mm2, 2-D Discrete Cosine Transform Core Processor with Variable Threshold-Voltage (VT) Scheme"）に記載のように、ＣＭＯＳの基板（ウエル）に電圧を印加し（この文献のFig.２を参照）、しきい値電圧を変えて電流能力を変えることが行われている。
しかしながら、高速化のためにしきい値電圧を低くすると、リーク電流が増大し、それに伴って、消費電力が増大してしまうという問題が生じる。
そこで、高速化と同時に低消費電力を実現するためには、しきい値電圧の低減と共に、リーク電流の増大を抑制する技術が要求される。ＭＯＳ型トランジスタの電流能力を向上させ、かつリーク電流を同時に低減する手法として、トランジスタの動作状態に応じて、バックゲートに印加する電圧を変化させる技術がある。例えば、液晶表示装置の画素を構成する薄膜トランジスタの下層部に、絶縁膜で覆われた導電性の遮光層を形成しこれをバックゲートとし、このバックゲートに電圧を印加することで薄膜トランジスタの電流能力を変え、信号電圧を画素に書き込む時には電流能力を高め、書込み後はリーク電流を抑える構成が知られている（特許文献１（特開２０００−１３１７１３号公報）を参照）。
あるいは、バルク型ＭＯＳトランジスタを用いた回路において、アクティブ時とスタンバイ時に、バックゲートに印加する電圧を制御することにより、高速化と同時に低消費電力化を実現する方法が知られている（特許文献２を参照）。
特開２０００−１３１７１３号公報 特開平１０−３４０９９８号公報 "A 0.9-V, 150-MHz, 10-mW, 4 mm2, 2-D Discrete Cosine Transform Core Processor with Variable Threshold-Voltage (VT) Scheme", Journal of Solid-State Circuits, IEEE, 1996年,VOL.31, No.11,p.1770-1779
しかしながら、基板（ウエル）にバイアスを印加する方法は、一般にＭＯＳトランジスタのリーク電流が増大するという問題（例えば、ＣＭＯＳで構成された３ＧＨｚのＰＣ用プロセッサの場合、そのリーク電流はチップあたり２０〜３０Aにもなる）を有している。すなわち、ＣＭＯＳの各トランジスタのソース及びドレイン端子と、基板（ウエル）端子との間にはＰＮ接合が存在する。例えば、nMOSでは基板がp型、ソースがn型である。動作時にしきい値を下げるためにnMOSでは基板（ウエル）に正の電圧を印加するが、ＰＮ接合がオンしてしまうため印加できる電圧範囲に限定がある。特に温度が高くなると、この範囲は狭くなってしまう。低電力プロセッサ応用では、ソースに対して基板（ウエル）に印加できる電圧の値は室温では０．５V程度、高温(例８０℃)では０．２V程度が限界となる。これでは効果が少なく、またこの時もＰＮ接合による電流は小さくは無く、目標とする仕様に合わせることが困難となる。また、正電位のみでなく、０Vと負電圧で切り替える場合、基板に印加する電圧に対するしきい値電圧の変化は小さい。このため、所望のしきい値電圧変化を起こすのに必要な電圧振幅は大きく、また、これの電圧振幅で大きな容量を駆動する必要がある。
一方、基板およびソースおよびドレイン間にＰＮ接合を持たないＳＯＩ構造のデバイスに対して、上述の特許文献１に示すバックゲートを用いる方法がある。この方法は、デバイスの動作状態に応じて、各デバイスのバックゲートに印加する電圧を制御する回路を必要とする。しかし、システムを構成する要素回路には、その機能に応じて高速性、および低消費電力化の要求の度合いが異なり、一律に回路を構成するすべてのデバイスにバックゲート電圧を印加する方法は、システム全体の消費電力化に対して効果的ではない。また、それぞれのデバイスに応じて印加電圧を制御する方法を採用しても、回路構成を複雑にする問題がある。
また、上述のバルク型ＭＯＳトランジスタを用いた回路において、バックゲートに印加する電圧を切り替えるためのスイッチ回路を別途必要とする問題がある。
そこで、本発明の目的は、ＭＯＳデバイスのバックゲートに印加する電圧を制御することにより、しきい値電圧を低減すると共にリーク電流を抑制し、高速化かつ低消費電力化を実現する半導体装置を提供することにあり、さらに、バックゲートの制御に必要な回路規模を増大することなく、システムを構成する回路ごとにその回路機能に合わせて使い分けることを特徴とする半導体装置を提供することにある。
本発明の目的は、半導体基板上に、埋め込み酸化膜を介して形成された第１半導体層と、前記第１半導体層に形成され、前記第１半導体層の厚さを有するソース領域およびドレイン領域と、前記ソース領域およびドレイン領域に挟まれるように形成されたチャネル領域と、該チャネル領域の第１主面側に形成された第１ゲートと、前記埋め込み酸化膜の下面に接して形成された導電層からなる第２ゲートと、前記第１半導体層の周囲を囲むように前記半導体基板に形成された絶縁分離層と、を有する完全空乏型ＳＯＩ・ＭＯＳトランジスタを備え、前記第１ゲートが前記第２ゲートに電気的に接続された第１のＭＯＳトランジスタと、前記第１ゲートおよび前記第２ゲートのそれぞれが電気的に独立に制御される第２のＭＯＳトランジスタとを有し、前記第１のＭＯＳトランジスタで構成された第１の回路と、前記第２のＭＯＳトランジスタで構成された第２の回路とを前記半導体基板上に具備する半導体装置により達成できる。
すなわち、完全空乏（ＦＤ）型のSOI構造において、その埋め込み酸化膜（ＢＯＸ）層が薄い（例えば、３０ｎｍ以下）ことを特徴としたトランジスタを用いる。これにより、このＢＯＸ層をゲート絶縁膜と見立てたバックゲートを駆動して、動的にしきい値の高い状態と低い状態をとることができる。ＢＯＸ層があるため、従来例のようなＰＮ接合は存在せず、このＰＮ接合に起因する電流は流れない。
本発明では、特に、このバックゲートを通常ゲートに接続したＭＯＳトランジスタと、このバックゲートと通常のゲートとを独立に駆動させるＭＯＳトランジスタとを組み合わせて用いることに大きな特徴がある。後者のMOSトランジスタは、予め設定した回路ブロックの中で、pMOS部分のバックゲートを共通接続し、同様にnMOS部分のバックゲートを共通接続し、この端子をそれぞれ、回路ブロックの活性化（入力信号を元に論理動作を行い出力信号を出力している状態）に合わせて制御する。前者のMOSトランジスタは、重い負荷を駆動する回路、後者のMOSを用いた回路ブロックで共通に接続したバックゲートを駆動する回路、及び、回路ブロックと電源との間に設けるスイッチMOSとしても用いる。
これによって、バックゲートを駆動することによってMOSトランジスタの駆動能力を高めて高速性を実現でき、また負荷を充放電しない状態では、バックゲートを逆極性に駆動することによってリーク電流の小さな状態とすることができる。よって、高速性と低電力性を兼ね備えることができる。
本発明によれば、低電力プロセッサなどの半導体装置の高速化と低消費電力化を、回路規模の増大を抑制し、半導体チップの面積増大を少なくしながら実現するができる。
以下に、本発明を図面を参照しながら、詳細に述べる。
＜実施例１＞
図１は、発明の第１の実施例を示す図である。
この回路は大きく３つのブロックに分けることが出来る。まず、DCLは、論理回路ブロックであり、BACはこのDCLのバックゲートを制御する回路であり、PFCは一般に負荷の大きな出力端子BO１を駆動する回路である。
DCLでは、ここでは論理回路の例としてインバータ回路２段を例にしており、このブロックへの入力がBI１であり、出力がCO１である。電源電圧がVCCであり、接地電圧がVSCである。C２１とC２２がインバータ回路であり、C１１の入力がBI１であり、C１１の出力が、C２２の入力となっており、C２２の出力がCO１となっている。このDCLの論理回路ブロック、この図の例ではインバータ回路２段、において、この論理回路を構成するCMOSトランジスタは、そのバックゲートを外部（この論理回路ブロック以外から）から制御できるようになっているものを含むという特徴を持つ。この図では、C２１とC２２において、そのpMOSトランジスタのバックゲートは纏められてBGPとなっており、また、nMOSのバックゲートは纏められてBGNとなっている。これによって、後述するが、この論理回路ブロックの動作モード、動作状態に応じて、バックゲートの電圧を変化させることができる。バックゲート電圧を変化させることによって、nMOS及びpMOSではそのしきい値電圧を変化させることができる。このためBGPとBGNに発生する信号電圧を変化させることによって、待機状態においては、バックゲート電圧を変化させてしきい値電圧を高い状態を作り出しリーク電流を減少させ、反対に動作時にはバックゲート電圧を変化させてしきい値電圧を低い状態を作り出してオン電流を大きくし大きな駆動電流を得ることができる。
BACはこのBGPとBGNを発生させる回路であり、ここでは、ゲートとバックゲートを直接接続したインバータ２段で構成したC１としている。電源電圧がVCAであり、接地電圧がVSAである。BA１が入力信号であり、この信号により、BGP及びBGNが切り替わり、これによってDCLに含まれるnMOS及びpMOSのしきい値電圧の状態を変えることができる。
PFCは、論理回路ブロックDCLの出力CO１を受けて、長い配線など負荷の重い端子であるBO１を駆動するための回路である。この図では、ゲートとバックゲートを直接接続したインバータ１段で構成したC3としているが、BO１の負荷の大きさに応じて段数は変わる。電源電圧がVCOであり、接地電圧がVSOである。
この３つの部品おいて、電源電圧VCA、VCC、VCOの電位は、同じでも良いし異なっていても良い。同じ電位の場合でも、実際のLSIチップのレイアウトでは、外部電源と接続されたパッドから、VCA、VCC、VCOについて独立に電源配線を準備する場合もある。VCA、VCC、VCOは、例えば１Vである。また、VSCとVSAとVSOは接地電圧としたが、各々これとは異なる電圧でも良い。負電圧も取りえる。
本実施例によれば、DCLの中のnMOS及びpMOSのしきい値電圧の状態を変えることができるため、DCLの動作状態に応じて、DCLの中のしきい値電圧を選択することができる。これによって、高速化が必要な時には、しきい値電圧を絶対値で低く設定し、低速で良い場合や待機状態ではしきい値電圧を高く設定しリーク電流を低く抑えることができる。このようにして高速化と低電力化を達成することができる。
図２は、図１の構成の動作例を説明する図である。BA１は、DCLを活性化するか否か、すなわちDCLの状態を変えることを起動する信号であり、BGPとBGNは、BA１によって発生されたDCLへの制御信号である。BI１は、論理回路ブロックDCLへの入力信号であり、BO１は、DCLの出力CO１をPFCにて電流増幅した信号である。ここでは、DCLを活性化しない時のBA１の電圧レベルが低電圧レベルのVSAであり、DCLを活性化している時のBA１の電圧レベルが高電圧レベルのVCAとする。
最初の状態では、DCLは待機状態とすると、BA１は低電圧レベルであるVSAである。これにより、BACでは２段にインバータによって、BGPはVCAの電圧レベルとなっており、BGNはVSAの電圧レベルとなっている。これにより、DCL内では、pMOS、nMOSの両方のMOSトランジスタにおいては、しきい値電圧が高い状態となり、リーク電流を低く抑えることができる。
DCLを活性化させるために、まず、BA１がVSAのレベルからVCAのレベルに切り替わる。これによって、BACでは２段にインバータによって、BGPとBGNの信号が切り替わる。DCLのpMOSのバックゲートを制御するBGPでは、高レベルVCAから低レベルVSAに切り替わり、nMOSのバックゲートを制御するBGNでは、低レベルVSAから高レベルVCAに切り替わる。これにより、DCL内では、pMOS、nMOS両方のしきい値電圧は低くなり、高速動作が可能な状態となる。この後BI１からDCLに入力する信号は有効な信号となり、この入力信号に応答してDCLにて論理動作が行われる。図１の例ではこの論理動作はインバータ２段からなっている。これは説明を簡単にするためであり、もちろんNANDやNORといった他の論理回路で組んでも良く、また入力BI１は複数あっても良い。この論理動作の結果が、図１のCO１に出力され、これは出力バッファであるPFCにて駆動力を高めBO１の出力となる。なお、BACへ入力するBA１の発生手段としては、図１のブロックの外で作られるが、図１の回路ブロックの前段より前の回路ブロックで作成する、様々な回路ブロックを統括している回路ブロックを用意しここで発生させる、また、入力信号BA１の状態をモニタする回路を設けてこの信号状態から発生させるなどがある。外部の装置から入力しても良い。
DCLの論理動作が終わり、これを非活性化させたい時は、再びBA１が切り替わりVSAの電圧レベルとなる。これを受けて、BACが動作し、BGPはVCAに、BGNはVSAとなる。この信号が、DCLのpMOS及びnMOSのバックゲートに入力すると、これらのMOSトランジスタのしきい値電圧は再び高くなる。これによってこのDCLは再び非活性の状態となる。
このような動作を行うことにより、本実施例では、高速性と低電力化、低リーク電流化を実現することができる。
次にこのような動作を行うためのMOSトランジスタの構造例を示す。
図３は、pMOSの構造例を示す図である。（ａ）に回路図を、（ｂ）に断面図例を示し、端子の名前を対応させてある。
（ｂ）において、ｐ−ｓｕｂは基板でありその端子がSB、ＳＴＩは溝堀型絶縁領域（トレンチアイソレーション領域）、UTBは埋め込み酸化膜である。UTBの厚さは、例えば１０〜２０ｎｍである。このUTBの上に、MOSが形成されており、Ｓはソース端子、Ｇはゲート端子、Ｄはドレイン端子であり、これらは、シリサイドＳＣを介して、ｐ＋領域（ソース）、ｎ領域（チャネル形成領域）、ｐ＋領域（ドレイン）に接続されている。この厚みは、例えば２０nm程である。ゲートのＳＣとｎ領域の間には酸化膜OXがあり、いわゆるMOS構造となっている。この酸化膜は、酸化ハフニウムのようないわゆるＨｉｇｈ−ｋ膜の場合もある。なお、ゲートはシリサイドで構成しているが、これは例えばNiSi である。他の金属材料も考えられる。UTB下にはｎ領域があり、これは端子BGと接続されている。よって、回路図（ａ）に示したように、BGはUTBを絶縁膜として、（ｂ）のｎ領域とキャパシタを介した形で接続されている。これは、このUTBを第２のゲート酸化膜と見立てると、MOS構造の背面に第２のゲートが存在する構造となっている。よって、このゲートをバックゲート呼ぶことにする。この構造を用いた回路の構成例が図１となる。BGが接続するｎ領域と、ｐ領域であるSBが接続するｐ−ｓｕｂとの電圧差が順方向にならないよう、ｐ−ｓｕｂの電位を与えておけば、この範囲内でBGに電圧を印加することができ、UTBの上部のMOSのしきい値を変えることができる。このような構造において、チャネル形成領域が上記例の２０nm程厚さであると、ソースとドレインにはさまれたゲート下の半導体領域（チャネル領域）は、完全に空乏化している。このような、絶縁膜UTBの上に完全空乏化したチャネル領域を有する構造は、UTBの厚さを限定しない時、一般にはFD−SOI構造と呼ばれる。
図４はnMOSの構造例を示す図である。図３のpMOSの構造例においてp型とｎ型を入れ替えた場合と共通部分が多いためこの部分の説明は省略するが、UTBの上にMOSを構成し、シリサイドで構成したゲートと、ｎ＋とシリサイドで構成したソース及びドレインとからなる。この図4の例では、BGが接続されたｐ領域と、濃度は一般的により薄いが同じくp領域であるｐ−ｓｕｂ（端子はSB）との間に、ｎ領域を設けて端子TWで制御できるようにしている。これは、BGが接続されたｐ領域と、同じp領域であるｐ−ｓｕｂとを電気的に分離するためである。BGが接続される端子BGの電位は、図１や図２にで説明したように変化させるため、これらの電位がBGに印加されても、ｐ−ｓｕｂ（ＳＢ）との電気的な分離がPN接合の逆電位で実現されるような電位をTWから与えることができる。なお、図３のpMOSと図４のnMOSと２つを分けて図示したが、実際は同じｐ−ｓｕｂの中に、nMOSとpMOSとを形成する。
図５と図６にバックゲート（BG）に電圧を印加する場合の例を示す。
図５において、（ａ）は回路図であり、（ｂ）はバックゲートBGの電圧VBGSを変えた時のドレイン電流IDSのゲート・ソース間電圧VGS依存性である。この（ｂ）から例えばゲート・ソース間電圧VGSが０Vの点の電流、すなわちオフ状態でのリーク電流を値を見ると、BGの電圧VBGSが０Vの時は、ゲート幅１ミクロンメートル当り１０のマイナス１０乗アンペアであるのに対して、VBGSが１Vの時は、3桁以上大きな電流が流れることが分かる。また、この図は縦軸が対数であるのでわかりにくいが、VGSが１Vの点、すなわちオン電流においてもに２０％程、VBGSが１VのほうがVBGSが０Vの場合と比較して大きい。このように、同じゲート・ソース間電圧VGSにおいて、バックゲートの電圧VBGを変えることで異なる電流を取ることができる。よって、図１、図２で説明したように、回路ブロックDCLにおいてその状態に応じて、リーク電流の小さな状態、又はオン電流の大きな状態を作り出すことができるのである。
図６では、（ａ）の回路図に示すようにバックゲートとゲートを直接接し、ゲートGのみで駆動する時のドレイン電流IDSのゲート・ソース間電圧VGS依存性を示している。（ｂ）において、Aの線がこの時の依存性である。なお、Bの線は、図５（ｂ）のVBGSが１Vの時依存性の線を示し、Cの線は図５（ｂ）のVBGSが０Vの時依存性の線をします。このように、VGSが０V、すなわちオフ状態では小さなリーク電流を実現し、かつ、VGSが１Vでは大きなオン電流を実現している。これによって、図１、図２で説明したように回路ブロックBACや回路ブロックPFCに用いることによって高速かつ低電力、低リーク電流が実現できる。
本発明では、図１のDCLのように纏まった論理回路には図５のようにBGを独立に制御する。一般にシステムLSIは多くの回路ブロックが集まってできているが、すべての回路ブロックが常時動いているわけではなく、時間的、空間的に動作している部分は多くの回路ブロックの一部であり、これが時々刻々と移り変わっていく。よって、活性化される回路ブロックのみオン電流が高い状態とし、活性化していない多くの回路ブロックではオフ電流が極めて小さな状態とすることによって、高速化と、低電力化、低リーク化を達成することができる。更に、バックゲートがこの回路ブロックの外から駆動するのでこの回路ブロックの動作が進行していくので、DCL内の各回路はバックゲートを駆動することがない。回路ブロック内部では配線が短いので、各回路の駆動する負荷は殆どゲート容量で決まってしまう。よって、このゲート容量を増やさないことが重要であり、これを達成している。一方、図１のBACは、DCLを活性化するか否かを判断する回路であり、バックゲートはこの回路内で駆動しなければならない。一般に活性化は纏まった時間単位で行われるため、その最初と最後にBACは駆動できれば良く、一方でいつでも活性化状態に移る信号を受け付けられる状態でなければならない。よって、制御が簡単である図６の接続法を用いる。PFCは大きな負荷を駆動するのでゲート容量の増加の影響が小さくなる。よって、こちらも制御の簡単な図６の方法を用いるのである。
以上、薄膜Boｘ層を持つFD-SOIを使用し、ゲートとバックゲートとを接続した第１のトランジスタと、動作時と待機時とでバックゲートの電圧を他の端子から変える第２のトランジスタとを、組み合わせて用いた。これにより、論理回路ブロックにおいてブロック中の負荷の軽い論理回路には第２のトランジスタを用い、このバックゲートを共通接続し、このゲートをブロック活性化に合わせて制御できる。また、このブロック活性化を行う回路、及び回路ブロックの出力部など負荷の重い論理回路には第１のトランジスタを用い、そのゲート入力信号でバックゲートを直接制御できる。これによって、高速化と低電力化、低リーク化を図ることができる。
＜実施例２＞
次に、図１のDCLはこれまでの説明のように論理回路ブロックであり、BACによって必要な時に活性化され演算を行なうが、図7に他の例を示す。
図７では、DCLとして、NAND回路C２及びNOR回路C3を含むものを示した。共にpMOSのバックゲートをまとめてBGPとし、nMOSのバックゲートを纏めてBGNとしている。入力はDCLの外からはBI１のみとしたが、他の入力がある場合もある。また、C２N１やC3N１は図には示していないが、DCL内部の他の回路の出力と接続されており、この出力信号が入力している。PFCはここではインバータ２段としている。図１と同様に、BACとPFCではゲートとバックゲートとを直接接続した構成を用いている。
図８に電源電圧の例を示す。ケース１は単一電源電圧で用いる場合であり（通例に従い接地電圧０Vを数に入れず）、１Vの電源電圧のみを用いる。すなわち、ＶＣＡ、ＶＣＣ、ＶＳＣは１Vであり、ＶＳＡ、ＶＳＣ、ＶＳＯは０Vである。この時、SGP及びSGNは、０V又は１Vの電圧となる。このような簡単な電圧構成でありながら、本発明を用いれば、図５や図６に示したようにしきい値電圧を変化させることができるため、動作時のオン電流を大きくとりながら、待機時のオフ電流を極めて小さく抑えることができる。図３、図４に示したように、埋め込み酸化膜UTBの厚さは１０〜２０ｎｍであり、完全空乏型のSOI MOSを用いている。また、ゲート材料はNiSiを例えば用いている。一方、オン電流を更に大きくし、オフ電流を更に小さくすることもできる。この場合がケース２である。ここで特徴的なことは、図１や図７のBACの電源において、VCAを２V、及びVSAを−１Ｖとすることである。これによってバックゲートの振幅が大きくなり、例えばnMOSを例に取ると、バックゲートに１Vではなく２Vを印加することによってオン電流は増加するし、反対にバックゲートに０Vではなく−１Ｖを印加するとオフ電流は減少する。なお、ここでは示さないが、図３や図４のTWやSBの電圧もこれに対応して適切な電圧を与える。
＜実施例３＞
図９は、DCLに用いられる他の論理回路の例を示したものである。ｐｃ、ｃａｒｒｙ、ｓ０、ｓ１、ｓｕｍが入出力信号である。共にpMOSのバックゲートを纏めてBGPに接続し、nMOSのバックゲートを纏めてBGNに接続する。また、この実施例では、GKと示した回路が一部のノードに置かれている。これは信号を保持するラッチ回路である。このラッチ回路は待機時に接続するノードの信号レベルを安定に保持することに用いる。動作時は、このノードを実際に駆動する回路を邪魔しないように駆動能力は弱い必要がある。
＜実施例４＞
この例を図１０と図１１に示す。回路としては互いの出力を入力と接続した構成となる。この回路において、図１０の例では、バックゲートを電源に接続してしまう。すなわち、pMOSではVCCに接続し、nMOSではVSCに接続する。このように接続すれば、このラッチ回路を、回路ブロックの活性化時、動作には他の回路の動作を邪魔しない駆動能力としておけば、非活性化時、待機時になっても、バックゲートをSGPやSGNに接続した他の回路とことなり、その駆動能力が落ちることがない。更に、図１１に示す本実施例によれば、待機時にはしっかりとその時のレベルを保持する駆動能力を得、かつ動作時には他の回路の動作を邪魔しないような小さな駆動力に変えることができるのである。すなわち、pMOSのバックゲートをBGNへ、nMOSのバックゲートをBGPへ、これまでと逆に接続させている。このように接続すれば、例えばnMOSを例に取ると、動作時にはそのバックゲートは低いレベルであるのでオン電流は小さい、一方、待機時にはそのバックゲートには今度は高い電圧が印加されるのでオン電流は大きく、しっかりとその電圧レベルを保持することになる。
図１２Ａと図１２Ｂは、本発明におけるCMOS構造の例を示す図である。図１２Ａは平面図であり、A-A1-A2-B2-B1-Bの線での断面図が図１２Ｂである。ｎＭＯＳとｐＭＯＳとは、ｐ−ｓｕｂ上下記で説明する構造をつけた形で形成され、両者は溝堀型絶縁領域であるＳＴＩで分離される。ｐＭＯＳについてまず述べると、埋め込み酸化膜ＵＴＢ上の構造は図３で示した同じくUTB上の構造と同じである。UTB下にはｎ領域が置かれ、これがバックゲートとなっている。このバックゲートはｎ＋を介して半導体表面に取り出す。ｎ＋取り出し領域と、UTBを含むｐMOS部分との分離領域が、STIよりも浅い溝堀型絶縁領域であるＳＳＴＩである。ｎＭＯＳ部分では、埋め込み酸化膜ＵＴＢ上の構造は図４で示した同じくUTB上の構造と同じである。UTB下にはｐ領域が置かれ、これがバックゲートとなっている。このバックゲートはｐ＋を介して半導体表面に取り出す。ｐ＋取り出し領域と、UTBを含むｎMOS部分との分離領域が、STIよりも浅い溝堀型絶縁領域であるＳＳＴＩである。更に、UTB下ｐ領域と、同じｐ型半導体であるｐ−ｓｕｂとの分離に、ｎ型半導体であるｄｎ領域を設ける。このｄｎ領域は、SSTI領域の下に配置したｎ領域と、ｎ＋領域とで半導体表面に取り出す。STIは、このように構成されるｎＭＯＳとｐＭＯＳとを分離している。ｄｎ領域と、ｐＭＯＳのバックゲート領域であるｎ領域も分離している。これによって、回路の動作状態に応じてしきい値電圧を変えることができ、高速かつ低電力・低リーク電流である半導体装置を実現できる。
図１３と図１４は、別の構造例を示す図である。ここでは、図１２Ｂとの構造の差のみを示す。図１３において、図１２では溝堀型絶縁領域STIによってnMOSとpMOSとを分離していたが、ここでは溝堀型絶縁領域はSSTIのみを用いる構造としている。このために、nMOSにおいて、ｄｎでバックゲート部分をすべて覆う。このようにすれば、UTBより下の領域では、nMOSのｄｎとpMOSのｎ領域とは、ｐ領域であるｐ−ｓｕｂによって分離することができる。UTB及びUTBより上部の部分はＳＳＴＩによって分離することができる。これによって、STIを形成せずに、本発明の構造を実現できる。図１４はnMOSのｄｎとpMOSのｎ領域との間に、nMOSのバックゲート領域に用いるｐ領域を形成する時に、ｐ領域を形成する例である。これによって、nMOSとpMOSとをより接近させて配置することができる。
図１５は、本発明におけるCMOS構造の他の例を示す図である。これは、TBという埋め込み酸化膜でバックゲート部分とｐ−ｓｕｂとを分離した構造となっている。このため、nMOSではUTBの下にｐ領域のバックゲートを、pMOSではUTBの下にｎ領域のバックゲートを作り、それぞれ、nMOSのｐ領域バックゲートはｐ＋領域で、pMOSのｎ領域バックゲートはｎ＋領域で半導体表面に取り出す。nMOSのｐ領域バックゲートとｐ−ｓｕｂとをｎ領域を設けて分離する必要はない。本実施例によれば、nMOSとpMOSとをより接近させて配置することが可能となり、面積の小さな半導体装置を実現できる。
図１６は本発明の他の構成例を示した図である。図１や図４の回路構成との差は、BACとDCLとPFCをセットにした回路ブロックが複数個（ｎ個）存在し、これらの電源端子を纏め、AACで示したスイッチによって電源と接続した点である。このAACを図３等に示した構造のMOSを用い、かつ、ゲートとバックゲートとを接続した点である。この構成によれば、AACを構成するゲートとバックゲートとを接続したMOSによって、BACとDCLとPFCをセットにした回路ブロックが動作するのに必要な電流を供給することができ、また、待機時には極めて小さなリーク電流とすることができるのである。このAACの制御信号がＤＳである。この図１６において、BACとDCLとPFCをセットにした部分をＢＬＫと呼びこれがｎ個あり、このｎ個がひとつのAACに接続され、この単位をAREAと呼ぶことにする。各々のBLKを活性化させる信号がＡＢ１〜ＡＢｎである。
図１７は図１６の方式の動作例を示す図である。まず、ＤＳがハイレベルからローレベルに切り替わる。これによって、図１６に示したようにAACを構成するpMOSはオン状態となる。これによってＡＲＥＡと名づけた領域と電源とが接続され活性状態となる。これをAREA ACTIVEと呼ぶ。これが完了すると、ＡＢ１からＡＢｎの内、必要な部分のみが活性化される。図１７ではAB１のみが選択された例を示している。ＡＢ１が、ハイレベルからローレベルとなり、BLK１内のDCLのMOSはしきい値電圧が小さな値となり、高速動作が可能となる。この後、入力信号ＢＩ１の信号が有効となり、BO１に動作の結果が出力される。このＢＬＫを非活性化させるには、AB１を再びハイレベルに戻す。これによって、DCL内のMOSのしきい値電圧は高い状態となり、待機状態となる（図ではＢＬＫ Ｓｔａｎｄ−ｂｙと表記）。この状態ではリーク電流が小さくなるが、各ノードの電圧信号は保持されるため、再びAB１が切り替われば直ぐに動作可能な状態に入ることができる。このように待機状態、非活性化状態から、直ちに動作状態、活性化状態に入れるのも本発明の特長のひとつである。ＡＲＥＡ全体を待機状態、非活性化状態とするには、DSを再び切り替えてやれば良い。
図１８に本発明のMOSで用いるゲート電極の材料と、ゲート酸化膜材料を示す。例として（ａ）にnMOSの構造例を示した。（ｂ）に示すように。ゲート電極ＳＣの材料の例としては、（ａ）に示したようなサリサイド構造に限定する必要はなく、金属ゲート材料を選ぶことができる。この材料は、目標とするしきい値電圧の値によって決まってくる。このゲート材料で決まるしきい値を中心に、バックゲートで制御することになる。一方、ゲート酸化膜の方は、主にＨｉｇｈ−ｋ膜と呼ばれる材料を示した。一般に、ゲート電極にこの図で示したような材料を用いるとしきい値電圧はこちらで決まり、Ｈｉｇｈ−ｋ膜を持ち込んでしきい値電圧の変化は小さいと言われており、Ｈｉｇｈ−ｋ膜の良さを引き出すことができる。
図１９は、本発明の他の実施例を説明するための図であり、BACとDCLの一部のみを示している。この実施例で特徴的なことは、VCAとVSAが動作温度や製造条件に応じて値を変えることができることである。これによって、図２０（ａ）に示すように、温度が高くなるに従って、例えばVCAをより高く、VSAをより低くすることにより温度変化によるDCLの特性変化を小さくすることができる。または、ゲート電材料によって粗方は決まるしきい値電圧であるが、製造のばらつきによってその値はばらつく。（ｂ）に示したように、このばらつきをキャンセルさせる電圧を発生させることもできる。
図２１Ａと図２１Ｂに、この温度変化やばらつきを検知し、これを補正する電圧を発生する回路例ＳＶＣを示す。Ｖｔｈ ｄｅｔｅｃｔｏｒ内部のMOSトランジスタは本発明の構造のMOSトランジスタであり、これに流れる電流をモニタし、抵抗とで決まる電圧をVDEに発生する。参照電圧としてこの例ではバンドギャップジェネレータを用い、この発生電圧がVBGである。Ｖｔｈ ｄｅｔｅｃｔｏｒ内の抵抗とMOSのサイズを調整し、VBG近傍でVDEが変化するようにしておく。このVDEとVBGの差をアンプで検知すれば、温度やばらつきによらず一定の電圧をなるように、VCAを発生することができ、このVCAの変化を元に、ＶＳＡ ｇｅｎｅｒａｔｏｒにてVSAを発生することができる。
図２２により小さな面積を実現するための本発明の実施例を示す。図１２と比較して、これからの変更点のみを述べる。この図２２の実施例の特徴は、ｄｎの中にnMOSとpMOSとを作成し、バックゲートをMOSとpMOSとで共通とした点である。すなわち、図１２におけるnMOSのバックゲートであるｐ領域を、pMOSのバックゲートとしても用いている。これによって、図１２において、nMOSとpMOSとを分離していたSTIが不要となる。これによってより小さな面積が必要な、例えばメモリセルなどを作成する時に効果がある。
図２３は、図２２と異なり、図１２におけるpMOSのバックゲートであるｎ領域を、nMOSのバックゲートとしても用いる。これも小さな面積を実現できるためメモリセルなどを作成する時に効果がある。
図２４は、nMOSのバックゲートであるｐ領域と、ｐ−ｓｕｂ領域との分離を行わない構成である。この実施例は、第１に例えば従来のバルクでレイアウトデータや回路を作成した資産をそのまま用いたい時に使うことができる。第２、この構成は、pMOSのバックゲート制御は可能であるため、pMOSのみバックゲート制御を行えば良い応用に用いることができる。これには、メモリセルやパスゲート論理などで効果がある。
図２５〜図２８には、メモリセルの例を示す。
図２５は、４つのトランジスタＴｒ１，Ｔｒ２，Ｄｒ１，Ｄｒ２で構成したＳＲＡＭの例であり、Tｒ１とTr２のバックゲートを、メモリセルの内部ノードであるＮ１とＮ２で制御している。Ｂ１とＢ２は信号を読み出すビット線であり、Ｗ１がワード線である。この構成によれば、Tｒ１とTr２の内、必要な片方のMOSのしきい値電圧を高く、他方を低く設定することができ、このメモリセルの電力を下げることができる。
図２６には、６つのトランジスタＴｒ１，Ｔｒ２，Ｌｄ１，Ｌｄ２，Ｄｒ１，Ｄｒ２で構成したSRAMの例であり、Ｌｄ１とＤｒ１のバックゲートがそのゲートと接続され、同様にＬｄ２とＤｒ２のバックゲートがそのゲートと接続された構成を取る。この構成によれば、このメモリセルの安定度を高めることができる。
図２７は、３つのトランジスタで構成したDRAMに本発明を適用した実施例である。図２７では、Ｍ２のゲートの電荷の有無で情報を記憶する。Ｍ１は、Ｍ２のゲートに電荷を貯めたり出したりする、情報の書込みを行うトランジスタである。Ｍ１のゲート信号Ｗ１を書込みワード線と呼び、Ｍ１のソース/ドレイン端子の他方に接続されたB１を書込みビット線と呼ぶ。Ｍ２では、ゲートの電荷の有無によってその流しうる電流が異なるが、このＭ２と直列に接続されたＭ３によって選択的にこの情報を読み出す。このＭ３のゲート信号Ｗ２を読出しワード線と呼び、Ｍ３のドレイン端子に接続されたＢ２を書込みビット線と呼ぶ。図２７では、Ｍ２のゲートとバックゲートを接続している。これによって、Ｍ２のゲートに電荷がある状態では、この電圧が高いのでＭ２のしきい値電圧が下がり大きなＭ２のドレイン電流を流せることになり、一方、Ｍ２のゲートに電荷がない状態では、この電圧が低いのでＭ２のしきい値電圧が上がり小さな電流しかＭ２には流せなくなる。よって、情報の差による電流差を、この制御を行わない状態と比べると大きくすることができる。
図２８は、他の実施例である。図２７の構成との差のみ述べる。この実施例では、Ｍ２に加えてＭ３においてもゲートとバックゲートを接続している。これによって、読み出し時により大きな電流を取ることができ、一般に、Ｍ１はＭ２のゲートで電荷の出し入れのみなので小さな駆動能力で良いが、Ｍ３は電流を読み出すため駆動能力が大きな必要があるが、本発明を用いないと、大きな電流流すためにはそのサイズを大きくしなければならない。これはメモリセル面積の増大となり好ましくない。
図２９〜図３１Ａ、Ｂは、これまでに述べた論理回路方式と、メモリセル方式の組み合わせを示した実施例であり、半導体装置のチップにどのような部品を搭載するかを示している。ここでは、説明に必要な部分のみを示しているが、もちろん、他にＩＯ回路やセンサ、無線、不揮発メモリなどが必要に応じて搭載される。
図２９は、論理回路にはバックゲート制御を行わないが、メモリにはバックゲート制御を行い、図２５を例とするような４つのトランジスタを用いメモリセルを用いるものである。４ＴｒＳＲＡＭがこの４つのトランジスタを用いメモリセルで構成したメモリ部分であり、Ｌｏｇｉｃ ｗ／ｏ Ｂａｃｋが論理回路部分である。この構成を用いる断面構造を簡単にできる特長があるため低コストとなる。すなわち、メモリ部分には図２３の構造を用い、論理部分には図２４の構造を用いる。この２つの構造は同じプロセスとなる。
図３０は、論理部にバックゲート制御を行う方式含んだ実施例である。メモリ部分（４ＴｒＳＲＡＭ）にはバックゲート制御を行い４つのトランジスタで構成したメモリセルによるメモリと図２６を例とするような６つのトランジスタを用いメモリセルを用いたメモリ部分（６ＴｒＳＲＡＭ）を搭載し、論理回路部分（Ｌｏｇｉｃ）には、図1を例としたようなバックゲート制御を行う回路が搭載される。キャッシュメモリとしてこの６ＴｒＳＲＡＭを用い、ワーク用のメモリとして（トランジスタ数が６つより４つの方が少ないため）面積の小さな４ＴｒＳＲＡＭを用いるとことができ、半導体装置全体の性能を向上することができる。この実施例を用いることにより、これまでの実施例で説明したような高速、低電力な論理回路とこの動作に必須となるメモリを低面積で低電力なものを搭載することができる。
図３１Ａは、図２１Ａで説明した温度変化やばらつきを検知し、これを補正する電圧を発生する回路ＳＶＣを複数個同じチップ上に搭載する実施例である。これによって、チップ上で均一と見做せる領域又は回路形態毎にＳＶＣを設けることにより、よりきめ細かな制御を行うことができる。この例では、チップ上を４つの領域に分割し、ＳＶＣ１〜４に示した回路で各々に適したＶＣＡとＶＳＡを発生する。例えば、図３１Ｂに示すように、ＳＶＣ１では、ＶＣＡ１とＶＳＡ１を発生し、これらの電圧がブロック配置例に示したようにこの領域内のＢＡＣ、ＤＣＬに給電される。
図３２〜図３４に、バックゲート制御の例を示す。
図３２は本発明で用いる構造を模式的に示したものである。ソースＳ、ドレインＤ、ゲートＧ１、及びゲート酸化膜OXを有するMOSが、埋め込み酸化膜UTBの上に載り、ＳＯＩ構造を作っており、このUTBの下の基板の半導体部分をバックゲートＧ２とするものである。ここで、ゲート酸化膜OXの厚さがTOXであり、ソースＳやドレインＤの厚さがＴＳＯＩ、埋め込み酸化膜UTBの厚さがTBOXであるが、TOXはＨｉｇｈ−ｋ膜を用いる場合は異なるが２ｎｍ以下、ＴＳＯＩは２０ｎｍ程度、TBOXは１０〜２０ｎｍ程度である。
図３３は他の構造を示す。この構造では、バックゲートＧ２を、ゲートＧ１と同様な導電性の材料で構成するものである。この構造では、バックゲートＧ２とゲートＧ１の位置が上下でずれないようにする必要があるが、バックゲートＧ２を高精度に作成することができる。
図３４はＰＤ−ＳＯＩと呼ばれるTSOIが厚い構造での例である。部分空乏型と呼ばれ、この場合、図に示すようにゲート下の領域に電位を与える端子がＧ２となる。ソースＳと、ゲート下の領域との間のPN接合がオンしないという条件でＧ２に電位を与える。
本発明の第１の実施例を示す図。 図１の動作例を示す図。 pMOSの断面図例を示す図。 nMOSの断面図例を示す図。 nMOSの特性例を示す図。 ゲートとバックゲートを接続した時のnMOSの特性例を示す図。 本発明の第２の実施例を示す図。 電源電圧の例を示す図。 本発明の第３の実施例を示す図。 本発明の第４の実施例を示す図。 本発明の第５の実施例を示す図。 本発明におけるCMOSの平面図例を示す図。 図１２Ａに示すA-A1-A2-B2-B1-Bの線での断面図。 CMOSの断面図例を示す図。 CMOSの断面図例を示す図。 CMOSの断面図例を示す図。 本発明の第６の実施例を示す図。 図１６の動作例を示す図。 ゲート電極材料とゲート絶縁膜材料を示す図。 本発明の第７の実施例を示す図。 図１９の制御例を示す図。 温度変化やばらつきを検知し、これを補正する電圧を発生する回路例ＳＶＣを示す図。 図２１Ａの一部を構成するＶＣＡ ｇｅｎｅｒａｔｏｒの回路例を示す図。 CMOSの断面図例を示す図。 CMOSの断面図例を示す図。 CMOSの断面図例を示す図。 ４つのトランジスタで構成するＳＲＡＭ回路例を示す図。 ６つのトランジスタで構成するＳＲＡＭ回路例を示す図。 ３つのトランジスタで構成するＤＲＡＭ回路例を示す図。 ３つのトランジスタで構成するＤＲＡＭ回路例を示す図。 論理回路とメモリの配置例を示す図。 論理回路とメモリの配置例を示す図。 温度変化やばらつきを検知し、これを補正する電圧を発生する回路ＳＶＣを複数個同じチップ上に搭載する実施例を示す図。 図３１ＡのＳＶＣ１の構成例を示すブロック配置図。 バックゲートを持つ構造例を示す図。 バックゲートを持つ構造例を示す図。 PD-SOIの構造例を示す図。
符号の説明
DCL…論理回路ブロック、BAC…バックゲート制御信号発生回路ブロック、PFC…出力バッファ回路ブロック、UTB…埋め込み酸化膜、OX…ゲート酸化膜、STI…溝堀型絶縁領域、SSTI…溝堀型絶縁領域（STIよりも浅い）、TB…埋め込み酸化膜（UTBの下層にある）。

Claims (13)

  1. 半導体基板上に、埋め込み酸化膜を介して形成された第１半導体層と、前記第１半導体層に形成され、前記第１半導体層の厚さを有するソース領域およびドレイン領域と、前記ソース領域およびドレイン領域に挟まれるように形成されたチャネル領域と、該チャネル領域の第１主面側に形成された第１ゲートと、前記埋め込み酸化膜の下面に接して形成された導電層からなる第２ゲートと、前記第１半導体層の周囲を囲むように前記半導体基板に形成された絶縁分離層とを有する完全空乏型ＳＯＩ・ＭＯＳトランジスタを備え、
    前記第１ゲートが前記第２ゲートに電気的に接続された第１のＭＯＳトランジスタで構成された第１の回路と、
    前記第１ゲートおよび前記第２ゲートのそれぞれが電気的に独立に制御される第２のＭＯＳトランジスタで構成された第２の回路と、を有し、
    前記第２のＭＯＳトランジスタの第２ゲートを、前記第１の回路により制御することによって、記第２のＭＯＳトランジスタのしきい値を制御する半導体装置。
  2. 前記第２の回路の出力側に、前記第１のＭＯＳトランジスタで構成された第３の回路が接続される請求項１記載の半導体装置。
  3. 前記第２の回路は、ロジック回路である請求項１記載の半導体装置。
  4. 前記第２の回路は、メモリ回路である請求項１記載の半導体装置。
  5. 前記第１の回路および前記第２の回路は、第１の導電型および第２の導電型を有する第１のＭＯＳトランジスタの対および第２のＭＯＳトランジスタの対でそれぞれ構成される請求項１記載の半導体装置。
  6. 前記第２のＭＯＳトランジスタを含む回路により構成され、前記第２の回路に印加する電源電圧および接地電圧の変動を検知して該電圧の変動調整を行う調整回路の出力端子が、前記第１の回路の電源線および接地線のそれぞれに接続され、
    前記第２のＭＯＳトランジスタの第２ゲートを、前記第１の回路により制御することによって、記第２のＭＯＳトランジスタのしきい値を制御する請求項１記載の半導体装置。
  7. 半導体基板上に、埋め込み酸化膜を介して形成される第１半導体層と、前記第１半導体層に形成され、前記第１半導体層の厚さを有するソース領域およびドレイン領域と、前記ソース領域およびドレイン領域に挟まれるように形成されたチャネル領域と、該チャネル領域の第１主面側に形成された第１ゲートと、前記埋め込み酸化膜の下面に接して形成された導電層からなる第２ゲートと、前記第１半導体層の周囲を囲むように前記半導体基板に形成された絶縁分離層とを有する完全空乏型ＳＯＩ・ＭＯＳトランジスタを備え、
    前記第１ゲートが前記第２ゲートに電気的に接続された第１のＭＯＳトランジスタで構成された第１の回路が配置された第１回路形成領域と、
    前記第１ゲートおよび前記第２ゲートのそれぞれが独立に制御される第２のＭＯＳトランジスタで構成された第２の回路が配置された第２回路形成領域とを前記半導体基板上に具備する回路ブロックを複数有し、
    前記第２のＭＯＳトランジスタの第２ゲートを、前記第１の回路により制御することによって、記第２のＭＯＳトランジスタのしきい値を制御し、
    前記第１ゲートと前記第２ゲートとが電気的に接続された第３のＭＯＳトランジスタで構成された電源切り替えスイッチにより、前記複数の回路ブロックの中の所望の前記回路ブロックに電源電圧を印加することを特徴とする半導体装置。
  8. 前記第２の回路の第２のＭＯＳトランジスタは、
    前記半導体基板に周囲を囲むように形成された絶縁体からなる第１絶縁分離領域と、
    前記第１絶縁分離領域に囲まれた前記半導体基板に形成された第１導電型を有する第１の拡散層と、
    前記第１の拡散層と表面を共通とし前記第１の拡散層内に選択的に形成された第２の導電型を有する第２の拡散層と、
    前記第１の拡散層と表面を共通とし前記第１の拡散層内の前記第２の拡散層と異なる領域に形成された第１導電型を有する第３の拡散層と、を有し、
    その周囲が、前記第１絶縁分離領域と深さを異にする絶縁膜からなる第２の絶縁分離領域で囲まれ、前記第２の拡散層上に絶縁膜を介して形成されたＭＯＳトランジスタである請求項３に記載の半導体装置。
  9. 前記第２の回路の第２のＭＯＳトランジスタは、
    前記半導体基板に周囲を囲むように形成された絶縁体からなる第１絶縁分離領域と、
    前記第１絶縁分離領域に囲まれた前記半導体基板に形成された第１導電型を有する第１の拡散層と、
    前記第１の拡散層と表面を共通とし前記第１の拡散層内に選択的に形成された第２の導電型を有する第２の拡散層と、
    前記第１の拡散層と表面を共通とし前記第１の拡散層内の前記第２の拡散層と異なる領域に形成された第１導電型を有する第３の拡散層と、を有し、
    その周囲が、前記第１絶縁分離領域と深さを異にする絶縁膜からなる第２の絶縁分離領域で囲まれ、前記第２の拡散層上に絶縁膜を介して形成された第１導電型ＭＯＳトランジスタと、
    前記第１導電型ＭＯＳトランジスタに隣接し、前記第１絶縁分離領域に囲まれた前記半導体基板に形成された第１導電型を有する第３の拡散層と、前記第３の拡散層の表面上に選択的に形成された絶縁膜と、該絶縁膜上に形成された半導体層と、該半導体層に形成された第１導電型を有するソース領域およびドレイン領域に挟まれるように形成されたチャネル領域と、前記絶縁膜および前記半導体層の周囲に接して形成された第２の絶縁膜分離領域とを含んでなる第２導電型ＭＯＳトランジスタとを具備する請求項３に記載の半導体装置。
  10. 前記第２の回路の第２のＭＯＳトランジスタは、
    前記半導体基板に周囲を囲むように形成された絶縁体からなる第１絶縁分離領域と、
    前記第１絶縁分離領域に囲まれた前記半導体基板に形成された第１導電型を有する第１の拡散層と、
    前記第１の拡散層と表面を共通とし前記第１の拡散層内に選択的に形成された第２の導電型を有する第２の拡散層と、を有し、
    その周囲が、前記第１絶縁分離領域と深さを異にする絶縁膜からなる第２の絶縁分離領域で囲まれ、前記第２の拡散層上に絶縁膜を介して形成された第１導電型ＭＯＳトランジスタと、
    前記第２の拡散層上の前記第１導電型ＭＯＳに隣接する領域上に、
    絶縁膜を介して形成された第２導電型ＭＯＳトランジスタと、を有する請求項３に記載の半導体装置。
  11. 前記第２の絶縁分離領域の深さは、前記第１の絶縁分離領域の深さより浅い請求項３又は１０記載の半導体装置。
  12. メモリ回路とロジック回路とを含む半導体集積回路において、
    前記メモリ回路部に、請求項１０に記載の構造を有するＭＯＳトランジスタを用いたＳＲＡＭを搭載した半導体集積回路。
  13. メモリ回路とロジック回路とを含む半導体集積回路において、
    請求項９に記載の構造を有するＭＯＳトランジスタで構成されたロジック回路部と、請求項１０に記載の構造を有するＭＯＳトランジスタを用いたＳＲＡＭからなるメモリ回路部とを有する半導体集積回路。
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