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KR102278875B1 - 게이트 구동회로 및 이를 포함하는 표시장치 - Google Patents

게이트 구동회로 및 이를 포함하는 표시장치 Download PDF

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Abstract

표시장치는 표시패널, 게이트 구동회로, 센서부, 및 제어전압 생성부를 포함한다. 상기 게이트 구동회로는 제1 제어전극 및 제2 제어전극을 포함하는 복수의 구동 트랜지스터들을 포함한다. 상기 센서부는 상기 구동 트랜지스터들의 문턱전압을 변화시키는 환경요인을 측정한다. 상기 제어전압 생성부는 상기 센서부로부터 측정된 환경요인에 근거하여 상기 구동 트랜지스터의 문턱전압을 제어하는 제어전압을 상기 제2 제어전극에 인가한다.

Description

게이트 구동회로 및 이를 포함하는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 게이트 구동회로 및 이를 포함하는 표시장치에 관한 것으로, 좀 더 상세하게는 표시패널에 집적되고(integrated) 제1 제어전극 및 제2 제어전극을 포함하는 구동 트랜지스터들을 포함하는 게이트 구동회로 및 신뢰성이 우수한 표시장치에 관한 것이다.
표시장치는 복수 개의 게이트 라인들, 복수 개의 데이터 라인들, 상기 복수 개의 게이트 라인들과 상기 복수 개의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 상기 표시장치는 상기 복수 개의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 상기 복수 개의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
상기 게이트 구동회로는 복수 개의 구동 스테이지 회로들(이하, 구동 스테이지들)을 포함하는 쉬프트 레지스터를 포함한다. 상기 복수 개의 구동 스테이지들은 상기 복수 개의 게이트 라인들에 대응하는 게이트 신호를 각각 출력한다. 상기 복수 개의 구동 스테이지들 각각은 유기적으로 연결된 복수 개의 구동 트랜지스터들을 포함한다.
상기 구동 트랜지스터들은 주변의 환경요인에 의해 문턱전압에 변한다. 상기 문턱전압이 변하는 경우, 상기 구동 트랜지스터들의 구동 특성이 변하여 상기 게이트 구동회로의 신뢰성이 저하된다.
본 발명은 주변환경의 영향에 불구하고, 구동 특성이 일정하게 유지될 수 있는 게이트 구동회로 및 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 표시패널, 게이트 구동회로, 센서부, 및 제어전압 생성부를 포함한다.
상기 표시패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들 및 상기 복수의 데이터 라인들에 연결된 복수의 화소들을 포함한다. 상기 게이트 구동회로는 채널을 활성화시키는 제1 제어전극 및 상기 제1 제어전극에 중첩하는 제2 제어전극을 포함하는 구동 트랜지스터들을 포함하며, 상기 복수의 게이트 라인들에 게이트 신호들을 출력한다. 상기 센서부는 상기 구동 트랜지스터의 문턱전압을 변화시키는 환경요인을 측정한다. 상기 제어전압 생성부는 상기 센서부로부터 측정된 상기 환경요인에 근거하여 상기 구동 트랜지스터의 문턱전압을 제어하는 제어전압을 상기 제2 제어전극에 인가한다.
상기 환경요인은 온도 및 조도 중 적어도 하나를 포함할 수 있다. 상기 센서부는 상기 온도를 측정하는 온도센서 및 상기 조도를 측정하는 조도센서 중 적어도 하나를 포함할 수 있다.
상기 제어전압은 제1 제어전압과 제2 제어전압의 합일 수 있다. 상기 제1 제어전압은 상기 온도에 근거하여 생성된다. 상기 제2 제어전압은 상기 조도에 근거하여 생성된다.
상기 온도가 높아질수록 상기 제1 제어전압은 낮아진다. 상기 온도가 낮아질수록 상기 제1 제어전압은 높아진다.
상기 조도가 높아질수록 상기 제2 제어전압은 낮아진다. 상기 조도가 낮아질수록 상기 제2 제어전압은 높아진다.
기준온도에서 상기 제1 제어전압은 0V이다. 상기 온도센서에서 측정된 온도가 상기 기준온도보다 높은 경우 상기 제1 제어전압은 0V 보다 낮다. 상기 온도센서에서 측정된 온도가 상기 기준온도보다 낮은 경우 상기 제1 제어전압은 0V 보다 높다. 상기 기준온도는 섭씨 50도 내지 섭씨 70도 일 수 있다.
기준조도에서 상기 제2 제어전압은 0V 이다. 상기 조도센서에서 측정된 조도가 상기 기준조도보다 높은 경우 상기 제2 제어전압은 0V 보다 낮다. 상기 조도센서에서 측정된 조도가 상기 기준조도보다 낮은 경우 상기 제2 제어전압은 0V 보다 높다. 상기 기준조도는 300 lux 내지 400 lux 이다.
상기 표시장치는 메모리부를 더 포함할 수 있다. 상기 메모리부는 상기 온도센서로부터 측정된 온도에 근거하여 상기 제1 제어전압을 결정할 온도-전압 데이터가 저장되어 있다. 상기 메모리부에는 상기 조도센서로부터 측정된 조도에 근거하여 상기 제2 제어전압을 결정할 조도-전압 데이터가 더 저장되어 있을 수 있다.
상기 제어전압 생성부는 신호 제어부 및 아날로그 전압 생성부를 포함할 수 있다.
상기 신호 제어부는 상기 센서부 및 상기 메모리부와 연결될 수 있다. 상기 신호 제어부는 상기 센서부에서 측정한 온도 및 조도와 상기 메모리부에 저장된 데이터에 근거하여 제어전압 데이터를 생성한다.
상기 아날로그 전압 생성부는 상기 제어전압 데이터에 대응하는 상기 제어전압을 생성한다.
본 발명의 실시예에 따르면, 표시패널 주변의 환경요인에 의해 게이트 구동회로의 문턱전압이 변하는 것을 보상할 수 있다. 이에 따라, 신뢰성이 높은 게이트 구동회로 및 이를 포함하는 표시장치를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 1b는 도 1a에 도시된 AA영역을 확대하여 도시한 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 3는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 6는 도 5에 도시된 복수 개의 스테이지들 중 i번째 구동 스테이지의 회로도이다.
도 7은 도 6에 도시된 i번째 구동 스테이지의 입출력신호 파형도이다.
도 8은 도 6에 도시된 구동 스테이지 회로 일부의 레이아웃이다.
도 9는 본 발명의 일 실시예에 따른 제2 제어전극을 포함하는 구동 트랜지스터의 단면도이다.
도 10은 구동 트랜지스터의 문턱전압이 환경요인에 따라 변하는 것을 나타낸 그래프이다.
도 11a는 본 발명의 일 실시예에 따른 온도와 제1 제어전압의 관계를 나타낸 그래프이다.
도 11b는 본 발명의 일 실시예에 따른 조도와 제2 제어전압의 관계를 나타낸 그래프이다.
도 12는 본 발명의 일 실시예에 따른 제어전압에 의해 구동 트랜지스터의 문턱전압이 변하는 것을 나타낸 그래프이다.
도 13은 본 발명의 일 실시예에 따른 도 5에 도시된 복수 개의 스테이지들 중 i번째 구동 스테이지의 회로도이다.
이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1a은 본 발명의 일 실시예에 따른 표시장치의 평면도이다. 도 1b는 도 1a에 도시된 AA영역을 확대하여 도시한 블럭도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 1a 및 도 1b에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시패널(DP), 게이트 구동회로(100), 데이터 구동회로(200), 센서부(300), 메모리부(400), 및 제어전압 생성부(500)를 포함한다.
표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다. 본 실시예에서 표시패널(DP)은 액정 표시패널로 설명된다. 한편, 액정 표시패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2) 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(LCL)을 포함한다. 평면 상에서, 표시패널(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(200)에 연결된다. 도 1a에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다. 또한, 표시패널(DP)은 제1 기판(DS1)의 비표시영역(NDA)에 배치된 더미 게이트 라인(GLd)을 더 포함할 수 있다.
도 1a에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다. 다만, 더미 게이트 라인(GLd)은 복수 개의 화소들(PX11~PXnm)에 연결되지 않는다.
복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(100) 및 데이터 구동회로(200)는 신호 제어부(510, 예컨대 타이밍 컨트롤러)로부터 제어 신호를 수신한다. 신호 제어부(510)는 메인 회로기판(MCB)에 실장될 수 있다. 신호 제어부(510)는 외부의 그래픽 제어부(미도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들(Fn-1, Fn, Fn+1)을 구별하는 신호인 수직 동기 신호(Vsync), 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.
게이트 구동회로(100)는 프레임 구간들(Fn-1, Fn, Fn+1) 동안에 신호 제어부(SC)로부터 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(GS1~GSn)을 생성하고, 게이트 신호들(GS1~GSn)를 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 신호들(GS1~GSn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 구동회로(100)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(100)는 비표시영역(NDA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태 또는 OSG(Oxide Semiconductor TFT Gate driver circuit) 형태로 실장 될 수 있다. 게이트 구동회로(100)는 복수개의 구동 트랜지스터들(TRG)을 포함한다. 구동 트랜지스터들(TRG) 중 적어도 어느 하나는 채널을 활성화시키는 제1 제어전극 및 제1 제어전극에 중첩하는 제2 제어전극을 포함한다. 제2 제어전극을 포함하는 구동 트랜지스터들(TRG)의 구조에 대해서는 이하 도 9에서 자세히 설명한다.
도 1a은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(100)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(200)는 신호 제어부(510)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 신호 제어부(510)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(200)는 계조 전압들을 데이터 전압들(DS)로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
데이터 전압들(DS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들(DS)의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들(Fn-1, Fn, Fn+1)에 따라 반전될 수 있다. 데이터 구동회로(200)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.
데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 데이터 구동회로(200)는 복수 개의 구동칩(210)과 연성회로기판(220)를 포함할 수 있다. 연성회로기판(220)은 메인 회로기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수 개의 구동칩들(210)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
도 1a은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 데이터 구동회로(200)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
도 1b는 도 1a의 센서부(300), 메모리부(400), 및 제어전압 생성부(500)를 도시한 블럭도이다.
센서부(300)는 구동 트랜지스터들(TRG)의 문턱전압 등과 같은 구동특성을 변화시키는 환경요인을 측정한다. 문턱전압은 트랜지스터의 입력전극에서 출력전극으로 흐르는 전류의 양이 급격히 증가하기 시작하는 전압이다. 센서부(300)는 측정한 환경요인에 대한 정보를 제어전압 생성부(500)에 전달한다. 환경요인은 온도 및 조도 중 적어도 어느 하나를 포함할 수 있다. 온도 및 조도 중 적어도 어느 하나에 의해 구동 트랜지스터들(TRG)의 문턱전압이 변하는 것에 대해서는 이하 도 10에서 자세히 설명한다.
센서부(300)는 표시패널(DP) 또는 게이트 구동회로(100)의 주변에 배치될 수 있다. 센서부(300)는 온도센서(310)와 조도센서(320)를 포함할 수 있다.
온도센서(310)는 표시패널(DP) 또는 게이트 구동회로(100) 주변의 온도를 측정할 수 있다. 온도센서(310)에 의해 측정되는 온도는 표시장치 외부의 기온 등에 영향을 받을 수 있다. 또한, 온도센서(310)에 의해 측정되는 온도는 표시장치 내부에서 발생하는 열, 즉, 전자부품들로부터 방출된 방사열에 의해 영향을 받을 수 있다.
조도센서(320)는 표시패널(DP) 또는 게이트 구동회로(100) 주변의 조도를 측정할 수 있다. 조도센서(320)에 의해 측정되는 조도는 표시장치 외부로부터 표시장치 내부로 들어오는 빛에 영향을 받을 수 있다. 또한, 조도센서(320)에 의해 측정되는 조도는 표시장치 내부에서 자체적으로 발생하는 빛, 예컨대 백라이트로부터 생성된 후 누설된 빛에 의해 영향을 받을 수 있다.
메모리부(400)에는 환경요인에 대응하여 제2 제어전극에 인가되는 전압(이하, 제어전압)에 대한 데이터가 저장되어 있다. 따라서, 메모리부(400)에 저장된 데이터에 의해 구동 트랜지스터들(TRG)의 제2 제어전극들에 인가되는 전압이 결정된다. 메모리부(400)에는 온도-전압 데이터 및 조도-전압 데이터 중 적어도 어느 하나가 저장되어 있을 수 있다.
온도-전압 데이터는 구동 트랜지스터들(TRG) 주변의 온도에 따라 구동 트랜지스터들(TRG)의 제2 제어전극들에 인가되는 전압(이하, 제1 제어전압)을 결정하기 위한 데이터이다.
조도-전압 데이터는 구동 트랜지스터들(TRG) 주변의 조도에 따라 구동 트랜지스터들(TRG)의 제2 제어전극들에 인가되는 전압(이하, 제2 제어전압)을 결정하기 위한 데이터이다.
단, 메모리부(400)에 저장된 데이터의 형태가 이에 한정되는 것은 아니다. 메모리부(400)에 저장된 데이터는 온도 및 조도에 따른 제어전압이 각각 개별적으로 저장되어 있는 것이 아닌 하나의 데이터 형태로 저장되어 있을 수 있다.
제어전압 생성부(500)는 센서부(300)로부터 측정된 환경요인 및 메모리부(400)에 저장된 데이터에 근거하여 제어전압을 제2 제어전극에 인가한다. 제어전압 생성부(500)는 신호 제어부(510) 및 아날로그 전압 생성부(520)를 포함한다.
신호 제어부(510)는 센서부(300) 및 메모리부(400)와 연결된다. 신호 제어부(510)는 센서부(300)에서 측정된 환경요인과 메모리부(400)에 저장된 데이터에 근거하여 제어전압 데이터(VCD)를 생성하고, 이를 아날로그 전압 생성부(520)에 전달한다.
제어전압 데이터(VCD)는 제1 제어전압 데이터와 제2 제어전압 데이터를 포함할 수 있다. 제1 제어전압 데이터는 온도센서(310)에서 측정된 온도와 메모리부(400)에 저장된 온도-전압 데이터에 근거하여 생성된다. 제2 제어전압 데이터는 조도센서(320)에서 측정된 조도와 메모리부(400)에 저장된 조도-전압 데이터에 근거하여 생성된다.
단, 제어전압 데이터(VCD)의 형태가 이에 한정되는 것은 아니다. 제1 제어전압 데이터와 제2 제어전압 데이터의 결합에 의해 하나의 제어전압 데이터(VCD)가 형성될 수 있다. 또한, 제1 제어전압 데이터와 제2 제어전압 데이터가 각각 생성되는 것이 아니라, 온도 및 조도가 동시에 고려되어 하나의 제어전압 데이터 형태(VCD)로 생성 될 수 있다.
아날로그 전압 생성부(520)은 신호 제어부(510)로부터 수신한 제어전압 데이터(VCD)에 근거하여 제어전압(VCS)을 생성한다.
제어전압(VCS)은 제1 제어전압과 제2 제어전압의 합일 수 있다. 제1 제어전압과 제2 제어전압이 서로 다른 비중을 갖고 합해질 수 있다. 제1 제어전압은 신호 제어부(510)로부터 수신한 제1 제어전압 데이터에 근거하여 생성된다. 제2 제어전압은 신호 제어부(510)로부터 수신한 제2 제어전압 데이터에 근거하여 생성된다.
온도와 제1 제어전압의 관계 및 조도와 제2 제어전압의 관계는 이하 도 11a 및 도 11b에서 자세히 설명한다. 또한, 제어전압에 따라 구동 트랜지스터들(TRG)의 문턱전압이 변하는 것은 이하 도 12에서 자세히 설명한다.
단, 제어전압(VCS)의 생성이 이에 한정되는 것은 아니다. 제1 제어전압과 제2 제어전압이 각각 생성된 후 합해지는 것이 아니라, 온도 및 조도가 동시에 고려된 하나의 제어전압 데이터로(VCD)부터 하나의 제어전압이 생성 될 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가회로도이다. 도 4는 본 발명의 일 실시예에 따른 화소의 단면도이다. 도 1에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 3에 도시된 등가회로를 가질 수 있다.
도 3에 도시된 것과 같이, 화소(PXij)는 화소 박막 트랜지스터(TRP, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 이하, 본 명세서에서 트랜지스터는 박막 트랜지스터를 의미한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다.
화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
액정 커패시터(Clc)는 화소 트랜지스터(TRP)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL, 도 3 참조)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
도 4에 도시된 것과 같이, 화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi, 도 2 참조)에 연결된 제어전극(GEP, 이하 화소 제어전극), 화소 제어전극(GEP)에 중첩하는 활성화층(ALP, 이하 화소 활성화층), j번째 데이터 라인(DLj, 도 2 참조)에 연결된 입력전극(SEP, 이하 화소 입력전극), 및 화소 입력전극(SEP)과 이격되어 배치된 출력전극(DEP, 이하 화소 출력전극)을 포함한다.
액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.
제1 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 화소 제어전극(GEP)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.
제1 기판(DS1)의 일면 상에 화소 제어전극(GEP) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 화소 제어전극(GEP)과 중첩하는 화소 활성화층(ALP)이 배치된다. 화소 활성화층(ALP)은 반도체층(미도시)과 오믹 컨택층(미도시)을 포함할 수 있다.
화소 활성화층(ALP)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 화소 활성화층(ALP)은 금속 산화물 반도체를 포함할 수 있다.
화소 활성화층(ALP) 상에 화소 출력전극(DEP)과 화소 입력전극(SEP)이 배치된다. 화소 출력전극(DEP)과 화소 입력전극(SEP)은 서로 이격되어 배치된다. 화소 출력전극(DEP)과 화소 입력전극(SEP) 각각은 화소 제어전극(GEP)에 부분적으로 중첩할 수 있다.
도 4에는 스태거 구조를 갖는 화소 트랜지스터(TRP)를 예시적으로 도시하였으나, 화소 트랜지스터(TRP)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TRP)는 플래너 구조를 가질 수도 있다.
제1 절연층(10) 상에 화소 활성화층(ALP), 화소 출력전극(DEP), 및 화소 입력전극(SEP)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 평탄면을 제공한다. 제2 절연층(20)은 유기물을 포함할 수 있다.
제2 절연층(20) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20) 및 제2 절연층(20)을 관통하는 컨택홀(CH)을 통해 화소 출력전극(DEP)에 연결된다. 제2 절연층(20) 상에 화소전극(PE)을 커버하는 배향막(30)이 배치될 수 있다.
제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.
액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 제1 절연층(10) 및 제2 절연층(20)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다.
한편, 도 4에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 도 3에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다. 도 5에 도시된 것과 같이, 게이트 구동회로(100)는 복수 개의 구동 스테이지들(SRC1~SRCn)을 포함한다. 복수 개의 구동 스테이지들(SRC1~SRCn)은 서로 종속적으로 연결된다.
본 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들을 각각 제공한다. 본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn)에 연결된 게이트 라인들은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다.
게이트 구동회로(100)는 복수 개의 구동 스테이지들(SRC1~SRCn) 중 말단에 배치된 구동 스테이지(SRCn)에 연결된 더미 스테이지(SRCd)를 더 포함할 수 있다. 더미 스테이지(SRCd)는 더미 게이트 라인(GLd)에 연결된다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 출력단자(OUT), 캐리단자(CR), 입력단자(IN), 제어단자(CT), 클럭단자(CK), 제1 전압 입력단자(V1), 제2 전압 입력단자(V2), 및 보상전압단자(TB)를 포함한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 출력단자(OUT)는 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn)로부터 생성된 게이트 신호들은 출력단자(OUT)를 통해 복수 개의 게이트 라인들(GL1~GLn)에 제공한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 캐리단자(CR)는 해당 구동 스테이지 다음의 구동 스테이지의 입력단자(IN)에 전기적으로 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 캐리단자(CR)는 캐리 신호를 출력한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 입력단자(IN)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, 3번째 구동 스테이지들(SRC3)의 입력단자(IN)는 2번째 구동 스테이지(SRC2)의 캐리 신호를 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 첫번째 구동 스테이지(SRC1)의 입력단자(IN)는 이전 구동 스테이지의 캐리 신호 대신에 게이트 구동회로(100)의 구동을 개시하는 개시신호(STV)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제어단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리단자(CR)에 전기적으로 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제어단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, 2번째 구동 스테이지(SRC2)의 제어단자(CT)는 3번째 구동 스테이지(SRC3)의 캐리단자(CR)로부터 출력된 캐리 신호를 수신한다. 본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제어단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 출력단자(OUT)에 전기적으로 연결될 수도 있다.
말단에 배치된 구동 스테이지(SRCn)의 제어단자(CT)는 더미 스테이지(SRCd)의 캐리단자(CR)로부터 출력된 캐리 신호를 수신한다. 더미 스테이지(SRCd)의 제어단자(CT)는 개시신호(STV)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 클럭단자(CK)는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 중 어느 하나를 각각 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 홀수 번째 구동 스테이지들(SRC1, SRC3)의 클럭단자들(CK)은 제1 클럭 신호(CKV)를 각각 수신할 수 있다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 짝수 번째 구동 스테이지들(SRC2, SRCn)의 클럭단자들(CK)은 제2 클럭 신호(CKVB)를 각각 수신할 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 다른 신호일 수 있다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제1 전압 입력단자(V1)는 제1 저전압(VSS1)을 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 전압 입력단자(V2)는 제2 저전압(VSS2)을 수신한다. 제2 저전압(VSS2)은 제1 저전압(VSS1)보다 낮은 레벨을 갖는다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 보상전압단자(TB)는 제어전압(VCS)을 수신한다. 제어전압(VCS)은 제어전압 생성부(500, 도 1b 참조)에서 생성된 것으로, 구동 트랜지스터의 문턱전압을 제어한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 보상전압단자(TB)에는 같은 제어전압(VCS)이 인가될 수 있다. 문턱전압(TB)에 인가되는 제어전압(VCS)은 환경요인의 변화에 대응하여 계속적으로 변하거나 일정하게 유지될 수 있다.
본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 그 회로구성에 따라 출력단자(OUT), 입력단자(IN), 캐리단자(CR), 제어단자(CT), 클럭단자(CK), 제1 전압 입력단자(V1), 또는 제2 전압 입력단자(V2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예컨대, 제1 전압 입력단자(V1) 또는 제2 전압 입력단자(V2) 중 어느 하나는 생략될 수 있다. 또한, 복수 개의 구동 스테이지들(SRC1~SRCn)의 연결관계도 변경될 수 있다.
도 6는 도 5에 도시된 복수 개의 스테이지들 중 i번째 구동 스테이지의 회로도이다. 도 7은 도 6에 도시된 i번째 구동 스테이지의 입출력신호 파형도이다.
도 6은 도 5에 도시된 복수 개의 구동 스테이지들(SRC1~SRCn) 중 i번째 구동 스테이지(SRCi)를 예시적으로 도시하였다. 도 6에 도시된 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 i번째 구동 스테이지(SRCi)와 동일한 회로를 가질 수 있다.
도 6 및 도 7을 참조하면, i번째 구동 스테이지(SRCi)는 출력부(110-1, 110-2), 제어부(120), 인버터부(130), 풀다운부(140-1, 140-2), 및 홀딩부(150-1, 150-2)를 포함한다. 출력부(110-1, 110-2)는 i번째 게이트 신호(GSi)를 출력하는 제1 출력부(110-1) 및 i번째 캐리 신호(CRSi)를 출력하는 제2 출력부(110-2)를 포함한다. 풀다운부(140-1, 140-2)는 출력단자(OUT)를 다운시키는 제1 풀다운부(140-1) 및 캐리단자(CR)를 다운시키는 제2 풀다운부(140-2)를 포함한다. 홀딩부(150-1, 150-2)는 출력단자(OUT)를 다운상태로 유지시키는 제1 홀딩부(150-1) 및 캐리단자(CR)를 다운상태로 유지시키는 제2 홀딩부(150-2)를 포함한다.
i번째 구동 스테이지(SRCi)는 복수개의 구동 트랜지스터들(TRG1 내지 TRG13, 이하 TRG)를 포함한다. 구동 트랜지스터들(TRG)은 역할에 따라, 출력 트랜지스터들(TRG1, TRG2), 제어 트랜지스터들(TRG3, TRG4-1, TRG4-2, TRG5-1, TRG5-2), 인버터 트랜지스터들(TRG6, TRG7, TRG8, TRG9), 풀다운 트랜지스터들(TRG10, TRG12), 및 홀딩 트랜지스터들(TRG11, TRG13)로 구분된다.
i번째 구동 스테이지(SRCi)의 회로는 예시적인 것에 불과하며, 이는 변경될 수 있다.
제1 출력부(110-1)는 제1 출력 트랜지스터(TRG1)를 포함한다. 제1 출력 트랜지스터(TRG1)는 제1 클럭 신호(CKV)를 수신하는 입력전극, Q-노드(NQ)에 접속된 제1 제어전극, 보상전압단자(TB)에 접속된 제2 제어전극, 및 i번째 게이트 신호(GSi)를 출력하는 출력전극을 포함한다.
제2 출력부(110-2)는 제2 출력 트랜지스터(TRG2)를 포함한다. 제2 출력 트랜지스터(TRG2)는 제1 클럭 신호(CKV)를 수신하는 입력전극, Q-노드(NQ)에 연결된 제어전극, 보상전압단자(TB)에 접속된 제2 제어전극, 및 i번째 캐리 신호(CRSi)를 출력하는 출력전극을 포함한다.
도 7에 도시된 것과 같이, 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 반전된 신호일 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 180도의 위상차를 가질 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 각각은 레벨이 낮은 로우구간들(VL-C, 로우 전압)과 레벨이 상대적으로 높은 하이구간들(VH-C, 하이 전압)을 포함한다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 각각은 교번하는 로우구간들과 하이구간들을 포함한다. 하이 전압(VH-C)은 약 10V 일 수 있다. 로우 전압(VL-C)은 약 -16V 일 수 있다. 로우 전압(VL-C)은 제2 저전압(VSS2)과 동일한 레벨을 가질 수 있다.
i번째 게이트 신호(GSi)는 레벨이 낮은 로우구간(VL-G, 로우 전압)과 레벨이 상대적으로 높은 하이구간(VH-G, 하이 전압)을 포함한다. i번째 게이트 신호(GSi)의 로우 전압(VL-G)은 제1 저전압(VSS1)과 동일한 레벨일 가질 수 있다. 로우 전압(VL-G)은 약 -13V 일 수 있다.
i번째 게이트 신호(GSi)는 일부의 구간들 동안에 제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB)의 로우 전압(VL-C)과 동일한 레벨을 가질 수 있다. i번째 게이트 신호(GSi)가 하이 전압(VH-G)이 되기 전에 프리챠징 된 Q-노드(NQ)에 의해 제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB)의 로우 전압(VL-C)이 출력되는 것이다.
i번째 게이트 신호(GSi)의 하이 전압(VH-G)은 제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB)의 하이 전압(VH-C)과 동일한 레벨을 가질 수 있다.
i번째 캐리 신호(CRSi)는 레벨이 낮은 로우구간(VL-C, 로우 전압)과 레벨이 상대적으로 높은 하이구간(VH-C, 하이 전압)을 포함한다. i번째 캐리 신호(CRSi)는 제1 클럭 신호(CKV)에 근거하여 생성되었기 때문에 제1 클럭 신호(CKV)와 동일/유사한 전압 레벨을 갖는다.
도 6 및 도 7을 참조하면, 제어부(120)는 제1 출력부(110-1) 및 제2 출력부(110-2)의 동작을 제어한다. 제어부(120)는 i-1번째 구동 스테이지(SRCi-1)로부터 출력된 i-1번째 캐리 신호(CRSi-1)에 응답하여 제1 출력부(110-1) 및 제2 출력부(110-2)를 턴-온 시킨다. 제어부(120)는 i+1번째 구동 스테이지로부터 출력된 i+1번째 캐리 신호(CRSi+1)에 응답하여 제1 출력부(110-1) 및 제2 출력부(110-2)를 턴-오프 시킨다. 그밖에 제어부(120)는 인버터부(130)로부터 출력된 스위칭 신호에 따라 제1 출력부(110-1) 및 제2 출력부(110-2)의 턴-오프를 유지한다.
제어부(120)는 제1 제어 트랜지스터(TRG3), 제2 제어 트랜지스터들(TRG4-1, TRG4-2), 제3 제어 트랜지스터들(TRG5-1, TRG5-2), 및 커패시터(CAP)를 포함한다. 본 실시예에서 누설전류를 방지하기 위해 직렬 연결된 2개의 제2 제어 트랜지스터들(TRG4-1, TRG4-2) 및 직렬 연결된 2개의 제3 제어 트랜지스터들(TRG5-1, TRG5-2)이 예시적으로 도시되었으나, 이에 한정되는 것은 아니다.
제1 제어 트랜지스터(TRG3)는 Q-노드(NQ)의 전위를 제어하는 제어 신호를 Q-노드(NQ)에 출력한다. 도 7은 복수 개의 수평 구간들 중 i번째 게이트 신호(GSi)가 출력되는 수평 구간(HPi, 이하 i번째 수평 구간), 바로 이전 수평 구간(HPi-1, 이하 i-1번째 수평 구간), 및 바로 이후 수평 구간(HPi+1, 이하 i+1번째 수평 구간)을 표시하였다.
제1 제어 트랜지스터(TRG3)는 입력단자(IN)로부터 Q-노드(NQ) 방향으로만 전류가 흐르도록 입력단자(IN)와 Q-노드(NQ) 사이에 다이오드 형태로 접속된다. 제1 제어 트랜지스터(TRG3)는 입력단자(IN)에 공통으로 접속된 제1 제어전극과 입력전극, 보상전압단자(TB)에 접속된 제2 제어전극, 및 Q-노드(NQ)에 연결된 출력전극을 포함한다.
커패시터(CAP)는 제1 출력 트랜지스터(TRG1)의 출력전극과 제1 출력 트랜지스터(TRG1)의 제1 제어전극(또는 Q-노드(NQ)) 사이에 접속된다.
2개의 제2 제어 트랜지스터들(TRG4-1, TRG4-2)이 제2 전압 입력단자(V2)와 Q-노드(NQ) 사이에 직렬로 연결된다. 제2 제어 트랜지스터들(TRG4-1, TRG4-2)의 제1 제어전극들은 제어단자(CT)에 접속되고, 제2 제어전극들은 보상전압단자(TB)에 접속된다. 2개의 제2 제어 트랜지스터들(TRG4-1, TRG4-2)은 i+1번째 스테이지로부터 출력된 i+1번째 캐리 신호(미도시)에 응답하여 Q-노드(NQ)에 제2 저전압(VSS2)을 제공한다. 본 발명의 일 실시예에서 2개의 제2 제어 트랜지스터들(TRG4-1, TRG4-2)은 i+1번째 게이트 신호(GSi+1)에 의해 턴-온 될 수도 있다.
2개의 제3 제어 트랜지스터들(TRG5-1, TRG5-2)이 제2 전압 입력단자(V2)와 Q-노드(NQ) 사이에 직렬로 연결된다. 제3 제어 트랜지스터들(TRG5-1, TRG5-2)의 제1 제어전극들은 A-노드(NA)에 접속되고, 제2 제어전극들은 보상전압단자(TB)에 접속된다. 2개의 제3 제어 트랜지스터들(TRG5-1, TRG5-2)은 인버터부(130)로부터 출력된 스위칭 신호에 응답하여 Q-노드(NQ)에 제2 저전압(VSS2)을 제공한다.
본 발명의 일 실시예에서 2개의 제2 제어 트랜지스터들(TRG4-1, TRG4-2) 중 어느 하나는 생략될 수 있고, 2개의 제3 제어 트랜지스터들(TRG5-1, TRG5-2) 중 어느 하나는 생략될 수 있다. 또한, 제2 제어 트랜지스터들(TRG4-1, TRG4-2)과 제3 제어 트랜지스터들(TRG5-1, TRG5-2) 중 어느 하나는 제2 전압 입력단자(V2)가 아닌 제1 전압 입력단자(V1)에 접속될 수 있다.
도 7에 도시된 것과 같이, i-1번째 수평 구간(HPi-1) 동안에 Q-노드(NQ)의 전위는 i-1번째 캐리 신호(CRSi-1)에 의해 제1 하이 전압(VQ1)으로 상승한다. i-1번째 캐리 신호(CRSi-1)가 Q-노드(NQ)에 인가되면 커패시터(CAP)는 그에 대응하는 전압을 충전한다. i번째 수평 구간(HPi) 동안에, i번째 게이트 신호(GSi)가 출력된다. 이때, Q-노드(NQ)는 제1 하이 전압(VQ1)으로부터 제2 하이 전압(VQ2)으로 부스팅된다.
i+1번째 수평 구간(HPi+1) 동안에 Q-노드(NQ)의 전압은 제2 저전압(VSS2)으로 다운된다. 그에 따라 제1 출력 트랜지스터(TRG1) 및 제2 출력 트랜지스터(TRG2)는 턴-오프된다. i+1번째 수평 구간(HPi+1) 이후 다음 프레임 구간의 i번째 게이트 신호(GSi)가 출력되기 이전까지, Q-노드(NQ)의 전압은 제2 저전압(VSS2)으로 유지된다. 그에 따라 i+1번째 수평 구간(HPi+1) 이후 다음 프레임 구간의 i번째 게이트 신호(GSi)가 출력되기 이전까지, 제1 출력 트랜지스터(TRG1) 및 제2 출력 트랜지스터(TRG2)의 오프 상태가 유지된다.
도 6 및 도 7을 참조하면, 인버터부(130)는 A-노드(NA)에 스위칭 신호를 출력한다. 인버터부(130)는 제1 내지 제4 인버터 트랜지스터(TRG6, TRG7, TRG8, TRG9)를 포함한다. 제1 인버터 트랜지스터(TRG6)는 클럭단자(CK)에 공통적으로 연결된 입력전극과 제어전극, 및 제2 인버터 트랜지스터(TRG7)의 제어전극에 연결된 출력전극을 포함한다. 제2 인버터 트랜지스터(TRG7)는 클럭단자(CK)에 연결된 입력전극, A-노드(NA)에 연결된 출력전극, 및 제1 인버터 트랜지스터(TRG6)의 출력전극에 연결된 제어전극을 포함한다.
제3 인버터 트랜지스터(TRG8)는 제1 인버터 트랜지스터(TRG6)의 출력전극에 연결된 출력전극, 캐리단자(CR)에 연결된 제어전극, 및 제2 전압 입력단자(V2)에 연결된 입력전극을 포함한다. 제4 인버터 트랜지스터(TRG9)는 A-노드(NA)에 연결된 출력전극, 캐리단자(CR)에 연결된 제어전극, 및 제2 전압 입력단자(V2)에 연결된 입력전극을 포함한다. 본 발명의 일 실시예에서 제3 및 제4 인버터 트랜지스터(TRG8, TRG9)의 제어전극은 출력단자(OUT)에 연결될 수 있고, 제3 및 제4 인버터 트랜지스터(TRG8, TRG9)의 입력전극은 제1 전압 입력단자(V1)에 연결될 수 있다.
도 7에 도시된 것과 같이, A-노드(NA)는 i번째 수평 구간(HPi)을 제외하고 제1 클럭 신호(CKV)와 실질적으로 동일한 위상을 갖는다. i번째 수평 구간(HPi) 동안에, 제3 및 제4 인버터 트랜지스터(TRG8, TRG9)는 i번째 캐리 신호(CRSi)에 응답하여 턴-온된다. 이때, 제2 인버터 트랜지스터(TRG7)로부터 출력된 제1 클럭 신호(CKV)의 하이 전압(VH-C)은 제2 저전압(VSS2)으로 방전된다. i번째 수평 구간(HPi) 이외의 구간들 동안에, 제2 인버터 트랜지스터(TRG7)로부터 출력된 제1 클럭 신호(CKV)의 하이 전압(VH-C)과 로우 전압(VL-C)은 A-노드(NA)에 제공된다. 제1 클럭 신호(CKV)의 교번하는 하이 전압(VH-C)과 로우 전압(VL-C)은 스위칭 신호로써 다른 트랜지스터들에 제공된다.
제1 풀다운부(140-1)는 제1 풀다운 트랜지스터(TRG10)를 포함한다. 제1 풀다운 트랜지스터(TRG10)는 제1 전압 입력단자(V1)에 접속된 입력전극, 제어단자(CT)에 접속된 제어전극, 및 제1 출력 트랜지스터(TRG1)의 출력전극에 접속된 출력전극을 포함한다. 본 발명의 일 실시예에서 제1 풀다운 트랜지스터(TRG10)의 입력전극은 제2 전압 입력단자(V2)에 연결될 수도 있다.
도 7에 도시된 것과 같이, i+1번째 수평 구간(HPi+1) 이후의 i번째 게이트 신호(GSi)의 전압은 제1 출력 트랜지스터(TRG1)의 출력전극의 전압에 대응한다. i+1번째 수평 구간(HPi+1) 동안에 제1 풀다운 트랜지스터(TRG10)는 i+1번째 캐리 신호에 응답하여 제1 출력 트랜지스터(TRG1)의 출력전극에 제1 저전압(VSS1)을 제공한다.
제2 풀다운부(140-2)는 제2 풀다운 트랜지스터(TRG12)를 포함한다. 제2 풀다운 트랜지스터(TRG12)는 제2 전압 입력단자(V2)에 접속된 입력전극, 제어단자(CT)에 접속된 제어전극, 및 제2 출력 트랜지스터(TRG2)의 출력전극에 접속된 출력전극을 포함한다. 본 발명의 일 실시예에서 제2 풀다운 트랜지스터(TRG12)의 입력전극은 제1 전압 입력단자(V1)에 연결될 수도 있다.
도 7에 도시된 것과 같이, i+1번째 수평 구간(HPi+1) 이후의 i번째 캐리 신호(CRSi)의 전압은 제2 출력 트랜지스터(TRG2)의 출력전극의 전압에 대응한다. i+1번째 수평 구간(HPi+1) 동안에 제2 풀다운 트랜지스터(TRG12)는 i+1번째 캐리 신호에 응답하여 제2 출력 트랜지스터(TRG2)의 출력전극에 제2 저전압(VSS2)을 제공한다.
제1 홀딩부(150-1)는 제1 홀딩 트랜지스터(TRG11)를 포함한다. 제1 홀딩 트랜지스터(TRG11)는 제1 전압 입력단자(V1)에 접속된 입력전극, A-노드(NA)에 접속된 제어전극, 및 제1 출력 트랜지스터(TRG1)의 출력전극에 접속된 출력전극을 포함한다. 본 발명의 일 실시예에서 제1 홀딩 트랜지스터(TRG11)의 입력전극은 제2 전압 입력단자(V2)에 연결될 수도 있다.
도 7에 도시된 것과 같이, i+1번째 수평 구간(HPi+1) 이후에 제1 홀딩 트랜지스터(TRG11)는 A-노드(NA)로부터 출력된 스위칭 신호에 응답하여 제1 출력 트랜지스터(TRG1)의 출력전극에 제1 저전압(VSS1)을 제공한다.
제2 홀딩부(150-2)는 제2 홀딩 트랜지스터(TRG13)를 포함한다. 제2 홀딩 트랜지스터(TRG13)는 제2 전압 입력단자(V2)에 접속된 입력전극, A-노드(NA)에 접속된 제어전극, 및 제2 출력 트랜지스터(TRG2)의 출력전극에 접속된 출력전극을 포함한다. 본 발명의 일 실시예에서 제2 홀딩 트랜지스터(TRG13)의 입력전극은 제1 전압 입력단자(V1)에 연결될 수도 있다.
도 7에 도시된 것과 같이, i+1번째 수평 구간(HPi+1) 이후에 제2 홀딩 트랜지스터(TRG13)는 A-노드(NA)로부터 출력된 스위칭 신호에 응답하여 제2 출력 트랜지스터(TRG2)의 출력전극에 제2 저전압(VSS2)을 제공한다.
본 실시예에서 Q-노드(NQ)에 접속되어 있는 출력 트랜지스터들(TRG1, TRG2), 제어 트랜지스터들(TRG3, TRG4-1, TRG4-2, TRG5-1, TRG5-2)만 제2 제어전극을 포함하고 있다. 이는 Q-노드(NQ)에 접속된 출력 트랜지스터들(TRG1, TRG2) 및 제어 트랜지스터들(TRG3, TRG4-1, TRG4-2, TRG5-1, TRG5-2)이 i번째 구동 스테이지(SRCi)의 출력에 가장 지배적으로 영향을 미쳐서 문턱전압을 제어할 필요성이 높기 때문이다. 단, 제2 제어전극을 포함하는 구동 트랜지스터들(TRG)이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에서, 복수의 구동 트랜지스터들(TRG) 중 적어도 어느 하나가 제2 제어전극을 포함하고 있을 수 있다.
도 8은 도 6에 도시된 스테이지 회로의 일부의 레이아웃이다. 도 9는 본 발명의 일 실시예에 따른 제2 제어전극을 포함하는 구동 트랜지스터의 단면도이다.
도 8에는 i번째 구동 스테이지(SRCi, 도 6 참조)의 제1 출력 트랜지스터(TRG1), 제1 제어 트랜지스터(TRG3), 및 제2 제어 트랜지스터(TRG4-1)와 이들의 연결구조를 도시하였다. 후술하는 것과 같이, 제1 출력 트랜지스터(TRG1), 제1 제어 트랜지스터(TRG3), 및 제2 제어 트랜지스터(TRG4-1)는 서로 동일한 구조를 갖는다.
구체적으로, i번째 구동 스테이지(SRCi)는 서로 다른 층에 배치된 제1 도전층, 제2 도전층, 제3 도전층, 및 활성층을 포함한다. 제1 도전층, 제2 도전층, 및 제3 도전층은 패터닝된 복수 개의 전극들 및 배선들을 포함할 수 있다. 활성층은 패터닝된 복수 개의 부분들을 포함한다. 제1 도전층, 제2 도전층, 및 제3 도전층 각각의 사이에는 절연층들이 배치된다.
도 8 및 도 9에 도시된 것과 같이, 제1 도전층의 일부는 구동 트랜지스터들(TRG1, TRG3, TRG4-1)의 제1 제어전극들(GEG1-1, GEG3-1, GEG4-11)을 구성한다. 제2 도전층의 일부는 트랜지스터들(TRG1, TRG3, TRG4-1)의 입력전극들(SEG1, SEG3, SEG4-1) 및 출력전극들(DEG1, DEG3, DEG4-1)을 구성한다. 제3 도전층의 일부는 트랜지스터들(TRG1, TRG3, TRG4-1)의 제2 제어전극들(GEG1-2, GEG3-2, GEG4-12)을 구성한다.
제2 도전층은 트랜지스터들(TRG1, TRG3, TRG4-1)을 연결하는 제1 배선(CL10)을 포함할 수 있다. 제1 배선(CL10)은 도 6에 도시된 Q-노드(NQ)에 대응한다. 또한, 제3 도전층은 제2 제어전극들(GEG1-2, GEG3-2, GEG4-12) 및 보상전압단자(TB)을 연결하는 제2 배선(CL20)을 포함할 수 있다.
제1 출력 트랜지스터(TRG1)의 제1 제어전극(GEG1-1)과 제1 배선(CL10)은 제1 도전층과 제2 도전층 사이에 배치된 절연층을 관통하는 제1 컨택홀(CH1)을 통해 연결될 수 있다. 제1 출력 트랜지스터(TRG1)의 제1 제어전극(GEG1-1)은 커패시터(CAP)의 제1 전극(CA1)에 연결된다. 제1 출력 트랜지스터(TRG1)의 출력전극(DEG1)은 커패시터(CAP)의 제2 전극(CA2)에 연결된다.
제1 제어 트랜지스터(TRG3)의 제1 제어전극(GEG3-1)은 제1 도전층과 제2 도전층 사이에 배치된 절연층을 관통하는 제2 컨택홀(CH2)을 통해 제1 제어 트랜지스터(TRG3)의 입력전극(SEG3) 및 입력단자(IN)에 연결될 수 있다.
도 9는 도 8의 I-I` 을 따라 절단한 단면을 도시한 단면도이다.
도 4 및 도 9를 참조하면, 제1 제어 트랜지스터(TRG3)의 제1 제어전극(GEG3-1)은 화소 트랜지스터(TRP)의 화소 제어전극(GEP)과 동일한 층 상에 배치된다. 제1 제어 트랜지스터(TRG3)의 제1 제어전극(GEG3-1)은 화소 트랜지스터(TRP)의 화소 제어전극(GEP)과 동일한 물질로 구성되고, 동일한 층 구조를 가질 수 있다.
제1 제어 트랜지스터(TRG3)의 입력전극(SEG3) 및 출력전극(DEG3)은 화소 트랜지스터(TRP)의 화소 입력전극(SEP) 및 화소 출력전극(DEP)과 동일한 층 상에 배치된다. 제1 제어 트랜지스터(TRG3)의 입력전극(SEG3)과 출력전극(DEG3)은 화소 트랜지스터(TRP)의 화소 입력전극(SEP) 및 화소 출력전극(DEP)과 동일한 물질로 구성되고, 동일한 층 구조를 가질 수 있다.
제1 절연층(10)은 제1 제어 트랜지스터(TRG3) 및 화소 트랜지스터(TRP)에서 같은 층 구조로 공통적으로 배치된다.
제1 제어 트랜지스터(TRG3)의 활성화층(ALG3)는 화소 트랜지스터(TRP)의 화소 활성화층(ALP)과 동일한 층 상에 배치된다. 제1 제어 트랜지스터(TRG3)의 활성화층(ALG3)는 화소 트랜지스터(TRP)의 화소 활성화층(ALP)과 동일한 물질로 구성되고, 동일한 층 구조를 가질 수 있다.
제1 제어 트랜지스터(TRG3)은 화소 트랜지스터(TRP)에 비해 제2 제어전극(GEG3-2)을 더 포함할 수 있다. 제1 제어 트랜지스터(TRG3)의 제2 제어전극(GEG3-2)은 제1 제어전극(GEG3-1)과 동일한 물질로 구성될 수 있다. 제2 제어전극(GEG3-2)에는 제어전압 생성부(500, 도 1a 참조)에서 생성된 제어전압(VCS, 도 6 참조)이 인가된다.
제1 제어 트랜지스터(TRG3)의 제2 제어전극(GEG3-2)에 제어전압(VCS, 도 6 참조)이 인가되면, 활성화층(ALG3)에 채널이 활성화 되는 정도에 영향을 미친다. 제어전압(VCS, 도 6 참조)이 0V 보다 크면 활성화층(ALG3)에 채널이 잘 활성화 되고, 0V 보다 작으면 활성화층(ALG3)에 채널이 잘 활성화 되지 않는다. 이는 제1 제어 트랜지스터(TRG3)의 문턱전압이 변하는 것으로 볼 수 있다.
도 9에서 제1 제어 트랜지스터(TRG3)를 예시로 도시하고 설명하였으나, 제2 제어전극을 포함하는 구동 트랜지스터들(TRG)은 제1 제어 트랜지스터(TRG3)와 동일한 물질로 구성되고 동일한 구조일 수 있다.
도 10은 구동 트랜지스터의 문턱전압이 환경요인에 따라 변하는 것을 나타낸 그래프이다. 도 10에는 온도 및 조도에 따른 전류 그래프(GP)의 변화에 대해 도시되어 있다.
조도가 일정하다고 가정하고 도 10을 온도 측면에서 참조하면, 기준이 되는 온도에서 구동 트랜지스터(TRG)의 구동 특성을 나타내는 그래프는 제2 전류 그래프(GP2)이다. 온도가 기준이 되는 온도보다 높아지게 되는 경우, 구동 트랜지스터(TRG)의 구동 특성을 나타내는 그래프는 제1 전류 그래프(GP1)이다. 즉, 온도가 높아지면 제2 전류 그래프(GP2)는 왼쪽 방향(DRL)으로 이동하여 제1 전류 그래프(GP1)가 된다. 따라서, 온도가 높아지면 구동 트랜지스터(TRG)의 문턱전압(Vth)은 제2 문턱전압(Vth2)에서 제1 문턱전압(Vth1)으로 낮아진다.
온도가 기준이 되는 온도보다 낮아지게 되는 경우, 구동 트랜지스터(TRG)의 구동 특성을 나타내는 그래프는 제3 전류 그래프(GP3)이다. 즉, 온도가 낮아지면 제2 전류 그래프(GP2)는 오른쪽 방향(DRR)으로 이동하여 제3 전류 그래프(GP3)가 된다. 따라서, 온도가 낮아지면 구동 트랜지스터(TRG)의 문턱전압(Vth)은 제2 문턱전압(Vth2)에서 제3 문턱전압(Vth3)으로 높아진다.
즉, 온도가 높아지면 문턱전압(Vth)이 낮아지고 온도가 낮아지면 문턱전압(Vth)이 높아진다.
온도가 일정하다고 가정하고 도 10을 조도 측면에서 참조하면, 기준이 되는 조도에서 구동 트랜지스터(TRG)의 구동 특성을 나타내는 그래프는 제2 전류 그래프(GP2)이다. 조도가 기준이 되는 조도보다 높아지게 되는 경우, 구동 트랜지스터(TRG)의 구동 특성을 나타내는 그래프는 제1 전류 그래프(GP1)이다. 즉, 조도가 높아지면 제2 전류 그래프(GP2)는 왼쪽 방향(DRL)으로 이동하여 제1 전류 그래프(GP1)가 된다. 따라서, 조도가 높아지면 구동 트랜지스터(TRG)의 문턱전압(Vth)은 제2 문턱전압(Vth2)에서 제1 문턱전압(Vth1)으로 낮아진다.
조도가 기준이 되는 조도보다 낮아지게 되는 경우, 구동 트랜지스터(TRG)의 구동 특성을 나타내는 그래프는 제3 전류 그래프(GP3)이다. 즉, 조도가 낮아지면 제2 전류 그래프(GP2)는 오른쪽 방향(DRR)으로 이동하여 제3 전류 그래프(GP3)가 된다. 따라서, 조도가 낮아지면 구동 트랜지스터(TRG)의 문턱전압(Vth)은 제2 문턱전압(Vth2)에서 제3 문턱전압(Vth3)으로 높아진다.
즉, 조도가 높아지면 문턱전압(Vth)이 낮아지고 조도가 낮아지면 문턱전압(Vth)이 높아진다.
온도와 조도가 동시에 변하는 경우, 둘 중 어느 한가지 환경요인이 상대적으로 더 많이 변할 수 있다. 예컨대, 온도의 변화가 조도의 변화보다 변화의 폭이 상대적으로 더 큰 경우, 온도가 조도에 비해 문턱전압(Vth)의 변화에 영향을 더 많이 미칠 수 있다. 이 경우, 조도가 높아졌음에도 불구하고 온도의 영향으로 문턱전압(Vth)이 낮아지지 않고 높아 질 수 있다. 또한, 조도가 낮아졌음에도 불구하고 온도의 영향으로 문턱전압(Vth)이 높아지지 않고 낮아 질 수 있다.
조도가 온도에 비해 문턱전압(Vth)의 변화에 영향을 더 많이 미치는 경우도 상기 설명한 내용과 마찬가지인바 생략한다.
이와 같이, 구동 트랜지스터들(TRG, 도 9 참조)의 주변 환경요인에 의해서 문턱전압(Vth)이 변하게 된다. 따라서, 본 발명의 일 실시예와 같이 주변 환경요인의 변화에도 불구하고 문턱전압(Vth)을 일정하게 유지할 수 있다면 신뢰성 높은 게이트 구동회로 및 표시장치를 제공할 수 있다.
도 11a는 본 발명의 일 실시예에 따른 온도와 제1 제어전압의 관계를 나타낸 그래프이다. 도 11b는 본 발명의 일 실시예에 따른 조도와 제2 제어전압의 관계를 나타낸 그래프이다. 도 12는 본 발명의 일 실시예에 따른 제어전압에 의해 구동 트랜지스터의 문턱전압이 변하는 것을 나타낸 그래프이다.
도 11a를 참조하면, 온도와 제1 제어전압(VCS1)은 비례관계이며, 이때 비례 상수는 음수이다. 즉, 온도가 높아질수록 제1 제어전압(VCS1)은 낮아지고, 온도가 낮아질수록 제1 제어전압은 높아진다. 이때, 조도는 변화가 없다는 것을 가정한다.
따라서, 도 10에서 높은 온도에 의해 문턱전압(Vth)이 왼쪽 방향(DRL)으로 이동된 경우 제1 제어전압(VCS1)은 낮은 전압값을 가진다. 반면에, 낮은 온도에 의해 문턱전압(Vth)이 오른쪽 방향(DRR)으로 이동된 경우 제1 제어전압(VCS1)은 높은 전압값을 가진다.
기준온도(RT)에서 제1 제어전압(VCS1)은 0V 이다. 온도센서(310)에서 측정된 온도가 기준온도(RT)보다 높은 경우 제1 제어전압(VCS1)은 0V 보다 낮다. 온도센서(310)에서 측정된 온도가 기준온도(RT)보다 낮은 경우 제1 제어전압(VCS1)은 0V 보다 높다. 이때, 기준온도(RT)는 섭씨 50도 내지 70도 일 수 있고, 바람직하게는 섭씨 60도 일 수 있다. 단, 기준온도(RT)가 이에 한정되는 것은 아니며, 구동 트랜지스터들(TRG)의 특성에 따라 변할 수 있다.
도 11b를 참조하면, 조도와 제2 제어전압(VCS2)은 비례관계이며, 이때 비례 상수는 음수이다. 즉, 조도가 높아질수록 제2 제어전압(VCS2)은 낮아지고, 조도가 낮아질수록 제2 제어전압은 높아진다. 이때, 온도는 변화가 없다는 것을 가정한다.
따라서, 도 10에서 높은 조도에 의해 문턱전압(Vth)이 왼쪽 방향(DRL)으로 이동된 경우 제2 제어전압(VCS2)은 낮은 전압값을 가진다. 반면에, 낮은 조도에 의해 문턱전압(Vth)이 오른쪽 방향(DRR)으로 이동된 경우 제2 제어전압(VCS2)은 높은 전압값을 가진다.
기준조도(RI)에서 제2 제어전압(VCS2)은 0V 이다. 조도센서(320)에서 측정된 조도가 기준조도(RI)보다 높은 경우 제2 제어전압(VCS2)은 0V 보다 낮다. 조도센서(320)에서 측정된 조도가 기준조도(RI)보다 낮은 경우 제2 제어전압(VCS2)은 0V 보다 높다. 이때, 기준조도(RI)는 300 lux 내지 400 lux 일 수 있고, 바람직하게는 350 lux 일 수 있다. 단, 기준조도(RI)가 이에 한정되는 것은 아니며, 구동 트랜지스터들(TRG)의 특성에 따라 변할 수 있다.
제어전극에 인가되는 제어전압(VCS, 도 5 참조)이 제1 제어전압(VCS1)와 제2 제어전압(VCS2)의 단순한 산술적 합이 아닐 수 있음은 도 1a, 도 1b, 및 도 2에서 설명하였으므로 생략한다.
도 12를 참조하면, 구동 트랜지스터들(TRG)의 제2 제어전극에 인가되는 제어전압(VCS)에 따라 문턱전압(Vth)이 이동한다. 도 12에는 제1 전류 그래프(GP1), 제2 전류 그래프(GP2), 및 제3 전류 그래프(GP3)가 예시적으로 도시되었다.
제2 문턱전압(Vth2)이 온도변화에서 기준이 되는 문턱전압이라 가정하면, 제1 문턱전압(Vth1)은 온도가 높을 때의 문턱전압이고, 제3 문턱전압(Vth3)는 온도가 낮을 때의 문턱전압이다.
제2 문턱전압(Vth2)이 조도변화에서 기준이 되는 문턱전압이라 가정하면, 제1 문턱전압(Vth1)은 조도가 높을 때의 문턱전압이고, 제3 문턱전압(Vth3)는 조도가 낮을 때의 문턱전압이다.
제어전압(VCS)이 0 V 보다 높은 경우, 제1 문턱전압(Vth1)은 오른쪽 방향(DRR)으로 이동하여 제2 문턱전압(Vth2)이 된다. 이에 따라, 고온 또는 고조도에 의한 문턱전압(Vth)의 변화를 보상할 수 있다. 제어전압(VCS)이 0 V 보다 낮은 경우, 제3 문턱전압(Vth3)은 왼쪽 방향(DRL)으로 이동하여 제1 문턱전압(Vth1)이 된다. 이에 따라, 저온 또는 저조도에 의한 문턱전압(Vth)의 변화를 보상할 수 있다.
도 13은 본 발명의 일 실시예에 따른 도 5에 도시된 복수 개의 스테이지들 중 i번째 구동 스테이지의 회로도이다.
도 13의 i번째 구동 스테이지(SRCi)는 모든 구동 트랜지스터들(TRG)이 제2 제어전극을 포함한다. i번째 구동 스테이지(SRCi)의 모든 구동 트랜지스터들(TRG)는 주변의 온도 또는 조도에 의해 문턱전압(Vth, 도 10 참조)이 변할 수 있다. 본 실시예는 도 6과 달리 모든 구동트랜지스터들(TRG)의 문턱전압(Vth) 변화를 보상하여 신뢰성 높은 게이트 구동회로 및 표시장치를 제공할 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DP: 표시패널 DS1: 제1 기판
DS2: 제2 기판 100: 게이트 구동회로
200: 데이터 구동회로 300: 센서부
400: 메모리부 500: 제어전압 생성부
MCB: 회로기판 SRC1~SRCn: 구동 스테이지
110-1: 제1 출력부 110-2: 제2 출력부
120: 제어부 130: 인버터부
140-1: 제1 풀다운부 140-2: 제2 풀다운부
150-1: 제1 홀딩부 150-2: 제2 홀딩부

Claims (20)

  1. 복수의 게이트 라인들, 복수의 데이터 라인들, 및 상기 복수의 게이트 라인들 및 상기 복수의 데이터 라인들에 연결된 복수의 화소들을 포함하는 표시패널;
    채널을 활성화시키는 제1 제어전극 및 상기 제1 제어전극에 중첩하는 제2 제어전극을 포함하는 구동 트랜지스터들을 포함하며, 상기 복수의 게이트 라인들에 게이트 신호들을 출력하는 게이트 구동회로;
    온도를 측정하는 온도센서 및 조도를 측정하는 조도센서를 포함하는 센서부; 및
    상기 온도 및 상기 조도에 근거하여 상기 구동 트랜지스터의 문턱전압을 제어하는 제어전압을 상기 제2 제어전극에 인가하는 제어전압 생성부를 포함하되,
    상기 제어전압 생생부는,
    상기 온도센서에 의해 측정된 상기 온도에 근거해서 제1 제어전압 데이터를 생성하고, 상기 조도센서에 의해 측정된 상기 조도에 근거해서 제2 제어전압 데이터를 생성하는 신호 제어부; 및
    상기 제1 제어전압 데이터 및 상기 제2 제어전압 데이터의 합에 대응하는 상기 제어전압을 생성하는 아날로그 전압 생성부를 포함하는 표시장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 온도가 높아질수록 상기 제1 제어전압 데이터는 낮아지고, 상기 온도가 낮아질수록 상기 제1 제어전압 데이터는 높아지는 표시장치.
  6. 제5 항에 있어서,
    상기 조도가 높아질수록 상기 제2 제어전압 데이터는 낮아지고, 상기 조도가 낮아질수록 상기 제2 제어전압 데이터는 높아지는 표시장치.
  7. 제6 항에 있어서,
    기준온도에서 상기 제1 제어전압 데이터는 0V에 대응하고,
    상기 온도센서에서 측정된 온도가 상기 기준온도보다 높은 경우 상기 제1 제어전압 데이터는 0V 보다 낮으며,
    상기 온도센서에서 측정된 온도가 상기 기준온도보다 낮은 경우 상기 제1 제어전압 데이터는 0V 보다 높은 표시장치.
  8. 제7 항에 있어서,
    상기 기준온도는 섭씨 50도 내지 섭씨 70도인 표시장치.
  9. 제7 항에 있어서,
    기준조도에서 상기 제2 제어전압 데이터는 0V에 대응하고,
    상기 조도센서에서 측정된 조도가 상기 기준조도보다 높은 경우 상기 제2 제어전압 데이터는 0V 보다 낮으며,
    상기 조도센서에서 측정된 조도가 상기 기준조도보다 낮은 경우 상기 제2 제어전압 데이터는 0V 보다 높은 표시장치.
  10. 제9 항에 있어서,
    상기 기준조도는 300 lux 내지 400 lux 인 표시장치.
  11. 제1 항에 있어서,
    상기 온도센서로부터 측정된 온도에 근거하여 상기 제1 제어전압 데이터를 결정할 온도-전압 데이터가 저장되어 있는 메모리부를 더 포함하는 표시장치.
  12. 제11 항에 있어서,
    상기 메모리부에는 상기 조도센서로부터 측정된 조도에 근거하여 상기 제2 제어전압 데이터에 대한 조도-전압 데이터가 더 저장되어 있는 표시장치.
  13. 삭제
  14. 제11 항에 있어서,
    상기 센서부, 상기 메모리부, 및 상기 제어전압 생성부가 실장되어 있는 회로기판을 더 포함하는 표시장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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