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KR102465003B1 - 표시장치 - Google Patents

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KR102465003B1
KR102465003B1 KR1020160000546A KR20160000546A KR102465003B1 KR 102465003 B1 KR102465003 B1 KR 102465003B1 KR 1020160000546 A KR1020160000546 A KR 1020160000546A KR 20160000546 A KR20160000546 A KR 20160000546A KR 102465003 B1 KR102465003 B1 KR 102465003B1
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gate
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signal
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Abstract

표시장치는 표시패널, 게이트 구동회로, 및 영상 판단부를 포함한다. 상기 게이트 구동회로는 더블 게이트 트랜지스터를 포함한다. 상기 영상 판단부는 상기 더블 게이트 트랜지스터의 제2 제어전극에 영상 판단 신호를 출력한다. 상기 표시패널이 정지영상을 표시할 때, 상기 영상 판단신호에 의해 상기 더블 게이트 트랜지스터가 턴-온되어, 상기 게이트 구동회로에 포함되는 스테이지들 중 상기 더블 게이트 트랜지스터를 포함하는 스테이지에 종속적으로 연결된 스테이지들에서 출력되는 게이트 신호들 각각은 게이트-오프 전압을 갖는다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 게이트 구동회로를 포함하는 표시장치에 관한 것으로, 좀 더 상세하게는 정지영상 표시할 때, 소비전력을 감소시킬 수 있는 표시장치에 관한 것이다.
표시장치는 복수 개의 게이트 라인들, 복수 개의 데이터 라인들, 복수 개의 게이트 라인들과 복수 개의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시장치는 복수 개의 게이트 라인들에 게이트 신호들을 순차적으로 제공하는 게이트 구동회로 및 복수 개의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
게이트 구동회로는 복수 개의 스테이지들이 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터를 포함한다. 복수 개의 스테이지들 각각은 대응하는 게이트 라인에 게이트 전압을 출력하기 위해 유기적으로 연결된 복수 개의 트랜지스터들을 포함한다.
표시장치는 동영상 또는 정지영상을 표시하며, 표시장치의 소비 전력을 감소시키기 위해 정지영상이 입력되면 표시패널을 저주파로 구동하는 표시장치가 개발되고 있다.
본 발명은 표시장치의 게이트 구동회로에 인가되는 클럭 신호의 주파수를 감소시키지 않고도, 표시장치가 정지영상을 표시할 때, 소비전력을 감소시킬 수 있는 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 표시패널, 게이트 구동회로, 및 영상 판단부를 포함한다.
상기 표시패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 상기 복수의 게이트 라인들 및 상기 복수의 데이터 라인들에 연결된 복수의 화소들을 포함하며, 동영상 또는 정지영상을 표시한다.
상기 게이트 구동회로는 상기 게이트 라인들에 각각이 게이트-온 전압 및 상기 게이트-온 전압보다 작은 게이트-오프 전압을 갖는 복수의 게이트 신호들을 출력하며, 종속적으로 연결된 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 중 적어도 어느 하나는 입력전극, 출력전극, 제1 제어전극, 및 제2 제어전극을 포함하는 더블 게이트 트랜지스터를 포함한다.
상기 영상 판단부는 상기 더블 게이트 트랜지스터의 상기 제2 제어전극에 영상 판단 신호를 출력하며, 상기 표시패널이 상기 동영상을 표시할 때, 상기 영상 판단 신호는 제1 영상 판단 전압을 갖고, 상기 표시패널이 상기 정지영상을 표시할 때, 상기 영상 판단 신호는 상기 제1 영상 판단 전압보다 큰 제2 영상 판단 전압을 갖는다.
상기 영상 판단 신호가 상기 제2 영상 판단 전압을 가질 때, 상기 더블 게이트 트랜지스터가 턴-온되어, 상기 복수의 스테이지들 중 상기 더블 게이트 트랜지스터를 포함하는 스테이지에 종속적으로 연결된 복수의 스테이지들에서 출력되는 복수의 게이트 신호들 각각은 상기 게이트-오프 전압을 갖다.
상기 제2 영상 판단 전압은 15V 이상 35V 이하이고, 상기 제1 영상 판단 전압은 -12V 이상 -6V 이하일 수 있다.
상기 복수의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수) 제1 출력부, 제2 출력부, 제어부, 제1 풀다운부, 제2 풀다운부, 제1 홀딩부, 제2 홀딩부, 및 인버터부를 포함한다.
상기 제1 출력부는 Q-노드의 전압에 따라 온/오프되며, 상기 i번째 스테이지의 입력단자로부터 수신된 클럭 신호로부터 상기 i번째 스테이지의 게이트 출력단자로 출력되는 상기 게이트 신호를 생성한다. 상기 제2 출력부는 상기 Q-노드의 전압에 따라 온/오프되며, 상기 클럭 신호로부터 상기 i번째 스테이지의 캐리 출력단자로 출력되고 캐리-온 전압 및 상기 캐리-온 전압보다 작은 캐리-오프 전압을 포함하는 캐리 신호를 생성한다. 상기 제어부는 상기 Q-노드의 전압을 제어한다. 상기 제1 풀다운부는 상기 게이트 출력단자로 상기 게이트-온 전압을 갖는 상기 게이트 신호가 출력된 이후에, 상기 게이트 신호가 상기 게이트 오프-전압으로 다운되도록 상기 게이트 출력단자에 제1 저전압을 제공한다. 상기 제2 풀다운부는 상기 캐리 출력단자로 상기 캐리-온 전압을 갖는 상기 캐리 신호가 출력된 이후에, 상기 캐리 신호가 상기 캐리-오프 전압으로 다운되도록 상기 캐리 출력단자에 제2 저전압을 제공한다. 상기 제1 홀딩부는 A-노드의 전압에 따라 온/오프되며, 상기 게이트 출력단자에 상기 제1 저전압이 제공된 이후에 상기 게이트 출력단자에 상기 제1 저전압을 제공한다. 상기 제2 홀딩부는 상기 A-노드의 전압에 따라 온/오프되며, 상기 캐리 출력단자에 상기 제2 저전압이 제공된 이후에 상기 캐리 출력단자에 상기 제2 저전압을 제공한다. 상기 인버터부는 상기 A-노드의 전압을 제어한다.
상기 게이트-오프 전압은 상기 제1 저전압과 실질적으로 동일하고, 상기 캐리-오프 전압은 상기 제2 저전압과 실질적으로 동일할 수 있다.
상기 제1 저전압은 -8V 이상 -6V 이하이고, 상기 제2 저전압은 -12V 이상 -10V 이하일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 풀다운부는 상기 더블 게이트 트랜지스터를 포함하며, 상기 더블 게이트 트랜지스터의 상기 출력전극은 상기 캐리 출력단자에 연결되고, 상기 더블 게이트 트랜지스터의 상기 제1 제어전극은 상기 Q-노드에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제어부는 상기 더블 게이트 트랜지스터를 포함하며, 상기 더블 게이트 트랜지스터의 상기 출력전극은 상기 Q-노드에 연결되고, 상기 더블 게이트 트랜지스터의 상기 제1 제어전극은 상기 A-노드에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제1 홀딩부는 상기 더블 게이트 트랜지스터를 포함하며, 상기 더블 게이트 트랜지스터의 상기 출력전극은 상기 게이트 출력단자에 연결되고, 상기 더블 게이트 트랜지스터의 상기 제1 제어전극은 i+1번째 스테이지에서 출력되는 게이트 신호 또는 캐리 신호가 인가된다.
본 발명의 일 실시예에 따르면, 상기 제2 홀딩부는 상기 더블 게이트 트랜지스터를 포함하며,
상기 더블 게이트 트랜지스터의 상기 출력전극은 상기 캐리 출력단자에 연결되고, 상기 더블 게이트 트랜지스터의 상기 제1 제어전극은 i+1번째 스테이지에서 출력되는 게이트 신호 또는 캐리 신호가 인가된다.
본 발명의 일 실시예에 따른 표시장치는 표시패널 및 게이트 구동회로를 포함한다.
상기 표시패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 상기 복수의 게이트 라인들 및 상기 복수의 데이터 라인들에 연결된 복수의 화소들을 포함하며, 동영상 또는 정지영상을 표시한다.
상기 게이트 구동회로는 복수 개의 트랜지스터들을 포함하며, 상기 복수의 게이트 라인들에 게이트 신호들을 출력한다.
상기 복수 개의 트랜지스터들 중 적어도 어느 하나는 입력전극, 출력전극, 제1 제어전극, 및 제2 제어전극을 포함하는 더블 게이트 트랜지스터이다. 상기 더블 게이트 트랜지스터의 상기 입력전극에는 0보다 작은 저전압이 인가되고, 상기 더블 게이트 트랜지스터의 상기 제2 제어전극에는, 상기 표시패널이 상기 정지영상을 표시할 때, 정지영상 판단 전압이 인가되어 상기 더블 게이트 트랜지스터가 턴-온 된다.
상기 제2 제어전극에는, 상기 표시패널이 상기 동영상을 표시할 때, 상기 정지영상 판단 전압보다 작은 동영상 판단 전압이 인가된다.
본 발명의 일 실시예에 따른 표시장치는 표시패널, 게이트 구동회로, 데이터 구동회로, 및 영상판단 회로를 포함한다.
상기 표시패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 상기 복수의 게이트 라인들 및 상기 복수의 데이터 라인들에 연결된 복수의 화소들을 포함하고, 복수의 프레임들을 포함하는 프레임 구간동안 이미지를 제공한다. 상기 프레임 구간은 연속하는 복수의 프레임들마다 상기 복수의 데이터 라인들에 인가되는 데이터 전압이 일정한 제1 구간 및 연속하는 복수의 프레임들마다 상기 복수의 데이터 라인들에 인가되는 데이터 전압이 변하는 제2 구간을 포함한다.
상기 게이트 구동회로는 복수 개의 트랜지스터들을 포함하며, 상기 복수의 게이트 라인들에 게이트 신호들을 출력한다.
상기 데이터 구동회로는 상기 복수의 데이터 라인들에 데이터 신호들을 출력한다.
상기 영상판단 회로는 상기 제1 구간에서 정지영상 판단 전압을 갖고 상기 제2 구간에서 상기 제1 제어전압보다 작은 동영상 판단 전압을 갖는 영상 판단 신호를 출력한다.
상기 복수 개의 트랜지스터들 중 적어도 어느 하나는 입력전극, 출력전극, 제1 제어전극, 및 제2 제어전극을 포함하는 더블 게이트 트랜지스터이다. 상기 더블 게이트 트랜지스터의 상기 입력전극에는 0보다 작은 전압이 인가되고, 상기 더블 게이트 트랜지스터의 상기 제2 제어전극에는 상기 제어신호가 인가된다.
본 발명의 실시예에 따르면, 정지영상을 표시할 때 표시장치에서 소모되는 소비전력을 감소시킬 수 있다.
도 1a은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 1b는 도 1에 도시된 AA영역을 확대하여 도시한 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 3는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4은 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 6은 도 5에 도시된 복수 개의 스테이지들 중 i번째 스테이지의 회로도이다.
도 7은 도 6에 도시된 i번째 스테이지의 입출력신호 파형도이다.
도 8는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 9은 도 6에 도시된 i번째 스테이지 일부의 레이아웃이다.
도 10는 도 8의 I-I' 을 따라 절단한 단면을 도시한 단면도이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 게이트 구동회로에 포함되는 복수 개의 스테이지들 중 i번째 스테이지의 회로도이다.
이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1a은 본 발명의 일 실시예에 따른 표시장치(DD)의 평면도이다. 도 1b는 도 1에 도시된 AA영역을 확대하여 도시한 블럭도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 1a, 도 1b, 및 도 2에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치(DD)는 표시패널(DP), 게이트 구동회로(100), 데이터 구동회로(200), 및 제어전압 생성부(300)를 포함한다.
표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다. 본 실시예에서 표시패널(DP)은 액정 표시패널로 설명된다. 한편, 액정 표시패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2) 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(LCL)을 포함한다. 평면 상에서, 표시패널(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(200)에 연결된다. 도 1a에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다. 또한, 표시패널(DP)은 제1 기판(DS1)의 비표시영역(NDA)에 배치된 더미 게이트 라인(GLd)을 더 포함할 수 있다. 표시패널(DP)은 프레임 구간들(Fk-1, Fk, Fk+1)마다 일정한 영상을(이하, 정지영상) 또는 프레임 구간들(Fk-1, Fk, Fk+1)마다 변하는 영상(이하, 동영상)을 표시할 수 있다.
도 1a에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다. 다만, 더미 게이트 라인(GLd)은 복수 개의 화소들(PX11~PXnm)에 연결되지 않는다.
복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(100) 및 데이터 구동회로(200)는 신호 제어부(310, 예컨대 타이밍 컨트롤러)로부터 제어 신호를 수신한다. 신호 제어부(310)는 메인 회로기판(MCB)에 실장될 수 있다. 신호 제어부(310)는 외부의 그래픽 제어부(미도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들(Fk -1, Fk, Fk+1)을 구별하는 신호인 수직 동기 신호(Vsync), 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.
게이트 구동회로(100)는 프레임 구간들(Fk -1, Fk, Fk +1) 동안에 신호 제어부로부터 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(GS1~GSn)을 생성하고, 게이트 신호들(GS1~GSn)를 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 신호들(GS1~GSn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 구동회로(100)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(100)는 비표시영역(NDA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태 또는 OSG(Oxide Semiconductor TFT Gate driver circuit) 형태로 실장 될 수 있다.
도 1a은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(100)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(200)는 신호 제어부(310)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 신호 제어부(310)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(200)는 계조 전압들을 데이터 전압들(DTS)로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
데이터 전압들(DTS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들(DTS)의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들(Fk -1, Fk, Fk + 1)에 따라 반전될 수 있다. 데이터 구동회로(200)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.
데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 데이터 구동회로(200)는 복수 개의 구동칩(210)과 연성회로기판(220)를 포함할 수 있다. 연성회로기판(220)은 메인 회로기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수 개의 구동칩들(210)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
도 1a은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 데이터 구동회로(200)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
도 1a 및 도 1b를 참조하면, 제어전압 생성부(300)는 신호 제어부(310) 및 영상 판단부(320, 또는 영상판단 회로)를 포함한다. 제어전압 생성부(300)는 메인 회로기판(MCB)에 실장될 수 있다. 신호 제어부(310)에 대해서는 앞에서 설명한바 생략한다.
영상 판단부(320)는 표시패널(DP)이 동영상을 표시하는 와중에 정지영상을 표시하는 구간이 있는지 여부를 판단한다. 좀 더 구체적으로, 영상 판단부(320)은 신호 제어부(310)에서 출력되는 데이터 제어 신호 또는 데이터 구동회로(200)에 출력되는 데이터 전압들(DTS)를 분석하여, 연속하는 프레임들에서, 데이터 제어 신호 또는 데이터 전압들(DTS)의 변화가 없는 경우 표시패널(DP)이 정지영상을 표시하는 구간으로 판단한다. 반대로, 연속하는 프레임들에서 데이터 제어 신호 또는 데이터 전압들(DTS)의 변화가 있다면, 영상 판단부(320)는 이 구간을 동영상을 표시하는 구간으로 판단한다.
도 3는 본 발명의 일 실시예에 따른 화소(PXij)의 등가회로도이다. 도 4는 본 발명의 일 실시예에 따른 화소(PXij)의 단면도이다. 도 1a에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 3에 도시된 등가회로를 가질 수 있다.
도 3에 도시된 것과 같이, 화소(PXij)는 화소 박막 트랜지스터(TRP, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다.
화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
액정 커패시터(Clc)는 화소 트랜지스터(TRP)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL, 도 3 참조)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
도 4에 도시된 것과 같이, 화소 트랜지스터(TRP)는 i번째 게이트 라인(GLi, 도 2 참조)에 연결된 제어전극(CEP, 이하 화소 제어전극), 화소 제어전극(CEP)에 중첩하는 활성화층(ALP, 이하 화소 활성화층), j번째 데이터 라인(DLj, 도 2 참조)에 연결된 입력전극(IEP, 이하 화소 입력전극), 및 화소 입력전극(IEP)과 이격되어 배치된 출력전극(OEP, 이하 화소 출력전극)을 포함한다.
액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.
제1 기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 화소 제어전극(CEP)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.
제1 기판(DS1)의 일면 상에 화소 제어전극(CEP) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 화소 제어전극(CEP)과 중첩하는 화소 활성화층(ALP)이 배치된다. 화소 활성화층(ALP)은 반도체층(미도시)과 오믹 컨택층(미도시)을 포함할 수 있다.
화소 활성화층(ALP)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 화소 활성화층(ALP)은 금속 산화물 반도체를 포함할 수 있다.
화소 활성화층(ALP) 상에 화소 출력전극(OEP)과 화소 입력전극(IEP)이 배치된다. 화소 출력전극(OEP)과 화소 입력전극(IEP)은 서로 이격되어 배치된다. 화소 출력전극(OEP)과 화소 입력전극(IEP) 각각은 화소 제어전극(CEP)에 부분적으로 중첩할 수 있다.
도 4에는 스태거 구조를 갖는 화소 트랜지스터(TRP)를 예시적으로 도시하였으나, 화소 트랜지스터(TRP)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TRP)는 플래너 구조를 가질 수도 있다.
제1 절연층(10) 상에 화소 활성화층(ALP), 화소 출력전극(OEP), 및 화소 입력전극(IEP)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 평탄면을 제공한다. 제2 절연층(20)은 유기물을 포함할 수 있다.
제2 절연층(20) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20) 및 제2 절연층(20)을 관통하는 컨택홀(CH)을 통해 화소 출력전극(OEP)에 연결된다. 제2 절연층(20) 상에 화소전극(PE)을 커버하는 배향막(30)이 배치될 수 있다.
제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.
액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 제1 절연층(10) 및 제2 절연층(20)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다.
한편, 도 4에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 도 3에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로(100)의 블럭도이다. 도 5에 도시된 것과 같이, 게이트 구동회로(100)는 복수 개의 스테이지들(SRC1~SRCn)을 포함한다. 스테이지들(SRC1~SRCn)은 하나의 쉬프트 레지스터를 구성한다. 도 5에 도시된 것과 같이, 스테이지들(SRC1~SRCn)은 서로 종속적으로 연결될 수 있다.
복수 개의 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 즉, 스테이지들(SRC1~SRCn)은 게이트 라인들(GL1~GLn)에 게이트 신호들(GS1~GSn)을 제공한다.
복수 개의 스테이지들(SRC1~SRCn) 각각은 입력단자(IN), 클럭단자(CK), 제1 전압입력단자(V1), 제2 전압입력단자(V2), 제어단자(CT), 영상판단 단자(VJT), 게이트 출력단자(OT), 캐리 출력단자(CR)를 포함한다.
복수 개의 스테이지들(SRC1~SRCn) 각각의 캐리 출력단자(CR)는 다음 스테이지의 입력단자(IN)에 전기적으로 연결된다. 첫번째 스테이지(SRC1)의 입력단자(IN)는 이전 스테이지의 캐리 신호 대신에 게이트 구동회로(100)의 구동을 개시하는 개시신호(STV)를 수신한다. 첫번째 스테이지 이후 복수 개의 스테이지들(SRC2~SRCn) 각각의 입력단자(IN)는 이전 스테이지의 캐리 신호를 수신한다. i번째 스테이지의 입력단자(IN)는 i-1번째 스테이지의 캐리 출력단자(CR)에 전기적으로 연결된다. 여기서, i는 1보다 크고 n보다 작은 정수로 정의된다. 도 5에 도시된 것과 같이, 두번째 스테이지(SRC2) 및 세번째 스테이지(SRC3)의 입력단자(IN)는 첫번째 스테이지(SRC1) 및 두번째 스테이지(SRC2)의 캐리 신호를 각각 수신한다. i번째 스테이지의 입력단자(IN)에 인가되는 i-1번째 스테이지의 캐리 신호는 i번째 스테이지를 구동시키는 역할을 한다.
한편, 이는 하나의 예시에 불과하고, i번째 스테이지의 입력단자(IN)는 이전 스테이지의 캐리단자, 예컨대 i-1번째 스테이지, i-2번째 스테이지 또는 i-3번째 스테이지 등의 캐리단자에 전기적으로 연결되면 충분하다. 일 예로, 두번째 스테이지(SRC2)는 첫번째 스테이지(SRC1)가 수신한 개시신호와 다른 개시신호를 수신하고, 세번째 스테이지(SRC3)의 입력단자(IN)는 첫번재 스테이지(SRC1)의 캐리 신호를 수신할 수 있다.
클럭단자(CK)는 제1 클럭 신호(CKV1) 또는 제2 클럭 신호(CKV2, 또는 클럭바 신호)를 수신한다. 제1 클럭 신호(CKV1)와 제2 클럭 신호(CKV2) 각각은 제1 클럭 전압(VCK1, 도 7 참조)과 제2 클럭 전압(VCK2, 도 7 참조) 사이를 스윙한다. 제1 클럭 신호(CKV1)의 위상과 제2 클럭 신호(CKV2)의 위상의 차이는 180도 이다. 제1 클럭 전압(VCK1)은 약 15V 내지 35V 일 수 있다. 제2 클럭 전압(VCK2)은 약 -15V 내지 -10V일 수 있다.
복수 개의 스테이지들(SRC1~SRCn) 각각의 제어단자(CT)는 다음 스테이지의 캐리 출력단자(CR)에 전기적으로 연결되어 다음 스테이지의 캐리 신호를 수신한다. 도 5에 도시된 것과 같이, 첫번째 스테이지(SRC1)의 제어단자(CT)는 두번째 스테이지(SRC2)의 캐리 출력단자(CR)에 전기적으로 연결된다.
다만, 복수 개의 스테이지들(SRC1~SRCn) 중 마지막 구동 스테이지(SRCn)의 제어단자(CT)는 더미 스테이지(SRCd)로부터 캐리 신호에 대응하는 신호를 수신한다. 더미 스테이지(SRCd)는 마지막 구동 스테이지(SRCn)의 후단에 순차적으로 연결될 수 있다. 다만, 더미 스테이지(SRCd)의 위치 및 개수는 당업자의 설계 의도에 따라 변경될 수 있다.
도 5는 게이트 구동회로의 예시에 불과하고, 도 5에 도시된 복수 개의 스테이지들(SRC1~SRCn)의 연결관계는 변경될 수 있다.
도 5에 도시된 것과 달리, 복수 개의 스테이지들(SRC1~SRCn)의 입력단자들(IN)은 이전 스테이지들의 출력단자들(OT)로부터 게이트 신호를 각각 수신할 수 있다. 즉, 복수 개의 스테이지들(SRC1~SRCn)의 입력단자들(IN)에 인가되는 캐리 신호 또는 게이트 신호는 복수 개의 스테이지들(SRC1~SRCn)의 동작을 제어하는 하나의 제어신호이다.
또한, 도 5에 도시된 것과 달리 복수 개의 스테이지들(SRC1~SRCn) 각각의 제어단자(CT)는 다음 스테이지의 캐리 출력단자(CR) 대신에 다음 스테이지의 게이트 출력단자(OT)에 전기적으로 연결되어 다음 스테이지로부터 게이트 신호를 수신할 수 있다.
복수 개의 스테이지들(SRC1~SRCn) 각각의 제1 전압입력단자(V1)에는 제1 저전압(VSS1)이 인가되고, 복수 개의 스테이지들(SRC1~SRCn) 각각의 제2 전압입력단자(V2)에는 제1 저전압(VSS1)보다 작은 제2 저전압(VSS2)이 인가된다. 제1 저전압(VSS1)은 약 -10V 이상 -5V 미만이고, 제2 저전압(VSS2)은 약 -15V 이상 -10V 미만 일 수 있다. 일 예로, 제1 저전압(VSS1)은 -7.5V이고, 제2 저전압(VSS2)은 -11.5V일 수 있다. 제2 저전압(VSS2)은 제2 클럭 전압(VCK2)과 실질적으로 동일할 수 있다.
복수 개의 스테이지들(SRC1~SRCn) 각각의 게이트 출력단자(OT)는 대응하는 게이트 라인과 연결된다. 따라서, 게이트 출력단자(OT)를 통해 출력된 게이트 신호는 대응하는 게이트 라인으로 인가된다.
영상판단 단자(VJT)는 영상 판단부(320)로부터 제1 영상 판단 전압(VJ-M) 및 제2 영상 판단 전압(VJ-S)을 갖는 영상 판단 신호(VJS)를 수신한다. 제2 영상 판단 전압(VJ-S)은 제1 영상 판단 전압(VJ-M)보다 크다. 예를들어, 제1 영상 판단 전압(VJ-M)은 -12V 이상 -6V 이하일 수 있고, 제2 영상 판단 전압(VJ-S)은 15V 이상 35V 이하일 수 있다.
영상 판단 신호(VJS)는 표시패널(DP)이 표시하는 영상이 동영상인지 또는 정지영상인지에 따라 변하며, 이는 도 8에서 자세히 설명한다.
도 6은 도 5에 도시된 복수 개의 스테이지들(SRC1~SRCn) 중 i번째 스테이지(SRCi)의 회로도이고, 도 7은 도 6에 도시된 i번째 스테이지의 입출력신호 파형도이다. 도 5에 도시된 복수 개의 스테이지들(SRC1~SRCn) 각각은 도 6과 동일한 회로 구성을 가질 수 있다.
i번째 스테이지(SRCi)는 제1 출력부(111-1), 제2 출력부(111-2), 충전부(CA), 제어부(112), 제1 풀다운부(113-1), 제2 풀다운부(113-2), 제1 홀딩부(114-1), 제2 홀딩부(114-2), 및 인버터부(115)를 포함한다.
제1 출력부(111-1)는 게이트 신호(GSi)를 i번째 게이트 라인(미도시)에 출력하고, 제2 출력부(111-2)는 캐리 신호(CRSi)를 i+1번째 스테이지에 제공한다.
게이트 신호들(GS1~GSn) 각각은 게이트-고전압(VH-G)을 유지하는 구간과 게이트-저전압(VL-G)을 유지하는 구간을 포함한다. 게이트-고전압(VH-G)은 제1 클럭 전압(VCK1)과 실질적으로 동일하다. 게이트 저전압(VL-G)은 제1 저전압(VSS1)과 실질적으로 동일하다.
캐리 신호들(CRS1~CRSn) 각각은 캐리-고전압(VH-C)을 유지하는 구간과 캐리-저전압(VL-C)을 유지하는 구간을 포함한다. 캐리-고전압(VH-C)은 제1 클럭 전압(VCK1)과 실질적으로 동일하다. 캐리-저전압(VL-C)은 제2 저전압(VSS2)과 실질적으로 동일하다.
충전부(CA)는 Q-노드(NQ)에 인가되는 i-1번째 스테이지의 캐리 신호(CRSi - 1)의 고전압에 의하여 충전된다.
제어부(112)는 Q-노드(NQ)의 전압을 조정하여, 제1 출력부(111-1) 및 제2 출력부(111-2)의 온/오프를 제어한다. 제어부(112)는 i-1번째 스테이지의 캐리 신호(CRSi-1)에 응답하여 제1 출력부(111-1) 및 제2 출력부(111-2)를 턴-온 시키고, i+1번째 스테이지의 캐리 신호(CRSi + 1)에 응답하여 제1 출력부(111-1) 및 제2 출력부(111-2)를 턴-오프 시킨다. 이후, 제어부(112)는 A-노드(NA)의 전압에 따라 Q-노드(NQ)에 제2 저전압(VSS2)을 제공한다.
제1 풀다운부(113-1)는 게이트 출력단자(OT)에 제1 저전압(VSS1)을 제공하여, 게이트 신호(GSi)의 전압을 게이트-고전압(VH-G)에서 게이트-저전압(VL-G)으로 다운시킨다. 제2 풀다운부(113-2)는 캐리 출력단자(CR)에 제2 저전압(VSS2)을 제공하여, 캐리 신호(CRSi)의 전압을 캐리-고전압(VH-C)에서 캐리-저전압(VL-C)으로 다운시킨다.
제1 홀딩부(114-1)는 제1 풀다운부(113-1)가 게이트 신호(GSi)의 전압을 다운시킨 후, 게이트 출력단자(OT)에 제1 저전압(VSS1)을 제공하여 게이트 신호(GSi)의 전압을 게이트-저전압(VL-G)으로 유지시킨다. 제2 홀딩부(114-2)는 제2 풀다운부(113-2)가 캐리 신호(CRSi)의 전압을 다운시킨 후, 캐리 출력단자(CR)에 제2 저전압(VSS2)을 제공하여 캐리 신호(CRSi)의 전압을 캐리-저전압(VL-C)으로 유지시킨다.
인버터부(114)는 제1 홀딩부(114-1) 및 제2 홀딩부(114-2)의 동작을 제어한다. 인버터부(114)는 A-노드(NA)에 제1 홀딩부(114-1) 및 제2 홀딩부(114-2)를 온/오프 시키기 위한 인버터 신호를 제공한다. 여기서, A-노드(NA)는 인버터부(114)로부터 클럭 신호(CKV)에 근거하여 생성된 인버터 신호가 인가되는 부분으로, 제1 홀딩부(114-1) 및 제2 홀딩부(114-2) 각각이 포함하는 트랜지스터의 제어전극에 연결된다. 또한, A-노드(NA)는 Q-노드(NQ)에 제2 저전압(VSS2)이 인가되는 것에 관여한다. 인버터 신호는 인버터-저전압(VA0)과 인버터-고전압(VA1) 사이를 스윙하는 교류신호이다.
도 6 및 도 7을 참조하여 i번째 스테이지(SRCi)의 구성을 좀더 상세히 검토한다. 도 7은 복수 개의 수평 구간들 중 i번째 게이트 신호(GSi)가 출력되는 수평 구간(HPi, 이하 i번째 수평 구간), 바로 이전 수평 구간(HPi -1, 이하 i-1번째 수평 구간), 및 바로 이후 수평 구간(HPi+1, 이하 i+1번째 수평 구간)을 표시하였다.
제1 출력부(111-1)는 제1 출력 트랜지스터(TRG1)를 포함한다. 제1 출력 트랜지스터(TRG1)는 제1 클럭 신호(CKV1)가 인가되는 입력전극, Q-노드(NQ)에 연결된 제어전극, 및 게이트 출력단자(OT)에 연결된 출력전극을 포함한다. 클럭단자(CK)를 통해 제1 클럭 신호(CKV1)가 제1 출력 트랜지스터(TRG1)의 입력전극에 인가된다. 게이트 출력단자(OT)를 통해 게이트 신호(GSi)가 출력된다. Q-노드(NQ)는 제어부(112)의 출력단이다. 도 6에서는, 클럭단자(CK)를 통해 제1 클럭 신호(CKV1)가 인가되는 것을 예시적으로 도시하였으나, 이에 제한되지 않으며 클럭단자(CK)를 통헤 제2 클럭 신호(CKV2)가 인가될 수도 있다.
제2 출력부(111-2)는 제2 출력 트랜지스터(TRG2)를 포함한다. 제2 출력 트랜지스터(TRG2)는 제1 클럭 신호(CKV1)를 수신하는 입력전극, Q-노드(NQ)에 연결된 제어전극, 및 캐리 출력단자(CR)에 연결된 출력전극을 포함한다. 캐리 출력단자(CR)를 통해 캐리 신호(CRSi)가 출력된다.
충전부(CA)는 커패시터(CP)을 포함한다. 커패시터(CP)는 제1 출력 트랜지스터(TRG1)의 제어전극과 출력전극 사이에 배치된다. 커패시터(CP)의 일단이 Q-노드(NQ)에 연결되어 있고, 커패시터(CP)의 타단이 게이트 출력단자(OT)에 연결되어 있다.
제어부(112)는 제1 내지 제3 제어 트랜지스터들(TRG3, TRG4, TRG5)을 포함한다.
제1 제어 트랜지스터(TRG3)는 i-1번째 스테이지(SRCi-1)에서 출력되는 캐리 신호(CRSi-1)가 인가되는 제어전극, 제1 제어 트랜지스터(TRG3)의 제어전극에 연결된 입력전극, Q-노드(NQ)에 연결되는 출력전극을 포함한다. i-1번째 스테이지의 캐리 신호(CRSi-1)는 제1 제어 트랜지스터(TRG3)의 제어전극에 인가되는 제어신호이다.
제2 제어 트랜지스터(TRG4)는 제어단자(CT)에 연결되어 i+1번째 스테이지의 캐리 신호(CRSi + 1)가 인가되는 제어전극, 제2 전압입력단자(V2)에 연결되어 제2 저전압(VSS2)가 인가되는 입력전극, 및 Q-노드(NQ)에 연결된 출력전극을 포함한다.
제3 제어 트랜지스터(TRG5)는 A-노드(NA)에 연결된 제어전극, 제2 전압입력단자(V2)에 연결되어 제2 저전압(VSS2)가 인가되는 입력전극, 및 Q-노드(NQ)에 연결된 출력전극을 포함한다.
도시하지는 않았으나, 제어부(112)는 Q-노드(NQ)로부터 제어부(112) 쪽으로 전류가 누설되는 것을 방지하기 위하여 제1 제어 트랜지스터(TRG3) 또는 제2 제어 트랜지스터(TRG4)와 직렬로 연결된 트랜지스터를 더 포함할 수 있다.
제1 제어 트랜지스터(TRG3)가 i-1번째 스테이지의 캐리 신호(CRSi - 1)에 응답하여 턴-온 되면, Q-노드(NQ)의 전위는 베이스 전압(VQ0)에서 제1 부스팅 전압(VQ1)으로 상승하고, 제1 출력 트랜지스터(TRG1) 및 제2 출력 트랜지스터(TRG2)는 턴-온 된다. 이 때, 제1 출력 트랜지스터(TRG1)가 턴-온 되면서 클럭단자(CK)로부터 제1 클럭 신호(CKV1)의 제2 클럭 전압(VCK2)이 게이트 출력단자(OT)에 인가 될 수 있다. 베이스 전압(VQ0)은 제2 저전압(VSS2)과 실질적으로 동일할 수 있다.
i-1번째 스테이지의 캐리 신호(CRSi - 1)가 Q-노드(NQ)에 인가되면 커패시터(CP)는 충전된다. 이 후, 제1 출력 트랜지스터(TRG1)는 부트스트랩(bootstrap) 된다. 즉, 제1 출력 트랜지스터(TRG1)의 제어전극에 연결된 Q-노드(NQ)는 제1 부스팅 전압(VQ1)으로부터 제2 부스팅 전압(VQ2)으로 부스팅된다. 제2 부스팅 전압(VQ2)는 제1 부스팅 전압(VQ1)보다 크다.
i+1번째 스테이지의 캐리 신호(CRSi + 1)에 응답하여 제2 제어 트랜지스터(TRG4)가 턴-온 되면, Q-노드(NQ)의 전압은 베이스 전압(VQ0)으로 낮아진다. A-노드(NA)에 인가된 인버터 신호에 응답하여 제3 제어 트랜지스터(TRG5)가 턴-온되면, Q-노드(NQ)의 전압은 베이스 전압(VQ0)을 유지한다. Q-노드(NQ)의 전압이 베이스 전압(VQ0)으로 낮아지면, Q-노드(NQ)에 연결된 제1 및 제2 출력 트랜지스터(TRG1, TRG2)는 턴-오프된다.
제1 풀다운부(113-1)는 제1 풀다운 트랜지스터(TRG6)를 포함한다. 제1 풀다운 트랜지스터(TRG6)는 i+1번째 스테이지의 캐리 신호(CRSi + 1)에 응답하여 게이트 출력단자(OT)에 제1 저전압(VSS1)을 제공한다. 제1 풀다운 트랜지스터(TRG6)는 제어단자(CT)에 연결되어 i+1번째 스테이지의 캐리 신호(CRSi + 1)를 수신하는 제어전극, 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 인가받는 입력전극, 및 게이트 출력단자(OT)에 연결된 출력전극을 포함한다. 제1 풀다운 트랜지스터(TRG6)의 출력전극은 제1 출력 트랜지스터(TRG1)의 출력전극과 연결된다. 단, 제1 풀다운 트랜지스터(TRG6)의 의 연결구조는 이제 제한되지 않으며, 제1 풀다운 트랜지스터(TRG6)의 입력전극은 제2 전압입력단자(V2)에 연결되어 제2 저전압(VSS2)을 인가 받을 수도 있다.
즉, i번째 수평 구간(HPi)에서 Q-노드(NQ)가 제2 부스팅 전압(VQ2)으로 부스팅 되었을 때, 게이트 신호(GSi)의 전압은 게이트-고전압(VH-G)으로 된다. 그 후, 제1 풀다운부(113-1)의 제1 풀다운 트랜지스터(TRG6)가 턴-온 되면서 게이트 신호(GSi)의 전압을 게이트-저전압(VL-G)으로 다운 시킨다.
제2 풀다운부(113-2)는 제2 풀다운 트랜지스터(TRG7)를 포함한다. 제2 풀다운 트랜지스터(TRG7)는 i+1번째 스테이지의 캐리 신호(CRSi + 1)에 응답하여 캐리 출력단자(CR)에 제2 저전압(VSS2)을 제공한다. 제2 풀다운 트랜지스터(TRG7)는 제어단자(CT)에 연결되어 i+1번째 스테이지의 캐리 신호(CRSi + 1)를 수신하는 제어전극, 제2 전압입력단자(V2)에 연결되어 제2 저전압(VSS2)을 인가받는 입력전극, 및 캐리 출력단자(CR)에 연결된 출력전극을 포함한다. 제2 풀다운 트랜지스터(TRG7)의 출력전극은 제2 출력 트랜지스터(TRG2)의 출력전극과 연결된다. 단, 제2 풀다운 트랜지스터(TRG7)의 의 연결구조는 이제 제한되지 않으며, 제2 풀다운 트랜지스터(TRG7)의 입력전극은 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 인가 받을 수도 있다.
즉, i번째 수평 구간(HPi)에서 Q-노드(NQ)가 제2 부스팅 전압(VQ2)으로 부스팅 되었을 때, 캐리 신호(CRSi)의 전압은 캐리-고전압(VH-C)으로 된다. 그 후, 제2 풀다운부(113-2)의 제2 풀다운 트랜지스터(TRG7)가 턴-온 되면서 캐리 신호(CRSi)의 전압을 캐리-저전압(VL-C)으로 다운 시킨다.
제1 홀딩부(114-1)는 제1 홀딩 트랜지스터(TRG8)를 포함한다. 제1 홀딩 트랜지스터(TRG8)는 제1 전압입력단자(V1)에 연결된 입력전극, A-노드(NA)에 연결된 제어전극, 및 게이트 출력단자(OT)에 연결된 출력전극을 포함한다. 본 발명의 일 실시예에서 제1 홀딩 트랜지스터(TRG8)의 입력전극은 제2 전압입력단자(V2)에 연결될 수도 있다.
i+1번째 수평 구간(HPi +1) 이후에, 제1 홀딩 트랜지스터(TRG8)는 A-노드(NA)로부터 출력된 인버터 신호에 응답하여 게이트 출력단자(OT)에 제1 저전압(VSS1)을 제공한다.
제2 홀딩부(114-2)는 제2 홀딩 트랜지스터(TRG9)를 포함한다. 제1 홀딩 트랜지스터(TRG9)는 제2 전압입력단자(V2)에 연결된 입력전극, A-노드(NA)에 연결된 제1 제어전극, 영상판단 단자(VJT)에 연결된 제2 제어전극, 및 캐리 출력단자(CR)에 접속된 출력전극을 포함한다. 본 발명의 일 실시예에서 제2 홀딩 트랜지스터(TRG9)의 입력전극은 제2 전압입력단자(V2)에 연결될 수도 있다. 제2 홀딩 트랜지스터(TRG9)는 자신의 제1 제어전극에 인가되는 인버터-고전압(VA1)을 갖는 인버터 신호 또는 자신의 제2 제어전극에 인가되는 제2 영상 판단 전압(VJ-S)을 갖는 영상 판단 신호(VJS)에 의해 턴-온 된다.
i+1번째 수평 구간(HPi +1) 이후에, 제2 홀딩 트랜지스터(TRG9)는 A-노드(NA)로부터 출력된 인버터 신호에 응답하여 캐리 출력단자(CR)에 제2 저전압(VSS2)을 제공한다.
인버터부(115)는 제2 출력부(111-2)에서 출력되는 캐리 신호(CRSi)에 응답하여 A-노드(NA)에 제1 저전압(VSS1)을 제공한다. 이후, 인버터부(114)는 A-노드(NA)에 제1 클럭 신호(CKV1)를 제공한다. 인버터부(115)는 i-1번째 수평 기간(HPi -1), i번째 수평 기간(HPi), 및 i+1번째 수평 기간(HPi + 1)에 인버터-저전압(VA0)을 갖는 인버터 신호를 출력한다. 이후, 인버터부(115)는 인버터 고전압(VA1)을 갖는 인버터 신호를 출력한다. 인버터부(114)는 i+2번째 수평 기간부터 해당 프레임이 끝날때까지 제1 클럭 신호(CKV1)과 실질적으로 동일한 파형을 갖는 인버터 신호를 출력한다.
인버터부(115)는 제1 내지 제4 인버터 트랜지스터들(TRG10, TRG11, TRG12, TRG13)을 포함한다.
제1 인버터 트랜지스터(TRG10)는 A-노드(NA)에 연결된 출력전극, 캐리 출력단자(CR)에 연결된 제어전극, 및 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 인가받는 입력전극을 포함한다.
제2 인버터 트랜지스터(TRG11)는 제3 인버터 트랜지스터(TRG12)의 출력전극 및 제4 인버터 트랜지스터(TRG13)의 제어전극에 연결된 출력전극, 캐리 출력단자(CR)에 연결된 제어전극, 및 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)를 인가받는 입력전극을 포함한다.
제3 인버터 트랜지스터(TRG12)의 제어전극 및 입력전극은 클럭단자(CK)와 연결된다. 제3 인버터 트랜지스터(TRG12)의 출력전극은 제2 인버터 트랜지스터(TRG11)의 출력전극 및 제4 인버터 트랜지스터(TRG13)의 제어전극에 연결된다.
제4 인버터 트랜지스터(TRG13)는 클럭단자(CK)에 연결된 입력전극, 제3 인버터 트랜지스터(TRG12)의 출력전극에 연결된 제어전극, 및 A-노드(NA)에 연결된 출력전극을 포함한다.
제1 인버터 트랜지스터(TRG10)와 제2 인버터 트랜지스터(TRG11)는 i번째 수평 구간(HPi) 동안 캐리 신호(CRSi)에 응답하여 A-노드(NA)에 제1 저전압(VSS1)을 공급한다. 따라서, i번째 수평 구간(HPi) 동안 제1 홀딩 트랜지스터(TRG114-1) 및 제2 홀딩 트랜지스터(114-2)는 턴-오프된다.
도 8는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
표시장치(DD)는 표시패널(DP)를 통해 수요자에게 동영상 또는 정지영상을 제공한다. 동영상은 연속하는 복수의 프레임들마다 표시패널(DP)에 표시되는 정보가 변하는 영상이다. 정지영상은 연속하는 복수의 프레임들마다 표시패널(DP)에 표시되는 정보가 일정한 영상이다.
표시장치(DD)가 영상을 표시하는 구간은 정지영상 표시구간(F-S, 또는 제1 구간)과 동영상 표시구간(F-V, 또는 제2 구간)으로 구분될 수 있다. 동영상 표시구간(F-V)과 정지영상 표시구간(F-S) 각각은 연속하는 복수의 프레임들을 포함할 수 있다. 동영상 표시구간(F-V)과 정지영상 표시구간(F-S)은 앞에서 설명한 영상 판단부(320)에 의해 구분될 수 있다.
동영상 표시구간(F-V)에서, 영상 판단 신호(VJS)는 제1 영상 판단 전압(VJ-M, 또는 동영상 판단 전압)을 갖는다. 제1 영상 판단 전압(VJ-M)은 제1 저전압(VSS1) 또는 제2 저전압(VSS2)과 실질적으로 동일할 수 있다.
정지영상 표시구간(F-S)에서, 영상 판단 신호(VJS)는 제2 영상 판단 전압(VJ-S, 또는 정지영상 판단 전압)을 갖는다. 제2 영상 판단 전압(VJ-S)은 제1 영상 판단 전압(VJ-M)보다 크며, 제1 클럭 전압(VCK1)과 실질적으로 동일할 수 있다.
도 6 및 도 8을 참조하면, 정지영상 표시구간(F-S)에서, 제2 홀딩 트랜지스터(114-2)가 턴-온 되어 제2 홀딩부(114-2)는 캐리 출력단자(CR)에 제2 저전압(VSS2)을 제공할 수 있다. 즉, 정지영상 표시구간(F-S)에서는 캐리 출락단자(CR)에서 출력되는 캐리 신호(CRSi)가 제2 저전압(VSS2)에 의해 캐리-저전압(VL-C)을 갖는다.
도 5 및 도 8을 참조하면, 정지영상 표시구간(F-S)에서는 캐리 신호들(CRS1~CRSn) 중 적어도 어느 하나는 캐리-저전압(VL-C)만을 가진다. 예를들어, 정지영상 표시구간(F-S)에서, 첫번째 스테이지(SRC1)의 캐리 신호(CRS1)가 캐리-저전압(VL-C)을 가지는 경우, 두번째 스테이지(SRC2)의 입력단자(IN)에 연결된 두번째 스테이지(SRC2)의 제어부(112)의 제1 제어 트랜지스터(TRG3)가 턴-온되지 않는다. 이에 두번째 스테이지(SRC2) 및 이에 종속적으로 연결된 스테이지들(SRC3~SRCn)이 동작하지 않는다.
첫번째 스테이지(SRC1)의 캐리 신호(CRS1)가 캐리-저전압(VL-C)을 가지는 경우, 두번째 내지 n번째 스테이지들(SRC2~SCRn)의 게이트 신호들(GS2~GSn) 각각은 게이트-저전압(VL-G)을 갖고, 두번째 내지 n번째 스테이지들(SRC2~SCRn)의 캐리 신호들(CRS2~CRSn) 각각은 캐리-저전압(VL-C)을 갖는다. 그러나, 첫번째 게이트 신호(GS1)는 영상 판단 신호(VJS)의 영향을 받지 않으므로, 정지영상 표시구간(F-S)에서도 게이트-고전압(VH-G)을 가질 수 있다.
본 발명의 일 실시예에 따르면, 클럭 신호들(CKV1, CKV2)에 대한 별도의 제어가 없이도 게이트 구동회로(100)의 스테이지들(SRC1~SRCn) 전부 또는 이들 중 일부의 동작을 정지할 수 있어서, 정지영상 표시구간(F-S) 동안 표시장치(DD)가 소모하는 전력을 줄일 수 있다.
도 9은 도 6에 도시된 i번째 스테이지(SRCi) 일부의 레이아웃이다. 도 10는 도 9의 I-I' 을 따라 절단한 단면을 도시한 단면도이다.
도 9에는 i번째 구동 스테이지(SRCi, 도 6 참조)의 제1 출력 트랜지스터(TRG2), 제1 제어 트랜지스터(TRG3), 제2 제어 트랜지스터(TRG4), 및 제2 홀딩 트랜지스터(TRG9)와 이들의 연결구조를 도시하였다.
구체적으로, i번째 구동 스테이지(SRCi)는 서로 다른 층에 배치된 제1 도전층, 제2 도전층, 제3 도전층, 및 활성층을 포함한다. 제1 도전층, 제2 도전층, 및 제3 도전층은 패터닝된 복수 개의 전극들 및 배선들을 포함할 수 있다. 활성층은 패터닝된 복수 개의 부분들을 포함한다. 제1 도전층, 제2 도전층, 및 제3 도전층 각각의 사이에는 절연층들이 배치된다.
도 9 및 도 10에 도시된 것과 같이, 제1 도전층의 일부는 제2 출력 트랜지스터(TRG2)의 제어전극(CEG2), 제1 제어 트랜지스터(TRG3)의 제어전극(CEG3), 제2 제어 트랜지스터(TRG4)의 제어전극(CEG4), 및 제1 홀딩 트랜지스터(TRG9)의 제1 제어전극(CEG9-1)을 구성한다.
제2 도전층의 일부는 트랜지스터들(TRG2, TRG3, TRG4, TRG9)의 입력전극들(IEG2, IEG3, IEG4, IEG9) 및 출력전극들(OEG2, OEG3, OEG4, OEG9)을 구성한다.
제3 도전층의 일부는 제1 홀딩 트랜지스터(TRG9)의 제2 제어전극(CEG9-2)을 구성한다.
제2 도전층은 트랜지스터들(TRG2, TRG3, TRG4)을 연결하는 제1 배선(CL10)을 포함할 수 있다. 제1 배선(CL10)은 도 6에 도시된 Q-노드(NQ)에 대응한다. 또한, 제3 도전층은 제1 홀딩 트랜지스터(TRG9)의 제2 제어전극(CEG9-2)을 제2 전압입력단자(V2)와 연결하는 제2 배선(CL20)을 포함할 수 있다.
제2 출력 트랜지스터(TRG2)의 제어전극(CEG2)과 제1 배선(CL10)은 제1 도전층과 제2 도전층 사이에 배치된 절연층을 관통하는 제1 컨택홀(CH1)을 통해 연결될 수 있다.
제1 제어 트랜지스터(TRG3)의 제어전극(CEG3)은 제1 도전층과 제2 도전층 사이에 배치된 절연층을 관통하는 제2 컨택홀(CH2)을 통해 제1 제어 트랜지스터(TRG3)의 입력전극(IEG3) 및 입력단자(IN)에 연결될 수 있다.
도 4 및 도 9를 참조하면, 제1 홀딩 트랜지스터(TRG9)의 제1 제어전극(CEG9-1)은 화소 트랜지스터(TRP)의 화소 제어전극(GEP)과 동일한 층 상에 배치된다. 제1 홀딩 트랜지스터(TRG9) 제1 제어전극(CEG9-1)은 화소 트랜지스터(TRP)의 화소 제어전극(CEP)과 동일한 물질로 구성되고, 동일한 층 구조를 가질 수 있다.
제1 홀딩 트랜지스터(TRG9)의 입력전극(IEG9) 및 출력전극(OEG9)은 화소 트랜지스터(TRP)의 화소 입력전극(IEP) 및 화소 출력전극(OEP)과 동일한 층 상에 배치된다. 제1 홀딩 트랜지스터(TRG9)의 입력전극(IEG9)과 출력전극(OEG9)은 화소 트랜지스터(TRP)의 화소 입력전극(IEP) 및 화소 출력전극(OEP)과 동일한 물질로 구성되고, 동일한 층 구조를 가질 수 있다.
제1 절연층(10)은 제1 홀딩 트랜지스터(TRG9) 및 화소 트랜지스터(TRP)에서 같은 층 구조로 공통적으로 배치된다.
제1 홀딩 트랜지스터(TRG9)의 활성화층(ALG9)은 화소 트랜지스터(TRP)의 화소 활성화층(ALP)과 동일한 층 상에 배치될 수 있다. 제1 홀딩 트랜지스터(TRG9)의 활성화층(ALG9)은 화소 트랜지스터(TRP)의 화소 활성화층(ALP)과 동일한 물질로 구성되고, 동일한 층 구조를 가질 수 있다.
제1 홀딩 트랜지스터(TRG9)은 화소 트랜지스터(TRP)에 비해 제2 제어전극(CEG9-2)을 더 포함한다. 제2 제어전극(CEG9-2)은 제1 제어전극(CEG9-1)과 중첩하여 배치된다. 제2 제어전극(CEG9-2)은 제1 제어전극(CEG9-1)과 동일한 물질로 구성될 수 있다. 제1 홀딩 트랜지스터(TRG9)의 제2 제어전극(CEG9-2)에는 영상 판단 신호(VJS)가 인가된다.
제1 홀딩 트랜지스터(TRG9)의 제1 제어전극(CEG9-1) 또는 제2 제어전극(CEG9-2)에 인가되는 신호에 응답하여 활성화층(ALG9)에 전류가 흐르게 된다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 게이트 구동회로(100)에 포함되는 복수 개의 스테이지들 중 i번째 스테이지(SRC-1i, SRC-2i)의 회로도이다.
도 11은 본 발명의 일 실시예에 따른 i번째 스테이지(SRC-1i)의 회로도이다. 도 11에 도시된 i번째 스테이지(SRC-1i)는 도 6에 도시된 i번째 스테이지(SRCi)와 달리, 제2 홀딩부(114-2)가 아닌 제어부(112)가 더블 게이트 트랜지스터를 포함한다.
제어부(113)의 제3 제어 트랜지스터(TRG5)는 A-노드(NA)에 연결된 제1 제어전극, 영상판단 단자(VJT)에 연결된 제2 제어전극, 제2 전압입력단자(V2)에 연결되어 제2 저전압(VSS2)가 인가되는 입력전극, 및 Q-노드(NQ)에 연결된 출력전극을 포함한다.
제3 제어 트랜지스터(TRG5)의 제2 제어전극에 제2 영상 판단 전압(VJ-S)을 갖는 영상 판단 신호(VJS)가 인가되면, 제3 제어 트랜지스터(TRG5)는 Q-노드(NQ)에 제2 저전압(VSS2)을 제공한다. 이에 따라, Q-노드(NQ)의 전압이 제1 부스팅 전압(VQ1) 또는 제2 부스팅 전압(VQ2)으로 되지 못하여 제1 출력 트랜지스터(TRG1) 및 제2 출력 트랜지스터(TRG2)는 턴-온되지 않는다.
정지영상 표시구간(F-S)에서, 게이트 신호(GSi)는 게이트-저전압(VL-G)을 갖고 캐리 신호(CRSi)는 캐리-저전압(VL-C)을 가지며, 이와같이 게이트 구동회로(100)의 스테이지들(SRC1~SRCn)의 동작을 제어하여 표시장치(DD)가 소비하는 전력을 줄일 수 있다.
그 외의 것들에 대한 설명은 도 6에서 설명한 것과 동일한바 생략한다.
도 12은 본 발명의 일 실시예에 따른 i번째 스테이지(SRC-2i)의 회로도이다. 도 11에 도시된 i번째 스테이지(SRC-2i)는 도 6에 도시된 i번째 스테이지(SRCi)와 달리, 제2 홀딩부(114-2)가 아닌 제1 풀다부(113-1) 또는 제2 풀다운부(113-2)가 더블 게이트 트랜지스터를 포함한다.
제1 풀다운 트랜지스터(TRG6)는 제어단자(CT)에 연결되어 i+1번째 스테이지의 캐리 신호(CRSi + 1)를 수신하는 제1 제어전극, 영상판단 단자(VJT)에 연결된 제2 제어전극, 제1 전압입력단자(V1)에 연결되어 제1 저전압(VSS1)을 인가받는 입력전극, 및 게이트 출력단자(OT)에 연결된 출력전극을 포함한다.
제1 풀다운 트랜지스터(TRG6)의 제2 제어전극에 제2 영상 판단 전압(VJ-S)을 갖는 영상 판단 신호(VJS)가 인가되면, 제1 풀다운 트랜지스터(TRG6)는 게이트 출력단자(OT)에 제1 저전압(VSS1)을 제공한다. 이에 따라, 정지영상 표시구간(F-S)에서 게이트 신호(GSi)는 게이트-저전압(VL-G)을 가진다.
제2 풀다운 트랜지스터(TRG7)는 제어단자(CT)에 연결되어 i+1번째 스테이지의 캐리 신호(CRSi + 1)를 수신하는 제1 제어전극, 영상판단 단자(VJT)에 연결된 제2 제어전극, 제2 전압입력단자(V2)에 연결되어 제2 저전압(VSS2)을 인가받는 입력전극, 및 캐리 출력단자(CR)에 연결된 출력전극을 포함한다.
제2 풀다운 트랜지스터(TRG7)의 제2 제어전극에 제2 영상 판단 전압(VJ-S)을 갖는 영상 판단 신호(VJS)가 인가되면, 제2 풀다운 트랜지스터(TRG7)는 캐리 출력단자(CR)에 제2 저전압(VSS2)을 제공한다. 이에 따라, 정지영상 표시구간(F-S)에서 캐리 신호(CRSi)는 캐리-저전압(VL-C)을 가진다.
이와같이 게이트 구동회로(100)의 스테이지들(SRC1~SRCn)의 동작을 제어하여 표시장치(DD)가 소비하는 전력을 줄일 수 있다.
그 외의 것들에 대한 설명은 도 6에서 설명한 것과 동일한바 생략한다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시장치 DP: 표시패널
DS1: 제1 기판 DS2: 제2 기판
100: 게이트 구동회로 200: 데이터 구동회로
300: 제어전압 생성부 320: 영상 판단부
MCB: 회로기판 SRC1~SRCn: 스테이지
111-1: 제1 출력부 111-2: 제2 출력부
112: 제어부 113-1: 제1 풀다운부
113-2: 제2 풀다운부 114-1: 제1 홀딩부
114-2: 제2 홀딩부 115: 인버터부
VJT: 영상판단 단자

Claims (20)

  1. 복수의 게이트 라인들, 복수의 데이터 라인들, 및 상기 복수의 게이트 라인들 및 상기 복수의 데이터 라인들에 연결된 복수의 화소들을 포함하며, 동영상 또는 정지영상을 표시하는 표시패널;
    상기 게이트 라인들에 각각이 게이트-온 전압 및 상기 게이트-온 전압보다 작은 게이트-오프 전압을 갖는 복수의 게이트 신호들을 출력하며, 종속적으로 연결된 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 중 적어도 어느 하나는 입력전극, 출력전극, 제1 제어전극, 및 제2 제어전극을 포함하는 더블 게이트 트랜지스터를 포함하는 게이트 구동회로; 및
    상기 더블 게이트 트랜지스터의 상기 제2 제어전극에 영상 판단 신호를 출력하며, 상기 표시패널이 상기 동영상을 표시할 때, 상기 영상 판단 신호는 제1 영상 판단 전압을 갖고, 상기 표시패널이 상기 정지영상을 표시할 때, 상기 영상 판단 신호는 상기 제1 영상 판단 전압보다 큰 제2 영상 판단 전압을 갖는 영상 판단부를 포함하며,
    상기 영상 판단 신호가 상기 제2 영상 판단 전압을 가질 때, 상기 더블 게이트 트랜지스터가 턴-온되어, 상기 복수의 스테이지들 중 상기 더블 게이트 트랜지스터를 포함하는 스테이지에 종속적으로 연결된 복수의 스테이지들에서 출력되는 복수의 게이트 신호들 각각은 상기 게이트-오프 전압을 갖고,
    상기 제2 영상 판단 전압은 15V 이상 35V 이하이고, 상기 제1 영상 판단 전압은 -12V 이상 -6V 이하인 표시장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 복수의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수),
    Q-노드의 전압에 따라 온/오프되며, 상기 i번째 스테이지의 입력단자로부터 수신된 클럭 신호로부터 상기 i번째 스테이지의 게이트 출력단자로 출력되는 상기 게이트 신호를 생성하는 제1 출력부;
    상기 Q-노드의 전압에 따라 온/오프되며, 상기 클럭 신호로부터 상기 i번째 스테이지의 캐리 출력단자로 출력되고 캐리-온 전압 및 상기 캐리-온 전압보다 작은 캐리-오프 전압을 포함하는 캐리 신호를 생성하는 제2 출력부;
    상기 Q-노드의 전압을 제어하는 제어부;
    상기 게이트 출력단자로 상기 게이트-온 전압을 갖는 상기 게이트 신호가 출력된 이후에, 상기 게이트 신호가 상기 게이트 오프-전압으로 다운되도록 상기 게이트 출력단자에 제1 저전압을 제공하는 제1 풀다운부;
    상기 캐리 출력단자로 상기 캐리-온 전압을 갖는 상기 캐리 신호가 출력된 이후에, 상기 캐리 신호가 상기 캐리-오프 전압으로 다운되도록 상기 캐리 출력단자에 제2 저전압을 제공하는 제2 풀다운부;
    A-노드의 전압에 따라 온/오프되며, 상기 게이트 출력단자에 상기 제1 저전압이 제공된 이후에 상기 게이트 출력단자에 상기 제1 저전압을 제공하는 제1 홀딩부;
    상기 A-노드의 전압에 따라 온/오프되며, 상기 캐리 출력단자에 상기 제2 저전압이 제공된 이후에 상기 캐리 출력단자에 상기 제2 저전압을 제공하는 제2 홀딩부; 및
    상기 A-노드의 전압을 제어하는 인버터부를 포함하는 표시장치.
  4. 제3 항에 있어서,
    상기 게이트-오프 전압은 상기 제1 저전압과 실질적으로 동일하고, 상기 캐리-오프 전압은 상기 제2 저전압과 실질적으로 동일한 표시장치.
  5. 제4 항에 있어서,
    상기 제1 저전압은 -8V 이상 -6V 이하이고, 상기 제2 저전압은 -12V 이상 -10V 이하인 표시장치.
  6. 제3 항에 있어서,
    상기 제2 풀다운부는 상기 더블 게이트 트랜지스터를 포함하며,
    상기 더블 게이트 트랜지스터의 상기 출력전극은 상기 캐리 출력단자에 연결되고, 상기 더블 게이트 트랜지스터의 상기 제1 제어전극은 상기 Q-노드에 연결된 표시장치.
  7. 제3 항에 있어서,
    상기 제어부는 상기 더블 게이트 트랜지스터를 포함하며,
    상기 더블 게이트 트랜지스터의 상기 출력전극은 상기 Q-노드에 연결되고, 상기 더블 게이트 트랜지스터의 상기 제1 제어전극은 상기 A-노드에 연결된 표시장치.
  8. 제3 항에 있어서,
    상기 제1 홀딩부는 상기 더블 게이트 트랜지스터를 포함하며,
    상기 더블 게이트 트랜지스터의 상기 출력전극은 상기 게이트 출력단자에 연결되고, 상기 더블 게이트 트랜지스터의 상기 제1 제어전극은 i+1번째 스테이지에서 출력되는 게이트 신호 또는 캐리 신호가 인가되는 표시장치.
  9. 제3 항에 있어서,
    상기 제2 홀딩부는 상기 더블 게이트 트랜지스터를 포함하며,
    상기 더블 게이트 트랜지스터의 상기 출력전극은 상기 캐리 출력단자에 연결되고, 상기 더블 게이트 트랜지스터의 상기 제1 제어전극은 i+1번째 스테이지에서 출력되는 게이트 신호 또는 캐리 신호가 인가되는 표시장치.
  10. 복수의 게이트 라인들, 복수의 데이터 라인들, 및 상기 복수의 게이트 라인들 및 상기 복수의 데이터 라인들에 연결된 복수의 화소들을 포함하며, 동영상 또는 정지영상을 표시하는 표시패널; 및
    복수 개의 트랜지스터들을 포함하며, 상기 복수의 게이트 라인들에 게이트 신호들을 출력하는 게이트 구동회로를 포함하며,
    상기 복수 개의 트랜지스터들 중 적어도 어느 하나는 입력전극, 출력전극, 제1 제어전극, 및 제2 제어전극을 포함하는 더블 게이트 트랜지스터이며,
    상기 더블 게이트 트랜지스터의 상기 입력전극에는 0보다 작은 저전압이 인가되고,
    상기 더블 게이트 트랜지스터의 상기 제2 제어전극에는, 상기 표시패널이 상기 정지영상을 표시할 때, 정지영상 판단 전압이 인가되어 상기 더블 게이트 트랜지스터가 턴-온되는 표시장치.
  11. 제10 항에 있어서,
    상기 제2 제어전극에는, 상기 표시패널이 상기 동영상을 표시할 때, 상기 정지영상 판단 전압보다 작은 동영상 판단 전압이 인가되는 표시장치.
  12. 제11 항에 있어서,
    상기 0보다 작은 저전압은 -12V 이상 -6V 이하인 표시장치.
  13. 제12 항에 있어서,
    상기 정지영상 판단 전압은 15V 이상 35V 이하이고, 상기 동영상 판단 전압은 -12V 이상 -6V 이하인 표시장치.
  14. 제10 항에 있어서,
    상기 게이트 구동회로는 상기 게이트 라인들에 상기 게이트 신호들을 출력하며 종속적으로 연결된 복수의 스테이지들을 포함하며,
    상기 복수의 스테이지들 중 i번째 스테이지는(여기서, i는 2 이상의 정수),
    Q-노드의 전압에 따라 온/오프되며, 상기 i번째 스테이지의 입력단자로부터 수신된 클럭 신호로부터 상기 i번째 스테이지의 게이트 출력단자로 출력되고 게이트-온 전압 및 상기 게이트-온 전압보다 작은 게이트-오프 전압을 포함하는 게이트 신호를 생성하는 제1 출력부;
    상기 Q-노드의 전압에 따라 온/오프되며, 상기 클럭 신호로부터 상기 i번째 스테이지의 캐리 출력단자로 출력되고 캐리-온 전압 및 상기 캐리-온 전압보다 작은 캐리-오프 전압을 포함하는 캐리 신호를 생성하는 제2 출력부; 및
    상기 Q-노드의 전압을 제어하는 제어부;
    상기 게이트 출력단자로 상기 게이트-온 전압을 갖는 상기 게이트 신호가 출력된 이후에, 상기 게이트 신호가 상기 게이트-오프 전압으로 다운되도록 상기 게이트 출력단자에 제1 저전압을 제공하는 제1 풀다운부;
    상기 캐리 출력단자로 상기 캐리 온 전압이 출력된 이후에, 상기 캐리 오프 전압으로 상기 캐리 신호가 다운되도록 상기 캐리 출력단자에 제2 저전압을 제공하는 제2 풀다운부;
    A-노드의 전압에 따라 온/오프되며, 상기 게이트 출력단자에 상기 제1 저전압이 제공된 이후에 상기 게이트 출력단자에 상기 제1 저전압을 제공하는 제1 홀딩부;
    상기 A-노드의 전압에 따라 온/오프되며, 상기 캐리 출력단자에 상기 제2 저전압이 제공된 이후에 상기 캐리 출력단자에 상기 제2 저전압을 제공하는 제2 홀딩부; 및
    상기 A-노드의 전압을 제어하는 인버터부를 포함하는 표시장치.
  15. 제14 항에 있어서,
    상기 게이트 오프 전압은 상기 제1 저전압과 실질적으로 동일하고, 상기 캐리 오프 전압은 상기 제2 저전압과 실질적으로 동일한 표시장치.
  16. 제14 항에 있어서,
    상기 제2 풀다운부는 상기 더블 게이트 트랜지스터를 포함하며,
    상기 더블 게이트 트랜지스터의 상기 입력전극에 인가되는 상기 0보다 작은 저전압은 상기 제2 저전압과 실질적으로 동일하고, 상기 더블 게이트 트랜지스터의 상기 출력전극은 상기 캐리 출력단자에 연결되고, 상기 더블 게이트 트랜지스터의 상기 제1 제어전극은 상기 Q-노드에 연결된 표시장치.
  17. 제14 항에 있어서,
    상기 제어부는 상기 더블 게이트 트랜지스터를 포함하며,
    상기 더블 게이트 트랜지스터의 상기 입력전극에 인가되는 상기 0보다 작은 저전압은 상기 제2 저전압과 실질적으로 동일하고, 상기 더블 게이트 트랜지스터의 상기 출력전극은 상기 Q-노드에 연결되고, 상기 더블 게이트 트랜지스터의 상기 제1 제어전극은 상기 A-노드에 연결된 표시장치.
  18. 제14 항에 있어서,
    상기 제1 홀딩부는 상기 더블 게이트 트랜지스터를 포함하며,
    상기 더블 게이트 트랜지스터의 상기 입력전극에 인가되는 상기 0보다 작은 저전압은 상기 제1 저전압과 실질적으로 동일하고, 상기 더블 게이트 트랜지스터의 상기 출력전극은 상기 게이트 출력단자에 연결되고, 상기 더블 게이트 트랜지스터의 상기 제1 제어전극은 i+1번째 스테이지에서 출력되는 게이트 신호 또는 캐리 신호가 인가되는 표시장치.
  19. 제14 항에 있어서,
    상기 제2 홀딩부는 상기 더블 게이트 트랜지스터를 포함하며,
    상기 더블 게이트 트랜지스터의 상기 입력전극에 인가되는 상기 0보다 작은 저전압은 상기 제1 저전압과 실질적으로 동일하고, 상기 더블 게이트 트랜지스터의 상기 출력전극은 상기 캐리 출력단자에 연결되고, 상기 더블 게이트 트랜지스터의 상기 제1 제어전극은 i+1번째 스테이지에서 출력되는 게이트 신호 또는 캐리 신호가 인가되는 표시장치.
  20. 복수의 게이트 라인들, 복수의 데이터 라인들, 및 상기 복수의 게이트 라인들 및 상기 복수의 데이터 라인들에 연결된 복수의 화소들을 포함하고, 복수의 프레임들을 포함하는 프레임 구간동안 이미지를 제공하며, 상기 프레임 구간은 연속하는 복수의 프레임들마다 상기 복수의 데이터 라인들에 인가되는 데이터 전압이 일정한 제1 구간 및 연속하는 복수의 프레임들마다 상기 복수의 데이터 라인들에 인가되는 데이터 전압이 변하는 제2 구간을 포함하는 표시패널;
    복수 개의 트랜지스터들을 포함하며, 상기 복수의 게이트 라인들에 게이트 신호들을 출력하는 게이트 구동회로;
    상기 복수의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로; 및
    상기 제1 구간에서 정지영상 판단 전압을 갖고 상기 제2 구간에 상기 정지영상 판단 전압보다 작은 동영상 판단 전압 갖는 영상 판단 신호 출력하는 영상판단 회로를 포함하고,
    상기 복수 개의 트랜지스터들 중 적어도 어느 하나는 입력전극, 출력전극, 제1 제어전극, 및 제2 제어전극을 포함하는 더블 게이트 트랜지스터이며,
    상기 더블 게이트 트랜지스터의 상기 입력전극에는 0보다 작은 전압이 인가되고,
    상기 더블 게이트 트랜지스터의 상기 제2 제어전극에는 상기 영상 판단 신호가 인가되는 표시장치.
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