KR20070082414A

KR20070082414A - 어레이 기판

Info

Publication number: KR20070082414A
Application number: KR1020060015224A
Authority: KR
Inventors: 장종웅
Original assignee: 삼성전자주식회사
Priority date: 2006-02-16
Filing date: 2006-02-16
Publication date: 2007-08-21

Abstract

어레이 기판에서, 게이트 구동회로는 베이스 기판의 주변영역에 직접적으로 형성되고, 서로 종속적으로 연결된 다수의 스테이지로 이루어져 게이트 신호를 순차적으로 출력한다. 각 스테이지는 제1 제어전압 및 상기 제1 제어전압과 다른 극성을 갖는 제2 제어전압에 응답하여 현재단 게이트 신호를 제1 클럭으로 풀업시키는 풀업 트랜지스터 및 다음단 스테이지로부터의 다음단 게이트 신호 및 다음단 게이트 신호와 다른 극성을 갖는 제3 제어전압에 응답하여 현재단 게이트 신호를 오프전압으로 풀다운시키는 풀다운 트랜지스터를 포함한다. 따라서, 풀업 및 풀다운 트랜지스터의 채널 사이즈를 증가시키지 않으면서 풀업 및 풀다운 트랜지스터의 구동 전류을 증가시킬 수 있다.

Description

어레이 기판{ARRAY SUBSTRATE}

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.

도 2는 도 1에 도시된 제1 및 제2 게이트 구동회로의 블럭도이다.

도 3은 도 2에 도시된 스테이지의 내부 회로도이다.

도 4는 도 3에 도시된 풀업 트랜지스터의 평면도이다.

도 5는 본 발명의 다른 실시예에 따른 풀업 트랜지스터의 평면도이다.

도 6은 도 5에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.

도 7은 본 발명의 다른 실시예에 따른 풀업 트랜지스터의 단면도이다.

*도면의 주요 부분에 대한 부호의 설명*

110 : 어레이 기판 120 : 컬러필터기판

130 : 액정층 100 : 액정표시패널

210 : 게이트 구동회로 310 : TCP

320 : 데이터 구동칩 330 : 인쇄회로기판

400 : 액정표시장치

본 발명은 어레이 기판에 관한 것으로, 더욱 상세하게는 게이트 구동회로가 직접적으로 형성된 어레이 기판에 관한 것이다.

일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다.

액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다. 액정표시패널에는 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동회로가 박막 공정을 통해 직접적으로 형성된다. 특히, 게이트 구동회로는 액정표시패널의 비유효 표시영역(이하, BM 영역)에 형성된다.

일반적으로, 게이트 구동회로는 다수의 스테이지가 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터로 이루어진다. 즉, 각 스테이지는 대응하는 게이트 라인에 게이트 신호를 제공하고, 이전 스테이지와 다음 스테이지의 구동을 제어한다.

최근에는 게이트 구동회로의 출력 특성을 향상시키기 위하여 게이트 구동회로의 출력단자에 연결된 풀업 및 풀다운 트랜지스터의 채널 사이즈를 증가시키고 있다. 그러나, 중소형 제품에서 액정표시패널의 BM 영역의 폭이 협소하므로, 게이트 구동회로에서 풀업 및 풀다운 트랜지스터의 채널 사이즈를 증가시키는데에는 한계가 있다.

따라서, 본 발명의 목적은 게이트 구동회로의 전체 사이즈를 증가시키지 않고 출력 특성을 향상시키기 위한 어레이 기판을 제공하는 것이다.

본 발명에 따른 어레이 기판은 베이스 기판, 다수의 화소 및 게이트 구동회로를 포함한다. 상기 베이스 기판은 표시영역 및 상기 표시영역에 인접한 주변영역으로 구분된다. 상기 다수의 화소는 상기 표시영역에 대응하는 상기 베이스 기판 상에 형성되고, 게이트 신호를 입력받는다. 상기 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지로 이루어져 상기 주변영역에 대응하는 상기 베이스 기판 상에 형성되고, 상기 게이트 신호를 순차적으로 출력한다.

상기 게이트 구동회로의 각 스테이지는 풀업 트랜지스터, 풀다운 트랜지스터 및 풀업 구동부를 포함한다. 상기 풀업 트랜지스터는 상기 각 스테이지의 출력단자에 연결되고, 제1 제어전압 및 상기 제1 제어전압과 다른 극성을 갖는 제2 제어전압에 응답하여 현재단 게이트 신호를 제1 클럭으로 풀업시킨다. 상기 풀다운 트랜지스터는 상기 각 스테이지의 출력단자에 연결되고, 다음단 스테이지들 중 어느 하나로부터의 다음단 게이트 신호 및 상기 다음단 게이트 신호와 다른 극성을 갖는 제3 제어전압에 응답하여 현재단 게이트 신호를 오프전압으로 풀다운시킨다. 상기 풀업 구동부는 이전단 스테이지들 중 어느 하나로부터 이전단 게이트 신호를 입력받아 상기 제1 게이트 전극으로 상기 제1 제어전압을 제공하여 상기 풀업 트랜지스터를 턴-온시킨다.

이러한 어레이 기판에 따르면, 풀업 및 풀다운 트랜지스터는 오프전압을 입 력되는 제2 제어전극을 더 구비함으로써, 상기 풀업 및 풀다운 트랜지스터의 채널 사이즈를 증가시키지 않으면서 상기 풀업 및 풀다운 트랜지스터의 구동 전류을 증가시킬 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(400)는 영상을 표시하는 액정표시패널(100), 상기 액정표시패널(100)에 데이터 신호를 출력하는 다수의 데이터 구동칩(320) 및 상기 액정표시패널(100)에 게이트 신호를 출력하는 게이트 구동회로(210)를 포함한다.

상기 액정표시패널(100)은 하부기판(110), 상기 하부기판(110)과 마주보는 상부기판(120) 및 상기 하부기판(110)과 상기 상부기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 액정표시패널(100)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)과 인접한 주변영역(PA)으로 이루어진다.

상기 표시영역(DA)에는 다수의 게이트 라인(GL1 ~ GLn) 및 상기 다수의 게이트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)에 의해서 매트릭스 형태의 다수의 화소영역이 정의된다. 상기 각 화소영역에는 박막 트랜지스터(Tr) 및 액정 커패시터(Clc)로 이루어진 화소(P1)가 구비된다. 본 발명의 일 예로, 상기 박막 트랜지스터(Tr)의 게이트 전극은 제1 게이트 라인(GL1)에 전기적으로 연결되고, 소오스 전극은 제1 데이터 라인(DL1)에 전기적으로 연결되며, 드레 인 전극은 상기 액정 커패시터(Clc)의 제1 전극인 화소전극에 전기적으로 연결된다.

상기 제1 주변영역(PA1)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 인접하고, 상기 제2 주변영역(PA2)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접한다. 상기 게이트 구동회로(210)는 상기 제1 주변영역(PA1)에 구비되고, 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 전기적으로 연결되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 상기 게이트 신호를 인가한다.

상기 제2 주변영역(PA2)에는 다수의 테이프 캐리어 패키지(Tape Carrier Package: TCP)(310)가 부착된다. 상기 다수의 TCP(310) 상에는 상기 다수의 데이터 구동칩(320)이 실장된다. 상기 다수의 데이터 구동칩(320)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 전기적으로 연결되어 상기 다수의 데이터 라인(DL1 ~ DLm)에 데이터 신호를 출력한다.

상기 액정표시장치(400)는 상기 게이트 구동회로(210)와 상기 다수의 데이터 구동칩(320)의 구동을 제어하기 위한 인쇄회로기판(330)을 더 구비한다. 상기 인쇄회로기판(330)은 상기 다수의 데이터 구동칩(320)의 구동을 제어하는 데이터측 제어신호와 영상 데이터를 출력하고, 상기 게이트 구동회로(210)의 구동을 제어하는 게이트측 제어신호를 출력한다. 상기 데이터측 제어신호와 영상 데이터는 상기 다수의 TCP(310)를 통해 상기 다수의 데이터 구동칩(320)으로 인가된다. 상기 게이트측 제어신호는 상기 게이트 구동회로(210)에 인접하는 TCP를 통해 상기 게이트 구동회로(210)로 인가된다.

이후, 도 2 내지 도 7을 참조하여 상기 게이트 구동회로(210)에 대해서 구체적으로 설명하기로 한다.

도 2는 도 1에 도시된 게이트 구동회로의 블럭도이다.

도 2를 참조하면, 게이트 구동회로(210)는 서로 종속적으로 연결된 다수의 스테이지(SRC1 ~ SRCn+1)로 이루어진다. 각 스테이지는 제1 입력단자(IN1), 제1 및 제2 클럭단자(CK1, CK2), 제2 입력단자(IN2), 전압입력단자(V1), 리셋단자(RE) 및 출력단자(OUT)를 포함한다.

상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제1 입력단자(IN1)는 이전단 스테이지의 출력단자(OUT)에 전기적으로 연결되어 이전단 게이트 신호를 입력받는다. 단, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 첫번째 스테이지(SRC1)의 제1 입력단자(IN1)에는 상기 게이트 구동회로(210)의 구동을 개시하는 개시신호(STV)가 제공된다. 상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제2 입력단자(IN2)는 다음단 스테이지의 출력단자(OUT)에 전기적으로 연결되어 다음단 게이트 신호를 입력받는다. 단, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 마지막 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 상기 개시신호(STV)가 제공된다.

상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 반전된 위상을 갖는 제2 클럭(CKVB)이 제공된다. 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1)에는 상기 제2 클럭(CKVB)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다.

상기 다수의 스테이지(SRC1 ~ SRCn+1)의 오프전압단자(V1)에는 오프전압(VSS)이 제공된다. 상기 다수의 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)들에는 다수의 게이트 라인(GL1, GL2, GL3,...GLn)이 전기적으로 연결된다. 따라서, 상기 다수의 스테이지(SRC1 ~ SRCn)는 출력단자들(OUT)을 통해 게이트 신호를 순차적으로 출력하여 상기 다수의 게이트 라인(GL1 ~ GLn)으로 인가한다. 상기 마지막 스테이지(SRCn+1)의 출력단자(OUT)는 다수의 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)에 전기적으로 연결된다.

상기 게이트 구동회로(210)는 외부로부터 상기 개시신호(STV)를 입력받는 개시신호배선(SL1), 상기 제1 및 제2 클럭(CKV, CKVB)을 각각 입력받는 제1 및 제2 클럭배선(SL2, SL3), 상기 오프전압(VSS)을 입력받는 오프전압배선(SL4)을 포함한다.

상기 개시신호배선(SL1)은 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 상기 첫번째 스테이지(SRC1)의 제1 입력단자(IN1) 및 상기 마지막 스테이지(SRCn+1)의 제2 입력단자(IN2)에 전기적으로 연결되어 상기 개시신호(STV)를 인가한다. 상기 제1 클럭배선(SL2)은 상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제1 클럭단자(CK1) 및 상기 짝수번째 스테이지(SRC2,...SRCn)의 제2 클럭단자(CK2)에 전기적으로 연결된다. 상기 제2 클럭배선(SL3)은 상기 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1) 및 상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제2 클럭단자(CK2)에 전기적으로 연결된다.

상기 오프전압배선(SL4)은 상기 다수의 스테이지(SRC1 ~ SRCn+1)의 오프전압단자(V1)에 전기적으로 연결된다. 여기서, 상기 오프전압배선(SL4)은 상기 다수의 스테이지(SRC1 ~ SRCn+1)는 상기 출력단자(OUT)가 구비되는 출력측에 인접하여 구비되고, 상기 개시신호배선(SL1), 제1 및 제2 클럭배선(SL2, SL3)은 상기 제1 및 제2 클럭단자(CK1, CK2)가 구비된 입력측에 인접하여 구비된다. 따라서, 상기 오프전압배선(SL4)과 상기 제1 및 제2 클럭배선(SL2, SL3)과의 사이에서 발생하는 기생 커패시턴스로 인해서 상기 제1 및 제2 클럭(CKV, CKVB)이 왜곡되는 것을 방지할 수 있다.

또한, 상기 개시신호배선(SL1), 제1 클럭배선(SL2) 및 제2 클럭배선(SL3)의 순서로 상기 입력측에 인접하여 구비된다. 따라서, 상기 개시신호배선(SL1)과 상기 제1 및 제2 클럭배선(SL2, SL3) 사이에서 발생하는 기생 커패시턴스로 인해 상기 제1 및 제2 클럭(CKV, CKVB)이 왜곡되는 것을 방지할 수 있다.

도 3은 도 2에 도시된 스테이지의 내부 회로도이고, 도 4는 도 3에 도시된 풀업 트랜지스터의 평면도이다.

도 3을 참조하면, 각 스테이지는 풀업부(211), 풀다운부(212), 풀업 구동부(213), 리플 방지부(214), 홀딩부(216), 스위칭부(217) 및 리셋부(218)를 포함한다.

상기 풀업부(211)는 상기 풀업 구동부(213)에 연결된 제1 제어전극, 오프전압단자(V1)에 연결된 제2 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진 풀업 트랜지스터(NT1)를 포함한다. 따 라서, 상기 풀업 트랜지스터(NT1)는 상기 풀업 구동부(213)로부터 제공되는 제1 제어전압과 상기 오프전압단자(V1)를 통해 입력되는 오프전압(VSS, 도 2에 도시됨)의 전위차에 응답하여 상기 출력단자(OUT)로 출력되는 현재단 게이트 신호를 제1 클럭단자(CK1)를 통해 제공된 클럭만큼 풀-업시킨다.

도 4에 도시된 바와 같이, 상기 풀업 트랜지스터(NT1)의 제1 제어전극(211a)이 형성되면, 그 위로 게이트 절연막(미도시)이 형성된다. 상기 제1 제어전극(211a)이 형성된 영역에 대응하여 상기 게이트 절연막 상에는 반도체층(211b)이 형성된다. 상기 반도체층(211b) 상에는 상기 제1 제어전극(211a)과 마주하도록 상기 입력전극(211c)이 형성된다. 상기 입력전극(211c)에는 상기 반도체층(211b)을 노출시키는 다수의 개구부가 형성된다. 상기 입력전극(211c)에 형성된 개구부에는 상기 출력전극(211d)이 형성된다. 상기 출력전극(211d)은 상기 입력전극(211c)과 소정의 간격으로 이격된다.

상기 출력전극(211d)과 상기 입력전극(211c)은 보호막(미도시)에 의해서 커버된다. 상기 보호막 상에는 투명한 도전성 물질로 이루어진 제2 제어전극(211e)이 형성된다. 상기 제2 제어전극(211e)은 상기 제1 제어전극(211a)과 절연되게 마주한다. 상기 제2 제어전극(211e)은 외부로부터 상기 오프전압(VSS)을 입력받는 오프전압배선(SL4)과 전기적으로 연결된다.

본 발명의 일 예로, 상기 오프전압배선(SL4)은 상기 제1 제어전극(211a)과 동일한 층에 구비되고, 상기 보호막 및 게이트 절연막에는 상기 오프전압배선(SL4)의 일부분을 노출시키기 위한 콘택홀(CT1)이 형성된다. 따라서, 상기 제2 제어전극 (211e)은 상기 콘택홀(CT1)을 통해 상기 오프전압배선(SL4)과 전기적으로 연결될 수 있다.

따라서, 상기 풀업 트랜지스터(NT1)는 상기 제1 제어전극(211a)으로 제공되는 제1 제어전압과 상기 제2 제어전극(211e)으로 제공되는 상기 오프전압(VSS)의 전위차가 상기 풀업 트랜지스터(NT1)의 게이트 전압이 된다. 이로써, 상기 풀업 트랜지스터(NT1)의 게이트 전압이 증가하게 되고, 그 결과 상기 풀업 트랜지스터(NT1)의 구동전류가 증가한다. 따라서, 상기 풀업 트랜지스터(NT1)의 채널 사이즈를 증가시키지 않으면서 상기 게이트 구동회로(210, 도 1에 도시됨)의 출력 특성을 향상시킬 수 있다.

상기 풀다운부(212)는 제2 입력단자(NT2)에 연결된 제1 제어전극, 상기 오프전압단자에 연결된 제2 제어전극, 상기 출력단자(OUT)에 연결된 입력전극 및 상기 전압입력단자(V1)에 연결된 출력전극으로 이루어진 풀다운 트랜지스터(NT2)를 포함한다. 따라서, 상기 풀다운 트랜지스터(NT2)는 다음단 게이트 신호와 상기 오프전압(VSS)과의 전위차에 응답하여 상기 클럭만큼 풀업된 상기 현재단 게이트 신호를 상기 오프전압(VSS)으로 풀다운시킨다.

상기 풀다운 트랜지스터(NT2)는 상기 풀업 트랜지스터(NT1)와 동일한 구조를 가지므로, 상기 풀다운 트랜지스터(NT2)의 구조에 대한 설명은 상기한 풀업 트랜지스터(NT1)의 구조에 대한 설명과 중복되므로 생략한다.

상기 풀업 구동부(213)는 버퍼 트랜지스터(NT3), 제1 커패시터(C1) 및 방전 트랜지스터(NT4)를 포함한다. 상기 버퍼 트랜지스터(NT3)는 상기 제1 입력단자 (IN1)에 연결된 입력전극과 제어전극 및 상기 풀업 트랜지스터(NT1)의 제1 제어전극에 연결된 출력전극으로 이루어진다. 상기 제1 커패시터(C1)는 상기 풀업 트랜지스터(NT1)의 제1 제어전극과 출력전극 사이에 연결된다. 상기 방전 트랜지스터(NT4)는 상기 버퍼 트랜지스터(NT3)의 출력전극에 연결된 입력전극, 상기 제2 입력단자(IN2)에 연결된 제어전극 및 상기 오프전압단자(V1)에 연결된 출력전극으로 이루어진다.

상기 버퍼 트랜지스터(NT3)가 이전단 게이트 신호에 응답하여 턴-온되면, 상기 제1 커패시터(C1)가 충전된다. 상기 제1 커패시터(C1)에 상기 풀업 트랜지스터(NT1)의 문턱전압 이상의 전하가 충전되면, 상기 풀업 트랜지스터(NT1)가 턴온된다. 따라서, 상기 제1 클럭단자(CK1)로 제공되는 상기 클럭이 상기 출력단자(OUT)로 출력된다. 이후, 상기 방전 트랜지스터(NT4)가 다음단 게이트 신호에 응답하여 턴-온되면, 상기 제1 커패시터(C1)에 충전된 전하는 상기 방전 트랜지스터(NT4)를 통해 상기 오프전압(VSS)으로 방전된다. 따라서, 상기 풀업 트랜지스터(NT1)는 상기 다음단 게이트 신호에 응답하여 턴-오프된다.

상기 리플 방지부(214)는 제1 내지 제3 리플 방지 트랜지스터(NT5, NT6, NT7)로 이루어진다. 상기 제1 리플 방지 트랜지스터(NT5)는 상기 제1 클럭단자(CK1)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 출력전극에 연결된 입력전극 및 상기 풀업 트랜지스터(NT1)의 제1 제어전극에 연결된 출력전극으로 이루어진다. 상기 제2 리플 방지 트랜지스터(NT6)는 제2 클럭단자(CK2)에 연결된 제어전극, 상기 제1 입력단자(IN1)에 연결된 입력전극 및 상기 풀업 트랜지스터(NT1)의 제1 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 리플 방지 트랜지스터(NT7)는 상기 제2 클럭단자(C2)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 출력전극에 연결된 입력전극 및 상기 오프전압단자(V1)에 연결된 출력전극으로 이루어진다.

상기 제1 리플 방지 트랜지스터(NT5)는 상기 클럭에 응답하여 상기 출력단자(OUT)로부터 출력된 현재단 게이트 신호를 상기 풀업 트랜지스터(NT1)의 제어전극으로 제공함으로써, 상기 현재단 게이트 신호의 리플을 방지한다. 상기 제2 리플 방지 트랜지스터(NT6)는 제2 클럭단자(CK2)를 통해 제공된 클럭바에 응답하여 이전단 게이트 신호를 상기 풀업 트랜지스터(NT1)의 제1 제어전극으로 제공함으로써, 상기 현재단 게이트 신호의 리플을 방지한다. 또한, 상기 제3 리플 방지 트랜지스터(NT7)는 상기 클럭바에 응답하여 상기 현재단 게이트 신호를 상기 오프전압(VSS)으로 방전시킴으로써, 상기 현재단 게이트 신호의 리플을 방지한다.

상기 홀딩부(216)는 상기 스위칭부(217)의 출력단에 연결된 제어전극, 상기 출려단자(OUT)에 연결된 입력전극 및 상기 오프전압단자(V1)에 연결된 출력전극으로 이루어진 홀딩 트랜지스터(NT8)를 포함한다.

상기 스위칭부(217)는 제1 내지 제4 스위칭 트랜지스터(NT9, NT10, NT11, NT12), 제2 및 제3 커패시터(C2, C3)로 이루어져, 상기 홀딩 트랜지스터(NT8)를 턴-온 또는 턴-오프시킨다.

상기 제1 스위칭 트랜지스터(NT9)는 상기 제1 클럭단자에 연결된 입력전극과 제어전극, 상기 제3 커패시터(C3)를 통해 상기 제2 스위칭 트랜지스터(NT10)의 출 력전극에 연결된 출력전극으로 이루어진다. 상기 제2 스위칭 트랜지스터(NT10)는 상기 제1 클럭단자(CK1)에 연결된 입력전극, 상기 제2 커패시터(C2)를 통해 입력전극과 연결된 제어전극 및 상기 홀딩 트랜지스터(NT8)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 스위칭 트랜지스터(NT11)는 상기 제1 스위칭 트랜지스터(NT9)의 출력전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 오프전압단자(V1)에 연결된 출력전극으로 이루어진다. 상기 제4 스위칭 트랜지스터(NT12)는 상기 홀딩 트랜지스터(NT8)의 제어전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 오프전압단자(V1)에 연결된 출력전극으로 이루어진다.

상기 제3 및 제4 스위칭 트랜지스터(NT11, NT12)는 상기 출력단자(OUT)로 출력되는 하이 상태의 현재단 게이트 신호에 응답하여 턴-온되고, 상기 제1 및 제2 스위칭 트랜지스터(NT9, NT10)로부터 출력된 상기 클럭은 상기 오프전압(VSS)으로 방전된다. 따라서, 상기 홀딩 트랜지스터(NT8)는 턴-오프 상태로 유지된다. 이후, 상기 현재단 게이트 신호가 로우 상태로 전환되면, 상기 제3 및 제4 스위칭 트랜지스터(NT11, NT12)는 턴-오프되므로, 상기 제1 및 제2 스위칭 트랜지스터(NT9, NT10)로부터 출력된 상기 클럭에 응답하여 상기 홀딩 트랜지스터(NT8)가 턴-온된다. 따라서, 상기 현재단 게이트 신호는 상기 홀딩 트랜지스터(NT8)에 의해서 오프전압(VSS)으로 홀딩될 수 있다.

한편, 상기 리셋부(218)는 리셋단자(RE)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 입력전극 및 상기 오프전압단자(V1)에 연결된 출 력전극으로 이루어진 리셋 트랜지스터(NT13)를 포함한다. 상기 리셋 트랜지스터(NT13)는 상기 리셋단자(RE)를 통해 입력된 마지막 스테이지로부터 출력된 마지막 게이트 신호에 응답하여 상기 제1 입력단자(IN1)를 통해 입력된 노이즈를 상기 오프전압(VSS)으로 방전시킨다. 따라서, 상기 풀업 트랜지스터(NT1)는 상기 마지막 스테이지의 마지막 게이트 신호에 응답하여 턴-온된다. 결과적으로, 마지막 게이트 신호는 이전단에 존재하는 n개의 스테이지의 리셋단자(RE)로 제공되어 n개의 스테이지의 풀업 트랜지스터(NT1)를 턴-오프시켜, n개의 스테이지를 리셋시킨다.

도 5는 본 발명의 다른 실시예에 따른 풀업 트랜지스터의 평면도이고, 도 6은 도 5에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.

도 5 및 도 6을 참조하면, 본 발명의 다른 실시예에 따른 풀업 트랜지스터(NT1`)의 제1 제어전극(211a)은 어레이 기판(110)의 제1 베이스 기판(111) 상에 형성된다. 상기 제1 제어전극(211a)은 게이트 절연막(112)에 의해서 커버된다. 상기 게이트 절연막(112) 상에는 액티브층(211b`) 및 오믹 콘택층(211b``)이 순차적으로 형성된다. 상기 오믹 콘택층(211b``) 상에는 상기 제1 제어전극(211a)과 마주하도록 상기 입력전극(211c)이 형성된다.

상기 입력전극(211c)에는 상기 오믹 콘택층(211b``)을 노출시키는 다수의 제1 개구부가 형성된다. 상기 입력전극(211c)에 형성된 개구부에는 상기 출력전극(211d)이 형성된다. 상기 출력전극(211d)은 상기 입력전극(211c)과 소정의 간격으로 이격된다.

상기 출력전극(211d)과 상기 입력전극(211c)은 보호막(113)에 의해서 커버된 다. 상기 보호막(113) 상에는 투명한 도전성 물질로 이루어진 제2 제어전극(211f)이 형성된다. 본 발명의 일 예로, 상기 제2 제어전극(211f)은 인듐 틴 옥사이드(Indium Tin Oxide: ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide: IZO)로 이루어진다. 상기 제2 제어전극(211f)은 상기 제1 제어전극(211a)과 절연되게 마주한다.

상기 제2 제어전극(211f)이 상기 출력전극(211d)과 오버랩되지 않도록 상기 제2 제어전극(211f)에는 상기 출력전극(211d)을 노출시키는 다수의 제2 개구부가 형성된다. 따라서, 상기 입력전극(211b)과 상기 제1 및 제2 제어전극(211a, 211f)과의 사이에서 형성되는 제1 기생 커패시턴스(Cgs)를 상기 출력전극(211d)과 상기 제1 및 제2 제어전극(211a, 211f)과의 사이에 형성되는 제2 기생 커패시턴스(Cgd)보다 대략 4배 정도로 유지시킬 수 있으므로, 상기 풀업 트랜지스터(NT1`)의 출력 특성을 개선할 수 있다.

또한, 상기 제2 제어전극(211f)은 외부로부터 상기 오프전압(VSS)을 입력받는 오프전압배선(SL4)과 전기적으로 연결된다. 따라서, 상기 풀업 트랜지스터(NT1`)는 상기 제1 제어전극(211a)으로 제공되는 제1 제어전압과 상기 제2 제어전극(211f)으로 제공되는 상기 오프전압(VSS)의 전위차가 상기 풀업 트랜지스터(NT1`)의 게이트 전압이 된다. 이로써, 상기 풀업 트랜지스터(NT1`)의 게이트 전압이 증가하게 되고, 그 결과 상기 풀업 트랜지스터(NT1`)의 구동전류가 증가한다. 따라서, 상기 풀업 트랜지스터(NT1`)의 채널 사이즈를 증가시키지 않으면서 상기 게이트 구동회로(210, 도 1에 도시됨)의 출력 특성을 향상시킬 수 있다.

도 6에 도시된 바와 같이, 상기 어레이 기판(110)은 컬러필터기판(120)과 대향하여 결합한다. 상기 컬러필터기판(120)은 제2 베이스 기판(121) 상에 공통전압이 인가되는 공통전극(122)이 형성된 기판이다. 상기 어레이 기판(110)과 상기 컬러필터기판(120)과의 사이에는 액정층(130)이 개재된다.

도 7은 본 발명의 다른 실시예에 따른 어레이 기판의 단면도이다. 단, 도 7에 도시된 구성요소 중 도 6에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 어레이 기판에는 유기 절연막(114)이 더 구비된다. 구체적으로, 상기 유기 절연막(114)은 상기 제2 제어전극(211f)과 상기 보호막(113)과의 사이에 개재된다.

도 2 내지 도 7에서는 상기 제2 제어전극(211e, 211f)이 상기 오프전압배선(SL4)에 전기적으로 연결된 구조를 제시하였다. 그러나, 상기 게이트 구동회로(210)는 상기 제1 제어전극(211a)으로 제공되는 제1 제어전압과 다른 극성을 갖는 제2 제어전압이 제공되고, 상기 제2 제어전극(211e, 211f)과 전기적으로 연결되는 별도의 배선을 더 구비할 수 있다.

이와 같은 어레이 기판에 따르면, 풀업 및 풀다운 트랜지스터는 오프전압을 입력되는 제2 제어전극을 더 구비함으로써, 상기 풀업 및 풀다운 트랜지스터의 채널 사이즈를 증가시키지 않으면서 상기 풀업 및 풀다운 트랜지스터의 구동 전류을 증가시킬 수 있다.

따라서, 어레이 기판에서 상기 게이트 구동회로가 형성되는 BM 영역의 폭이 감소됨으로써 어레이 기판의 개구율이 향상될 수 있고, 구동 전류가 증가됨으로써 게이트 구동회로의 출력 특성이 향상될 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

표시영역 및 상기 표시영역에 인접한 주변영역으로 구분되는 베이스 기판;

상기 표시영역에 대응하는 상기 베이스 기판 상에 형성되고, 게이트 신호를 입력받는 다수의 화소; 및

서로 종속적으로 연결된 다수의 스테이지로 이루어져 상기 주변영역에 대응하는 상기 베이스 기판 상에 형성되고, 상기 게이트 신호를 순차적으로 출력하는 게이트 구동회로를 포함하고,

상기 게이트 구동회로의 각 스테이지는,

상기 각 스테이지의 출력단자에 연결되고, 제1 제어전압 및 상기 제1 제어전압과 다른 극성을 갖는 제2 제어전압에 응답하여 현재단 게이트 신호를 제1 클럭으로 풀업시키는 풀업 트랜지스터;

상기 각 스테이지의 출력단자에 연결되고, 다음단 스테이지들 중 어느 하나로부터의 다음단 게이트 신호 및 상기 다음단 게이트 신호와 다른 극성을 갖는 제3 제어전압에 응답하여 현재단 게이트 신호를 오프전압으로 풀다운시키는 풀다운 트랜지스터; 및

이전단 스테이지들 중 어느 하나로부터 이전단 게이트 신호를 입력받아 상기 제1 게이트 전극으로 상기 제1 제어전압을 제공하여 상기 풀업 트랜지스터를 턴-온시키는 풀업 구동부를 포함하는 것을 특징으로 하는 어레이 기판.
제1항에 있어서, 상기 풀업 트랜지스터는,

상기 베이스 기판 상에 구비되고, 상기 풀업 구동부로부터 상기 제1 제어전압을 입력받는 제1 제어전극;

게이트 절연막을 사이에 두고 상기 제1 제어전극과 마주하고, 상기 제1 클럭을 입력받는 제1 입력전극;

상기 게이트 절연막을 사이에 두고 상기 제1 제어전극과 마주하고, 상기 제1입력전극과 소정의 간격으로 이격되며, 상기 출력단자에 연결된 제1 출력전극; 및

상기 제1 입력전극과 절연되게 오버랩되고, 상기 제2 제어전압을 입력받는 제2 제어전극을 포함하고,

상기 풀다운 트랜지스터는,

상기 베이스 기판 상에 구비되고, 상기 다음단 게이트 신호를 입력받는 제3 제어전극;

상기 게이트 절연막을 사이에 두고 상기 제1 제어전극과 마주하고, 상기 출력단자에 연결된 제2 입력전극;

상기 게이트 절연막을 사이에 두고 상기 제3 제어전극과 마주하고, 상기 제2 입력전극과 소정의 간격으로 이격되며, 상기 오프전압을 입력받는 제2 출력전극; 및

상기 제2 입력전극과 절연되게 오버랩되고, 상기 제3 제어전압을 입력받는 제4 제어전극을 포함하는 것을 특징으로 하는 어레이 기판.
제2항에 있어서, 상기 제2 및 제3 제어전압은 상기 오프전압인 것을 특징으로 하는 어레이 기판.
제3항에 있어서, 상기 게이트 구동회로는 외부로부터 상기 오프전압을 입력받는 오프전압배선을 더 포함하고,

상기 제2 제어전극과 상기 제4 제어전극은 상기 오프전압배선에 전기적으로 연결된 것을 특징으로 하는 어레이 기판.
제4항에 있어서, 상기 게이트 구동회로는,

상기 게이트 구동회로의 구동을 개시하는 개시신호를 입력받는 개시신호배선;

외부로부터 상기 제1 클럭을 입력받는 제1 클럭배선; 및

외부로부터 상기 제1 클럭과 반전된 위상을 갖는 제2 클럭을 입력받는 제2 클럭배선을 더 포함하는 것을 특징으로 하는 어레이 기판.
제5항에 있어서, 상기 오프전압배선은 상기 각 스테이지의 출력단자가 구비된 출력측에 인접하여 구비되고,

상기 개시신호배선, 제1 및 제2 클럭배선은 상기 출력측에 반대하는 상기 각 스테이지의 입력측에 인접하여 구비되는 것을 특징으로 하는 어레이 기판.
제2항에 있어서, 상기 제1 및 제2 입력전극, 제1 및 제2 출력전극을 커버하는 절연막을 더 포함하고,

상기 제2 및 제4 제어전극은 상기 절연막 상에 구비되는 것을 특징으로 하는 어레이 기판.
제7항에 있어서, 상기 제2 및 제4 제어전극은 투명한 도전성 물질로 이루어진 것을 특징으로 하는 어레이 기판.