KR20080022245A

KR20080022245A - 게이트 구동회로 및 이를 갖는 표시 장치

Info

Publication number: KR20080022245A
Application number: KR1020060085413A
Authority: KR
Inventors: 이민철
Original assignee: 삼성전자주식회사
Priority date: 2006-09-06
Filing date: 2006-09-06
Publication date: 2008-03-11

Abstract

게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 제m 스테이지는 제1 게이트 전극 및 제1 소스 전극을 포함하는 제1 트랜지스터를 포함하고, 제1 클럭 신호를 제1 출력단으로 출력하는 풀업부, 제m+1 스테이지의 게이트 신호에 응답하여 제1 출력단을 오프 전압으로 방전시키는 풀다운부 및 제m-1 스테이지의 캐리 신호가 충전되어 풀업부를 구동하는 충전 커패시터 포함한다. 여기서, 충전 커패시터는 제1 게이트 전극에서 연장되는 제2 게이트 전극, 제2 게이트 전극 상에 형성되는 제1 절연층, 제1 절연층 상에 형성되고 제1 게이트 전극에 오버랩 되는 제2 소스 전극, 제2 소스 전극 상에 형성되는 제2 절연층 및 제2 절연층 상에 형성되고, 컨택홀을 통해 제2 게이트 전극과 연결되어 제2 소스 전극에 오버랩 되는 투명 전극으로 이루어진다. 이에 따라, 충전 커패시터의 용량을 증가시켜 풀업부 트랜지스터의 오동작을 방지하여 표시 장치의 구동불량을 개선할 수 있으며, 사이즈를 줄일 수 있다.

게이트 구동회로, 커패시터, 용량, 풀업부

Description

게이트 구동회로 및 이를 갖는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}

도 1은 본 발명의 실시예에 따른 표시 장치를 도시한 평면도이다.

도 2는 도 1에 도시된 게이트 구동회로의 상세 블록도이다.

도 3은 도 2에 도시된 스테이지의 상세 회로도이다.

도 4는 도 3에 도시된 제1 트랜지스터 및 충전 커패시터의 제1 실시예에 따른 레이 아웃을 도시한 도면이다.

도 5는 도 4에 도시된 Ⅰ-Ⅰ'선을 따라 자른 제1 트랜지스터의 단면도이다.

도 6은 도 4에 도시된 Ⅱ-Ⅱ'선을 따라 자른 충전 커패시터의 단면도이다.

도 7은 도 3에 도시된 제1 트랜지스터 및 충전 커패시터의 제2 실시예에 따른 레이 아웃을 도시한 도면이다.

<도면의 주요부분에 대한 부호의 설명>

110: 어레이 기판 112: 제1 절연층

114: 제2 절연층 GE2: 제2 게이트 전극

SE2: 제2 소스 전극 TE: 투명 전극층

본 발명은 게이트 구동회로 및 이를 갖는 표시 장치에 관한 것으로, 보다 상세하게는 구동 불량을 개선하기 위한 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.

일반적으로 액정표시장치는 이방성 유전율을 갖는 액정층에 인위적으로 전계를 인가하여 전계의 세기에 따른 광투과율을 조절함으로써, 영상을 표시하는 평판형 표시 장치이다. 이러한 액정표시장치는 상호 교차하는 게이트 배선들 및 데이터 배선들에 의해 복수의 화소부가 형성된 표시 패널, 게이트 배선들을 구동하는 게이트 구동부 및 데이터 배선들을 구동하는 데이터 구동부를 포함한다.

게이트 및 데이터 구동부는 통상 칩(chip) 형태로 표시 패널에 실장되는데, 최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이트 구동부를 표시 패널에 집적회로 형태로 집적하는 방식이 주목받고 있다.

이와 같이, 게이트 구동부를 표시 패널에 집적회로 형태로 집적하는 경우에 고온에서 게이트 오프 신호 구간에 비정상적인 게이트 온 신호가 나타나는 노이즈(Noise) 불량이 나타나는 단점이 있다.

구체적으로 풀업 소자의 기생 용량(Cgd)에 의한 클럭 신호와의 커플링이 게이트 전극의 오프 전압을 증가시키고, 동시에 고온으로 가면서 누설 전류량이 상승되어 풀업 소자가 턴-온 됨으로써, 게이트 오프 신호 구간에 간헐적으로 게이트 온 신호가 나타나게 된다. 이러한 노이즈 불량으로 화질 불량이 발생하는 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 표시 장치의 구동 불량을 개선하기 위한 게이트 구동회로 및 이를 갖는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 제m(m은 자연수) 스테이지는 풀업부, 풀다운부, 및 충전 커패시터를 포함한다. 상기 풀업부는 제1 게이트 전극 및 제1 소스 전극을 포함하는 제1 트랜지스터를 포함하며, 제m-1 스테이지의 캐리 신호에 응답하여 제1 클럭 신호를 제1 출력단으로 출력한다. 상기 풀다운부는 제2 트랜지스터를 포함하며, 제m+1 스테이지의 게이트 신호에 응답하여 상기 제1 출력단을 오프 전압으로 방전시킨다. 상기 충전 커패시터는 상기 제1 게이트 전극 및 제1 소스 전극 사이에 구비되며, 상기 제m-1 스테이지의 캐리 신호가 충전되어 상기 풀업부를 구동한다. 여기서, 상기 충전 커패시터는 제2 게이트 전극, 제1 절연층, 제2 소스 전극, 제2 절연층 및 투명 전극을 포함한다. 상기 제2 게이트 전극은 기판 상에 형성되며, 상기 제1 게이트 전극에서 연장되며, 상기 제1 절연층은 상기 제2 게이트 전극 상에 형성된다. 상기 제2 소스 전극은 상기 제1 절연층 상에 형성되고, 상기 제1 소스 전극에서 연장되어 상기 제1 게이트 전극에 오버랩 되며, 상기 제2 절연층은 상기 제2 소스 전극 상에 형성된다. 상기 투명 전극은 상기 제2 절연층 상에 형성되며, 컨택홀을 통해 상기 제2 게이트 전극과 연 결되어 상기 제2 소스 전극에 오버랩 된다.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시 기판 및 대향 기판을 포함하며, 상기 표시 기판은 게이트 배선들 및 데이터 배선들에 의해 정의된 영역에 화소 전극이 형성된 표시 영역과, 종속적으로 연결된 복수의 스테이지들로 이루어져 상기 게이트 배선들에 게이트 신호를 출력하는 게이트 구동회로가 형성된 주변 영역을 포함한다. 상기 대향 기판은 상기 표시 기판과 결합하여 액정층을 수용한다. 여기서, 상기 게이트 구동회로의 제m(m은 자연수) 스테이지는 풀업부, 풀다운부 및 충전 커패시터를 포함한다. 상기 풀업부는 제1 게이트 전극 및 제1 소스 전극을 포함하는 제1 트랜지스터를 포함하며, 제m-1 스테이지의 캐리 신호에 응답하여 제1 클럭 신호를 제1 출력단으로 출력한다. 상기 풀다운부는 제2 트랜지스터를 포함하며, 제m+1 스테이지의 게이트 신호에 응답하여 상기 제1 출력단을 오프 전압으로 방전시킨다. 상기 충전 커패시터는 상기 제1 게이트 전극 및 제1 소스 전극 사이에 구비되고, 상기 제m-1 스테이지의 캐리 신호가 충전되어 상기 풀업부를 구동하는 충전 커패시터를 포함하며, 상기 충전 커패시터는 기판 상에 순차적으로 형성되는 상기 제1 게이트 전극에서 연장되는 제2 게이트 전극, 제1 절연층, 상기 제1 소스 전극에서 연장되어 상기 제2 게이트 전극에 오버랩 되는 제2 소스 전극, 제2 절연층 및 컨택홀을 통해 상기 게이트 전극과 연결되어 상기 제2 소스 전극에 오버랩 되는 투명 전극으로 이루어진다.

이러한 게이트 구동회로 및 이를 갖는 표시 장치에 의하면, 클럭 신호와의 리플을 감소시켜 노이즈 불량을 방지함으로써, 표시 장치의 구동 불량을 개선할 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 패널(100)과 표시 패널(100)을 구동하기 위한 게이트 구동회로(200) 및 데이터 구동회로(130)를 포함한다.

표시 패널(100)은 어레이 기판(110)과, 어레이 기판(110)에 대향 결합되는 대향 기판(120, 예컨대 컬러필터 기판) 및 어레이 기판(110)과 대향 기판(120) 사이에 개재된 액정층(미도시)을 포함하며, 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 제1 및 제2 주변 영역(PA1, PA2)으로 구분된다.

표시 패널(100)의 표시 영역(DA)에는 게이트 배선(GL)들 및 데이터 배선(DL)들에 의해 복수의 화소부가 형성되어 영상을 표시한다. 각 화소부에는 스위칭 소자인 박막트랜지스터(TFT)와, 박막트랜지스터(TFT)와 전기적으로 연결된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 형성된다.

게이트 구동회로(200)는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 포함하며, 게이트 배선(GL)들에 순차적으로 게이트 신호를 출력한다. 이러한 게이트 구동회로(200)는 표시 패널(100)의 제2 주변 영역(PA2)에 집적되는 집적회로 형태로 형성된다.

데이터 구동회로(130)는 게이트 신호에 동기하여 데이터 배선(DL)들에 아날 로그 형태의 데이터 신호를 출력하며, 적어도 하나 이상의 데이터 구동칩(132)으로 이루어진다. 데이터 구동칩(132)은 연성회로기판(134) 상에 실장되어 인쇄회로기판(140) 및 제1 주변 영역(PA1)에 연결된다. 데이터 구동칩(132)은 연성회로기판(134)을 생략하고 직접 표시 패널(100)에 실장할 수도 있다.

도 2는 도 1에 도시된 게이트 구동회로의 상세 블록도이다.

도 2를 참조하면, 본 발명의 실시예에 따른 게이트 구동회로(200)는 서로 종속적으로 연결된 복수의 스테이지들로 이루어진 회로부(CS)와, 회로부(CS)에 각종 제어신호를 제공하는 배선부(LS)를 포함한다.

회로부(CS)는 제1 내지 제n+1 스테이지(SRC1~SRCn+1)를 포함하며, n 개의 구동 스테이지(SRC1~SRCn)와 하나의 더미(dummy) 스테이지(SRCn+1)로 이루어진다.

각 스테이지(SRC)는 제1 클럭단(CK1), 제2 클럭단(CK2), 제1 입력단(IN1), 제2 입력단(IN2), 전압단(V), 리셋단(RE), 제1 출력단(OUT) 및 제2 출력단(CR)을 포함한다.

제m 스테이지(SRCm)의 제1 클럭단(CK1) 및 제2 클럭단(CK2)에는 서로 반대 위상의 클럭 신호가 제공된다. 구체적으로, 홀수 번째 스테이지(SRC1, SRC3...)의 제1 클럭단(CK1)에는 제1 클럭 신호(CK)가 제공되고, 제2 클럭단(CK2)에는 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)가 제공된다. 반대로 짝수 번째 스테이지(SRC2, SRC4...)의 제1 클럭단(CK1) 및 제2 클럭단(CK2)에는 각각 제2 클럭 신호(CKB) 및 제1 클럭 신호(CK)가 제공된다.

제1 입력단(IN1)에는 제m-1 스테이지(SRCm-1)의 캐리 신호가 제공되며, 첫 번째 스테이지(SRC1)의 경우에 제1 입력단(IN1)으로 수직 개시신호(STV)가 제공된다.

제2 입력단(IN2)에는 제m+1 스테이지(SRCm+1)의 게이트 신호가 제공되며, 마지막 스테이지(SRCn+1)의 경우에 제2 입력단(IN2)으로 수직 개시신호(SRV)가 제공된다.

전압단(V)에는 오프 전압(VOFF)이 제공되며, 리셋단(RE)에는 마지막 스테이지(SRCn+1)의 캐리 신호가 공통으로 제공된다.

제1 출력단(OUT)은 제1 클럭단(CK1)으로 제공되는 클럭 신호의 하이 구간이 출력된다. 즉, 홀수 번째 스테이지(SRC1, SRC3...)의 제1 출력단(OUT)은 제1 클럭 신호(CK)의 하이 구간이 출력되고, 짝수 번째 스테이지(SRC2, SRC4...)의 제1 출력단(OUT)은 제2 클럭 신호(CKB)의 하이 구간이 출력된다.

제2 출력단(CR)은 제1 출력단(OUT)과 동일한 클럭 신호에 기초한 캐리 신호가 출력된다.

한편, 게이트 구동회로(200)는 회로부(CS)의 일측에 형성되어 제1 내지 제n+1 스테이지(SRC1~SRCn+1)에 동기신호 및 구동전압을 제공하기 위한 복수의 배선들로 이루어진 배선부(LS)를 포함한다.

배선부(LS)는 개시신호 배선(SL1), 제1 클럭 배선(SL2), 제2 클럭 배선(SL3), 전압 배선(SL4) 및 리셋 배선(SL5)을 포함한다.

개시신호 배선(SL1)은 외부로부터 수직 개시신호(STV)를 제공받으며, 제공받은 수직 개시신호(STV)를 첫 번째 스테이지의 제1 입력단(IN1) 및 마지막 스테이지 의 제2 입력단(IN2)에 제공한다.

제1 클럭 배선(SL2)은 외부로부터 제1 클럭 신호(CK)를 제공받으며, 제공받은 제1 클럭 신호(CK)를 홀수 번째 스테이지(SRC1, SRC3...)의 제1 클럭단(CK1) 및 짝수 번째 스테이지(SRC2, SRC4...)의 제2 클럭단(CK2)에 제공한다.

제2 클럭 배선(SL3)은 외부로부터 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)를 제공받으며, 제공받은 제2 클럭 신호(CKB)를 홀수 번째 스테이지(SRC1, SRC3...)의 제2 클럭단(CK2) 및 짝수 번째 스테이지(SRC2, SRC4...)의 제1 클럭단(CK1)에 제공한다.

전압 배선(SL4)은 외부로부터 오프 전압(VOFF)을 제공받아 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 전압단(V)에 제공하며, 리셋 배선은(SL5)은 마지막 스테이지(SRCn+1)의 캐리 신호를 제공받아 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 리셋단(RE)에 제공한다.

도 3은 도 2에 도시된 스테이지의 상세 회로도이다.

여기서, 설명의 편의를 위해 제1 클럭단(CK1)에 제1 클럭 신호(CK)가 제공되고, 제2 클럭단(CK2)에 제2 클럭 신호(CKB)가 제공되는 경우를 실시예로 설명한다.

도 3 및 도 4를 참조하면, 게이트 구동회로(200)의 제m 스테이지(SRCm)는 풀업부(210) 및 풀다운부(220)를 포함한다. 풀업부(210)는 제1 출력단(OUT)으로 제1 클럭단(CK1)으로 입력되는 제1 클럭 신호(CK)의 하이 구간을 출력하여 제m 게이트 신호(GOUTm)를 풀-업(pull-up) 시킨다. 풀다운부(220)는 제m+1 스테이지(SRCm+1)의 게이트 신호(GOUTm+1)에 응답하여 제1 출력단(OUT)을 오프 전압(VOFF)으로 방전시 켜 풀다운(pull-down) 시킨다.

풀업부(210)는 드레인 전극이 제1 클럭단(CK1)에 연결되고, 소스 전극은 제1 출력단(OUT)에 연결된 제1 트랜지스터(T1)로 이루어지며, 풀다운부(220)는 게이트 전극이 제2 입력단(IN2)에 연결되고, 드레인 전극이 제1 출력단(OUT)에 연결되며, 소스 전극이 전압단(V)에 연결되어 오프 전압(VOFF)이 제공되는 제2 트랜지스터(T2)로 이루어진다.

제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)의 제m-1 캐리 신호(COUTm-1)에 응답하여 풀업부(210)를 턴-온 시키고, 제m+1 스테이지(SRCm+1)의 제m+1 게이트 신호(GOUTm+1)에 응답하여 풀업부(210)를 턴-오프 시키는 풀업 구동부를 더 포함한다. 풀업 구동부는 버퍼부(230), 충전부(212) 및 방전부(240)를 포함한다.

버퍼부(230)는 게이트 전극 및 드레인 전극이 제1 입력단(IN1)에 공통으로 연결되고, 소스 전극이 제1 트랜지스터(T1)의 게이트 전극과 연결되어 제1 노드(N1)를 이루는 제3 트랜지스터(T3)로 이루어진다. 여기서, 제1 노드(N1)는 풀업부(210)의 온/오프를 제어하는 풀업부(210)의 제어 노드로 정의할 수 있다.

충전부(212)는 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 제1 출력단(OUT)에 연결된 충전 커패시터(Cgs)로 정의된다. 즉, 충전 커패시터(Cgs)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다.

방전부(240)는 게이트 전극이 제2 입력단(IN2)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극은 전압단(V)에 연결되어 오프 전압(VOFF)이 제공되는 제4 트랜지스터(T4)로 이루어진다.

이러한 풀업 구동부는 제m-1 캐리 신호(COUTm-1)에 응답하여 제3 트랜지스터(T3)가 턴-온 되면, 제m-1 캐리 신호(COUTm-1)로 충전 커패시터(Cgs)가 충전된다. 충전 커패시터(Cgs)에 제1 트랜지스터(T1)의 문턱전압 이상의 전하가 충전되고, 제1 클럭 신호(CK)가 하이 값이 되면, 제1 트랜지스터(T1)가 부트스트랩(Bootstrap) 되어 제1 클럭 신호(CK)의 하이 구간을 제1 출력단(OUT)으로 출력한다. 즉, 제m-1 캐리 신호(COUTm-1)가 인가되고 1H(H는 수평구간) 경과후에 제m 게이트 신호(GOUTm)가 풀-업 된다. 이 후, 제m+1 게이트 신호(GOUTm+1)에 응답하여 제3 트랜지스터(T3)가 턴-온 되면, 충전 커패시터(Cgs)에 충전된 전하는 전압단(V)의 오프 전압(VOFF)으로 풀다운(방전)되어 제1 트랜지스터(T1)는 턴-오프 된다.

제m 스테이지(SRCm)는 게이트 오프 신호 구간에 제1 노드(N1)의 전위를 오프 전압(VOFF)으로 유지시키는 제1 홀딩부(250)와, 제1 출력단(OUT)의 제m 게이트 신호(GOUTm)를 오프 전압(VOFF)으로 유지시키는 제2 홀딩부(260) 및 제2 홀딩부(260)의 온/오프 동작을 제어하는 스위칭부(270)를 더 포함한다.

제1 홀딩부(250)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)로 이루어지며, 제5 트랜지스터(T5)는 게이트 전극이 제2 클럭단(CK2)에 연결되고, 드레인 전극은 제1 입력단(IN1)에 연결되며, 소스 전극은 제1 노드(N1)에 연결된다. 제6 트랜지스터(T6)는 게이트 전극이 제1 클럭단(CK1)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극이 출력단(OUT)에 연결된다.

제1 홀딩부(250)는 제m 게이트 신호(GOUTm)가 풀다운된 후에 제1 노드(N1)의 신호를 오프 전압(VOFF)으로 유지시킨다. 즉, 제1 클럭 신호(CK)에 응답하여 제6 트랜지스터(T6)가 턴-온되면, 오프 전압(VOFF)으로 방전된 제m 게이트 신호(GOUTm)가 인가되어 제1 노드(N1)의 신호를 오프 전압(VOFF)으로 유지시킨다. 또한, 제2 클럭 신호(CKB)에 응답하여 제5트랜지스터(T5)가 턴-온 되면, 오프 전압(VOFF) 상태의 제m-1 캐리 신호(COUTm-1)를 인가하여 제1 노드(N1)의 신호를 오프 전압(VOFF)으로 유지시킨다.

이처럼, 제5 및 제6 트랜지스터(T5, T6)는 각각 제2 클럭 신호(CB) 및 제1 클럭 신호(CK)에 응답하여 교대로 턴-온되어 제1 노드(N1)의 전위를 오프 전압(VOFF)으로 유지시킨다.

제2 홀딩부(260)는 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)로 이루어지며, 제7 트랜지스터(T7)는 게이트 전극이 제2 클럭단(CK2)에 연결되고, 드레인 전극은 출력단(OUT)에 연결되며, 소스 전극은 전압단(V)에 연결되어 오프 전압(VOFF)을 제공받는다. 제8 트랜지스터(T8)는 드레인 전극이 출력단(OUT)에 연결되고, 소스 전극은 전압단(V)에 연결되어 오프 전압(VOFF)을 제공받으며, 게이트 전극은 스위칭부(270)와 연결된다.

스위칭부(270)는 제9 내지 제12 트랜지스터(T9, T10, T11, T12)와 제1 및 제2 커패시터(C1, C2)로 이루어진다.

제9 트랜지스터(T9)의 게이트 전극과 드레인 전극은 공통으로 제1 클럭단(CK1)에 연결되고, 소스 전극은 제11 트랜지스터(T11)의 게이트 전극과 연결된다. 제10 트랜지스터(T10)의 드레인 전극은 제9 트랜지스터(T9)의 소스 전극과 연결되고, 게이트 전극은 출력단(OUT)에 연결되며, 소스 전극은 전압단(V)에 연결되 어 오프 전압(VOFF)을 제공받는다. 제11 트랜지스터(T11)의 드레인 전극은 제1 클럭단(CK1)에 연결되고, 게이트 전극은 제1 커패시터(C1)를 통해 제1 클럭단(CK1)에 연결되며, 소스 전극은 제12 트랜지스터(T12)의 드레인 전극과 연결되어 제2 노드(N2)를 이룬다. 또한, 제11 트랜지스터(T11)의 게이트 전극과 소스 전극 사이에는 제2 커패시터(C2)가 연결된다. 제12 트랜지스터(T12)는 게이트 전극은 출력단(OUT)에 연결되고, 소스 전극은 전압단(V)에 연결되어 오프 전압(VOFF)을 제공받는다.

제1 클럭 신호(CK)에 의해 제9 및 제11 트랜지스터(T9, T11)가 턴-온된 상태에서 출력단(OUT, 예컨대 제m 게이트 신호)이 풀-업 되면, 제10 및 제12 트랜지스터(T10, T12)가 턴-온 되어 제9 및 제11 트랜지스터(T9, T11)에서 출력된 전압은 오프 전압(VOFF)으로 방전된다. 따라서, 제2 노드(N2)의 전위는 로우 값이 되고, 제8 트랜지스터(T8)는 턴-오프 된다.

이 후, 출력단(OUT)의 제m 게이트 신호(GOUTm)가 풀다운 되면, 제10 및 제12 트랜지스터(T10, T12)는 턴-오프 되고, 제9 및 제11 트랜지스터(T9, T11)에서 출력된 전압에 의해 제2 노드(N2)의 전위는 하이 값으로 전환된다. 따라서, 제8 트랜지스터*T8)가 턴-온 되어 출력단(OUT)의 전위는 오프 전압(VOFF)으로 더욱 빠르게 방전된다.

제1 클럭 신호(CK)가 로우 값으로 전환되면, 제2 노드(N2)의 전위도 로우 값으로 전환되어 제8 트랜지스터(T8)는 턴-오프 된다. 반면에 제2 클럭 신호(CKB)에 응답하여 제7 트랜지스터(T7)가 턴-온 되어 출력단(OUT)의 전위를 오프 전압(VOFF) 으로 방전시킨다.

이처럼, 제7 및 제8 트랜지스터(T7, T8)는 각각 제2 클럭 신호(CKB) 및 제2 노드(N2)의 신호에 응답하여 교대로 출력단(OUT)을 오프 전압(VOFF)으로 방전시킨다.

게이트 구동회로(200)의 제m 스테이지(SRCm)는 리셋부(280) 및 캐리부(290)를 더 포함한다.

리셋부(260)는 게이트 전극이 리셋단(RE)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극은 전압단(V)에 연결되어 오프 전압(VOFF)이 제공되는 제13 트랜지스터(T13)로 이루어진다. 리셋단(RE)으로 제n+1 캐리 신호(COUTn+1)가 제공되면, 제13 트랜지스터(T13)가 턴-온 되어 제1 노드(N1)의 전위를 오프 전압(VOFF)으로 방전시킨다.

캐리부(290)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극은 제1 클럭단(CK1)에 연결되며, 소스 전극은 캐리단(CR)에 연결되는 제14 트랜지스터(T14)로 이루어진다. 캐리부(290)는 제1 노드(N1)의 전위가 하이 값으로 전환됨에 따라서 캐리단(CR)으로 제1 클럭 신호(CK)의 하이 구간을 출력한다.

이와 같은, 본 발명의 실시예에 따른 게이트 구동회로(200)의 형성은 표시 영역(DA)의 신호 배선 및 화소부에 형성된 트랜지스터의 형성 공정시에 함께 형성한다.

한편, 충전 커패시터(Cgs)를 별도의 블록으로 도시하였으나, 충전 커패시터(Cgs)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극에서 연장되어 형성되는 기생 커패시터로 정의할 수 있다.

첨부된, 도 4 내지 도 6은 본 발명의 제1 실시예에 따른 충전 커패시터(예컨대 충전부)를 설명하기 위한 도면이며, 설명의 편의를 위해 제1 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극을 각각 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극으로 하여 설명한다.

도 4는 도 3에 도시된 제1 트랜지스터의 제1 실시예에 따른 레이 아웃을 도시한 도면이고, 도 5는 도 4에 도시된 Ⅰ-Ⅰ'선을 따라 자른 제1 트랜지스터의 단면도이며, 도 6은 도 4에 도시된 Ⅱ-Ⅱ'선을 따라 자른 충전 커패시터의 단면도이다.

도 4 내지 도 6을 참조하면, 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 반도체층(116), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE)을 포함한다. 충전 커패시터(Cgs)는 제1 트랜지스터(T1)에서 연장되어 형성되며, 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 투명 전극(TE)을 포함한다. 여기서, 충전 커패시터(Cgs)는 고온 노이즈 불량을 개선하기 위하여 제1 트랜지스터(T1)의 게이트 전극(GE)과 드레인 전극(DE) 사이의 기생 용량의 약 10배에 대응되는 용량을 갖도록 형성한다.

제1 게이트 전극(GE1)은 기판(110) 상에 형성되어 일정 영역을 정의하며, 반도체층(116)은 제1 게이트 전극(GE1) 상에 차례로 형성되는 활성층(116a) 및 오믹 콘택층(116b)으로 이루어지고, 제1 게이트 전극(GE1)에 대응하여 형성된다. 여기서, 반도체층(116)은 제1 게이트 전극(GE1) 영역을 벗어나지 않게 형성하는 것이 바람직하다.

제1 드레인 전극(DE)은 다수의 분기부를 갖는 핑거 형상으로 반도체층(116) 상부에 형성되며, 다수의 분기부들이 제1 게이트 전극(GE1) 영역으로 분기되어 반도체층(116)에 오버랩 된다.

제1 소스 전극(SE1)은 다수의 분기부를 갖는 핑거 형상으로 반도체층(116) 상부에 제1 드레인 전극(DE)과 소정간격 이격되게 형성되며, 제1 드레인 전극(DE)을 둘러싸는 형태로 제1 드레인 전극(DE)의 분기부들과 제1 소스 전극(SE1)의 분기부들이 교대로 배치되도록 형성된다.

여기서, 다수의 분기부를 갖는 핑거 형상으로 형성되어 서로 소정간격 이격되게 분기부들이 교대로 배치되는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE)의 형상은 트랜지스터의 특성 및 목적에 따라서 변경될 수 있다.

기술한 바 있듯이, 충전 커패시터(Cgs)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 투명 전극(TE)을 포함한다.

제2 게이트 전극(GE2)은 기판(110) 상에 형성되고, 제1 게이트 전극(GE1)으로부터 연장되며, 제2 소스 전극(SE2)은 제1 소스 전극(SE1)으로부터 연장되어 제2 게이트 전극(GE2)에 오버랩 된다. 투명 전극(TE)은 컨택홀을 통해 제2 게이트 전극(GE2)과 연결되고, 제2 소스 전극(SE2)에 오버랩 된다. 한편, 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이에는 제1 절연층(112)이 개재되고, 제2 소스 전극(SE2)과 투명 전극(TE) 사이에는 제2 절연층(114)이 개재된다.

이와 같은, 제1 트랜지스터(T1) 및 충전 커패시터(Cgs)의 형성방법을 간략히 설명하면, 먼저 기판(110) 상에 게이트 금속층을 형성한 후, 마스크를 이용한 사진 식각 공정으로 정의된 영역에 제1 및 제2 게이트 전극(GE1, GE2)을 형성한다. 여기서, 게이트 금속층은 도전성 금속을 이용한 단일층 또는 다중 금속층으로 형성된다. 일 예로, 다중 금속층은 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo)의 3적층 구조이다.

제1 및 제2 게이트 전극(GE1, GE2)이 형성된 기판(110)의 전면에는 산화 실리콘 또는 질화 실리콘과 같은 절연 물질을 이용하여 제1 절연층(112, 예컨대 게이트 절연층)을 형성한다. 일 예로, 제1 절연층은(112) 4500Å의 두께로 형성한다.

다음으로, 제1 절연층(112)이 형성된 기판(110)의 전면에 진성 반도체 물질층과, 불순물이 포함된 반도체 물질층을 차례로 형성한 후, 사진 식각 공정으로 활성층(116a) 및 오믹 콘택층(116b)을 제1 게이트 전극(GE1)에 대응하여 형성한다. 즉, 활성층(116a) 및 오믹 콘택층(116b)을 제1 게이트 전극(GE1) 영역내에 형성하며, 활성층(116a) 및 오믹 콘택층(116b)은 반도체층(116)으로 정의된다.

다음으로, 반도체층(116)이 형성된 기판(110)의 전면에 소스/드레인 금속층을 형성한 후, 사진 식각 공정으로 서로 소정간격 이격된 제1 소스 전극(SE1) 및 제1 드레인 전극(DE)을 형성하고, 제1 소스 전극(SE1)에서 연장되는 제2 소스 전극(SE2)을 형성한다. 제2 소스 전극(SE2)은 제2 게이트 전극(GE2)에 대응하여 형성한다. 또한, 제1 소스 전극(SE1)과 제1 드레인 전극(DE) 사이의 오믹 콘택층(116b)도 함께 식각하여 채널 영역을 형성한다.

여기서, 소스/드레인 금속층은 제1 및 제2 게이트 전극(GE)과 마찬가지로 도전성 금속을 이용한 단일층 도는 다중 금속층으로 형성한다. 제1 드레인 전극(DE) 및 제1 소스 전극(SE1)은 핑거 형상으로 형성되고, 제1 소스 전극(SE1)이 제1 드레인 전극(DE)을 둘러싸는 형태로 형성된다.

제1 및 제2 소스 전극(SE1, SE2)과 제1 드레인 전극(DE)이 형성된 기판(110)의 전면에는 산화 실리콘 및 질화 실리콘 등의 절연 물질로 제2 절연층(114, 예컨대 보호층)을 형성한다. 일 예로, 제2 절연층(114)은 2000Å 두께로 형성한다

이 후, 제2 소스 전극(SE2) 영역에 제1 및 제2 절연층(112, 124)과 제2 소스 전극(SE2)을 식각하여 제2 게이트 전극(GE2)의 일부가 노출되는 컨택홀을 형성한 다음, 컨택홀이 형성된 기판(110)의 전면에 투명 도전성 금속층을 형성하고, 패터닝하여 제2 소스 전극(SE2)에 대응하는 투명 전극(TE)을 형성한다. 여기서, 투명 도전성 금속층의 형성 및 패터닝은 표시 영역(DA)의 각 화소부에 화소 전극을 형성하기 위한 공정으로 정의된다. 즉, 투명 전극층(TE)은 표시 영역(DA)의 각 화소부에 화소 전극을 형성시에 함께 형성한다.

기술한 바와 같이, 충전 커패시터(Cgs)는 제1 절연층(112)을 유전체로 하여 제2 게이트 전극(GE2)과 제2 소스 전극(SE2)에 의해 형성되는 기생 커패시터와, 제2 절연층(114)을 유전체로 하여 제2 소스 전극(SE2)과 투명 전극(TE)에 의해 형성되는 기생 커패시터의 2층 구조로 형성된다.

일반적으로 제1 절연층(112)은 제2 절연층(114)의 약 2배 두께로 형성하므로, 동일 면적에 대하여 두께에 반비례하는 커패시터 용량은 제2 소스 전극(SE2)과 투명 전극(TE)간 기생 커패시터 용량이 제2 게이트 전극(GE2)과 제2 소스 전극(SE2)간 기생 커패시터 용량에 약 2배가 된다.

따라서, 동일 면적에 대하여 단층 구조의 충전 커패시터보다 용량을 약 3배 가량 증가시킬 수 있고, 동일 용량의 커패시터를 형성하는 경우에는 충전 커패시터(Cgs)의 면적을 1/3으로 줄일 수 있다.

도 7은 도 3에 도시된 제1 트랜지스터 및 충전 커패시터의 제2 실시예에 따른 레이 아웃을 도시한 도면으로, 제2 실시예에 따른 충전 커패시터를 설명하기 위한 도면이다.

여기서, 본 발명의 제2 실시예에 따른 제1 트랜지스터(T1) 및 충전 커패시터(Cgs)는 제1 실시예와 투명 전극(TE)의 형성 패턴의 차이점만 있으므로, 상세한 설명은 생략하고 차이점에 대해서만 간략하게 설명하며, 동일 구성에 대해서는 동일 부호를 부여한다.

도 7에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 제1 트랜지스터(T1) 및 충전 커패시터(Cgs)는 제1 및 제2 소스 전극(SE1, SE2)에 대응하여 형성되는 투명 전극(TE)을 포함한다. 즉, 투명 전극(TE)을 제1 소스 전극(SE1)에 대응하는 영역까지 연장하여 형성한다. 따라서, 충전 커패시터(Cgs)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 소스 전극(SE2)에 대응하는 투명 전극(TE) 영역에 의해 형성되는 기생 커패시터와, 제1 소스 전극(SE1)과 제1 소스 전극(SE1)에 대응하는 투명 전극(TE) 영역에 의해 형성되는 기생 커패시터를 포함한다.

즉, 동일 면적에 대하여 충전 커패시터(Cgs)의 커패시터 용량을 더욱 증가시킬 수 있으며, 동일 용량의 충전 커패시터(Cgs)를 형성하는 경우에 면적을 더욱 줄일 수 있다.

한편, 충전 커패시터(Cgs)를 제1 트랜지스터(T1)에서 연장된 별도 영역으로만 설명하였으나, 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 제1 소스 전극(SE1)에 의한 기생 용량도 충전 커패시터(Cgs)에 포함되며, 경우에 따라서 별도의 충전 커패시터(Cgs) 영역을 포함하지 않을 수도 있다. 이 경우, 충전 커패시터(Cgs)는 제1 트랜지스터(T1)의 제1 게이트 전극(GE1) 및 제1 소스 전극(SE1)과 투명 전극(TE)에 의해 형성되는 기생 용량으로 정의할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 따르면 충전 커패시터를 2층 구조로 형성하여 커패시터 용량을 증가시킴으로써, 풀업부 트랜지스터의 오동작을 방지하여 표시 장치의 구동불량을 개선할 수 있다. 또한, 동일 용량의 충전 커패시터를 형성하는 경우에 면적을 감소시켜 게이트 구동회로의 사이즈를 줄일 수 있다.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며,

제m 스테이지는

제1 게이트 전극 및 제1 소스 전극을 포함하는 제1 트랜지스터를 포함하며, 제m-1 스테이지의 캐리 신호에 응답하여 제1 클럭 신호를 제1 출력단으로 출력하는 풀업부;

제2 트랜지스터를 포함하며, 제m+1 스테이지의 게이트 신호에 응답하여 상기 제1 출력단을 오프 전압으로 방전시키는 제2 트랜지스터를 포함하는 풀다운부; 및

상기 제1 게이트 전극 및 제1 소스 전극 사이에 구비되며, 상기 제m-1 스테이지의 캐리 신호가 충전되어 상기 풀업부를 구동하는 충전 커패시터를 포함하며,

상기 충전 커패시터는

기판 상에 형성되며, 상기 제1 게이트 전극에서 연장되는 제2 게이트 전극;

상기 제2 게이트 전극 상에 형성되는 제1 절연층;

상기 제1 절연층 상에 형성되고, 상기 제1 소스 전극에서 연장되어 상기 제1 게이트 전극에 오버랩 되는 제2 소스 전극;

상기 제2 소스 전극 상에 형성되는 제2 절연층; 및

상기 제2 절연층 상에 형성되며, 컨택홀을 통해 상기 제2 게이트 전극과 연결되어 상기 제2 소스 전극에 오버랩 되는 투명 전극으로 이루어진 것을 특징으로 하는 게이트 구동회로.(m은 자연수)
제1항에 있어서, 상기 투명 전극은 상기 제2 소스 전극 및 제1 소스 전극에 오버랩 되는 것을 특징으로 하는 게이트 구동회로.
제2항에 있어서, 상기 제m-1 스테이지의 캐리 신호에 응답하여 상기 제m-1 스테이지의 캐리 신호를 상기 충전 커패시터에 제공하는 제3 트랜지스터를 포함하는 버퍼부;

상기 제m+1 스테이지의 게이트 신호에 응답하여 상기 충전 커패시터를 오프 전압으로 방전시키는 제4 트랜지스터를 포함하는 방전부;

각각 제2 클럭 신호 및 상기 제1 클럭 신호에 응답하여 상기 제1 게이트 전극을 오프 전압으로 방전시키는 제5 트랜지스터 및 제6 트랜지스터를 포함하는 제1 홀딩부;

상기 제2 클럭 신호에 응답하여 상기 제1 출력단을 오프 전압으로 방전시키는 제7 트랜지스터와, 상기 제7 트랜지스터와 교대로 상기 제1 출력단을 오프 전압으로 방전시키는 제8 트랜지스터를 포함하는 제2 홀딩부; 및

상기 제2 클럭 신호에 응답하여 제8 트랜지스터의 온/오프를 제어하는 스위칭부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제3항에 있어서, 상기 스위칭부는

상기 제1 출력단으로 상기 제1 클럭 신호가 출력되는 경우에 상기 제8 트랜 지스터를 턴-오프 시키는 것을 특징으로 하는 게이트 구동회로.
제4항에 있어서, 상기 제1 클럭 신호 및 제2 클럭 신호는 서로 위상이 반대인 것을 특징으로 하는 게이트 구동회로.
게이트 배선들 및 데이터 배선들에 의해 정의된 영역에 화소 전극이 형성된 표시 영역과, 종속적으로 연결된 복수의 스테이지들로 이루어져 상기 게이트 배선들에 게이트 신호를 출력하는 게이트 구동회로가 형성된 주변 영역을 포함하는 표시 기판; 및

상기 표시 기판과 결합하여 액정층을 수용하는 대향 기판을 포함하며,

상기 게이트 구동회로의 제m 스테이지는

제1 게이트 전극 및 제1 소스 전극을 포함하는 제1 트랜지스터를 포함하며, 제m-1 스테이지의 캐리 신호에 응답하여 제1 클럭 신호를 제1 출력단으로 출력하는 풀업부;

제2 트랜지스터를 포함하며, 제m+1 스테이지의 게이트 신호에 응답하여 상기 제1 출력단을 오프 전압으로 방전시키는 풀다운부; 및

상기 제1 게이트 전극 및 제1 소스 전극 사이에 구비되고, 상기 제m-1 스테이지의 캐리 신호가 충전되어 상기 풀업부를 구동하는 충전 커패시터를 포함하며, 상기 충전 커패시터는 기판 상에 순차적으로 형성되는 상기 제1 게이트 전극에서 연장되는 제2 게이트 전극, 제1 절연층, 상기 제1 소스 전극에서 연장되어 상기 제 2 게이트 전극에 오버랩 되는 제2 소스 전극, 제2 절연층 및 컨택홀을 통해 상기 게이트 전극과 연결되어 상기 제2 소스 전극에 오버랩 되는 투명 전극으로 이루어진 것을 특징으로 하는 표시 장치.(m은 자연수)
제6항에 있어서, 상기 투명 전극은 상기 제2 소스 전극 및 제1 소스 전극에 오버랩 되는 것을 특징으로 하는 표시 장치.