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KR101217177B1 - 게이트 구동회로 및 이를 갖는 표시 장치 - Google Patents

게이트 구동회로 및 이를 갖는 표시 장치 Download PDF

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KR101217177B1
KR101217177B1 KR1020060055654A KR20060055654A KR101217177B1 KR 101217177 B1 KR101217177 B1 KR 101217177B1 KR 1020060055654 A KR1020060055654 A KR 1020060055654A KR 20060055654 A KR20060055654 A KR 20060055654A KR 101217177 B1 KR101217177 B1 KR 101217177B1
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KR
South Korea
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signal
gate
transistor
voltage
node
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이민철
문승환
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삼성디스플레이 주식회사
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Priority to EP07011735.3A priority patent/EP1870877B1/en
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Priority to JP2007162598A priority patent/JP5005440B2/ja
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Abstract

구동 불량을 개선하기 위한 게이트 구동회로 및 이를 포함하는 표시 장치가 개시된다. 게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 제m 스테이지는 풀업부, 풀다운부, 방전부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 풀업부는 제1 클럭 신호를 입력받고, 제1 입력 신호에 의해 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력한다. 풀다운부는 제2 입력 신호에 응답하여 게이트 신호를 오프 전압으로 방전시킨다. 방전부는 제2 입력 신호에 응답하여 제1 노드의 신호를 오프 전압으로 방전시킨다. 제1 홀딩부는 제1 클럭 신호에 응답하여 제1 노드의 신호를 오프 전압으로 방전된 게이트 신호로 유지시킨다. 제2 홀딩부는 제2 클럭 신호에 응답하여 제1 노드의 신호를 제1 입력 신호의 오프 전압으로 유지시키며, 제2 홀딩부를 이루는 트랜지스터의 폭/길이 비는 제1 홀딩부를 이루는 트랜지스터의 폭/길이 비보다 큰 것을 특징으로 한다. 이에 따라, 게이트 오프 신호 구간에 비정상적인 게이트 온 신호의 발생을 방지하여 표시 장치의 구동 불량을 개선한다.
Figure R1020060055654
게이트 구동회로, 리플, 폭/길이 비, 구동불량

Description

게이트 구동회로 및 이를 갖는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}
도 1은 본 발명의 실시예에 따른 표시 장치를 도시한 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로의 제1 실시예에 따른 상세 블록도이다.
도 3은 도 2에 도시된 스테이지의 상세 회로도이다.
도 4는 도 3에 도시된 스테이지의 신호 파형도이다.
도 5는 본 발명에 따른 제1 노드의 리플 개선을 설명하기 위한 도면이다.
도 6은 도 5에 도시된 제1 노드의 시뮬레이션 리플 파형도이다.
도 7은 도 1에 도시된 게이트 구동회로의 제2 실시예에 따른 상세 블록도이다.
도 8은 도 7에 도시된 스테이지의 상세 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
IN1: 제1 입력 단자 IN2: 제2 입력 단자
CK1: 제1 클럭 단자 CK2: 제2 클럭 단자
V: 전압 단자 RE: 전압 단자
CR: 캐리 단자 OUT: 출력 단자
Cgd1: 제1 기생 용량 Cgd2: 제2 기생 용량
Cgd3: 제3 기생 용량 Cgs: 기생 용량
210: 풀업부 220: 풀다운부
230: 방전부 242: 제1 홀딩부
244: 제2 홀딩부 246: 제3 홀딩부
248: 제4 홀딩부 250: 스위칭부
260: 리셋부 270: 충전부
280: 버퍼부 290: 캐리부
본 발명은 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 구동 불량을 개선하기 위한 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로 액정표시장치는 어레이 기판 및 대향 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정에 전계를 인가하고, 전계의 세기에 따른 광투과율을 조절함으로써, 원하는 화상 신호를 얻는 표시 장치이다.
액정표시장치는 게이트 배선들 및 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성된 표시 패널과, 게이트 배선들에 게이트 신호를 출력하는 게이트 구동부 및 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부 를 포함한다. 이러한 게이트 구동부 및 데이터 구동부는 칩(chip) 형태로 이루어져 표시 패널에 실장되는 것이 일반적이다.
최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이트 구동부를 표시 기판상에 집적회로 형태로 집적하는 방식이 주목받고 있다. 이처럼 표시 패널에 집적회로 형태로 집적한 게이트 구동회로는 고온에서 구동할 경우에 게이트 오프 신호 구간에 비정상적인 게이트 온 신호가 나타나는 노이즈(Noise) 불량이 발생하는 문제점이 있다.
구체적으로 풀업 소자의 기생 용량(Cgd)에 의한 클럭 신호와의 커플링이 게이트 전극의 오프 전압을 증가시키고, 동시에 고온으로 가면서 누설전류량이 상승되어 풀업 소자를 턴-온 시킨다. 이로 인해서 게이트 오프 신호 구간에 간헐적으로 게이트 온 신호가 발생함으로써, 화질 불량이 발생하는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 표시 장치의 구동 불량을 개선하기 위한 게이트 구동회로 및 이를 갖는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 제m 스테이지는 풀업부, 풀다운부, 방전부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 상기 풀업부는 제1 클럭 신호를 입력받고, 제1 입력 신호에 의해 하이 레벨로 전환되는 제 1 노드의 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력한다. 상기 풀다운부는 제2 입력 신호에 응답하여 상기 게이트 신호를 오프 전압으로 방전시킨다. 상기 방전부는 상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시킨다. 상기 제1 홀딩부는 상기 제1 클럭 신호에 응답하여 상기 제1 노드의 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시킨다. 상기 제2 홀딩부는 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 제1 입력 신호의 오프 전압으로 유지시키며, 상기 제2 홀딩부를 이루는 트랜지스터의 폭/길이 비는 상기 제1 홀딩부를 이루는 트랜지스터의 폭/길이 비보다 큰 것을 특징으로 한다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치는 게이트 배선들 및 상기 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성되어 영상을 디스플레이 하는 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널, 상기 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부 및 종속적으로 연결된 복수의 스테이지들로 이루어져 상기 주변 영역에 직접 형성되고, 상기 각 스테이지들은 상기 게이트 배선들에 게이트 신호들을 출력하는 게이트 구동회로를 포함한다. 여기서 제m 스테이지는 풀업부, 풀다운부, 방전부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 상기 풀업부는 제1 입력 신호에 의해서 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력한다. 상기 풀다운부는 제2 입력 신호에 응답하여, 상기 게이트 신호를 오프 전압으로 방전시킨다. 상기 방전부는 상기 제2 입력 신호에 응답하여, 상기 제1 노드의 신호를 오프 전압으로 방전시킨다. 상기 제1 홀딩부는 상기 제1 클럭 신호에 응답하여, 상기 제1 노드를 상기 게이트 신호의 오프 전압으로 유지시킨다. 상기 제2 홀딩부는 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 상기 제1 입력 신호의 오프 전압으로 유지시키는 제2 홀딩부를 포함하며, 상기 제2 홀딩부를 이루는 트랜지스터가 상기 제1 홀딩부를 이루는 트랜지스터 보다 폭/길이 비가 큰 것을 특징으로 한다.
이러한 게이트 구동회로 및 이를 갖는 표시 장치에 의하면, 풀업부의 제어 전극에 발생되는 리플을 감소시켜 게이트 오프 신호 구간에 비정상적인 게이트 온 신호의 발생을 방지함으로써, 표시 장치의 구동 불량을 개선할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 장치를 도시한 평면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 패널(100)과 표시 패널(100)을 구동하기 위한 게이트 구동회로(200) 및 데이터 구동부(130)를 포함한다.
표시 패널(100)은 소정간격 이격하여 대향하는 어레이 기판 및 대향 기판(예컨대 컬러필터 기판)과, 어레이 기판과 대향 기판 사이에 개재된 액정층을 포함하며, 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 이루어진다. 표시 영역(DA)에는 일방향으로 형성된 게이트 배선(GL)들 및 게이트 배선(GL)들과 교차하는 방향으로 형성된 데이터 배선(DL)들에 의해 복수의 화소부가 형성되어 영상을 디스플레이 한다.
각 화소부에는 스위칭 소자인 박막트랜지스터(TFT)와, 박막트랜지스터(TFT) 와 전기적으로 연결된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 형성된다. 구체적으로 박막트랜지스터(TFT)의 게이트 전극 및 소스 전극은 각각 게이트 배선(GL) 및 데이터 배선(DL)과 전기적으로 연결되고, 드레인 전극에는 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 전기적으로 연결된다.
여기서 주변 영역(PA)은 데이터 배선(DL)들의 일단부에 위치하는 제1 주변 영역(PA1)과 게이트 배선(GL)들의 일단부에 위치하는 제2 주변 영역(PA2)을 포함한다.
데이터 구동부(130)는 게이트 배선(GL)으로 인가되는 게이트 신호에 동기하여 데이터 배선(DL)들에 데이터 신호를 출력하며, 적어도 하나 이상의 데이터 구동칩(132)으로 이루어진다. 데이터 구동칩(132)은 일단부가 표시 패널(100)의 제1 주변 영역(PA1)에 연결되고, 타단부가 인쇄회로기판(140)에 연결된 연성회로기판(134) 상에 실장되며, 연성회로기판(134)을 통해 인쇄회로기판(134) 및 표시 패널(100)과 전기적으로 연결된다.
게이트 구동회로(200)는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 포함하며, 게이트 배선(GL)들에 순차적으로 게이트 신호를 출력한다. 이러한 게이트 구동회로(200)는 표시 패널(100)의 제2 주변 영역(PA2)에 집적되는 집적회로 형태로 형성된다. 여기서, 표시 패널(100)에 집적회로 형태로 형성되는 게이트 구동회로(200)의 경우에는 구동 마진을 향상시키기 위해 저저항 메탈인 Mo/Al/Mo(몰리브덴/알루미늄/몰리브덴 3적층 메탈)을 사용하는 것이 바람직하다.
도 2는 도 1에 도시된 게이트 구동회로의 제1 실시예에 따른 상세 블록도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 게이트 구동회로(200)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1~SRCn+1)로 이루어져 게이트 신호(GOUT)를 순차적으로 출력하는 회로부(CS) 및 회로부(CS)에 각종 제어신호를 제공하는 배선부(LS)를 포함한다.
제1 내지 제n+1 스테이지(SRC1~SRCn+1)는 n 개의 구동 스테이지(SRC1~SRCn)와 하나의 더미(dummy) 스테이지(SRCn+1)로 이루어지며, 제1 내지 제n+1 스테이지(SRC1~SRCn+1)는 각각 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 전압 단자(V), 리셋 단자(RE), 캐리 단자(CR) 및 출력 단자(OUT)를 포함한다.
각 스테이지(SRC)의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 서로 반대 위상의 클럭 신호가 제공된다. 구체적으로, 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 중에서 홀수 번째 스테이지(SRC1, SRC3...)의 제1 클럭 단자(CK1)에는 제1 클럭 신호(CK)가 제공되고, 제2 클럭 단자(CK2)에는 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)가 제공된다. 제1 내지 제n+1 스테이지(SRC1~SRCn+1) 중에서 짝수 번째 스테이지(SRC2, SRC4...)의 제1 클럭 단자(CK1)에는 제2 클럭 신호(CKB)가 제공되고, 제2 클럭 단자(CK2)에는 제2 클럭 신호(CKB)와 위상이 반대인 제1 클럭 신호(CK)가 제공된다.
다시 말해, 홀수 번째 스테이지(SRC1, SRC3...)의 제1 클럭 단자(CK1) 및 제 2 클럭 단자(CK2)에는 반대 위상의 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)가 각각 제공되고, 이와 반대로 짝수 번째 스테이지(SRC2, SRC4...)의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 각각 제2 클럭 신호(CKB) 및 제1 클럭 신호(CK)가 제공된다.
각 스테이지의 제1 입력 단자(IN1)에는 수직 개시신호(STV) 또는 이전 스테이지의 캐리 신호가 제공된다. 즉, 첫 번째 스테이지인 제1 스테이지(SRC1)의 제1 입력 단자(IN1)에는 수직 개시신호(STV)가 제공되고, 제2 내지 제n+1 스테이지(SRC2~SRCn+1)의 제1 입력 단자(IN1)에는 이전 스테이지(SRC1~SRCn)의 캐리 신호가 제공된다.
각 스테이지의 제2 입력 단자(IN2)에는 다음 스테이지의 게이트 신호 또는 수직 개시신호(STV)가 제공된다. 즉, 제1 내지 제n 스테이지(SRC1~SRCn)의 제2 입력 단자(IN2)에는 다음 스테이지(SRC2~SRCn+1)의 게이트 신호가 제공되고, 마지막 스테이지(SRCn+1)인 제n+1 스테이지(SRCn+1)의 제2 입력 단자(IN2)에는 수직 개시신호(STV)가 제공된다.
각 스테이지의 전압 단자(V)에는 오프 전압(VOFF)이 제공되며, 일 예로 오프 전압(Voff)은 -5 ~ -7V의 전압 레벨을 갖는다.
각 스테이지의 리셋 단자(RE)에는 마지막 스테이지인 제n+1 스테이지(SRCn+1)의 캐리 신호가 공통으로 제공된다.
제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 출력 단자(OUT)에서는 제1 클럭 단자(CK1)로 제공되는 클럭 신호의 하이 구간이 출력된다. 즉, 제1 내지 제n+1 스테 이지(SRC1~SRCn+1) 중에서 홀수 번째 스테이지(SRC1, SRC3...)의 출력 단자(OUT)에서는 제1 클럭 신호(CK)의 하이 구간이 출력되고, 짝수 번째 스테이지(SRC2, SRC4...)의 출력 단자(OUT)에서는 제2 클럭 신호(CKB)의 하이 구간이 출력된다. 따라서, 제1 내지 제n+1 스테이지(SRC1~SRCn+1)는 순차적으로 게이트 신호(GOUT)를 출력할 수 있다.
한편, 게이트 구동회로(200)는 회로부(CS)의 일측에 형성되어 제1 내지 제n+1 스테이지(SRC1~SRCn+1)에 동기신호 및 구동전압을 제공하기 위한 복수의 배선들로 이루어진 배선부(LS)를 포함한다. 배선부(LS)는 개시신호 배선(SL1), 제1 클럭 배선(SL2), 제2 클럭 배선(SL3), 전압 배선(SL4) 및 리셋 배선(SL5)을 포함한다.
개시신호 배선(SL1)은 외부로부터 수직 개시신호(STV)를 제공받으며, 제공받은 수직 개시신호(STV)를 첫 번째 스테이지의 제1 입력 단자(IN1) 및 마지막 스테이지의 제2 입력 단자(IN2)에 제공한다. 즉, 수직 개시신호(STV)를 제1 스테이지(SRC1)의 제1 입력 단자(IN1) 및 제n+1 스테이지(SRCn+1)의 제2 입력 단자(IN2)에 제공한다.
제1 클럭 배선(SL2)은 외부로부터 제1 클럭 신호(CK)를 제공받으며, 제공받은 제1 클럭 신호(CK)를 홀수 번째 스테이지(SRC1, SRC3...)의 제1 클럭 단자(CK1) 및 짝수 번째 스테이지(SRC2, SRC4...)의 제2 클럭 단자(CK2)에 제공한다.
제2 클럭 배선(SL3)은 외부로부터 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)를 제공받으며, 제공받은 제2 클럭 신호(CKB)를 홀수 번째 스테이 지(SRC1, SRC3...)의 제2 클럭 단자(CK2) 및 짝수 번째 스테이지(SRC2, SRC4...)의 제1 클럭 단자(CK1)에 제공한다.
전압 배선(SL4)은 외부로부터 오프 전압(Voff)을 제공받아 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 전압 단자(V)에 제공하며, 리셋 배선은(SL5)은 마지막 스테이지(SRCn+1)의 캐리 신호를 제공받아 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 리셋 단자(RE)에 제공한다.
한편, 상기한 게이트 구동회로(200)는 제m 스테이지(SRCm)에서 제m-1 스테이지(SRCm-1)의 캐리 신호를 제1 입력 신호로 제공받고, 제m+1 스테이지(SRCm+1)의 게이트 신호를 제2 입력 신호로 제공받아 구동하는 경우를 설명하였다. 하지만, 게이트 신호(GOUT)의 특성(예컨대 신호 구간의 길이 등)에 따라서 제m-2, 제m-3, 제m-4… 스테이지 등의 캐리 신호를 제1 입력 신호로 제공받고, 제m+2, 제m+3, 제m+4… 스테이지 등의 게이트 신호를 제2 입력 신호로 제공받아 구동할 수도 있다.
도 3은 도 2에 도시된 스테이지의 상세 회로도이고, 도 4는 도 3에 도시된 스테이지의 신호 파형도이다.
도 3 및 도 4를 참조하면, 본 발명의 제1 실시예에 따른 게이트 구동회로(200)에서 제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 제m 게이트 신호(GOUTm)를 제1 클럭 신호(CK)로 풀-업(pull-up) 시키는 풀업부(210) 및 제m+1 스테이지(SRCm+1)의 게이트 신호(GOUTm+1)에 응답하여, 풀업된 제m 게이트 신호(GOUTm)를 오프 전압(Voff)으로 풀다운 시키는 풀다운부(220)를 포함한다.
풀업부(210)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극은 제1 클럭 단자(CK1)에 연결되며, 소스 전극은 출력 단자(OUT)에 연결된 제5 트랜지스터(T5)로 이루어진다. 따라서, 제5 트랜지스터(T5)의 드레인 전극은 제1 클럭 단자(CK1)를 통해 제1 클럭 신호(CK)를 제공받는다.
풀다운부(220)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 드레인 전극이 출력 단자(OUT)에 연결되며, 소스 전극이 전압 단자(V)에 연결되어 오프 전압이 제공되는 제6 트랜지스터(T6)로 이루어진다.
제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 풀업부(210)를 턴-온 시키고, 제m+1 스테이지(SRCm+1)의 게이트 신호(GOUTm+1)에 응답하여 풀업부(210)를 턴-오프 시키는 풀업 구동부를 더 포함한다. 풀업 구동부는 버퍼부(280), 충전부(270) 및 방전부(230)를 포함한다.
버퍼부(280)는 게이트 전극 및 드레인 전극이 제1 입력 단자(IN1)에 공통으로 연결되고, 소스 전극이 제1 노드(N1)에 연결된 제13 트랜지스터로 이루어진다. 충전부(270)는 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 출력 단자(OUT)에 연결된 제3 커패시터(C3)로 이루어진다. 방전부(230)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극은 전압 단자(V)에 연결되어 오프 전압(Voff)이 제공되는 제7 트랜지스터(T7)로 이루어진다.
이러한 풀업 구동부는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 제13 트랜지스터(T13)가 턴-온 되면, 제m-1 스테이지(SRCm-1)의 캐리 신호가 제1 노 드(N1)에 인가되어 제1 노드(N1)의 신호를 하이 레벨로 전환시키고, 동시에 제3 커패시터(C3)에 충전된다. 이 후, 제5 트랜지스터(T5)의 문턱전압 이상의 전하가 제3 커패시터(C3)에 충전되고 제1 클럭 신호(CK)가 하이 구간이 되면, 제5 트랜지스터(T5)가 부트스트랩(Bootstrap) 되어 제1 클럭 신호(CK)의 하이 구간을 출력 단자(OUT)로 출력한다.
즉, 제5 트랜지스터(T5)가 부트스트랩 되어 제m 스테이지(SRCm)의 게이트 온 신호를 출력한다. 이 후, 제m+1 게이트 신호(GOUTm+1)에 응답하여 제7 트랜지스터(T7)가 턴-온 되면, 제3 커패시터(C3)에 충전된 전하는 전압 단자(V)의 오프 전압(Voff)으로 방전되어 제5 트랜지스터(T5)는 턴-오프 된다.
제m 스테이지(SRCm)는 제1 노드(N1)의 신호를 오프 전압(Voff) 상태로 유지시키는 제1 홀딩부(242) 및 제2 홀딩부(244)를 더 포함한다.
제1 홀딩부(242)는 게이트 전극이 제1 클럭 단자(CK1)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극이 출력 단자(OUT)에 연결된 제8 트랜지스터(T8)로 이루어진다. 제2 홀딩부(244)는 게이트 전극이 제2 클럭 단자(CK2)에 연결되고, 드레인 전극은 제1 입력 단자(IN1)에 연결되며, 소스 전극은 제1 노드(N1)에 연결되는 제9 트랜지스터(T9)로 이루어진다.
제1 홀딩부(242) 및 제2 홀딩부(244)는 제m 게이트 신호(GOUTm)가 풀다운부(220)에 의해 오프 전압(Voff)으로 방전된 후에 제1 노드(N1)의 신호를 오프 전압(Voff)으로 유지시킨다. 즉, 제1 클럭 신호(CK)에 응답하여 제8 트랜지스터(T8)가 턴-온 되면, 오프 전압(Voff)으로 방전된 제m 게이트 신호(GOUTm)가 제1 노 드(N1)에 인가되어 제1 노드(N1)의 신호를 오프 전압(Voff)으로 유지시킨다. 또한, 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)에 응답하여 제9 트랜지스터(T9)가 턴-온 되면, 오프 전압(Voff) 상태의 제1 입력 신호를 제1 노드(N1)에 인가하여 제1 노드(N1)의 신호를 오프 전압(Voff)으로 유지시킨다.
이처럼, 제1 홀딩부(242) 및 제2 홀딩부(244)는 각각 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)에 응답하여 교대로 턴-온 구동하여 제1 노드(N1)의 신호를 오프 전압(Voff)으로 유지시킨다.
제m 스테이지(SRCm)는 출력되는 제m 게이트 신호(GOUTm)를 오프 전압(Voff) 상태로 유지시키는 제3 홀딩부(246) 및 제4 홀딩부(248)와 제4 홀딩부(248)의 온/오프 동작을 제어하는 스위칭부(250)를 더 포함한다.
제3 홀딩부(246)는 게이트 전극이 제2 클럭 단자(CK2)에 연결되고, 드레인 전극은 출력 단자(OUT)에 연결되며, 소스 전극은 전압 단자(V)에 연결되어 오프 전압(Voff)을 제공받는 제10 트랜지스터(T10)로 이루어진다. 제4 홀딩부(248)는 게이트 전극이 스위칭부(250)의 제2 노드(N2)에 연결되고, 드레인 전극은 출력 단자(OUT)에 연결되며, 소스 전극은 전압 단자(V)에 연결되어 오프 전압(Voff)을 제공받는 제11 트랜지스터(T11)로 이루어진다.
스위칭부(250)는 제1 내지 제4 트랜지스터(T1, T2, T3, T4)와 제1 및 제2 커패시터(C1, C2)로 이루어진다.
제1 트랜지스터(T1)의 게이트 전극과 드레인 전극은 공통으로 제1 클럭 단자(CK1)에 연결되어 제1 클럭 신호(CK)를 제공받고, 소스 전극은 제2 트랜지스 터(T2)의 드레인 전극과 연결된다. 제2 트랜지스터(T2)의 게이트 전극은 출력 단자(OUT)에 연결되고, 소스 전극은 전압 단자(V)에 연결되어 오프 전압(Voff)을 제공받는다. 제3 트랜지스터(T3)의 드레인 전극은 제1 클럭 단자(CK1)에 연결되고, 게이트 전극은 제1 커패시터(C1)를 통해 제1 클럭 단자(CK1)에 연결되며, 소스 전극은 제2 노드(N2)에 연결된다. 따라서 제3 트랜지스터(T3)의 드레인 전극 및 게이트 전극은 제1 클럭 신호(CK)를 제공받으며, 제3 트랜지스터(T3)의 게이트 전극과 소스 전극 사이에는 제2 커패시터(C2)가 연결된다. 제4 트랜지스터(T4)는 게이트 전극은 출력 단자(OUT)에 연결되고, 드레인 전극은 제2 노드(N2)에 연결되며, 소스 전극은 전압 단자(V)에 연결되어 오프 전압(Voff)을 제공받는다.
제1 클럭 신호(CK)에 의해서 제1 및 제3 트랜지스터(T3)가 턴-온 된 상태에서 출력 단자(OUT)로 제1 클럭 신호(CK)가 출력되면, 출력 단자(OUT)의 전위는 하이 레벨로 전환된다. 출력 단자(OUT)가 하이 레벨로 전환됨에 따라서 제2 및 제4 트랜지스터(T2, T4)가 턴-온 되고, 제1 및 제2 트랜지스터(T1, T2)로부터 출력된 전압은 제2 및 제4 트랜지스터(T2, T4)를 통해 오프 전압(Voff)으로 방전된다. 따라서 제2 노드(N2)의 신호는 로우 레벨로 유지되어 제11 트랜지스터(T11)는 턴-오프 된다.
이 후, 제m 게이트 신호(GOUTm)가 제m+1 게이트 신호(GOUTm+1)에 응답하여 오프 전압(Voff)으로 방전되면, 출력 단자(OUT)의 전위는 로우 상태로 점차 하락한다. 따라서 제2 및 제4 트랜지스터(T2, T4)는 턴-오프 상태로 전환되고, 제1 및 제3 트랜지스터(T1, T3)로부터 출력된 전압에 의해 제2 노드(N2)의 전위는 하이 레벨 로 전환된다. 제2 노드(N2)의 전위가 하이 레벨로 전환됨에 따라서 제11 트랜지스터(T11)가 턴-온 되고, 턴-온 된 제11 트랜지스터(T11)에 의해서 출력 단자(OUT)의 전위는 오프 전압(Voff)으로 더욱 빠르게 방전된다.
이 후, 제1 클럭 신호(CK)가 로우 레벨로 전환되면, 제2 노드(N2)의 전위도 로우 레벨로 전환되어 제11 트랜지스터(T11)는 턴-오프 된다. 반면에 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)에 의해서 제10 트랜지스터(T10)가 턴-온 되어 출력 단자(OUT)의 전위를 오프 전압(Voff)으로 방전시킨다.
이처럼, 제3 홀딩부(246) 및 제4 홀딩부(248)는 각각 제2 클럭 신호(CKB) 및 제1 클럭 신호(CK)에 응답하여 교대로 출력 단자(OUT)의 전위를 오프 전압(Voff)으로 방전시킨다.
게이트 구동회로(200)의 제m 스테이지는 리셋부(260) 및 캐리부(290)를 더 포함한다.
리셋부(260)는 게이트 전극이 리셋 단자(RE)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극은 전압 단자(V)에 연결되어 오프 전압(Voff)이 제공되는 제12 트랜지스터(T12)로 이루어진다. 리셋 단자(RE)로 마지막 스테이지인 제n+1 스테이지(SRCn+1)의 캐리 신호가 제공되면, 제 12 트랜지스터(T12)가 턴-온 되어, 제1 노드(N1)의 전위는 오프 전압(Voff)으로 방전된다. 따라서, 제m 게이트 신호(GOUTm)는 제n+1 스테이지(SRCn+1)의 캐리 신호에 의해서 오프 전압(Voff)으로 방전된다.
캐리부(290)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극은 제1 클럭 단자(CK1)에 연결되어 제1 클럭 신호(CK)를 제공받으며, 소스 전극은 캐리 단자(CR)에 연결되는 제14 트랜지스터(T14)로 이루어진다. 캐리부(290)는 제1 노드(N1)의 전위가 하이 레벨로 전환됨에 따라서, 캐리 단자(CR)로 제1 클럭 신호(CK)의 하이 구간을 출력한다.
이와 같은, 본 발명의 제1 실시예에 따른 게이트 구동회로는 제m 스테이지에서 제1 홀딩부의 특성 계수보다 제2 홀딩부의 특성 계수가 더 큰 것을 특징으로 한다. 즉, 제8 트랜지스터의 채널의 폭/길이 비(W/L 비)보다 제9 트랜지스터의 채널의 폭/길이 비(W/L 비)가 더 큰 것을 특징으로 하며, 이로 인해 제1 노드에 발생되는 리플(ripple)을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 제9 트랜지스터에 의한 제1 노드의 리플 개선에 대하여 설명한다.
도 5는 본 발명에 따른 제1 노드의 리플 개선을 설명하기 위한 도면이다.
도 5에 도시된 바와 같이, 풀업부(210)의 제어 전극과 연결된 제1 노드(N1)에는 풀업부(210), 제1 홀딩부(242) 및 캐리부(290)의 기생 용량(Cgd1, Cgd2, Cgd3)에 의한 제1 클럭 신호(CK)와의 커플링으로 리플이 발생된다. 구체적으로, 제5 트랜지스터(T5)의 드레인 전극과 게이트 전극 사이의 제1 기생 용량(Cgd1), 제8 트랜지스터(T8)의 드레인 전극과 게이트 전극 사이의 제2 기생 용량(Cgd2) 및 제14 트랜지스터(T14)의 드레인 전극과 게이트 전극 사이의 제3 기생 용량(Cgd3)에 의한 제1 클럭 신호(CK)와의 커플링으로 리플이 발생된다.
이러한, 리플은 제5 트랜지스터(T5)를 턴-온 구동시켜 게이트 오프 신호 구 간에 비정상적인 게이트 온 신호가 발생되어 구동 불량이 나타난다. 즉, 제1 클럭 신호(CK)의 상승 클럭시에 발생되는 리플에 의해 비정상적인 게이트 온 신호가 발생되어 구동 불량이 나타난다.
또한, 제1 노드(N1)에는 제2 홀딩부(244)의 기생 용량(Cgs)에 의한 제2 클럭 신호(CKB)와의 커플링에 의해서도 리플이 발생된다. 즉, 제9 트랜지스터(T9)의 게이트 전극과 소스 전극 사이의 기생 용량(Cgs)에 의한 제2 클럭 신호(CKB)와의 커플링으로 리플이 발생된다. 여기서, 제2 클럭 신호(CKB)는 제1 클럭 신호(CK)와 위상이 반대이므로, 제2 클럭 신호(CKB)의 커플링으로 발생된 리플(이하 "역리플"이라 함)은 제1 클럭 신호(CK)의 커플링으로 발생된 리플과 반대의 위상을 갖는다.
이로 인해서, 제2 클럭 신호(CKB)의 커플링으로 발생된 역리플은 제1 클럭 신호(CK)의 커플링으로 발생된 리플을 상쇄시켜, 제1 노드(N1)에 발생되는 리플을 감소시킨다. 즉, 제1 노드(N1)에는 제5, 제8 및 제14 트랜지스터(T5, T8, T14)의 기생 용량(Cgd1, Cgd2, Cgd3)에 의해 발생된 리플에서 제9 트랜지스터(T9)의 기생 용량(Cgs)에 의해 발생된 역리플 만큼 감소된 리플이 발생된다.
즉, 제9 트랜지스터(T9)의 폭/길이 비(W/L 비)를 크게 형성하여 기생 용(Cgs)을 증가시키면, 역리플의 증가되어 제1 노드(N1)에 발생되는 리플은 감소된다.
도 6은 도 5에 도시된 제1 노드의 시뮬레이션 리플 파형도이다.
도 6을 참조하면, 일 예로 게이트 오프 신호 구간동안 제1 노드(N1)에는 -7v의 오프 전압이 제공된다. 하지만 기생 용량에 의한 클럭 신호와의 커플링으로 오 프 전압을 기준으로 하여 리플이 발생되며, 도면에서와 같이 제9 트랜지스터(T9)의 폭이 25㎛일 경우에 발생되는 리플보다 900㎛일 경우에 발생되는 리플이 적게 나타난다.
아래의 표 1은 도 6을 참조하여 제9 트랜지스터(T9)의 폭/길이 비(W/L 비)에 따른 제1 노드(N1)의 리플을 시뮬레이션(simulation)한 데이터로서, 길이(L)를 일정하게 유지하고 폭(W)을 각각 25㎛, 354㎛, 500㎛ 및 900㎛로 변경하여 얻은 데이터이다. 또한, 고온에서 구동할 경우와, 트랜지스터가 열화된 후에 고온에서 구동할 경우를 함께 표시하였다.
Von = 23[v]
Voff = -7[v]		 제1 노드의 리플 (Vgs)
T9 폭(width) 25 [㎛] 354 [㎛] 500 [㎛] 900 [㎛]
고온 구동 2.53 [v] 2.21 [v] 2.05 [v] 1.61 [v]
고온 구동 & 열화 2.71 [v] 2.6 [v] 2.5 [v] 2.24 [v]
상기한 표 1에서 보는 바와 같이, 고온 구동의 동일 조건하에서 제9 트랜지스터(T9)의 폭이 25㎛일 경우에는 2.53[v]의 리플이 발생하고, 354㎛일 경우에는 2.21[v]의 리플이 발생되며, 500㎛ 및 900㎛일 경우에는 각각 2.05[v] 및 1.61[v]의 리플이 발생된다. 즉, 제9 트랜지스터(T9)의 폭이 커짐에 따라서 제1 노드(N1)의 리플이 감소됨을 확인할 수 있다.
또한, 트랜지스터의 열화 후에도 제9 트랜지스터(T9)의 폭이 25㎛일 경우와 900㎛일 경우에 리플이 각각 2.71[v]와 2.24[v]로 발생된다. 즉, 열화 후에도 제9 트랜지스터(T9)의 폭/길이 비가 커짐에 따라서 제1 노드(N1)에 발생되는 리플은 감소되는 것을 확인할 수 있다.
한편, 제9 트랜지스터(T9)는 제3 커패시터(C3)의 충전시에 제13 트랜지스터(T13)와 동일한 기능을 수행한다. 따라서, 제9 트랜지스터(T9)의 폭/길이 비(W/L 비)가 커짐에 따라서 I-V(전류-전압) 특성도 향상되어 제1 입력 신호의 제3 커패시터(C3) 충전율을 향상시킴으로써, 제5 트랜지스터(T5)의 저온 구동마진을 향상시킬 수 있다.
아래의 표 2는 제9 트랜지스터(T9)의 폭/길이 비에 따른 저온 구동마진 및 상온 주파수 구동마진을 평가한 데이터로서, 제9 트랜지스터(T9)의 길이는 일정하고 폭은 25㎛일 경우와 936㎛일 경우로 구분하여 실시하였다.
조 건 구동불량시 온도 상온 주파수
구동마진		 전 압
T9 폭(W) Cgs:Cgd Min ℃ Max ℃ Min Hz Max Hz dV(v) Voff(v)
25 [㎛] 10 -33 -18 115 121 38 -7.4
936 [㎛] 11 -50 -24 124 >130 34~38 -7.4
상기한 표 2에서 보는 바와 같이, 제9 트랜지스터(T9)의 폭/길이 비(W/L 비)가 커짐에 따라서 낮은 구동전압(dV)에서도 -20℃ 이하의 온도에서 구동되는 것을 확인할 수 있으며, 상온 주파수 구동 마진도 124Hz 이상으로 더 커짐을 확인할 수 있다.
이와 같이, 본 발명의 제1 실시예에 따른 게이트 구동회로는 제9 트랜지스터(T9)의 폭/길이 비(W/L 비)가 제8 트랜지스터의 폭/길이 비보다 크다. 이로 인해 역리플이 증가되어 제1 노드(N1)의 리플을 감소시킨다. 또한, 제13 트랜지스터(T13)를 보조하여 제1 입력 신호의 제3 커패시터(C3) 충전율을 향상시켜 저온 구동마진을 향상시킬 수 있다.
한편, 제9 트랜지스터(T9)의 폭/길이 비를 과도하게 크게 형성하면, 제9 트랜지스터(T9)의 열화에 의한 문턱전압의 쉬프트로 충전능력이 떨어져 기생 용량(Cgs)으로만 작용하므로, 오히려 제5 트랜지스터(T5)의 구동 능력을 저해할 수 있다. 따라서 제9 트랜지스터(T9)의 폭/길이 비는 제8 트랜지스터(T8)의 폭/길이 비보다는 큰 값을 가지고, 제8 및 제14 트랜지스터(T8, T14)의 폭/길이 비의 합보다는 작은 값을 갖는 것이 바람직하다.
도 7은 도 1에 도시된 게이트 구동회로의 제2 실시예에 따른 상세 블록도이다.
여기서, 본 발명의 제2 실시예에 따른 게이트 구동회로는 제1 실시예에 따른 게이트 구동회로와 유사하므로 차이점 위주로 간략하게 설명하기로 한다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 게이트 구동회로(200)는 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1~SRCn+1)로 이루어져 게이트 신호(GOUT)를 순차적으로 출력하는 회로부(CS) 및 회로부(CS)에 각종 제어신호를 제공하는 배선부(LS)를 포함한다.
제1 내지 제n+1 스테이지(SRC1~SRCn+1)는 각각 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 전압 단자(V), 리셋 단자(RE) 및 출력 단자(OUT)를 포함한다.
제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 서로 반대 위상의 클럭 신호가 제공된다.
제1 스테이지(SRC1)의 제1 입력 단자(IN1)에는 수직 개시신호(STV)가 제공되고, 제2 내지 제n+1 스테이지(SRC2~SRCn+1)의 제1 입력 단자(IN1)에는 이전 스테이지의 게이트 신호(GOUT1~GOUTn+1)가 제공된다. 제1 내지 제n 스테이지(SRC1~SRCn)의 제2 입력 단자(IN2)에는 다음 스테이지의 게이트 신호(GOUT2~GOUTn+1)가 제공되고, 제n+1 스테이지(SRCn+1)의 제2 입력 단자(IN2)에는 수직 개시신호(STV)가 제공된다.
제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 리셋 단자(RE)에는 제n+1 스테이지(SRCn+1)의 게이트 신호(GOUTn+1)가 제공되고, 전압 단자(V)에는 오프 전압(Voff)이 제공되며, 출력 단자(OUT)는 제1 클럭 단자(CK1)로 제공되는 클럭 신호의 하이 구간이 출력된다.
배선부(LS)는 개시신호 배선(SL1), 제1 클럭 배선(SL2), 제2 클럭 배선(SL3), 전압 배선(SL4) 및 리셋 배선(SL5)을 포함한다.
개시신호 배선(SL1)은 외부로부터 수직 개시신호(STV)를 제공받아, 제1 스테이지(SRC1)의 제1 입력 단자(IN1) 및 제n+1 스테이지(SRCn+1)의 제2 입력 단자(IN2)에 제공한다.
제1 클럭 배선(SL2)은 제1 클럭 신호(CK)를 제공받고, 제2 클럭 배선(SL3)은 제1 클럭 신호(CK)와 반대 위상의 제2 클럭 신호(CKB)를 제공받아 제1 내지 제n+1 스테이지(SRC1~SRCn+1)에 제공한다.
전압 배선(SL4)은 오프 전압(Voff)을 제공받아 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 전압 단자에 제공한다.
리셋 배선(SL5)은 마지막 스테이지인 제n+1 스테이지(SRCn+1)의 게이트 신호(GOUTn+1)를 제공받아 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 리셋 단자(RE)에 제공한다.
이처럼, 본 발명의 제2 실시예에 따른 게이트 구동회로의 제m 스테이지(SRCm)는 개시신호로 제m-1 스테이지(SRCm-1)의 게이트 신호(GOUTm-1)를 제공받아 구동한다.
도 8은 도 7에 도시된 스테이지의 상세 회로도이다.
여기서, 본 발명의 제2 실시예에 따른 스테이지는 제1 실시예에 따른 스테이지와 유사하므로 간략하게 설명하기로 한다.
도 8을 참조하면, 제m 스테이지(SRCm)는 제m 게이트 신호(GOUTm)를 제m-1 게이트 신호(GOUTm-1)에 응답하여 제1 클럭 신호(CK)로 풀-업 시키는 풀업부(210) 및 제m+1 게이트 신호(GOUTm+1)에 응답하여 오프 전압(Voff)으로 풀다운 시키는 풀다운부(220)를 포함한다.
제m 스테이지(SRCm)는 풀업부(210)를 제m-1 게이트 신호(GOUTm-1)에 응답하여 턴-온 시키고, 제m+1 게이트 신호(GOUTm+1)에 응답하여 턴-오프 시키는 풀업 구동부를 더 포함하며, 풀업 구동부는 버퍼부(280), 충전부(270) 및 방전부(230)를 포함한다.
제m 스테이지(SRCm)는 각각 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)에 응답하여 제1 노드(N1)의 신호를 오프 전압(Voff) 상태로 유지시키는 제1 홀딩부(242) 및 제2 홀딩부(244)를 더 포함한다. 또한, 출력되는 제m 게이트 신호(GOUTm)를 오프 전압(Voff) 상태로 유지시키는 제3 홀딩부(246) 및 제4 홀딩부(248)와 제4 홀딩부(248)의 온/오프 동작을 제어하는 스위칭부(250)를 더 포함한다. 여기서 제3 홀딩부(246)는 제2 클럭 신호(CKB)에 응답하여 온/오프 동작하며, 제3 홀딩부(246)와 제4 홀딩부(248)는 교대로 출력 단자의 전위를 오프 전압(Voff)으로 방전시킨다.
제m 스테이지(SRCm)는 제m+1 게이트 신호(GOUTm+1)에 응답하여 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 제1 노드(N1)를 동시에 오프 전압(Voff)으로 방전시키는 리셋부(260)를 더 포함한다.
이와 같은, 본 발명의 제2 실시예에 따른 게이트 구동회로의 제m 스테이지(SRCm)는 제1 홀딩부(242)의 특성 계수보다 제2 홀딩부(244)의 특성 계수가 크다. 즉, 제8 트랜지스터(T8)의 채널의 폭/길이의 비(W/L 비)보다 제9 트랜지스터(T9)의 채널의 폭/길이 비가 더 크다.
이로 인해서, 제2 클럭 신호(CKB)의 커플링으로 발생되는 제1 노드(N1)의 역리플이 증가되어, 제1 클럭 신호(CK)의 커플링으로 발생되는 제1 노드(N1)의 리플이 감소되므로 구동 불량을 개선할 수 있다. 또한, 제9 트랜지스터(T9)가 제3 커패시터(C3) 충전시에 제13 트랜지스터(T13)를 보조하므로, 제9 트랜지스터(T9)의 폭/길이 비가 커짐에 따라 제3 커패시터(C3)의 충전율이 향상되어 저온 구동마진을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 제2 홀딩부 트랜지스터의 폭/길이 비를 크게 함으로써, 반대 위상의 리플이 증가되어 풀업부의 제어 전극에 발 생되는 리플이 감소된다. 이로 인해서, 게이트 오프 신호 구간에 비정상적으로 발생되는 게이트 온 신호가 방지되어 표시 장치의 구동 불량을 개선할 수 있다. 또한, 제2 홀딩부 트랜지스터의 폭/길이 비가 커짐에 따라서 충전부의 충전율이 향상되어 저온 구동마진을 향상시킬 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며,
    제m 스테이지는
    제1 클럭 신호를 입력받고, 제1 입력 신호에 의해 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력하는 풀업부;
    제2 입력 신호에 응답하여 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부;
    상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시키는 방전부;
    상기 제1 클럭 신호에 응답하여 상기 제1 노드의 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시키는 제1 홀딩부; 및
    제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 제1 입력 신호의 오프 전압으로 유지시키는 제2 홀딩부를 포함하며,
    상기 제2 홀딩부를 이루는 트랜지스터의 폭/길이 비는 상기 제1 홀딩부를 이루는 트랜지스터의 폭/길이 비보다 큰 것을 특징으로 하는 게이트 구동회로.
  2. 제1항에 있어서, 상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 캐리 신호로 출력하는 캐리부를 더 포함하며,
    상기 제2 홀딩부를 이루는 트랜지스터의 폭/길이 비는 상기 제1 홀딩부를 이 루는 트랜지스터 및 상기 캐리부를 이루는 트랜지스터의 폭/길이 비의 합보다 작은 것을 특징으로 하는 게이트 구동회로.
  3. 제2항에 있어서, 상기 제2 클럭 신호에 응답하여 상기 게이트 신호를 오프 전압으로 유지시키는 제3 홀딩부;
    상기 제3 홀딩부와 교대로 상기 게이트 신호를 오프 전압으로 유지시키는 제4 홀딩부; 및
    상기 제4 홀딩부의 온/오프를 스위칭하는 스위칭부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  4. 제3항에 있어서, 상기 스위칭부는
    드레인 전극과 게이트 전극이 공통으로 상기 제1 클럭 신호를 제공받는 제1 트랜지스터;
    드레인 전극은 상기 제1 트랜지스터의 소스 전극과 연결되고, 게이트 전극에는 상기 게이트 신호가 제공되며, 소스 전극에는 오프 전압이 제공되는 제2 트랜지스터;
    드레인 전극은 제1 클럭 신호를 제공받고, 게이트 전극은 상기 제1 트랜지스터의 소스 전극과 연결되는 제3 트랜지스터;
    드레인 전극은 상기 제3 트랜지스터의 소스 전극과 연결되어 제2 노드를 이루고, 게이트 전극에는 상기 제2 트랜지스터의 게이트 전극과 공통으로 상기 게이 트 신호가 제공되며, 소스 전극에는 오프 전압이 제공되는 제4 트랜지스터;
    상기 제3 트랜지스터의 드레인 전극과 게이트 전극 사이를 연결하는 제1 커패시터; 및
    상기 제3 트랜지스터의 게이트 전극과 소스 전극 사이를 연결하는 제2 커패시터를 포함하며,
    상기 제2 노드의 신호에 의해 상기 제4 홀딩부의 온/오프가 스위칭 되는 것을 특징으로 하는 게이트 구동회로.
  5. 제4항에 있어서, 상기 제1 입력 신호는 수직 개시신호 또는 제m-1 스테이지의 캐리 신호이며,
    상기 제2 입력 신호는 제m+1 스테이지의 게이트 신호 또는 수직 개시신호인 것을 특징으로 하는 게이트 구동회로.
  6. 제4항에 있어서, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 서로 위상이 반대인 것을 특징으로 하는 게이트 구동회로.
  7. 제1항에 있어서, 상기 제1 입력 신호는 수직 개시신호 또는 제m-1 스테이지의 게이트 신호이고,
    상기 제2 입력 신호는 제m+1 스테이지의 게이트 신호 또는 수직 개시신호인 것을 특징으로 하는 게이트 구동회로.
  8. 게이트 배선들 및 상기 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성되어 영상을 디스플레이 하는 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
    상기 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부; 및
    종속적으로 연결된 복수의 스테이지들로 이루어져 상기 주변 영역에 직접 형성되고, 상기 각 스테이지들은 상기 게이트 배선들에 게이트 신호들을 출력하는 게이트 구동회로를 포함하며,
    제m 스테이지는
    제1 입력 신호에 의해서 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부;
    제2 입력 신호에 응답하여, 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부;
    상기 제2 입력 신호에 응답하여, 상기 제1 노드의 신호를 오프 전압으로 방전시키는 방전부;
    상기 제1 클럭 신호에 응답하여, 상기 제1 노드를 상기 게이트 신호의 오프 전압으로 유지시키는 제1 홀딩부;
    제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 상기 제1 입력 신호의 오프 전압으로 유지시키는 제2 홀딩부를 포함하고, 상기 제2 홀딩부를 이루는 트랜지스터가 상기 제1 홀딩부를 이루는 트랜지스터 보다 폭/길이 비가 큰 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서, 상기 제1 클럭 신호를 상기 제1 노드의 신호에 응답하여 캐리 신호로 출력하는 캐리부를 더 포함하며,
    상기 제1 홀딩부를 이루는 트랜지스터 및 상기 캐리부를 이루는 트랜지스터의 폭/길이 비의 합보다 상기 제2 홀딩부를 이루는 트랜지스터의 폭/길이 비가 작은 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서, 상기 제2 클럭 신호에 응답하여 상기 게이트 신호를 상기 오프 전압으로 유지시키는 제3 홀딩부;
    상기 제3 홀딩부와 교대로 상기 게이트 신호를 상기 오프 전압으로 유지시키는 제4 홀딩부; 및
    상기 제4 홀딩부의 온/오프 동작을 스위칭하는 스위칭부를 더 포함하는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서, 상기 스위칭부는
    드레인 전극 및 게이트 전극이 제1 클럭 신호를 제공받는 제1 트랜지스터;
    드레인 전극은 상기 제1 트랜지스터의 소스 전극과 연결되고, 게이트 전극은 상기 게이트 신호를 제공받으며, 소스 전극은 오프 전압을 제공받는 제2 트랜지스터;
    드레인 전극은 상기 제1 클럭 신호를 제공받고, 게이트 전극은 상기 제1 트랜지스터의 소스 전극과 연결되는 제3 트랜지스터;
    드레인 전극은 상기 제3 트랜지스터의 소스 전극과 연결되어 제2 노드를 이고, 게이트 전극은 상기 제2 트랜지스터의 게이트 전극과 공통으로 상기 게이트 신호를 제공받으며, 소스 전극은 오프 전압을 제공받는 제4 트랜지스터;
    상기 제3 트랜지스터의 드레인 전극과 게이트 전극을 연결하는 제1 커패시터; 및
    상기 제3 트랜지스터의 게이트 전극과 소스 전극을 연결하는 제2 커패시터를 포함하며,
    상기 제4 홀딩부는 상기 제2 노드의 신호에 의해 온/오프 동작이 스위칭 되는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서, 상기 제1 입력 신호는 수직 개시신호 또는 제m-1 스테이지의 캐리 신호이고,
    상기 제2 입력 신호는 제m+1 스테이지의 게이트 신호 또는 수직 개시신호인 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서, 상기 제1 클럭 신호 및 제2 클럭 신호는 서로 위상이 반대인 것을 특징으로 하는 표시 장치.
  14. 제8항에 있어서, 상기 제1 입력 신호는 수직 개시신호 또는 제m-1 스테이지의 게이트 신호이고,
    상기 제2 입력 신호는 제m+1 스테이지의 게이트 신호 또는 수직 개시신호인 것을 특징으로 하는 표시 장치.
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