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KR101512338B1 - 게이트 구동회로 및 이를 갖는 표시 장치 - Google Patents

게이트 구동회로 및 이를 갖는 표시 장치 Download PDF

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KR101512338B1
KR101512338B1 KR20070051904A KR20070051904A KR101512338B1 KR 101512338 B1 KR101512338 B1 KR 101512338B1 KR 20070051904 A KR20070051904 A KR 20070051904A KR 20070051904 A KR20070051904 A KR 20070051904A KR 101512338 B1 KR101512338 B1 KR 101512338B1
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gate
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transistor
voltage
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삼성디스플레이 주식회사
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Abstract

제품의 신뢰성을 향상시키기 위한 게이트 구동회로 및 이를 포함하는 표시 장치에서, 게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 제m 스테이지는 풀업부, 풀다운부, 방전부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 풀업부는 제1 클럭 신호를 입력받고, 제1 입력 신호에 의해 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력한다. 풀다운부는 제2 입력 신호에 응답하여 게이트 신호를 오프 전압으로 방전시킨다. 방전부는 제2 입력 신호에 응답하여 제1 노드의 신호를 오프 전압으로 방전시킨다. 제1 홀딩부는 제1 클럭 신호에 응답하여 제1 노드의 신호를 오프 전압으로 방전된 게이트 신호로 유지시킨다. 제2 홀딩부는 비대칭 구조의 기생 용량을 가지며, 제2 클럭 신호에 응답하여 제1 노드의 신호를 제1 입력 신호의 오프 전압으로 유지시키는 트랜지스터를 포함한다. 이에 따라, 게이트 오프 신호 구간에 비정상적인 게이트 온 신호의 발생을 방지하고 장기 사용시 구동 신뢰성을 향상시킨다.
게이트 구동회로, 리플, 채널 폭, 기생 용량

Description

게이트 구동회로 및 이를 갖는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}
도 1은 본 발명의 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로에 대한 블록도이다.
도 3은 도 2에 도시된 스테이지의 상세 회로도이다.
도 4는 도 3에 도시된 스테이지의 신호 파형도이다.
도 5a 및 도 5b는 도 3에 도시된 제9 트랜지스터에 대한 설계도들이다.
도 6은 도 3에 도시된 제1 노드의 리플 전압의 시뮬레이션 파형도이다.
도 7은 장기 구동시 게이트 구동회로의 주파수 특성을 나타낸 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
IN1: 제1 입력 단자 IN2: 제2 입력 단자
CK1: 제1 클럭 단자 CK2: 제2 클럭 단자
VSS: 전압 단자 RE: 전압 단자
CR: 캐리 단자 OUT: 출력 단자
210: 풀업부 220: 풀다운부
230: 방전부 242: 제1 홀딩부
244: 제2 홀딩부 246: 제3 홀딩부
248: 제4 홀딩부 250: 스위칭부
260: 리셋부 270: 충전부
280: 버퍼부 290: 캐리부
본 발명은 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 제품의 신뢰성을 향상시키기 위한 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로 액정표시장치는 어레이 기판 및 대향 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정에 전계를 인가하고, 전계의 세기에 따른 광투과율을 조절함으로써, 원하는 화상 신호를 얻는 표시 장치이다.
액정표시장치는 게이트 배선들 및 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성된 표시 패널과, 게이트 배선들에 게이트 신호를 출력하는 게이트 구동부 및 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부를 포함한다. 이러한 게이트 구동부 및 데이터 구동부는 칩(chip) 형태로 이루어져 표시 패널에 실장되는 것이 일반적이다.
최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이트 구동부를 표시 기판상에 집적회로 형태로 집적하는 방식이 주목받고 있다. 이처럼 표시 패널에 집적회로 형태로 집적한 게이트 구동회로는 고온에서 구동할 경우 에 게이트 오프 신호 구간에 비정상적인 게이트 온 신호가 나타나는 노이즈(Noise) 불량이 발생하는 문제점이 있다.
구체적으로 풀업 소자의 기생 용량(Cgd)에 의한 클럭 신호와의 커플링이 게이트 전극의 오프 전압을 증가시키고, 동시에 고온으로 가면서 누설 전류량이 상승되어 풀업 소자를 턴-온 시킨다. 이로 인해서 게이트 오프 신호 구간에 간헐적으로 게이트 온 신호가 발생함으로써 화질 불량이 발생하는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 구동 신뢰성을 향상시키기 위한 게이트 구동회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 제m 스테이지는 풀업부, 풀다운부, 방전부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 상기 풀업부는 제1 클럭 신호를 입력받고, 제1 입력 신호에 의해 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력한다. 상기 풀다운부는 제2 입력 신호에 응답하여 상기 게이트 신호를 오프 전압으로 방전시킨다. 상기 방전부는 상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시킨다. 상기 제1 홀딩부는 상기 제1 클럭 신호에 응답하여 상기 제1 노드의 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시킨다. 상기 제2 홀딩부는 비대칭 구조의 기생 용량을 가지며, 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 제1 입력 신호의 오프 전압으로 유지시키는 트랜지스터를 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시 패널, 데이트 구동부 및 게이트 구동회로를 포함한다. 상기 표시 패널은 게이트 배선들 및 상기 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 데이터 구동부는 상기 데이터 배선들에 데이터 신호를 출력한다. 상기 게이트 구동회로는 종속적으로 연결된 복수의 스테이지들로 이루어져 상기 주변 영역에 직접 형성되어 상기 게이트 배선들에 게이트 신호들을 출력하며, 제m 스테이지는 풀업부, 풀다운부, 방전부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 상기 제2 홀딩부는 비대칭 구조의 기생 용량을 가지며, 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 제1 입력 신호의 오프 전압으로 유지시키는 트랜지스터를 포함한다
이러한 게이트 구동회로 및 이를 구비한 표시장치에 의하면, 풀업부의 제어 전극에 발생되는 리플을 감소시켜 게이트 오프 신호 구간에 비정상적인 게이트 온 신호의 발생을 방지하고, 또한 장시간 사용시 구동 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 2는 도 1에 도시된 게이트 구동회로에 대한 블록도이다.
도 1 및 도 2를 참조하면, 표시 장치는 표시 패널(100)과 표시 패널(100)을 구동하기 위한 게이트 구동회로(200) 및 데이터 구동부(130)를 포함한다.
표시 패널(100)은 소정간격 이격하여 대향하는 어레이 기판 및 대향 기판(예컨대 컬러필터 기판)과, 어레이 기판과 대향 기판 사이에 개재된 액정층을 포함하며, 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 이루어진다. 표시 영역(DA)에는 일방향으로 형성된 게이트 배선(GL)들 및 게이트 배선(GL)들과 교차하는 방향으로 형성된 데이터 배선(DL)들에 의해 복수의 화소부가 형성되어 영상을 디스플레이 한다.
각 화소부에는 스위칭 소자인 박막트랜지스터(TFT)와, 박막트랜지스터(TFT) 와 전기적으로 연결된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 형성된다. 구체적으로 박막트랜지스터(TFT)의 게이트 전극 및 소스 전극은 각각 게이트 배선(GL) 및 데이터 배선(DL)과 전기적으로 연결되고, 드레인 전극에는 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 전기적으로 연결된다.
여기서 주변 영역(PA)은 데이터 배선(DL)들의 일단부에 위치하는 제1 주변 영역(PA1)과 게이트 배선(GL)들의 일단부에 위치하는 제2 주변 영역(PA2)을 포함한다.
데이터 구동부(130)는 게이트 배선(GL)으로 인가되는 게이트 신호에 동기하여 데이터 배선(DL)들에 데이터 신호를 출력하며, 적어도 하나 이상의 데이터 구동 칩(132)으로 이루어진다. 데이터 구동칩(132)은 일단부가 표시 패널(100)의 제1 주변 영역(PA1)에 연결되고, 타단부가 인쇄회로기판(140)에 연결된 연성회로기판(134) 상에 실장되며, 연성회로기판(134)을 통해 인쇄회로기판(134) 및 표시 패널(100)과 전기적으로 연결될 수 있다.
게이트 구동회로(200)는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 포함하며, 게이트 배선(GL)들에 순차적으로 게이트 신호를 출력한다. 이러한 게이트 구동회로(200)는 표시 패널(100)의 제2 주변 영역(PA2)에 집적되는 집적회로 형태로 형성될 수 있다. 여기서, 표시 패널(100)에 집적회로 형태로 형성되는 게이트 구동회로(200)의 경우에는 구동 마진을 향상시키기 위해 저저항 메탈인 Mo/Al/Mo(몰리브덴/알루미늄/몰리브덴 3적층 메탈)을 사용하는 것이 바람직하다.
도 2를 참조하면, 상기 쉬프트 레지스터는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)를 포함한다.
제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)는 n 개의 게이트 신호를 출력하는 제1 내지 제n 스테이지(SRC1 ~ SRCn)와 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)에 리셋 신호를 출력하는 제n+1 스테이지(SRCn+1)를 포함한다. 포치(Porch) 구간 동안 제n 스테이지(SCRn)의 출력에 포함될 수 있는 노이즈를 최소화하기 위하여 추가로 제n+2 스테이지(SRCn+2) 또는 그 이상의 스테이지를 포함할 수도 있다.
상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각은 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 전압 단자(VSS), 리셋 단자(RE), 캐리 단자(CR) 및 출력 단자(OUT)를 포함한다.
상기 제1 클럭 단자(CK1) 및 상기 제2 클럭 단자(CK2)에는 서로 반대 위상을 가지는 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)가 제공된다. 구체적으로, 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 상기 제1 클럭 단자(CK1)에는 상기 제1 클럭 신호(CK)가 제공되고, 제2 클럭 단자(CK2)에는 상기 제2 클럭 신호(CKB)가 제공된다. 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 상기 제1 클럭 단자(CK1)에는 상기 제2 클럭 신호(CKB)가 제공되고, 상기 제2 클럭 단자(CK2)에는 상기 제1 클럭 신호(CK)가 제공된다.
상기 제1 입력 단자(IN1)에는 수직개시신호(STV) 또는 이전 스테이지의 캐리 신호가 제공된다. 즉, 첫 번째 스테이지인 제1 스테이지(SRC1)의 상기 제1 입력 단자(IN1)에는 수직개시신호(STV)가 제공되고, 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)의 상기 제1 입력 단자(IN1)에는 이전 스테이지(SRC1 ~ SRCn)의 캐리 신호가 각각 제공된다.
상기 제2 입력 단자(IN2)에는 다음 스테이지의 게이트 신호 또는 수직개시신호(STV)가 제공된다. 상기 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 상기 제2 입력 단자(IN2)에는 다음 스테이지(SRC2 ~ SRCn+1)의 게이트 신호가 각각 제공되고, 상기 제n+1 스테이지(SRCn+1)의 상기 제2 입력 단자(IN2)에는 상기 수직개시신호(STV)가 제공된다.
상기 전압 단자(VSS)에는 오프 전압(VOFF)이 제공되고, 상기 리셋 단자(RE)에는 상기 제n+1 스테이지(SRCn+1)의 캐리 신호가 리셋 신호로 제공된다.
상기 출력 단자(OUT)는 전기적으로 연결된 게이트 배선에 게이트 신호를 출 력한다. 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 출력 단자(OUT)에서 출력되는 홀수 번째 게이트 신호는 상기 제1 클럭 신호(CK)의 하이 구간에 출력된다. 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 출력 단자(OUT)에서 출력되는 짝수 번째 게이트 신호는 상기 제2 클럭 신호(CKB)의 하이 구간에 출력된다. 따라서, 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)는 순차적으로 게이트 신호들(G1,...,Gn)을 출력한다.
도 3은 도 2에 도시된 스테이지의 상세 회로도이다. 도 4는 도 3에 도시된 스테이지의 신호 파형도이다.
도 3 및 도 4를 참조하면, 제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 제m 게이트 신호(Gm)를 상기 제1 클럭 신호(CK)로 풀-업(pull-up) 시키는 풀업부(210) 및 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 풀업된 제m 게이트 신호(Gm)를 상기 오프 전압(VOFF)으로 풀다운 시키는 풀다운부(220)를 포함한다.
상기 풀업부(210)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극이 제1 클럭 단자(CK1)에 연결되며, 소스 전극이 출력 단자(OUT)에 연결된 제5 트랜지스터(T5)를 포함한다. 따라서 상기 제5 트랜지스터(T5)의 상기 드레인 전극은 제1 클럭 단자(CK1)를 통해 상기 제1 클럭 신호(CK)를 제공받는다.
상기 풀다운부(220)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 드레인 전극이 출력 단자(OUT)에 연결되며, 소스 전극이 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)이 제공되는 제6 트랜지스터(T6)를 포함한다.
상기 제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 상기 풀업부(210)를 턴-온 시키고, 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 상기 풀업부(210)를 턴-오프 시키는 풀업 구동부를 더 포함한다. 상기 풀업 구동부는 버퍼부(280), 충전부(270) 및 방전부(230)를 포함한다.
상기 버퍼부(280)는 게이트 전극 및 드레인 전극이 제1 입력 단자(IN1)에 공통으로 연결되고, 소스 전극이 상기 제1 노드(N1)에 연결된 제13 트랜지스터(T13)로 이루어진다.
상기 충전부(270)는 제1 전극이 상기 제1 노드(N1)에 연결되고, 제2 전극이 출력 단자(OUT)에 연결된 제3 커패시터(C3)를 포함한다. 상기 방전부(230)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)이 제공되는 제7 트랜지스터(T7)를 포함한다.
상기 풀업 구동부는 상기 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 상기 제13 트랜지스터(T13)가 턴-온 되면, 캐리 신호가 상기 제1 노드(N1)에 인가되어 상기 제1 노드(N1)가 하이 레벨로 전환되고, 동시에 상기 제3 커패시터(C3)가 충전된다. 이 후, 상기 제5 트랜지스터(T5)의 문턱전압 이상의 전하가 상기 제3 커패시터(C3)에 충전되고 상기 제1 클럭 신호(CK)가 하이 구간이 되면, 상기 제5 트랜지스터(T5)가 부트스트랩(Bootstrap) 되어 상기 하이 레벨의 제1 클럭 신호(CK)가 출력 단자(OUT)로 출력된다. 상기 제5 트랜지스터(T5)가 부트스트랩 되어 상기 제m 스테이지(SRCm)의 출력신호인 제m 게이트 신호(Gm)를 출력한다.
이 후, 상기 제m+1 게이트 신호(Gm+1)에 응답하여 상기 제7 트랜지스터(T7)가 턴-온 되면, 상기 제3 커패시터(C3)에 충전된 전하는 전압 단자(VSS)의 오프 전압(VOFF)으로 방전되어 상기 제5 트랜지스터(T5)는 턴-오프 된다.
상기 제m 스테이지(SRCm)는 상기 제1 노드(N1)의 신호, 즉, 상기 풀업부(210)의 제어단에 인가되는 신호를 상기 오프 전압(VOFF)의 레벨로 유지시키는 제1 홀딩부(242) 및 제2 홀딩부(244)를 더 포함한다.
상기 제1 홀딩부(242)는 게이트 전극이 상기 제1 클럭 단자(CK1)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 상기 소스 전극이 출력 단자(OUT)에 연결된 제8 트랜지스터(T8)를 포함한다. 상기 제2 홀딩부(244)는 게이트 전극이 상기 제2 클럭 단자(CK2)에 연결되고, 드레인 전극은 상기 제1 입력 단자(IN1)에 연결되며, 소스 전극은 상기 제1 노드(N1)에 연결되는 제9 트랜지스터(T9)를 포함한다.
상기 제9 트랜지스터는 게이트 전극과 소스 전극 사이의 제1 기생 용량(Cgs)과 게이트 전극과 드레인 전극 간의 제2 기생 용량(Cgd)을 비대칭 구조로 설계한다. 즉, 상기 제1 기생 용량(Cgs)을 제2 기생 용량(Cgd) 보다 크게 형성한다. 이를 통해 상기 제9 트랜지스터(T9)의 게이트 전극에 입력되는 상기 제2 클럭 신호(CKB)의 폴링(Falling)시 상대적으로 제2 기생 용량(Cgd) 보다 큰 상기 제1 기생 용량(Cgs)에 의해 상기 소스 전극과 연결된 상기 제1 노드(N1)의 리플 성분이 억제된다. 상기 제1 기생 용량(Cgs)이 커질수록 상기 리플 억제 효과 역시 향상된다. 이에 대하여는 도 5a 및 도 5b에서 자세히 설명하도록 한다.
상기 제1 홀딩부(242) 및 상기 제2 홀딩부(244)는 제m 게이트 신호(Gm)가 풀다운부(220)에 의해 상기 오프 전압(VOFF)의 레벨로 천이된 후 상기 제1 노드(N1)의 신호를 상기 오프 전압(VOFF)의 레벨로 유지시킨다.
즉, 제1 클럭 신호(CK)에 응답하여 상기 제8 트랜지스터(T8)가 턴-온 되면, 상기 오프 전압(VOFF)의 레벨로 방전된 상기 제m 게이트 신호(Gm)가 상기 제1 노드(N1)에 인가되어 상기 제1 노드(N1)를 상기 오프 전압(VOFF)의 레벨로 유지시킨다. 또한, 상기 제2 클럭 신호(CKB)에 응답하여 상기 제9 트랜지스터(T9)가 턴-온 되면, 오프 전압(VOFF) 상태의 제1 입력신호를 상기 제1 노드(N1)에 인가하여 상기 제1 노드(N1)를 상기 오프 전압(VOFF)의 레벨로 유지시킨다.
이처럼, 상기 제1 홀딩부(242) 및 상기 제2 홀딩부(244)는 각각 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)에 응답하여 교대로 턴-온 구동하여 상기 제1 노드(N1)의 신호를 상기 오프 전압(VOFF)의 레벨로 유지시킨다.
상기 제m 스테이지(SRCm)는 게이트 신호 출력 후 풀다운부(220)에 의해 제3 노드(N3)가 오프 전압(VOFF) 레벨로 전환된 이후 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)의 변동 등 외부 노이즈와 무관하게 다음 프레임의 게이트 신호 출력 전까지 제3 노드(N3)가 안정적으로 오프 전압(VOFF) 레벨을 유지하도록 하는 제3 홀딩부(246) 및 제4 홀딩부(248)와, 상기 제4 홀딩부(248)의 온 /오프 동작을 제어하는 스위칭부(250)를 더 포함한다.
상기 제3 홀딩부(246)는 게이트 전극이 제2 클럭 단자(CK2)에 연결되고, 드레인 전극은 출력 단자(OUT)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)을 제공받는 제10 트랜지스터(T10)를 포함한다. 상기 제4 홀딩부(248)는 게이트 전극이 상기 스위칭부(250)의 제2 노드(N2)에 연결되고, 드레인 전극은 출력 단자(OUT)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 오프 전압(VOFF)을 제공받는 제11 트랜지스터(T11)를 포함한다.
상기 스위칭부(250)는 제1 내지 제4 트랜지스터(T1, T2, T3, T4)와 제1 및 제2 커패시터(C1, C2)를 포함한다.
상기 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극은 공통으로 제1 클럭 단자(CK1)에 연결되어 상기 제1 클럭 신호(CK)를 제공받고, 소스 전극은 상기 제2 트랜지스터(T2)의 드레인 전극과 연결된다. 상기 제2 트랜지스터(T2)의 게이트 전극은 출력 단자(OUT)에 연결되고, 소스 전극은 전압 단자(V)에 연결되어 상기 오프 전압(VOFF)을 제공받는다. 상기 제3 트랜지스터(T3)의 드레인 전극은 상기 제1 클럭 단자(CK1)에 연결되고, 게이트 전극은 상기 제1 커패시터(C1)를 통해 상기 제1 클럭 단자(CK1)에 연결되며, 소스 전극은 상기 제2 노드(N2)에 연결된다.
따라서 상기 제3 트랜지스터(T3)의 드레인 전극 및 게이트 전극은 상기 제1 클럭 신호(CK)를 제공받으며, 상기 제3 트랜지스터(T3)의 게이트 전극과 소스 전극 사이에는 상기 제2 커패시터(C2)가 연결된다. 상기 제4 트랜지스터(T4)는 게이트 전극은 출력 단자(OUT)에 연결되고, 드레인 전극은 제2 노드(N2)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)을 제공받는다.
제m 스테이지(SRCm)가 상기 제1 클럭 신호(CK)를 하이 레벨의 게이트 신호(Gm)로 출력하는 경우 상기 출력 단자(OUT)가 하이 레벨로 전환됨에 따라서 상기 제2 및 제4 트랜지스터(T2, T4)가 턴-온 되고, 이에 따라 제2 노드(N2)에 상기 오프 전압(VOFF)이 인가된다. 이때, 상기 제1 클럭 신호(CK)가 하이 상태이므로 상기 제1 및 제3 트랜지스터(T1, T3) 역시 턴-온 상태를 유지하여 제2 노드(N2)에 하이 레벨의 제1 클럭 신호(CK)도 인가되므로 상기 제11 트랜지스터(T11)의 게이트 전극에는 엄밀하게 제3 트랜지스터(T3)와 제4 트랜지스터(T4)의 저항비에 비례하여 상기 제1 클럭 신호(CK)의 전압레벨과 상기 오프 전압(VOFF) 전압레벨 사이의 분배 전압이 인가된다. 이때 상기 분배 전압을 상기 제11 트랜지스터의 문턱전압 이하가 되도록 설계하면 상기 제11 트랜지스터는 턴-오프 상태를 유지하게 되고 이로 인해 제3 노드(N3)는 하이 레벨 상태를 유지할 수 있다.
1H 가 경과하여 상기 제2 입력단자(IN2)에 하이레벨의 제m+1 게이트 신호(Gm+1)가 입력되면 상기 제6 트랜지스터가 턴-온 되어 제3 노드(N3)는 상기 오프 전압(VOFF)으로 방전되며 이때 상기 제2 및 제4 트랜지스터(T2, T4)는 턴-오프 상태로 전환된다. 동시에 제2 클럭 신호(CK2)가 하이 상태가 되므로 제10 트랜지스터(T10)가 턴-온 되어 제3 노드(N3)는 더욱 빠르게 상기 오프 전압(VOFF)에 도달하게 된다.
한 프레임의 기간 중 상기 제m 게이트 신호 및 상기 제m+1 게이트 신호를 출력하는 기간 이외의 기간 동안은 상기 제2 클럭 신호(CKB) 및 상기 제1 클럭 신호(CK)에 교대로 응답하는 상기 제3 홀딩부(246) 및 상기 제4 홀딩부(248)에 의해 상기 제3 노드(N3)는 노이즈 없이 안정적으로 상기 오프 전압(VOFF)을 유지한다.
즉, 제m 게이트 신호(GOUTm)가 제m+1 게이트 신호(GOUTm+1)에 응답하여 오프 전압(VOFF)으로 방전됨에 따라 제2 및 제4 트랜지스터(T2, T4)가 턴-오프 상태로 전환된 이후, 다음 프레임의 제m 게이트 신호(GOUTm)가 출력되기 전까지는 제1 클럭 신호(CK)가 하이 레벨로 전환되면, 제1 및 제3 트랜지스터(T1, T3)로부터 출력된 전압에 의해 제2 노드(N2)의 전위는 하이 레벨로 전환되고 제2 노드(N2)의 전위가 하이 레벨로 전환됨에 따라서 제11 트랜지스터(T11)가 턴-온 되고, 턴-온 된 제11 트랜지스터(T11)에 의해서 출력 단자(OUT)의 전위는 오프 전압(VOFF)으로 더욱 빠르게 방전된다.
이후, 제1 클럭 신호(CK)가 로우 레벨로 전환되면, 제2 노드(N2)의 전위도 로우 레벨로 전환되어 제11 트랜지스터(T11)는 턴-오프 된다. 반면에 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)에 의해서 제10 트랜지스터(T10)가 턴-온 되어 출력 단자(OUT)의 전위를 오프 전압(VOFF)으로 방전시킨다.
이처럼, 제3 홀딩부(246) 및 제4 홀딩부(248)는 각각 제2 클럭 신호(CKB) 및 제1 클럭 신호(CK)에 응답하여 교대로 출력 단자(OUT)의 전위를 오프 전압(VOFF)으로 방전시킨다.
상기 게이트 구동회로(200)의 제m 스테이지는 리셋부(260) 및 캐리부(290)를 더 포함한다. 상기 리셋부(260)는 게이트 전극이 리셋 단자(RE)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소스 전극은 상기 전압 단자(VSS)에 연결되어 상기 제1 노드(N1)에 상기 오프 전압(VOFF)을 제공하는 상기 제12 트랜지스터(T12)로 이루어진다. 상기 리셋부(160)는 맨 마지막 스테이지인 제n+1 스테이지(SRCn+1)의 캐리 신호를 받아 한 프레임의 완료 후 모든 스테이지의 상기 제1 노 드(N1)를 상기 오프 전압(VOFF)으로 리셋시킨다. 제N+1 스테이지(SRCn+1)의 제3 노드(N3)는 다음 프레임의 수직개시신호(STV)가 입력되기 전까지 리셋되지 않으므로 블랭크(blank) 구간 동안 제1 노드(N1)를 상기 오프 전압(VOFF)으로 안정적으로 유지시킬 수 있다.
상기 캐리부(290)는 게이트 전극이 상기 제1 노드(N1)에 연결되고, 드레인 전극은 상기 제1 클럭 단자(CK1)에 연결되어 상기 제1 클럭 신호(CK)를 제공받으며, 소스 전극은 상기 캐리 단자(CR)에 연결되는 상기 제14 트랜지스터(T14)를 포함한다. 상기 캐리부(290)는 상기 제1 노드(N1)의 전위가 하이레벨로 전환됨에 따라서 상기 캐리 단자(CR)로 상기 제1 클럭 신호(CK)의 하이 구간을 출력한다.
여기서는 상기 캐리부(290)로부터 출력된 캐리 신호를 다음 스테이지의 제1 입력 단자(IN1)에 제공하여 동작 개시를 제어하는 경우를 예로 하였으나, 상기 캐리부(290)를 제거하고 출력단자(OUT)로부터 출력되는 게이트 신호를 다음 스테이지의 제1 입력 단자(IN1)에 제공할 수 있다. 다만, XGA급 이상의 고해상도 패널 또는 대형 패널의 경우 게이트 라인에 걸리는 로드가 저해상도 모델 또는 소형 패널에 비해 상대적으로 크므로 게이트 신호를 캐리 신호로 이용하는 경우 신호 지연으로 인해 패널의 하단부가 구동되지 않는 현상이 발생할 수 있으므로 본 실시예와 같이 별도의 캐리부(290)를 두는 것이 바람직하다.
도 5a 및 도 5b는 도 3에 도시된 제9 트랜지스터에 대한 설계도들이다.
도 5a를 참조하면, 일 실시예에 따른 제9 트랜지스터(110)는 채널의 형상이 I자 형상을 가진다. 구체적으로, 제9 트랜지스터(110)는 게이트 전극(111) 위에 형 성된 채널층(113)과, 상기 채널층(113) 위에 형성된 복수의 소스 전극들(115) 및 복수의 드레인 전극들(117)을 포함한다.
상기 각 소스 전극(115) 및 드레인 전극(117)은 I자 형상으로 형성되어 일정 간격 이격되어 형성된다. 이에 따라 상기 소스 전극(135) 및 드레인 전극(137)에 의해 정의되는 채널은 I자 형상을 가지며, 채널 길이(L)와 채널 폭(W)을 가진다.
상기 제9 트랜지스터(110)는 상기 소스 전극(115)의 폭(s)이 상기 드레인 전극(117)의 폭(d) 보다 크게 설계된다. 이에 따라서 상기 게이트 전극(111)과 소스 전극(115) 간의 제1 기생 용량(Cgs)은 상기 게이트 전극(111)과 드레인 전극(117) 간의 제2 기생 용량(Cgd) 보다 크게 된다.
도 5b를 참조하면, 다른 실시예에 따른 제9 트랜지스터(130)는 채널의 형상이 U자 형상을 가진다. 구체적으로, 제9 트랜지스터(130)는 게이트 전극(131) 위에 형성된 채널층(133)과, 상기 채널층(133) 위에 형성된 복수의 소스 전극들(135) 및 복수의 드레인 전극들(137)을 포함한다.
상기 각 소스 전극(135)은 U자 형상으로 형성되고, 각 드레인 전극(137)은 상기 U자 형상의 소스 전극(135)과 일정 간격으로 삽입되는 형상을 가진다. 이에 따라 상기 소스 전극(135) 및 드레인 전극(137)에 의해 정의되는 채널은 U자 형상을 가지며, 채널 길이(L)와 채널 폭(W)을 가진다.
상기 제9 트랜지스터(130)는 상기 소스 전극(135)의 폭(s)이 상기 드레인 전극(137)의 폭(d) 보다 크게 설계된다. 이에 따라서 상기 게이트 전극(131)과 소스 전극(135) 간의 제1 기생 용량(Cgs)은 상기 게이트 전극(131)과 드레인 전극(137) 간의 제2 기생 용량(Cgd) 보다 크게 된다.
도 5a 및 도 5b에 도시된 바와 같이, 상기 제1 기생 용량(Cgs)을 상기 제2 기생 용량(Cgd) 보다 크게 형성함으로써 상기 제9 트랜지스터(110, 130)의 소스단과 전기적으로 연결된 제1 노드(N1)에 발생되는 리플 성분을 억제할 수 있다. 바람직하게 상기 제1 기생 용량(Cgs)과 제2 기생 용량(Csd)의 비는 K:1(K >1), 예컨대, 2:1, 3:1 또는 4:1 이다.
도 6은 도 3에 도시된 제1 노드의 리플 전압의 시뮬레이션 파형도이다.
도 6은 도 3에 도시된 제5 트랜지스터(T5)의 채널 폭(W)이 3500㎛ 이고, 제9 트랜지스터(T9)의 채널 폭(W)이 400㎛ 이고, 상기 제5 및 제9 트랜지스터(T5, T9)의 채널 길이(L)는 대략 5㎛ 내지 6㎛로 동일한 경우 상온 기준에서 측정된 제1 노드(N1)의 리플 전압을 나타낸 것이다.
도 6을 참조하면, 제1 리플 전압 파형도(R1)는 제1 기생 용량(Cgs)과 제2 기생 용량(Cgd)의 비율이 1:1인 경우의 상기 제1 노드(N1)에서 측정된 리플 전압이고, 제2 리플 전압 파형도(R2)는 상기 제1 기생 용량(Cgs)과 제2 기생 용량(Cgd)의 비율이 2:1인 경우의 상기 제1 노드(N1)에서 측정된 리플 전압이다. 상기 제1 및 제2 기생 용량(Cgs, Cgd)은 상기 제9 트랜지스터(T9)의 기생 용량들이다.
상기 제1 리플 전압 파형도(R1)를 참조하면, 상기 제1 및 제2 기생 용량(Cgs, Cgd)의 비율이 1:1인 경우 도 3의 제5 트랜지스터(T5)의 게이트 전극 및 소스 전극 간의 전압(Vgs), 즉 상기 제1 노드(N1)는 1.41[V]까지 상승하였다. 반면, 제2 리플 전압 파형도(R2)를 참조하면, 상기 제1 및 제2 기생 용량(Cgs, Cgd) 의 비율이 2:1인 경우 상기 제5 트랜지스터(T5)의 게이트 전극 및 소스 전극 간의 전압 (Vgs), 즉 상기 제1 노드(N1)는 1.29[V]까지 상승하였다. 상기 제1 리플 전압의 피크 보다 상기 제2 리플 전압의 피크가 0.12[V] 정도 감소하였다.
결과적으로, 상기 제1 및 제2 기생 용량(Cgs, Cgd)의 비율이 2:1인 경우, 상기 제1 노드(N1)에 발생하는 리플 전압의 피크가 작아짐을 확인할 수 있었다.
한편, 다음의 [표 1]은 도 3에 도시된 트랜지스터들에 대해 3000시간 장기 평가한 데이터들이다.
Figure 112007039211524-pat00001
상기 [표 1]을 참조하면, 클럭신호(CK/CKB)가 연속적으로 인가되는 제9, 제10 및 제18 트랜지스터(T9, T10, T18)는 게이트 바이어스 스트레스에 의해 열화되어 문턱전압(Vth)이 상대적으로 다른 트랜지스터들에 비해 많이 쉬프트되어 전류 구동 능력이 저하되었다.
즉, 트랜지스터의 채널폭(W)이 증가할 경우 제5 트랜지스터(T5)의 구동 능력을 저해하는 효과가 크다.
이러한 상기 제9 트랜지스터(T9)의 구동 특성을 고려하여 본 발명의 실시예에서는 제9 트랜지스터(T9)의 제1 및 제2 기생 용량(Cgs, Cgd)의 비율은 높이되 제9 트랜지스터(T9)의 채널 폭은 증가시키지 않고, 이에 따른 제5 트랜지스터(T5)의 충전량 부족을 보상하기 위해 장기 구동 시 문터전압(Vth)의 변동이 적은 제13 트랜지스터(T13)의 채널 폭을 증가시켜 상기 제5 트랜지스터(T5)의 충전량을 충분히 확보하도록 설계하였다.
상기 제13 트랜지스터(T13)는 상기 제9 트랜지스터(T9)와 동일하게 턴-온 상태에 제1 노드(N1)에 연결된 제3 커패시터(C3)에 전하를 충전하는 역할을 수행한다. 이에 따라서 상기 제13 트랜지스터(T13)의 채널 폭을 증가시켜 상기 제5 트랜지스터(T5)의 충전량을 충분히 확보하여 장기 구동 시 구동 신뢰성을 개선할 수 있다.
일반적으로 상기 제13 트랜지스터(T13)의 채널 폭은 대략 1200㎛ 이다. 이에 따라 상기 제13 트랜지스터(T13)의 채널 폭은 허용되는 형성 면적 범위 내에서 1200㎛ 보다 크게 설계한다.
바람직하게는 제9 트랜지스터의 채널 폭이 변동분(△WT9)만큼 감소하였을 때, 이에 대응하여 상기 제13 트랜지스터(T13)의 채널 폭을 상기 변동분(△WT9)만큼 증가시킨다.
상기 변동분(△WT9)은 다음의 [수학식 1]과 같이 정의된다. 이때, 상기 제9 트랜지스터(T9)의 제1 및 제2 기생용량(Cgs, Cgd)의 비가 1:1 대칭일 경우의 제9 트랜지스터의 채널 폭은 WT9 이고, 상기 대칭형의 제9 트랜지스터(T9)의 제1 기생용량(Cgs)는 변경 없이, 제2 기생용량(Cgd)을 감소시켜 제1 및 제2 기생용량(Cgs, Cgd)의 비를 K:1(K >1) 비대칭으로 변경함에 따라 제9 트랜지스터(T9)의 채널 폭이 WT9에서 감소한 변동분을 △WT9 으로 정의한다.
Figure 112007039211524-pat00002
예컨대, 제1 및 제2 기생용량(Cgs, Cgd)의 비가 1:1 대칭형 제9 트랜지스터(T9)의 채널 폭(WT9)이 900㎛ 이었을 경우, 본 발명의 실시예에 따라 상기 제9 트랜지스터(T9)의 채널 폭을 증가시키지 않고 대신 상기 제9 트랜지스터(T9)의 제1 및 제2 기생용량 비율을 Cgs : Cgd = 3 : 1로 설계하여 제1 노드(N1)의 리플 성분을 감소시킬 수 있다. 이 경우, 장기 구동 특성을 향상시키기 위해 상기 제13 트랜지스터(T13)의 채널 폭을 상기 변동분(△WT9 = 900㎛ x (1-1/3) = 600㎛)에 대응하여 600㎛만큼 증가시킨다.
상기 변동분(△WT9)의 범위는 바람직하게는 동일 출원인에 의해 기출원된 한국특허출원번호 제2006-0055654호, 발명의 명칭 "게이트 구동회로 및 이를 갖는 표시 장치" 에서 설명된 바람직한 제9 트랜지스터의 채널 폭 산출 식 (WT8 < WT9 < (WT8 + WT14))에 따라 다음의 [수학식 2]와 같이 정의된다.
Figure 112007039211524-pat00003
여기서, WT8은 제8 트랜지스터(T8)의 채널 폭이고, WT14는 제14 트랜지스터(T14)의 채널 폭이다.
도 7은 장기 구동시 게이트 구동회로의 주파수 특성을 나타낸 그래프이다.
도 7을 참조하면, 비교예(A)의 조건은 제9 트랜지스터(T9)의 제1 및 제2 기생 용량(Cgs, Cgd)의 용량비를 1:2 또는 1:3 으로 하고 제13 트랜지스터(T13)의 채널 폭을 기존과 동일한 1200㎛ 로 설계한 경우이다. 실시예(B)의 조건은 제9 트랜지스터(T9)의 제1 및 제2 기생 용량(Cgs, Cgd)의 용량비를 1:2 또는 1:3 로 하고 제13 트랜지스터(T13)의 채널 폭을 1600㎛ 로 확장하여 설계한 경우이다.
도시된 바와 같이, 상기 비교예(A)의 경우 구동 주파수는 초기에는 130Hz로 구동하다 장시간(2000 시간 이상) 사용시에는 약 20Hz 현저하게 감소되었다. 반면, 상기 실시예(B)의 경우 구동 주파수는 초기에는 130Hz로 구동하다 장시간(2000 시간 이상) 사용시에는 약 10Hz 감소되었다. 상기 실시예(B)가 상기 비교예(A) 보다 장시간 사용시 구동 주파수의 감소폭이 작음을 확인할 수 있다.
결과적으로 상기 제13 트랜지스터의 채널 폭을 증가시켜 풀업부를 구동시키는 제어단(N1)의 충전량을 충분히 증가시킴으로써 장기 구동시 구동 신뢰성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 제9 트랜지스터의 게이트 전극과 소스 전극간의 제1 기생 용량을 증가시킴으로써 상기 제9 트랜지스터의 소스 전극과 연결된 제1 노드의 리플 전압을 감소시킬 수 있다.
또한, 상기 제1 노드에 연결된 커패시터에 전하를 충전시키는 제13 트랜지스터의 채널 폭을 증가시킴으로써 상기 커패시터에 충분한 전하량을 충전시킬 수 있다. 이에 따라 상기 커패시터에 충전된 전하량에 따라 부트스트랩시켜 게이트 신호를 출력하는 게이트 구동회로의 장기 사용시 구동 신뢰성을 향상시킬 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며,
    제m 스테이지는
    제1 클럭 신호를 입력받고, 제1 입력 신호에 의해 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력하는 풀업부;
    제2 입력 신호에 응답하여 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부;
    상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시키는 방전부;
    상기 제1 클럭 신호에 응답하여 상기 제1 노드의 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시키는 제1 홀딩부; 및
    비대칭 구조의 기생 용량을 가지며, 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 제1 입력 신호의 오프 전압으로 유지시키는 트랜지스터를 포함하는 제2 홀딩부를 포함하며,
    상기 제2 홀딩부의 트랜지스터는 상기 제2 클럭 신호가 입력되는 게이트 전극과, 상기 제1 입력 신호가 입력되는 드레인 전극 및 상기 제1 노드와 연결되는 소스 전극을 포함하며,
    상기 게이트 전극과 소스 전극 간의 제1 기생 용량은 상기 게이트 전극과 드레인 전극 간의 제2 기생 용량 보다 큰 것을 특징으로 하는 게이트 구동회로.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 입력 신호는 수직 개시신호 또는 제m-1 스테이지의 게이트 신호이고,
    상기 제2 입력 신호는 제m+1 스테이지의 게이트 신호 또는 수직 개시신호인 것을 특징으로 하는 게이트 구동회로.
  4. 제1항에 있어서, 상기 제1 노드와 연결되어 상기 제1 입력 신호의 하이 레벨을 상기 제1 노드에 충전시키는 트랜지스터를 포함하는 버퍼부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  5. 제4항에 있어서, 상기 버퍼부의 트랜지스터 폭은 다음 식의 △WT 만큼 증가된 것을 특징으로 하는 게이트 구동회로;
    Figure 112007039211524-pat00004
    (여기서, WT8은 제1 홀딩부의 트랜지스터 채널 폭이고, 제2 홀딩부의 트랜지스터의 제1 기생용량(Cgs)과 제2 기생용량(Cgd)의 비율은 Cgs : Cgd = K : 1, (K > 1)임).
  6. 제4항에 있어서, 상기 제1 클럭 신호를 상기 제1 노드의 신호에 응답하여 캐 리 신호로 출력하는 캐리부를 더 포함하는 게이트 구동회로.
  7. 제6항에 있어서, 상기 버퍼부의 트랜지스터 채널 폭은 다음 식의 △WT 만큼 증가된 것을 특징으로 하는 게이트 구동회로;
    Figure 112007039211524-pat00005
    (여기서, WT8은 제1 홀딩부의 트랜지스터 채널 폭이고, WT14는 캐리부의 트랜지스터 채널 폭이고, 상기 제1 기생용량(Cgs)과 제2 기생용량(Cgd)의 비율은 Cgs : Cgd = K : 1, (K > 1)임).
  8. 제7항에 있어서, 상기 제1 입력 신호는 수직 개시신호 또는 제m-1 스테이지의 캐리 신호이며,
    상기 제2 입력 신호는 제m+1 스테이지의 게이트 신호 또는 수직 개시신호인 것을 특징으로 하는 게이트 구동회로.
  9. 게이트 배선들 및 상기 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
    일단부가 상기 표시 패널의 상기 주변 영역에 연결된 연성회로기판 상에 실장된 데이터 구동칩을 포함하며, 상기 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부; 및
    종속적으로 연결된 복수의 스테이지들로 이루어져 상기 주변 영역에 직접 형성되어 상기 게이트 배선들에 게이트 신호들을 출력하는 게이트 구동회로를 포함하며,
    상기 게이트 구동회로의 제m 스테이지는,
    제1 클럭 신호를 입력받고, 제1 입력 신호에 의해 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력하는 풀업부;
    제2 입력 신호에 응답하여 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부;
    상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시키는 방전부;
    상기 제1 클럭 신호에 응답하여 상기 제1 노드의 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시키는 제1 홀딩부; 및
    비대칭 구조의 기생 용량을 가지며, 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 제1 입력 신호의 오프 전압으로 유지시키는 트랜지스터를 포함하는 제2 홀딩부를 포함하며,
    상기 제2 홀딩부의 트랜지스터는 상기 제2 클럭 신호가 입력되는 게이트 전극과, 상기 제1 입력 신호가 입력되는 드레인 전극 및 상기 제1 노드와 연결되는 소스 전극을 포함하며,
    상기 게이트 전극과 소스 전극 간의 제1 기생 용량은 상기 게이트 전극과 드레인 전극 간의 제2 기생 용량 보다 큰 것을 특징으로 하는 표시 장치.
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