KR101963595B1

KR101963595B1 - 게이트 구동 회로 및 이를 구비한 표시 장치

Info

Publication number: KR101963595B1
Application number: KR1020120003723A
Authority: KR
Inventors: 윤수완; 권영근; 김지선; 윤영수; 채종철
Original assignee: 삼성디스플레이 주식회사
Priority date: 2012-01-12
Filing date: 2012-01-12
Publication date: 2019-04-01
Anticipated expiration: 2032-01-12
Also published as: JP2013142899A; US8816728B2; CN103208262A; US8587347B2; JP6153720B2; US20140043066A1; KR20130083151A; US20130181747A1; CN103208262B

Abstract

게이트 구동 회로는 풀업 제어부, 풀업부, 캐리부, 제1 풀다운부 및 제2 풀다운부를 포함한다. 풀업 제어부는 이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 이전 스테이지 중 어느 하나의 캐리 신호를 제1 노드에 인가한다. 풀업부는 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력한다. 캐리부는 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 캐리 신호로 출력한다. 제1 풀다운부는 직렬로 연결된 복수의 트랜지스터들을 포함하고, 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 제1 노드를 제2 오프 신호로 풀다운한다. 제2 풀다운부는 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 제N 게이트 출력 신호를 제1 오프 신호로 풀다운한다. N은 자연수이다.

Description

게이트 구동 회로 및 이를 구비한 표시 장치{GATE DRIVER AND DISPLAY APPARATUS HAVING THE SAME}

본 발명은 게이트 구동 회로 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공하는 것이다.

일반적으로, 액정 표시 장치는 화소 전극을 포함하는 제1 기판, 공통 전극을 포함하는 제2 기판 및 상기 기판들 사이에 개재되는 액정층을 포함한다. 상기 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.

일반적으로, 표시 장치는 표시 패널 및 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함한다. 상기 패널 구동부는 상기 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부 및 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부를 포함한다.

상기 게이트 구동 회로는 복수의 스위칭 소자들을 포함한다. 상기 스위칭 소자들은 박막 트랜지스터일 수 있다. 상기 게이트 구동부의 스위칭 소자들 중 일부의 스위칭 소자의 드레인 전극 및 소스 전극 사이에 높은 전압이 인가될 경우, 상기 스위칭 소자의 특성이 변화하여 상기 게이트 구동부의 신뢰성이 감소하고 수명이 감소하는 문제점이 있다.

또한, 상기 게이트 구동 회로는 복수의 스위칭 소자들을 포함하므로 소비 전력이 증가하고 제조 비용이 증가하는 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 신뢰성이 향상되고, 수명이 증가되며, 소비 전력이 감소되고, 제조 비용이 감소될 수 있는 게이트 구동 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 게이트 구동 회로를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 구동 회로는 풀업 제어부, 풀업부, 캐리부, 제1 풀다운부 및 제2 풀다운부를 포함한다. 상기 풀업 제어부는 이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제1 노드에 인가한다. 상기 풀업부는 상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력한다. 상기 캐리부는 상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력한다. 상기 제1 풀다운부는 직렬로 연결된 복수의 트랜지스터들을 포함하고, 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 신호로 풀다운한다. 상기 제2 풀다운부는 상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 신호로 풀다운한다. N은 자연수이다.

상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 게이트 구동 회로는 풀업 제어부, 풀업부, 캐리부, 제1 풀다운부, 제2 풀다운부 및 인버팅부를 포함한다. 상기 풀업 제어부는 이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제1 노드에 인가한다. 상기 풀업부는 상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력한다. 상기 캐리부는 상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력한다. 상기 제1 풀다운부는 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 신호로 풀다운한다. 상기 제2 풀다운부는 상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 신호로 풀다운한다. 상기 인버팅부는 상기 클럭 신호 및 상기 제2 오프 신호가 인가되고 인버팅 신호를 출력한다. 제N 스테이지의 인버팅부는 다음 스테이지 중 적어도 어느 하나의 인버팅부와 연결된다. N은 자연수이다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 데이터 구동 회로 및 게이트 구동 회로를 포함한다. 상기 표시 패널은 영상을 표시하는 표시부 및 상기 표시부와 이웃하는 주변부를 한다. 상기 데이터 구동 회로는 상기 표시 패널에 데이터 전압을 인가한다. 상기 게이트 구동 회로는 상기 표시 패널에 게이트 출력 신호를 인가한다. 상기 게이트 구동 회로는 풀업 제어부, 풀업부, 캐리부, 제1 풀다운부 및 제2 풀다운부를 포함한다. 상기 풀업 제어부는 이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제1 노드에 인가한다. 상기 풀업부는 상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력한다. 상기 캐리부는 상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력한다. 상기 제1 풀다운부는 직렬로 연결된 복수의 트랜지스터들을 포함하고, 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 신호로 풀다운한다. 상기 제2 풀다운부는 상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 신호로 풀다운한다. N은 자연수이다.

상기한 본 발명의 다른 목적을 실현하기 위한 다른 실시예에 따른 표시 장치는 표시 패널, 데이터 구동 회로 및 게이트 구동 회로를 포함한다. 상기 표시 패널은 영상을 표시하는 표시부 및 상기 표시부와 이웃하는 주변부를 한다. 상기 데이터 구동 회로는 상기 표시 패널에 데이터 전압을 인가한다. 상기 게이트 구동 회로는 상기 표시 패널에 게이트 출력 신호를 인가한다. 상기 게이트 구동 회로는 풀업 제어부, 풀업부, 캐리부, 제1 풀다운부, 제2 풀다운부 및 인버팅부를 포함한다. 상기 풀업 제어부는 이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제1 노드에 인가한다. 상기 풀업부는 상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력한다. 상기 캐리부는 상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력한다. 상기 제1 풀다운부는 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 신호로 풀다운한다. 상기 제2 풀다운부는 상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 신호로 풀다운한다. 상기 인버팅부는 상기 클럭 신호 및 상기 제2 오프 신호가 인가되고 인버팅 신호를 출력한다. 제N 스테이지의 인버팅부는 다음 스테이지 중 적어도 어느 하나의 인버팅부와 연결된다. N은 자연수이다.

이와 같은 게이트 구동 회로 및 이를 포함하는 표시 장치에 따르면, 제1 풀다운부가 직렬로 연결된 복수의 스위칭 소자들을 포함하여 상기 게이트 구동부의 신뢰성을 향상시키고, 수명을 증가시킬 수 있다.

또한, 제N 스테이지의 인버팅부는 다음 스테이지 중 어느 하나의 인버팅부에 연결되어 상기 게이트 구동부의 소비전력을 감소시키고, 제조 비용을 감소시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 게이트 구동부의 제N 스테이지를 나타내는 등가 회로도이다.
도 3은 도 2의 게이트 구동부의 제N 스테이지의 입력 신호들, 노드 신호들, 출력 신호들을 나타내는 파형도이다.
도 4는 본 발명의 다른 실시예에 따른 게이트 구동부의 제N 및 N+2 스테이지를 나타내는 등가 회로도이다.
도 5는 도 4의 게이트 구동부의 제N 스테이지의 인버팅부 및 제N+2 스테이지의 인버팅부를 나타내는 등가 회로도이다.
도 6은 도 4의 게이트 구동부의 제N 스테이지의 클럭 신호, 제3 노드 신호 및 게이트 출력 신호를 나타내는 파형도이다.
도 7은 본 발명의 또 다른 실시예에 따른 게이트 구동부를 나타내는 등가 회로도이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 단위 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.

각 단위 픽셀은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 단위 픽셀들은 매트릭스 형태로 배치될 수 있다.

상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 2차원 모드 및 3차원 모드를 포함하는 구동 모드 신호를 포함한다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 더 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 상기 구동 모드 신호를 포함할 수 있다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 상기 구동 모드 신호를 포함할 수 있다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)를 근거로 데이터 신호(DATA)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.

상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.

상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.

상기 게이트 구동부(300)에 대해서는 도 2를 참조하여 자세히 설명한다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.

상기 데이터 구동부(500)는 쉬프트 레지스터(미도시), 래치(미도시), 신호 처리부(미도시) 및 버퍼부(미도시)를 포함할 수 있다. 상기 쉬프트 레지스터는 래치 펄스를 상기 래치에 출력한다. 상기 래치는 상기 데이터 신호(DATA)를 일시 저장한 후 상기 신호 처리부에 출력한다. 상기 신호 처리부는 상기 디지털 형태인 상기 데이터 신호(DATA) 및 상기 감마 기준 전압(VGREF)을 근거로 아날로그 형태의 상기 데이터 전압을 생성하여 상기 버퍼부에 출력한다. 상기 버퍼부는 상기 데이터 전압의 레벨이 일정한 레벨을 갖도록 보상하여 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.

상기 데이터 구동부(500)는 상기 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)의 상기 주변부에 집적될 수도 있다.

도 2는 도 1의 게이트 구동부(300)의 제N 스테이지를 나타내는 등가 회로도이다. 도 3은 도 2의 게이트 구동부(300)의 제N 스테이지의 입력 신호들, 노드 신호들, 출력 신호들을 나타내는 파형도이다.

도 1 내지 도 3을 참조하면, 상기 게이트 구동부(300)는 제1 클럭 신호(CK), 제2 클럭 신호(CKB), 제1 오프 전압(VSS1) 및 제2 오프 전압 (VSS2)을 입력받는다. 상기 게이트 구동부(300)는 게이트 출력 신호(GOUT)를 출력한다.

상기 제1 클럭 신호(CK)는 제1 클럭 단자에 인가되고, 상기 제2 클럭 신호(CKB)는 제2 클럭 단자에 인가되며, 상기 제1 오프 전압(VSS1)은 제1 오프 단자에 인가되고, 상기 제2 오프 전압(VSS2)은 제2 오프 단자에 인가되며, 상기 게이트 출력 신호(GOUT)는 게이트 출력 단자로 출력된다.

상기 제1 클럭 신호(CK)는 하이 레벨과 로우 레벨을 반복하는 구형파 신호이다. 상기 제1 클럭 신호(CK)의 상기 하이 레벨은 게이트 온 전압을 가질 수 있다. 상기 제1 클럭 신호(CK)의 상기 로우 레벨은 상기 제2 오프 전압(VSS2)을 가질 수 있다. 상기 제1 클럭 신호(CK)의 듀티비는 50%일 수 있다. 이와 다르게, 상기 제1 클럭 신호(CK)의 듀티비는 50%보다 작을 수 있다. 상기 제1 클럭 신호(CK)는 상기 게이트 구동부(300)의 홀수 스테이지들 또는 짝수 스테이지들에 인가될 수 있다. 예를 들어, 상기 게이트 온 전압은 약 15V 내지 약 20V일 수 있다.

상기 제2 클럭 신호(CKB)는 하이 레벨과 로우 레벨을 반복하는 구형파 신호이다. 상기 제2 클럭 신호(CKB)의 상기 하이 레벨은 상기 게이트 온 전압을 가질 수 있다. 상기 제2 클럭 신호(CKB)의 상기 로우 레벨은 상기 제2 오프 전압(VSS2)을 가질 수 있다. 상기 제2 클럭 신호(CKB)의 듀티비는 50%일 수 있다. 이와 다르게, 상기 제2 클럭 신호(CKB)의 듀티비는 50%보다 작을 수 있다. 상기 제2 클럭 신호(CKB)는 상기 게이트 구동부(300)의 홀수 스테이지들 또는 짝수 스테이지들에 인가될 수 있다. 예를 들어, 상기 제1 클럭 신호(CK)가 상기 게이트 구동부(300)의 홀수 스테이지들에 인가되는 경우, 상기 제2 클럭 신호(CKB)는 상기 게이트 구동부(300)의 짝수 스테이지들에 인가된다. 예를 들어, 상기 제1 클럭 신호(CK)가 상기 게이트 구동부(300)의 짝수 스테이지들에 인가되는 경우, 상기 제2 클럭 신호(CKB)는 상기 게이트 구동부(300)의 홀수 스테이지들에 인가된다. 예를 들어, 상기 제2 클럭 신호(CKB)는 상기 제1 클럭 신호(CK)의 반전 신호일 수 있다.

상기 제1 오프 전압(VSS1)은 직류 전압일 수 있다. 상기 제2 오프 전압(VSS2)은 직류 전압일 수 있다. 상기 제2 오프 전압(VSS2)은 상기 제1 오프 전압(VSS1)보다 낮은 레벨을 가질 수 있다. 예를 들어, 상기 제1 오프 전압(VSS1)은 약 -5V일 수 있다. 예를 들어, 상기 제2 오프 전압(VSS2)은 약 -10V일 수 있다.

상기 제N 스테이지는 이전 스테이지인, 제N-1 스테이지의 제N-1 캐리 신호(CR(N-1))에 응답하여 구동되어 제N 게이트 출력 신호(GOUT) 및 제N 캐리 신호(CR(N))를 출력한다. 상기 제N 스테이지는 다음 스테이지인, 제N+1 스테이지의 제N+1 캐리 신호(CR(N+1))에 응답하여 상기 제N 게이트 출력 신호(GOUT)를 상기 제1 오프 전압(VSS1)으로 풀다운한다. N은 자연수이다.

이와 같은 방식으로, 제1 스테이지 내지 마지막 스테이지는 각 게이트 출력 신호(GOUT)를 순차적으로 출력한다.

상기 제N-1 캐리 신호(CR(N-1))는 제N-1 캐리 단자에 인가되고, 상기 제N+1 캐리 신호(CR(N+1))는 제N+1 캐리 단자에 인가되며, 상기 제N 캐리 신호(CR(N))는 제N 캐리 단자로 출력된다.

상기 제N 스테이지는 풀업 제어부(310), 충전부(320), 풀업부(330), 캐리부(340), 인버팅부(350), 제1 풀다운부(361), 제2 풀다운부(362), 캐리 안정부(370), 제1 홀딩부(381), 제2 홀딩부(382) 및 제3 홀딩부(383)를 포함한다.

상기 풀업 제어부(310)는 제4 트랜지스터(T4)를 포함하고, 상기 제4 트랜지스터(T4)는 상기 제N-1 캐리 단자에 연결된 제어 전극 및 입력 전극을 포함하고, 제1 노드(Q1)에 연결된 출력 전극을 포함한다. 상기 제1 노드(Q1)는 상기 풀업부(330)의 제어 전극에 연결된다.

상기 충전부(320)는 충전 커패시터(C1)를 포함하고, 상기 충전 커패시터(C1)는 상기 제1 노드(Q1)에 연결된 제1 전극과 상기 게이트 출력 단자에 연결된 제2 전극을 포함한다.

상기 풀업부(330)는 제1 트랜지스터(T1)를 포함하고, 상기 제1 트랜지스터(T1)는 상기 제1 노드(Q1)에 연결된 제어 전극, 상기 제1 클럭 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.

상기 캐리부(340)는 제15 트랜지스터(T15) 및 제4 캐패시터(C4)를 포함하고, 상기 제15 트랜지스터(T15)는 상기 제1 노드(Q1)에 연결된 제어 전극과 상기 제1 클럭 단자에 연결된 입력 전극 및 제N 캐리 단자에 연결된 출력 전극을 포함한다. 상기 제4 캐패시터(C4)는 상기 제1 노드(Q1)에 연결된 제1 전극과 상기 제N 캐리 단자에 연결된 제2 전극을 포함한다.

상기 인버팅부(350)는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제8 트랜지스터(T8), 제2 캐패시터 및 제3 캐패시터를 포함한다. 상기 제12 트랜지스터(T12)는 상기 제1 클럭 단자에 연결된 제어 전극 및 입력 전극을 포함하고, 제4 노드(Q4)에 연결된 출력 전극을 포함한다. 상기 제7 트랜지스터(T7)는 상기 제4 노드(Q4)에 연결된 제어 전극, 상기 제1 클럭 단자에 연결된 입력 전극 및 제3 노드(Q3)에 연결된 출력 전극을 포함한다. 상기 제13 트랜지스터(T13)는 상기 제N 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극과 상기 제4 노드(Q4)에 연결된 출력 전극을 포함한다. 상기 제8 트랜지스터(T8)는 상기 제N 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제3 노드(Q3)에 연결된 출력 전극을 포함한다. 상기 제2 캐패시터(C2)는 상기 제1 클럭 단자에 연결되는 제1 전극 및 상기 제4 노드(Q4)에 연결되는 제2 전극을 포함한다. 상기 제3 캐패시터(C3)는 상기 제3 노드(Q3)에 연결되는 제1 전극 및 상기 제4 노드(Q4)에 연결되는 제2 전극을 포함한다.

여기서, 상기 제12 트랜지스터(T12)는 제1 인버팅 트랜지스터이고, 상기 제7 트랜지스터(T7)는 제2 인버팅 트랜지스터이며, 상기 제13 트랜지스터(T13)는 제3 인버팅 트랜지스터이고, 상기 제8 트랜지스터(T8)는 제4 인버팅 트랜지스터이다.

상기 제1 풀다운부(361)는 직렬로 연결된 복수의 스위칭 소자들을 포함한다. 예를 들어, 상기 제1 풀다운부(361)는 직렬로 연결된 2개의 트랜지스터들을 포함할 수 있다.

예를 들어, 상기 제1 풀다운부(361)는 제9 트랜지스터(T9) 및 제9-1 트랜지스터(T9-1)를 포함한다. 상기 제9 트랜지스터(T9)는 상기 제N+1 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극 및 제2 노드(Q2)에 연결되는 출력 전극을 포함한다. 상기 제9-1 트랜지스터(T9-1)는 상기 제N+1 캐리 단자에 연결된 제어 전극, 상기 제2 노드(Q2)에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결되는 출력 전극을 포함한다.

상기 제1 풀다운부(361)가 하나의 트랜지스터를 포함하는 경우, 상기 제1 노드(Q1) 및 상기 제N+1 캐리 단자 사이의 전압으로 인해 상기 제1 풀다운부(361)의 트랜지스터의 특성이 변화하여 상기 게이트 구동부(300)의 신뢰성이 감소할 수 있다.

상기 제1 풀다운부(361)는 직렬로 연결된 복수의 트랜지스터들을 포함하므로, 상기 제1 노드(Q1) 및 상기 제N+1 캐리 단자 사이의 전압이 상기 제9 트랜지스터(T9) 및 상기 제9-1 트랜지스터(T9-1)에 분배될 수 있다. 따라서, 상기 게이트 구동부(300)의 신뢰성을 향상시키고, 수명을 증가시킬 수 있다.

예를 들어, 상기 제9 트랜지스터(T9)의 W/L비와 상기 제9-1 트랜지스터(T9-1)의 W/L비의 비율은 약 1:2일 수 있다. 상기 제9 트랜지스터(T9)의 W/L비와 상기 제9-1 트랜지스터(T9-1)의 W/L비의 비율은 약 1:2이면, 상기 제9 트랜지스터(T9)의 저항 및 상기 제9-1 트랜지스터(T9-1)의 저항은 약 2:1일 수 있다.

상기 제1 풀다운부(361)는 직렬로 연결된 복수의 트랜지스터들을 포함하므로, 상기 제2 오프 전압(VSS2)이 상기 제1 노드(Q1)에 전달되는 타이밍을 지연시켜, 상기 게이트 출력 신호(GOUT)가 상기 제1 클럭 신호(CK)에 의해 폴링될 수 있도록 한다. 따라서, 상기 제2 풀다운부(362)의 제2 트랜지스터(T2)의 크기를 감소시킬 수 있다.

여기서, 상기 제9 트랜지스터(T9)는 제1 풀다운 트랜지스터이고, 상기 제9-1 트랜지스터(T9-1)는 제2 풀다운 트랜지스터이다.

상기 제2 풀다운부(362)는 상기 제2 트랜지스터(T2)를 포함하고, 상기 제2 트랜지스터(T2)는 상기 제N+1 캐리 단자에 연결된 제어 전극, 상기 제1 오프 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.

상기 캐리 안정부(370)는 제17 트랜지스터(T17)를 포함하고, 상기 제 17 트랜지스터(T17)는 상기 제N+1 캐리 단자에 공통으로 연결된 제어 전극 및 입력 전극 및 상기 제N 캐리 단자에 연결된 출력 전극을 포함한다.

상기 캐리 안정부(370)는 제N+1 스테이지의 제4 트랜지스터(T4)를 통해 전달되는 누설 전류로 인한 노이즈 성분을 안정적으로 제거한다.

상기 제1 홀딩부(381)는 제10 트랜지스터(T10)를 포함하고, 상기 제10 트랜지스터(T10)는 상기 제3 노드(Q3)에 연결된 제어 전극과, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결된 출력 전극을 포함한다.

상기 제2 홀딩부(382)는 제3 트랜지스터(T3)를 포함하고, 상기 제3 트랜지스터(T3)는 상기 제3 노드(Q3)에 연결된 제어 전극과, 상기 제1 오프 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.

상기 제3 홀딩부(383)는 제11 트랜지스터(T11)를 포함하고, 상기 제11 트랜지스터(T11)는 상기 제3 노드(Q3)에 연결된 제어 전극과, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제N 캐리 단자에 연결된 출력 전극을 포함한다.

본 실시예에서, 이전 캐리 신호는 상기 제N-1 캐리 신호에 한정되지 않으며, 이전 스테이지 중 어느 하나의 캐리 신호일 수 있다. 또한, 다음 캐리 신호는 상기 제N+1 캐리 신호에 한정되지 않으며, 다음 스테이지 중 어느 하나의 캐리 신호일 수 있다.

본 실시예에서, 상기 제1, 2, 3, 4, 7, 8, 9, 9-1, 10, 11, 12, 13, 14, 15 및 17 트랜지스터는 산화물 반도체 트랜지스터일 수 있다. 이와는 달리, 상기 제1, 2, 3, 4, 7, 8, 9, 9-1, 10, 11, 12, 13, 14, 15 및 17 트랜지스터는 비정질 실리콘 트랜지스터일 수 있다.

도 3을 참조하면, 상기 제1 클럭 신호(CK)는 제N-2 스테이지, 제N 스테이지, 제N+2 스테이지 및 제N+4 스테이지에 대응하여 하이 레벨을 갖는다. 상기 제2 클럭 신호(CKB)는 제N-1 스테이지, 제N+1 스테이지 및 제N+3 스테이지에 대응하여 하이 레벨을 갖는다.

상기 제N-1 캐리 신호(CR(N-1))는 상기 제N-1 스테이지에 대응하여 하이 레벨을 갖고, 상기 제N+1 캐리 신호(CR(N+1))는 상기 제N+1 스테이지에 대응하여 하이 레벨을 갖는다.

상기 제N 스테이지의 게이트 출력 신호(GOUT)는 상기 제1 클럭 신호(CK)에 동기되며, 상기 제N 스테이지에 대응하여 하이 레벨을 갖는다. 상기 제N 캐리 신호(CR(N))는 상기 제1 클럭 신호(CK)에 동기되며, 상기 제N 스테이지에 대응하여 하이 레벨을 갖는다.

상기 제N 스테이지의 상기 제1 노드(Q1)의 전압은 상기 풀업 제어부(310)에 의해 상기 제N-1 스테이지에 대응하여 제1 레벨로 증가하고, 상기 풀업부(330) 및 상기 충전부(320)에 의해 상기 제N 스테이지에 대응하여 상기 제1 레벨보다 높은 제2 레벨로 증가한다. 또한, 상기 제1 풀다운부(361)에 의해 상기 제N+1 스테이지에 대응하여 감소한다.

상기 제N 스테이지의 상기 제2 노드(Q2)의 전압은 상기 제1 풀다운부(361)에 의해 상기 제N+1 스테이지에 대응하여 순간적으로 증가했다가 감소한다.

상기 제N 스테이지의 상기 제3 노드(Q3)의 전압은 상기 제1 클럭 신호(CK)에 동기되며, 상기 인버팅부(350)에 의해 상기 제N-2 스테이지, 제N+2 스테이지 및 제N+4 스테이지에 대응하여 하이 레벨을 갖는다. 상기 제N 스테이지의 상기 제3 노드(Q3)의 전압은 상기 게이트 출력 신호(GOUT)가 하이 레벨을 갖는 상기 제N 스테이지를 제외하고 하이 레벨을 갖는다. 상기 제3 노드(Q3)의 전압은 인버팅 출력 신호일 수 있다.

본 실시예에 따르면, 상기 제1 풀다운부(361)는 직렬로 연결된 복수의 트랜지스터들을 포함하므로, 상기 게이트 구동부(300)의 신뢰성을 향상시키고, 수명을 증가시킬 수 있다. 또한, 상기 제2 풀다운부(362)의 제2 트랜지스터(T2)의 크기를 감소시킬 수 있다.

도 4는 본 발명의 다른 실시예에 따른 게이트 구동부의 제N 및 N+2 스테이지(CS(N) 및 CS(N+2))를 나타내는 등가 회로도이다. 도 5는 도 4의 게이트 구동부의 제N 스테이지의 인버팅부(350(N)) 및 제N+2 스테이지의 인버팅부(350(N+2))를 나타내는 등가 회로도이다. 도 6은 도 4의 게이트 구동부의 제N 스테이지의 클럭 신호, 제3 노드 신호 및 게이트 출력 신호를 나타내는 파형도이다.

본 실시예에 따른 표시 장치는 게이트 구동부의 제N 스테이지의 인버팅부가 다음 스테이지 중 적어도 어느 하나의 인버팅부와 연결되는 것을 제외하면, 도 1 내지 도 3의 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 4 내지 도 6을 참조하면, 상기 제N 스테이지(CS(N))는 이전 스테이지인, 제N-1 스테이지의 제N-1 캐리 신호(CR(N-1))에 응답하여 구동되어 제N 게이트 출력 신호(GOUT) 및 제N 캐리 신호(CR(N))를 출력한다. 상기 제N 스테이지는 다음 스테이지인, 제N+1 스테이지의 제N+1 캐리 신호(CR(N+1))에 응답하여 상기 제N 게이트 출력 신호(GOUT)를 상기 제1 오프 전압(VSS1)으로 풀다운한다.

상기 제N+2 스테이지(CS(N+2))는 이전 스테이지인, 제N+1 스테이지의 제N+1 캐리 신호(CR(N+1))에 응답하여 구동되어 제N+2 게이트 출력 신호(GOUT) 및 제N+2 캐리 신호(CR(N+2))를 출력한다. 상기 제N+2 스테이지는 다음 스테이지인, 제N+3 스테이지의 제N+3 캐리 신호(CR(N+3))에 응답하여 상기 제N+2 게이트 출력 신호(GOUT)를 상기 제1 오프 전압(VSS1)으로 풀다운한다.

상기 제N 스테이지(CS(N))는 풀업 제어부(310), 충전부(320), 풀업부(330), 캐리부(340), 인버팅부(350(N)), 제1 풀다운부(361), 제2 풀다운부(362), 캐리 안정부(370), 제1 홀딩부(381), 제2 홀딩부(382) 및 제3 홀딩부(383)를 포함한다.

상기 제N+2 스테이지(CS(N+2))는 풀업 제어부(310), 충전부(320), 풀업부(330), 캐리부(340), 인버팅부(350(N+2)), 제1 풀다운부(361), 제2 풀다운부(362), 캐리 안정부(370), 제1 홀딩부(381), 제2 홀딩부(382) 및 제3 홀딩부(383)를 포함한다.

상기 제N 스테이지의 상기 인버팅부(350(N))는 다음 스테이지 중 적어도 어느 하나의 인버팅부와 연결된다. 예를 들어, 상기 제N 스테이지의 상기 인버팅부(350(N))는 상기 제N+2 스테이지의 상기 인버팅부(350(N+2))에 연결될 수 있다. 도시한 바와 달리, 상기 제N 스테이지의 상기 인버팅부(350(N))는 2개 이상의 스테이지의 인버팅부들과 연결될 수 있다.

상기 제N 스테이지의 인버팅부(350(N))는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제8 트랜지스터(T8), 제2 캐패시터 및 제3 캐패시터를 포함한다.

상기 제N 스테이지의 인버팅부(350(N))의 상기 제12 트랜지스터(T12)는 상기 제1 클럭 단자에 연결된 제어 전극 및 입력 전극을 포함하고, 제4 노드(Q4)에 연결된 출력 전극을 포함한다. 상기 제N 스테이지의 인버팅부(350(N))의 상기 제7 트랜지스터(T7)는 상기 제4 노드(Q4)에 연결된 제어 전극, 상기 제1 클럭 단자에 연결된 입력 전극 및 제3 노드(Q3)에 연결된 출력 전극을 포함한다. 상기 제N 스테이지의 인버팅부(350(N))의 상기 제13 트랜지스터(T13)는 상기 제N 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극과 상기 제4 노드(Q4)에 연결된 출력 전극을 포함한다. 상기 제N 스테이지의 인버팅부(350(N))의 상기 제8 트랜지스터(T8)는 상기 제N 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제3 노드(Q3)에 연결된 출력 전극을 포함한다.

상기 제N+2 스테이지의 인버팅부(350(N+2))의 상기 제13 트랜지스터(T13)는 상기 제N+2 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극과 상기 제4 노드(Q4)에 연결된 출력 전극을 포함한다. 상기 제N+2 스테이지의 인버팅부(350(N+2))의 상기 제8 트랜지스터(T8)는 상기 제N+2 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제3 노드(Q3)에 연결된 출력 전극을 포함한다.

상기 제N 스테이지의 인버팅부(350(N)) 및 상기 제N+2 스테이지의 인버팅부(350(N+2))는 상기 제12 트랜지스터(T12) 및 상기 제7 트랜지스터(T7)를 공유한다. 즉, 상기 제N+2 스테이지의 인버팅부(350(N+2))에서 상기 제12 트랜지스터(T12) 및 상기 제7 트랜지스터(T7)를 생략할 수 있다. 따라서, 상기 게이트 구동부의 소비 전력을 감소시킬 수 있고, 제조 비용을 감소시킬 수 있다.

도 6을 참조하면, 상기 제1 클럭 신호(CK)는 제N-2 스테이지, 제N 스테이지 및 제N+2 스테이지에 대응하여 하이 레벨을 갖는다.

상기 제N 스테이지의 게이트 출력 신호(GOUT)는 상기 제1 클럭 신호(CK)에 동기되며, 상기 제N 스테이지에 대응하여 하이 레벨을 갖는다.

상기 제N 스테이지의 상기 제3 노드(Q3)의 전압은 상기 제1 클럭 신호(CK)에 동기되며, 상기 인버팅부들(350(N), 350(N+2))에 의해 상기 제N-2 스테이지 및 제N+4 스테이지에 대응하여 하이 레벨을 갖는다. 상기 제N 스테이지의 상기 제3 노드(Q3)의 전압은 상기 제N 게이트 출력 신호(GOUT) 및 제N+2 게이트 출력 신호가 하이 레벨을 갖는 상기 제N 및 N+2 스테이지를 제외하고 하이 레벨을 갖는다.

상기 제N 스테이지의 상기 인버팅부(350(N))는 다음 스테이지 중 적어도 어느 하나의 인버팅부와 연결되므로, 상기 게이트 구동부(300)의 소비 전력을 감소시킬 수 있고, 제조 비용을 감소시킬 수 있다.

도 7은 본 발명의 또 다른 실시예에 따른 게이트 구동부의 제N 및 N+2 스테이지를 나타내는 등가 회로도이다.

본 실시예에 따른 표시 장치는 게이트 구동부의 구성을 제외하면, 도 4 내지 도 6의 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 7을 참조하면, 상기 제N 스테이지(CS(N))는 풀업 제어부(310), 충전부(320), 풀업부(330), 캐리부(340), 인버팅부(350), 제1 풀다운부(361), 제2 풀다운부(362), 제1 홀딩부(381), 제2 홀딩부(382), 제3 홀딩부(383) 및 리셋부(390)를 포함한다.

상기 풀업 제어부(310)는 제4 트랜지스터(TR4)를 포함하고, 상기 제4 트랜지스터(TR4)는 상기 제N-1 캐리 단자에 연결된 제어 전극 및 입력 전극을 포함하고, 제1 노드(Q1)에 연결된 출력 전극을 포함한다. 상기 제1 노드(Q1)는 상기 풀업부(330)의 제어 전극에 연결된다.

상기 풀업부(330)는 제1 트랜지스터(TR1)를 포함하고, 상기 제1 트랜지스터(TR1)는 상기 제1 노드(Q1)에 연결된 제어 전극, 상기 제1 클럭 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.

상기 캐리부(340)는 제15 트랜지스터(TR15) 및 제4 캐패시터(C4)를 포함하고, 상기 제15 트랜지스터(TR15)는 상기 제1 노드(Q1)에 연결된 제어 전극과 상기 제1 클럭 단자에 연결된 입력 전극 및 제N 캐리 단자에 연결된 출력 전극을 포함한다. 상기 제4 캐패시터(C4)는 상기 제1 노드(Q1)에 연결된 제1 전극과 상기 제N 캐리 단자에 연결된 제2 전극을 포함한다.

상기 인버팅부(350)는 제12 트랜지스터(TR12), 제7 트랜지스터(TR7), 제13 트랜지스터(TR13), 제8 트랜지스터(TR8), 제2 캐패시터 및 제3 캐패시터를 포함한다. 상기 제12 트랜지스터(TR12)는 상기 제1 클럭 단자에 연결된 제어 전극 및 입력 전극을 포함하고, 제2 인버팅 노드(QN2)에 연결된 출력 전극을 포함한다. 상기 제7 트랜지스터(TR7)는 상기 제2 인버팅 노드(QN2)에 연결된 제어 전극, 상기 제1 클럭 단자에 연결된 입력 전극 및 제1 인버팅 노드(QN1)에 연결된 출력 전극을 포함한다. 상기 제13 트랜지스터(TR13)는 상기 제N 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극과 상기 제2 인버팅 노드(QN2)에 연결된 출력 전극을 포함한다. 상기 제8 트랜지스터(TR8)는 상기 제N 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 인버팅 노드(QN1)에 연결된 출력 전극을 포함한다. 상기 제2 캐패시터(C2)는 상기 제1 클럭 단자에 연결되는 제1 전극 및 상기 제2 인버팅 노드(QN2)에 연결되는 제2 전극을 포함한다. 상기 제3 캐패시터(C3)는 상기 제1 인버팅 노드(QN1)에 연결되는 제1 전극 및 상기 제2 인버팅 노드(QN2)에 연결되는 제2 전극을 포함한다.

여기서, 상기 제12 트랜지스터(TR12)는 제1 인버팅 트랜지스터이고, 상기 제7 트랜지스터(TR7)는 제2 인버팅 트랜지스터이며, 상기 제13 트랜지스터(TR13)는 제3 인버팅 트랜지스터이고, 상기 제8 트랜지스터(TR8)는 제4 인버팅 트랜지스터이다.

상기 제1 풀다운부(361)는 제9 트랜지스터(TR9)를 포함한다. 상기 제9 트랜지스터(TR9)는 상기 제N+1 캐리 단자에 연결된 제어 전극, 상기 제1 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결되는 출력 전극을 포함한다.

상기 제2 풀다운부(362)는 상기 제2 트랜지스터(TR2)를 포함하고, 상기 제2 트랜지스터(TR2)는 상기 제N+1 캐리 단자에 연결된 제어 전극, 상기 제1 오프 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.

상기 제1 홀딩부(381)는 제10 트랜지스터(TR10)를 포함하고, 상기 제10 트랜지스터(TR10)는 상기 제1 인버팅 노드(QN1)에 연결된 제어 전극과, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결된 출력 전극을 포함한다.

상기 제2 홀딩부(382)는 제3 트랜지스터(TR3)를 포함하고, 상기 제3 트랜지스터(TR3)는 상기 제1 인버팅 노드(QN1)에 연결된 제어 전극과, 상기 제1 오프 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.

상기 제3 홀딩부(383)는 제11 트랜지스터(TR11)를 포함하고, 상기 제11 트랜지스터(TR11)는 상기 제1 인버팅 노드(QN1)에 연결된 제어 전극과, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제N 캐리 단자에 연결된 출력 전극을 포함한다.

상기 리셋부(390)는 제6 트랜지스터(T6)를 포함하고, 상기 제6 트랜지스터(T6)는 제N+2 캐리 단자에 연결된 제어 전극과, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결된 출력 전극을 포함한다.

상기 제N+2 스테이지(CS(N+2))는 풀업 제어부(310), 충전부(320), 풀업부(330), 캐리부(340), 인버팅부(350), 제1 풀다운부(361), 제2 풀다운부(362), 제1 홀딩부(381), 제2 홀딩부(382), 제3 홀딩부(383) 및 리셋부(390)를 포함한다.

상기 제N+2 스테이지의 인버팅부(350(N+2))의 상기 제13 트랜지스터(T13)는 상기 제N+2 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극과 상기 제2 인버팅 노드(QN2)에 연결된 출력 전극을 포함한다. 상기 제N+2 스테이지의 인버팅부(350(N+2))의 상기 제8 트랜지스터(T8)는 상기 제N+2 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 인버팅 노드(QN1)에 연결된 출력 전극을 포함한다.

본 실시예에 따르면, 상기 제N 스테이지의 상기 인버팅부(350(N))는 다음 스테이지 중 적어도 어느 하나의 인버팅부와 연결되므로, 상기 게이트 구동부의 소비 전력을 감소시킬 수 있고, 제조 비용을 감소시킬 수 있다.

이상에서 설명한 본 발명에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치에 따르면, 게이트 구동 회로의 신뢰성이 향상되고, 수명이 증가되며, 소비 전력이 감소되고, 제조 비용이 감소될 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 200: 타이밍 컨트롤러
300: 게이트 구동부 310: 풀업 제어부
320: 충전부 330: 풀업부
340: 캐리부 350: 인버팅부
361: 제1 풀다운부 362: 제2 풀다운부
370: 캐리 안정부 381: 제1 홀딩부
382: 제2 홀딩부 383: 제3 홀딩부
390: 리셋부 400: 감마 기준 전압 생성부
500: 데이터 구동부

Claims

삭제
이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제1 노드에 인가하는 풀업 제어부;
상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력하는 풀업부;
상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력하는 캐리부;
직렬로 연결된 복수의 트랜지스터들을 포함하고, 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부; 및
상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부를 포함하고,
상기 제1 풀다운부는 제1 풀다운 트랜지스터 및 제2풀다운 트랜지스터를 포함하고,
상기 제1 풀다운 트랜지스터는 상기 다음 스테이지 중 어느 하나의 캐리 신호가 인가되는 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 제2 노드에 연결되는 출력 전극을 포함하고,
상기 제2 풀다운 트랜지스터는 상기 다음 스테이지 중 어느 하나의 캐리 신호가 인가되는 제어 전극, 상기 제2 노드에 연결된 입력 전극 및 상기 제1 노드에 연결되는 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로 (N은 자연수).
제2항에 있어서, 상기 제1 풀다운 트랜지스터의 W/L비와 상기 제2 풀다운 트랜지스터의 W/L비의 비율은 1:2인 것을 특징으로 하는 게이트 구동 회로.
이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제1 노드에 인가하는 풀업 제어부;
상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력하는 풀업부;
상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력하는 캐리부;
직렬로 연결된 복수의 트랜지스터들을 포함하고, 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부; 및
상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부를 포함하고,
상기 다음 스테이지 중 어느 하나의 캐리 신호가 공통으로 인가되는 제어 전극 및 입력 전극 및 상기 제N 캐리 신호가 출력되는 단자에 연결된 출력 전극을 포함하는 캐리 안정 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동 회로 (N은 자연수).
이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제1 노드에 인가하는 풀업 제어부;
상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력하는 풀업부;
상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력하는 캐리부;
직렬로 연결된 복수의 트랜지스터들을 포함하고, 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부; 및
상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부를 포함하고,
상기 클럭 신호 및 상기 제2 오프 전압이 인가되고 인버팅 신호를 출력하는 인버팅부를 더 포함하고,
제N 스테이지의 인버팅부는 다음 스테이지 중 적어도 어느 하나의 인버팅부와 연결되는 것을 특징으로 하는 게이트 구동 회로 (N은 자연수).
제5항에 있어서, 상기 제N 스테이지의 상기 인버팅부는 제N+2 스테이지의 인버팅부와 연결되는 것을 특징으로 하는 게이트 구동 회로.
제6항에 있어서, 상기 제N 스테이지의 상기 인버팅부는 제1 인버팅 트랜지스터, 제2 인버팅 트랜지스터, 제3 인버팅 트랜지스터 및 제4 인버팅 트랜지스터를 포함하고,
상기 제N+2 스테이지의 상기 인버팅부는 제3 인버팅 트랜지스터 및 제4 인버팅 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
제7항에 있어서, 상기 제N 스테이지의 상기 제1 인버팅 트랜지스터는 상기 클럭 신호가 공통으로 인가되는 제어 전극 및 입력 전극 및 제4 노드에 연결된 출력 전극을 포함하고,
상기 제N 스테이지의 상기 제2 인버팅 트랜지스터는 상기 제4 노드에 연결된 제어 전극, 상기 클럭 신호가 인가되는 입력 전극 및 제3 노드에 연결된 출력 전극을 포함하며,
상기 제N 스테이지의 상기 제3 인버팅 트랜지스터는 상기 제N 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 제4 노드에 연결된 출력 전극을 포함하고,
상기 제N 스테이지의 상기 제4 인버팅 트랜지스터는 상기 제N 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 제3 노드에 연결된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
제8항에 있어서, 상기 제N+2 스테이지의 상기 제3 인버팅 트랜지스터는 제N+2 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 제4 노드에 연결된 출력 전극을 포함하고,
상기 제N+2 스테이지의 상기 제4 인버팅 트랜지스터는 상기 제N+2 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 제3 노드에 연결된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제1 노드에 인가하는 풀업 제어부;
상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력하는 풀업부;
상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력하는 캐리부;
다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부;
상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부; 및
상기 클럭 신호 및 상기 제2 오프 전압이 인가되고 인버팅 신호를 출력하는 인버팅부를 포함하고,
제N 스테이지의 인버팅부는 다음 스테이지 중 적어도 어느 하나의 인버팅부와 연결되는 것을 특징으로 하는 게이트 구동 회로(N은 자연수).
제10항에 있어서, 상기 제N 스테이지의 상기 인버팅부는 제N+2 스테이지의 인버팅부와 연결되는 것을 특징으로 하는 게이트 구동 회로.
제11항에 있어서, 상기 제N 스테이지의 상기 인버팅부는 제1 인버팅 트랜지스터, 제2 인버팅 트랜지스터, 제3 인버팅 트랜지스터 및 제4 인버팅 트랜지스터를 포함하고,
상기 제N+2 스테이지의 상기 인버팅부는 제3 인버팅 트랜지스터 및 제4 인버팅 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
제12항에 있어서, 상기 제N 스테이지의 상기 제1 인버팅 트랜지스터는 상기 클럭 신호가 공통으로 인가되는 제어 전극 및 입력 전극 및 제2 인버팅 노드에 연결된 출력 전극을 포함하고,
상기 제N 스테이지의 상기 제2 인버팅 트랜지스터는 상기 제2 인버팅 노드에 연결된 제어 전극, 상기 클럭 신호가 인가되는 입력 전극 및 제1 인버팅 노드에 연결된 출력 전극을 포함하며,
상기 제N 스테이지의 상기 제3 인버팅 트랜지스터는 상기 제N 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 제2 인버팅 노드에 연결된 출력 전극을 포함하고,
상기 제N 스테이지의 상기 제4 인버팅 트랜지스터는 상기 제N 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 제1 인버팅 노드에 연결된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
제13항에 있어서, 상기 제N+2 스테이지의 상기 제3 인버팅 트랜지스터는 제N+2 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 제2 인버팅 노드에 연결된 출력 전극을 포함하고,
상기 제N+2 스테이지의 상기 제4 인버팅 트랜지스터는 상기 제N+2 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 제1 인버팅 노드에 연결된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
삭제
영상을 표시하는 표시부 및 상기 표시부와 이웃하는 주변부를 포함하는 표시 패널;
상기 표시 패널에 데이터 전압을 인가하는 데이터 구동 회로; 및
상기 표시 패널에 게이트 출력 신호를 인가하고, 이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제1 노드에 인가하는 풀업 제어부, 상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력하는 풀업부, 상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력하는 캐리부, 직렬로 연결된 복수의 트랜지스터들을 포함하고, 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부, 및 상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부를 포함하는 게이트 구동 회로를 포함하고,
상기 제1 풀다운부는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터를 포함하고,
상기 제1 풀다운 트랜지스터는 상기 다음 스테이지 중 어느 하나의 캐리 신호가 인가되는 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 제2 노드에 연결되는 출력 전극을 포함하고,
상기 제2 풀다운 트랜지스터는 상기 다음 스테이지 중 어느 하나의 캐리 신호가 인가되는 제어 전극, 상기 제2 노드에 연결된 입력 전극 및 상기 제1 노드에 연결되는 출력 전극을 포함하는 것을 특징으로 하는 표시 장치 (N은 자연수).
영상을 표시하는 표시부 및 상기 표시부와 이웃하는 주변부를 포함하는 표시 패널;
상기 표시 패널에 데이터 전압을 인가하는 데이터 구동 회로; 및
상기 표시 패널에 게이트 출력 신호를 인가하고, 이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제1 노드에 인가하는 풀업 제어부, 상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력하는 풀업부, 상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력하는 캐리부, 직렬로 연결된 복수의 트랜지스터들을 포함하고, 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부, 및 상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부를 포함하는 게이트 구동 회로를 포함하고,
상기 게이트 구동 회로는 상기 클럭 신호 및 상기 제2 오프 전압이 인가되고 인버팅 신호를 출력하는 인버팅부를 더 포함하고,
제N 스테이지의 인버팅부는 다음 스테이지 중 적어도 어느 하나의 인버팅부와 연결되는 것을 특징으로 하는 표시 장치 (N은 자연수).
제17항에 있어서, 상기 제N 스테이지의 상기 인버팅부는 제N+2 스테이지의 인버팅부와 연결되는 것을 특징으로 하는 표시 장치.
제18항에 있어서, 상기 제N 스테이지의 상기 인버팅부는 제1 인버팅 트랜지스터, 제2 인버팅 트랜지스터, 제3 인버팅 트랜지스터 및 제4 인버팅 트랜지스터를 포함하고,
상기 제N+2 스테이지의 상기 인버팅부는 상기 제3 인버팅 트랜지스터 및 상기 제4 인버팅 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
제16항에 있어서, 상기 게이트 구동 회로는 상기 표시 패널의 상기 주변부에 집적되는 것을 특징으로 하는 표시 장치.
영상을 표시하는 표시부 및 상기 표시부와 이웃하는 주변부를 포함하는 표시 패널;
상기 표시 패널에 데이터 전압을 인가하는 데이터 구동 회로; 및
상기 표시 패널에 게이트 출력 신호를 인가하고, 이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제1 노드에 인가하는 풀업 제어부, 상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력하는 풀업부, 상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력하는 캐리부, 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부, 상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부, 및 상기 클럭 신호 및 상기 제2 오프 전압이 인가되고 인버팅 신호를 출력하는 인버팅부를 포함하는 게이트 구동 회로를 포함하고,
제N 스테이지의 인버팅부는 다음 스테이지 중 적어도 어느 하나의 인버팅부와 연결되는 것을 특징으로 하는 표시 장치(N은 자연수).
제21항에 있어서, 상기 제N 스테이지의 상기 인버팅부는 제N+2 스테이지의 인버팅부와 연결되는 것을 특징으로 하는 표시 장치.
제22항에 있어서, 상기 제N 스테이지의 상기 인버팅부는 제1 인버팅 트랜지스터, 제2 인버팅 트랜지스터, 제3 인버팅 트랜지스터 및 제4 인버팅 트랜지스터를 포함하고,
상기 제N+2 스테이지의 상기 인버팅부는 상기 제3 인버팅 트랜지스터 및 상기 제4 인버팅 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
제21항에 있어서, 상기 게이트 구동 회로는 상기 표시 패널의 상기 주변부에 집적되는 것을 특징으로 하는 표시 장치.