KR101437867B1

KR101437867B1 - 표시 장치와 그 구동 장치 및 구동 방법

Info

Publication number: KR101437867B1
Application number: KR1020070103850A
Authority: KR
Inventors: 김성만; 이봉준; 이홍우
Original assignee: 삼성디스플레이 주식회사
Priority date: 2007-10-16
Filing date: 2007-10-16
Publication date: 2014-09-12
Anticipated expiration: 2027-10-16
Also published as: CN101414084B; US8134529B2; CN101414084A; KR20090038526A; US20090096737A1

Abstract

표시 장치의 게이트 구동부에서, 복수의 제1 스테이지는 복수의 제1 게이트선에 제1 게이트 온 전압을 가지는 제1 게이트 신호를 각각 전달하고, 복수의 제2 스테이지는 복수의 제1 게이트선과 각각 쌍을 이루고 있는 복수의 제2 게이트선에 제2 게이트 온 전압을 가지는 제2 게이트 신호를 각각 전달하고 제2 게이트 신호에 대응하는 캐리 신호를 출력한다. 각 제1 스테이지는 전단 제2 스테이지로부터의 캐리 신호의 제3 게이트 온 전압에 기초하여 상기 제1 게이트 온 전압을 출력하고, 각 제2 스테이지는 전단 제2 스테이지로부터의 캐리 신호의 제3 게이트 온 전압에 기초하여 제2 게이트 온 전압을 출력한다.

게이트선, 게이트 구동부, 스테이지, 캐리, 클록

Description

표시 장치와 그 구동 장치 및 구동 방법 {DISPLAY DEVICE, AND DRIVING DEVICE AND DRIVING METHOD THEREOF}

본 발명은 표시 장치와 그 구동 장치 및 구동 방법에 관한 것이다.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.

이러한 액정 표시 장치 중에서도 전계가 인가되지 않은 상태에서 액정 분자의 장축을 상하 표시판에 대하여 수직을 이루도록 배열한 수직 배향 모드 액정 표시 장치는 대비비가 크고 넓은 기준 시야각 구현이 용이하여 각광받고 있다. 여기에서 기준 시야각이란 대비비가 1:10인 시야각 또는 계조간 휘도 반전 한계 각도를 의미한다.

수직 배향 모드 액정 표시 장치에서 광시야각을 구현하기 위한 수단으로는 전계 생성 전극에 절개부를 형성하는 방법과 전계 생성 전극 위에 돌기를 형성하는 방법 등이 있다. 절개부와 돌기로 액정 분자가 기우는 방향을 결정할 수 있으므로, 이들을 사용하여 액정 분자의 경사 방향을 여러 방향으로 분산시킴으로써 기준 시야각을 넓힐 수 있다.

그러나 수직 배향 방식의 액정 표시 장치는 전면 시인성에 비하여 측면 시인성이 떨어지는 문제점이 있다. 예를 들어, 절개부가 구비된 PVA(patterned vertically aligned) 방식 액정 표시 장치의 경우에는 측면으로 갈수록 영상이 밝아져서, 심한 경우에는 높은 계조 사이의 휘도 차이가 없어져 그림이 뭉그러져 보이는 경우도 발생한다.

이러한 문제점을 개선하기 위하여 하나의 화소를 두 개의 부화소로 분할하고 두 부화소를 용량성 결합시킨 후, 두 부화소에 인가하는 전압을 달리 함으로써 투과율을 다르게 하는 방법이 제시되었다.

그런데 이와 같은 액정 표시 장치의 경우 통상의 액정 표시 장치에 비하여 두 배의 게이트선이 있으므로 통상의 방법으로 데이터 전압을 인가하면 전압 충전 시간이 짧아 화소가 목표 전압에 도달하지 못할 수 있으며 이는 극성 반전 때문에 더욱 그러하다. 따라서 인접한 두 게이트선에 게이트 온 전압을 인가하는 시간을 일부 중첩시키고 있다.

이때, 두 부화소의 게이트선에 전달되는 게이트 신호의 게이트 온 전압을 일부 중첩시키기 위해서는 한 쪽 부화소에 전달하는 게이트 신호의 타이밍과 다른 쪽 부화소에 전달하는 게이트 신호의 타이밍을 다르게 설정하여야 하므로, 게이트 구동부의 구조가 복잡해진다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 간단한 구조로 중첩하는 게이트 신호를 인가할 수 있는 구동 장치 및 이를 포함하는 표시 장치를 제공하는 것이다.

이러한 과제를 해결하기 위해, 본 발명의 한 특징에 따른 표시 장치는, 복수의 제1 게이트선, 상기 복수의 제1 게이트선과 각각 쌍을 이루고 있는 복수의 제2 게이트선, 그리고 상기 복수의 제1 게이트선에 제1 게이트 온 전압을 가지는 제1 게이트 신호를 차례로 전달하며, 상기 복수의 제2 게이트선에 제2 게이트 온 전압을 가지는 제2 게이트 신호를 차례로 전달하는 게이트 구동부를 포함한다. 상기 게이트 구동부는, 상기 복수의 제1 게이트선 중 대응하는 제1 게이트선으로 상기 제1 게이트 신호를 전달하는 제1 출력 단자를 가지는 복수의 제1 스테이지, 그리고 상기 복수의 제2 게이트선 중 대응하는 제2 게이트선으로 상기 제2 게이트 신호를 전달하는 제2 출력 단자와 상기 제2 게이트 신호에 대응하는 캐리 신호를 출력하는 캐리 출력 단자를 가지는 복수의 제2 스테이지를 포함한다. 각 제1 스테이지는 전단 제2 스테이지로부터의 상기 캐리 신호의 제3 게이트 온 전압에 기초하여 상기 제1 출력 단자로 상기 제1 게이트 온 전압을 출력하며, 각 제2 스테이지는 전단 제2 스테이지로부터의 상기 캐리 신호의 상기 제3 게이트 온 전압에 기초하여 상기 제2 출력 단자로 상기 제2 게이트 온 전압을 출력한다.

상기 제2 게이트 신호가 상기 제2 게이트 온 전압을 가지는 기간과 상기 제1 게이트 신호가 상기 제1 게이트 온 전압을 가지는 기간이 일부 중첩될 수 있다.

이때, 상기 제2 게이트 신호가 상기 제2 게이트 온 전압을 가지는 기간이 상기 제1 게이트 신호가 상기 제1 게이트 온 전압을 가지는 기간보다 길 수 있다.

상기 표시 장치는 제1 전압과 제2 전압을 교대로 가지는 제1 내지 제4 클록 신호를 출력하는 신호 제어부를 더 포함할 수 있다. 이때, 인접한 두 제1 스테이지 중 하나의 제1 및 제2 클록 단자에 각각 상기 제1 및 제2 클록 신호가 입력되고, 다른 하나의 상기 제1 및 제2 클록 단자에 각각 상기 제2 및 제1 클록 신호가 입력되며, 인접한 두 제2 스테이지 중 하나의 제3 및 제4 클록 단자에 각각 상기 제3 및 제4 클록 신호가 입력되고, 다른 하나의 상기 제3 및 제4 클록 단자에 각각 상기 제4 및 제3 클록 신호가 입력될 수 있다. 또한, 각 제1 스테이지는 상기 제1 클록 단자의 상기 제1 전압에 동기하여 상기 제1 게이트 온 전압을 출력하고, 각 제2 스테이지는 상기 제3 클록 단자의 상기 제1 전압에 동기하여 상기 제2 게이트 온 전압을 출력할 수 있다.

상기 제1 내지 제4 클록 신호는 주기가 서로 동일하며, 상기 제1 및 제2 클록 신호는 상기 제1 전압을 가지는 기간이 상기 제2 전압을 가지는 기간보다 짧고 그 위상차가 180도이고, 상기 제3 및 제4 클록 신호는 듀티비가 50%이고 그 위상차가 180도일 수 있다.

상기 제1 전압, 상기 제1 게이트 온 전압 및 상기 제2 게이트 온 전압은 서로 동일하고, 상기 제2 전압은 게이트 오프 전압과 동일할 수 있다.

각 제1 스테이지는 전단 제2 스테이지의 상기 캐리 신호의 상기 제3 게이트 온 전압을 저장하고, 저장한 전압에 기초하고 상기 제1 클록 단자의 상기 제1 전압에 동기하여 상기 제1 게이트 온 전압을 출력하며, 각 제2 스테이지는 전단 제2 스테이지의 상기 캐리 신호의 상기 게이트 온 전압을 저장하고, 저장한 전압에 기초하고 상기 제3 클록 단자의 상기 제1 전압에 동기하여 상기 제2 게이트 온 전압을 출력할 수 있다.

이때, 각 제1 스테이지는, 대응하는 제2 스테이지의 상기 제3 클록 단자가 상기 제1 전압인 상태에서, 상기 제1 클록 단자의 상기 제2 전압에 동기하여 상기 제1 출력 단자로 게이트 오프 전압을 출력할 수 있다.

또는, 각 제1 스테이지는 후단 제2 스테이지의 상기 제2 게이트 신호의 상기 게이트 온 전압에 동기하여 상기 저장한 전압을 방전하고 상기 제1 출력 단자로 제1 게이트 오프 전압을 출력하며, 각 제2 스테이지는 후단 제2 스테이지의 상기 제2 게이트 신호의 상기 게이트 온 전압에 동기하여 상기 저장한 전압을 방전하고 상기 제2 출력 단자로 제2 게이트 오프 전압을 출력할 수 있다.

이때, 각 제1 스테이지는 상기 제2 클록 단자의 상기 제1 전압에 동기하여 상기 제1 게이트 오프 전압을 출력하며, 각 제2 스테이지는 상기 제4 클록 단자의 상기 제1 전압에 동기하여 상기 제2 게이트 오프 전압을 출력할 수 있다.

각 제1 스테이지는 상기 제1 출력 단자와 게이트 오프 전압 사이에 연결되어 있는 제1 트랜지스터를 포함하며, 상기 제1 출력 단자의 전압이 상기 제1 게이트 온 전압인 경우를 제외하고 상기 제3 클록 단자의 상기 제1 전압에 응답하여 상기 제1 트랜지스터를 턴온시킬 수 있다. 그리고 각 제2 스테이지는 상기 제2 출력 단자와 게이트 오프 전압 사이에 연결되어 있는 제2 트랜지스터를 포함하며, 상기 제2 출력 단자의 전압이 상기 제2 게이트 온 전압인 경우를 제외하고 상기 제3 클록 단자의 상기 제1 전압에 응답하여 상기 제2 트랜지스터를 턴온시킬 수 있다.

각 제1 스테이지는 상기 제1 출력 단자와 게이트 오프 전압 사이에 연결되어 있는 제1 트랜지스터를 포함하며, 대응하는 제2 스테이지의 상기 제2 출력 단자의 전압이 상기 제2 게이트 온 전압인 경우를 제외하고 상기 제3 클록 단자의 상기 제1 전압에 응답하여 상기 제1 트랜지스터를 턴온시킬 수 있다. 그리고 각 제2 스테이지는 상기 제2 출력 단자와 게이트 오프 전압 사이에 연결되어 있는 제2 트랜지스터를 포함하며, 상기 제2 출력 단자의 전압이 상기 제2 게이트 온 전압인 경우를 제외하고 상기 제3 클록 단자의 상기 제1 전압에 응답하여 상기 제2 트랜지스터를 턴온시킬 수 있다.

각 제1 스테이지는 상기 제1 출력 단자와 게이트 오프 전압 사이에 연결되어 있는 제1 트랜지스터를 포함하고, 각 제2 스테이지는 상기 제2 출력 단자와 게이트 오프 전압 사이에 연결되어 있는 제2 트랜지스터를 포함하며, 상기 제2 출력 단자의 전압이 상기 제2 게이트 온 전압인 경우를 제외하고 상기 제3 클록 단자의 상기 제1 전압에 응답하여 상기 제1 및 제2 트랜지스터를 턴온시킬 수 있다.

상기 제1 게이트선, 상기 제2 게이트선 및 상기 게이트 구동부는 하나의 기판 위에 집적되어 있을 수 있다.

본 발명의 다른 특징에 따르면, 제1 게이트 온 전압을 가지는 제1 게이트 신 호를 차례로 전달하는 복수의 제1 게이트선과 상기 복수의 제1 게이트선과 각각 쌍을 이루고 있으며 제2 게이트 온 전압을 가지는 제2 게이트 신호를 차례로 전달하는 복수의 제2 게이트선을 포함하는 표시 장치의 구동 장치가 제공된다. 상기 구동 장치는, 상기 복수의 제1 게이트선 중 대응하는 제1 게이트선으로 상기 제1 게이트 신호를 전달하는 제1 출력 단자를 가지는 복수의 제1 스테이지, 그리고 상기 복수의 제2 게이트선 중 대응하는 제2 게이트선으로 상기 제2 게이트 신호를 전달하는 제2 출력 단자와 상기 제2 게이트 신호에 대응하는 캐리 신호를 출력하는 캐리 출력 단자를 가지는 복수의 제2 스테이지를 포함한다. 각 제1 스테이지는, 제1 클록 단자와 상기 제1 출력 단자 사이에 연결되어 있으며 게이트가 제1 접점에 연결되어 있는 제1 트랜지스터, 전단 제2 스테이지의 상기 캐리 신호의 제3 게이트 온 전압에 응답하여 상기 제3 게이트 온 전압을 상기 제1 접점으로 전달하는 제2 트랜지스터, 그리고 상기 제1 트랜지스터의 게이트와 소스 사이에 연결되어 상기 제3 게이트 온 전압을 저장하는 제1 축전기를 포함한다. 각 제2 스테이지는, 제2 클록 단자와 상기 제2 출력 단자 사이에 연결되어 있으며 게이트가 제2 접점에 연결되어 있는 제3 트랜지스터, 전단 제2 스테이지의 상기 캐리 신호의 상기 제3 게이트 온 전압에 응답하여 상기 제3 게이트 온 전압을 상기 제2 접점으로 전달하는 제4 트랜지스터, 상기 제3 트랜지스터의 게이트와 소스 사이에 연결되어 상기 제3 게이트 온 전압을 저장하는 제2 축전기, 그리고 상기 제2 클록 단자와 상기 캐리 출력 단자 사이에 연결되어 있으며 게이트가 제2 접점에 연결되어 있는 제5 트랜지스터를 포함한다.

이때, 인접한 두 제1 스테이지 중 하나의 상기 제1 클록 단자에 제1 클록 신호가 입력되며, 다른 하나의 상기 제1 클록 단자에 제2 클록 신호가 입력되고, 인접한 두 제2 스테이지 중 하나의 제2 클록 단자에 제3 클록 신호가 입력되며, 다른 하나의 상기 제2 클록 단자에 제4 클록 신호가 입력될 수 있다.

또한, 상기 제1 내지 제4 클록 신호는 주기가 동일하고 제1 전압과 제2 전압을 교대로 가지며, 상기 제1 및 제2 클록 신호는 상기 제1 전압을 가지는 기간이 상기 제2 전압을 가지는 기간보다 짧고 그 위상차가 180도이고, 상기 제3 및 제4 클록 신호는 듀티비가 50%이고 그 위상차가 180도일 수 있다.

각 제1 스테이지는, 후단 제2 스테이지의 상기 제2 게이트 온 전압에 응답하여 상기 제1 축전기를 방전하는 제6 트랜지스터, 그리고 상기 후단 제2 스테이지의 상기 제2 게이트 온 전압에 응답하여 게이트 오프 전압을 상기 제1 출력 단자로 전달하는 제7 트랜지스터를 더 포함할 수 있다. 그리고 각 제2 스테이지는, 후단 제2 스테이지의 상기 제2 게이트 온 전압에 응답하여 상기 제2 축전기를 방전하는 제8 트랜지스터, 그리고 상기 후단 제2 스테이지의 상기 제2 게이트 온 전압에 응답하여 게이트 오프 전압을 상기 제2 출력 단자로 전달하는 제9 트랜지스터를 더 포함할 수 있다.

또한, 각 제1 스테이지는, 상기 게이트 오프 전압과 상기 제1 출력 단자 사이에 연결되어 있으며 게이트가 제3 클록 단자에 연결되어 있는 제10 트랜지스터, 그리고 상기 제1 접점과 상기 제1 출력 단자 사이에 연결되어 있으며 게이트가 상기 제1 클록 단자에 연결되어 있는 제11 트랜지스터를 더 포함할 수 있다. 그리고 각 제2 스테이지는, 상기 게이트 오프 전압과 상기 제2 출력 단자 사이에 연결되어 있으며 게이트가 제4 클록 단자에 연결되어 있는 제12 트랜지스터, 그리고 상기 제2 접점과 상기 제2 출력 단자 사이에 연결되어 있으며 게이트가 상기 제2 클록 단자에 연결되어 있는 제13 트랜지스터를 더 포함할 수 있다. 이때, 상기 제1 클록 단자에 상기 제1 클록 신호가 입력된 경우에 상기 제3 클록 단자에 상기 제2 클록 신호가, 상기 제1 클록 단자에 상기 제2 클록 신호가 입력된 경우에 상기 제3 클록 단자에 상기 제1 클록 신호가 입력되며, 상기 제2 클록 단자에 상기 제3 클록 신호가 입력된 경우에 상기 제4 클록 단자에 상기 제4 클록 신호가, 상기 제2 클록 단자에 상기 제4 클록 신호가 입력된 경우에 상기 제4 클록 단자에 상기 제3 클록 신호가 입력될 수 있다.

본 발명의 또 다른 특징에 따르면, 제1 게이트 온 전압을 가지는 제1 게이트 신호를 차례로 전달하는 복수의 제1 게이트선과 상기 복수의 제1 게이트선과 각각 쌍을 이루고 있으며 제2 게이트 온 전압을 가지는 제2 게이트 신호를 차례로 전달하는 복수의 제2 게이트선을 포함하는 액정 표시 장치의 구동 방법이 제공된다. 상기 구동 방법은, (i-1)번째 제2 게이트선으로 상기 제2 게이트 온 전압이 전달되는 동안 상기 제2 게이트 온 전압에 대응하는 전압을 저장하는 단계, 상기 저장한 전압에 기초하여 i번째 제1 및 제2 게이트선에 각각 전달되는 상기 제1 및 제2 게이트 온 전압을 생성하는 단계, 상기 i번째 제2 게이트선으로 출력되는 상기 제2 게이트 온 전압을 유지하면서, 상기 i번째 제1 게이트선으로 출력되는 상기 제1 게이트 온 전압을 게이트 오프 전압으로 변경하는 단계, 그리고 상기 i번째 제1 및 제2 게이트선으로 게이트 오프 전압을 전달하는 단계를 포함한다.

상기 생성하는 단계는, 제1 클록 단자의 제1 전압에 응답하여 상기 i번째 제1 게이트선으로 전달되는 상기 제1 게이트 온 전압을 생성하는 단계, 그리고 제2 클록 단자의 상기 제1 전압에 응답하여 상기 i번째 제2 게이트선으로 전달되는 상기 제2 게이트 온 전압을 생성하는 단계를 포함할 수 있다. 이때, 상기 i가 홀수인 경우 제1 클록 신호가, 상기 i가 짝수인 경우 제2 클록 신호가 상기 제1 클록 단자에 입력되며, 상기 i가 홀수인 경우 제3 클록 신호가, 상기 i가 짝수인 경우 제4 클록 신호가 상기 제2 클록 단자에 입력될 수 있다.

상기 제1 내지 제4 클록 신호는 주기가 동일하며 상기 제1 전압과 제2 전압을 교대로 가지고, 상기 제1 및 제2 클록 신호는 상기 제1 전압을 가지는 기간이 상기 제2 전압을 가지는 기간보다 짧고 그 위상차가 180도이며, 상기 제3 및 제4 클록 신호는 듀티비가 50%이고 그 위상차가 180일 수 있다.

상기 변경하는 단계는, 상기 제1 클록 단자의 상기 제2 전압에 동기하여 상기 제1 게이트 온 전압을 게이트 오프 전압으로 변경하는 단계를 포함할 수 있다.

상기 전달하는 단계는, 상기 (i+1)번째 제2 게이트선에 전달되는 상기 제2 게이트 온 전압에 동기하여 상기 저장한 전압을 방전하고 상기 i번째 제1 및 제2 게이트선으로 상기 게이트 오프 전압을 전달하는 단계를 포함할 수 있다.

이때, 상기 전달하는 단계는, 제3 클록 단자의 상기 제1 전압에 응답하여 상기 i번째 제1 게이트선으로 상기 게이트 오프 전압을 전달하는 단계, 그리고 제4 클록 단자의 상기 제1 전압에 응답하여 상기 i번째 제2 게이트선으로 상기 게이트 오프 전압을 전달하는 단계를 더 포함할 수 있다. 그리고 상기 i가 홀수인 경우 상기 제2 클록 신호가, 상기 i가 짝수인 경우 상기 제1 클록 신호가 상기 제3 클록 단자에 입력되며, 상기 i가 홀수인 경우 상기 제4 클록 신호가, 상기 i가 짝수인 경우 상기 제3 클록 신호가 상기 제4 클록 단자에 입력될 수 있다.

본 발명의 한 실시예에 따르면, 두 부화소의 게이트선으로 전달되는 게이트 온 전압의 타이밍이 달라도, 한 쪽 부화소의 게이트선의 게이트 신호를 다른 쪽 부화소의 게이트 신호를 생성하는 데 사용함으로써 타이밍을 보상하는 추가적인 회로 없이 게이트 구동부를 구현할 수 있다.

본 발명의 다른 실시예에 따르면, 한 쪽 부화소의 게이트 신호를 생성하는 스테이지와 다른 쪽 부화소의 게이트 신호를 생성하는 스테이지가 일부 회로를 공유함으로써 게이트 구동부의 구조를 간단하게 할 수 있다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

먼저, 본 발명의 한 실시예에 따른 표시 장치에 대하여 도 1 및 도 2를 참고 하여 상세하게 설명하며, 액정 표시 장치를 표시 장치의 일 예로 설명한다.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300)와 이에 연결된 게이트 구동부(400) 및 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.

액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(PX)를 포함한다. 반면, 도 2에 도시한 구조로 볼 때, 액정 표시판 조립체(300)는 서로 마주 보는 하부 및 상부 표시판(100, 200)과 둘 사이에 들어 있는 액정층(3)을 포함한다.

표시 신호선(G_1a-G_nb, D₁-D_m)은 하부 표시판(100)에 구비되어 있으며, 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G_1a-G_nb)과 데이터 신호를 전달하는 데이터선(D₁-D_m)을 포함한다. 게이트선(G_1a-G_nb)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D₁-D_m)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.

도 2를 참고하면, 각 화소(PX)는 한 쌍의 부화소를 포함하며, 각 부화소는 액정 축전기(liquid crystal capacitor)(Clca, Clcb)를 포함한다. 두 부화소는 각각 게이트선, 데이터선 및 액정 축전기(Clca, Clcb)와 연결된 스위칭 소자(도시하 지 않음)를 포함한다.

액정 축전기(Clca/Clcb)는 하부 표시판(100)의 부화소 전극(PEa/PEb)과 상부 표시판(200)의 공통 전극(CE)을 두 단자로 하며 부화소 전극(PEa/PEb)과 공통 전극(CE) 사이의 액정층(3)은 유전체로서 기능한다. 한 쌍의 부화소 전극(PEa, PEb)은 서로 분리되어 있으며 하나의 화소 전극(PE)을 이룬다. 공통 전극(CE)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가 받는다. 액정층(3)은 음의 유전율 이방성을 가지며, 액정층(3)의 액정 분자는 전기장이 없는 상태에서 그 장축이 두 표시판의 표면에 대하여 수직을 이루도록 배향되어 있을 수 있다.

한편, 색 표시를 구현하기 위해서는 각 화소가 원색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 각 화소가 시간에 따라 번갈아 삼원색을 표시하게(시간 분할) 하여 이들 삼원색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 원색의 예로는 적색, 녹색 및 청색을 들 수 있다. 도 2는 공간 분할의 한 예로서 각 화소가 상부 표시판(200)의 영역에 원색 중 하나를 나타내는 색필터(CF)를 구비함을 보여주고 있다. 도 2와는 달리 색필터(CF)는 하부 표시판(100)의 화소 전극(PE) 위 또는 아래에 형성할 수도 있다.

표시판(100, 200)의 바깥 면에는 편광자(polarizer)(도시하지 않음)가 구비되어 있는데, 두 편광자의 편광축은 직교할 수 있다. 반사형 액정 표시 장치의 경우에는 두 개의 편광자 중 하나가 생략될 수 있다. 직교 편광자인 경우 전기장이 없는 액정층(3)에 들어온 입사광을 차단한다.

다시 도 1을 참고하면, 게이트 구동부(400)는 게이트선(G_1a-G_nb)에 연결되어 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G_1a-G_nb)에 인가한다.

계조 전압 생성부(gray voltage generator)(800)는 화소의 투과율과 관련된 두 개의 계조 기준 전압 집합을 생성한다. 두 개의 계조 기준 전압 집합은 하나의 화소를 이루는 두 부화소에 독립적으로 제공될 것으로서, 각 계조 기준 전압 집합은 공통 전압(Vcom)에 대하여 양의 값을 가지는 것과 음의 값을 가지는 것을 포함한다. 그러나 두 개의 기준 계조 전압 집합 대신 하나의 계조 기준 전압 집합만을 생성할 수도 있다.

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D₁-D_m)에 연결되어 계조 전압 생성부(800)로부터의 계조 기준 전압을 분압하여 전체 계조에 대한 계조 전압을 생성하고 이 중에서 데이터 전압을 선택한다.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어한다.

이러한 구동 성분(400, 500, 600, 800) 각각은 적어도 하나의 집적 회로 칩의 형태로 액정 표시판 조립체(300) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 액정 표시판 조립체(300)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 이와 는 달리, 이들 구동 성분(400, 500, 600, 800)이 신호선(G_1a-G_nb, D₁-D_m) 및 박막 트랜지스터 스위칭 소자(Qa, Qb) 따위와 함께 액정 표시판 조립체(300)에 집적될 수도 있다. 또한, 구동 성분(400, 500, 600, 800)은 단일 칩으로 집적될 수 있으며, 이 경우 이들 중 적어도 하나 또는 이들을 이루는 적어도 하나의 회로 소자가 단일 칩 바깥에 있을 수 있다.

그러면 이러한 액정 표시판 조립체 구조의 한 예에 대하여 도 3을 참고하여 상세하게 설명한다.

도 3은 본 발명의 한 실시예에 따른 액정 표시판 조립체의 한 화소에 대한 등가 회로도이다.

도 3을 참고하면, 본 실시예에 따른 액정 표시판 조립체는 복수 쌍의 게이트선(G_ia, G_ib), 복수의 데이터선(D_j) 및 복수의 유지 전극선(S_j)을 포함하는 신호선과 이에 연결된 복수의 화소(PX)를 포함한다. 도 3에서는 예를 들어 i번째 쌍의 게이트선(G_ia, G_ib), j번째 데이터선(D_j) 및 i번째 유지 전극선(S_j)과 이에 연결된 화소(PX)를 도시하였으며, i번째 쌍의 게이트선 중에서 상측에 위치한 게이트선(이하, "상측 게이트선"이라 함)을 G_ia로, 하측에 위치한 게이트선(이하, "하측 게이트선"이라 함)을 G_ib로 표시하였다.

각 화소(PX)는 한 쌍의 부화소(PXa, PXb)를 포함하며, 각 부화소(PXa/PXb)는 각각 해당 게이트선(G_ia/G_ib) 및 데이터선(D_j)에 연결되어 있는 스위칭 소자(Qa/Qb) 와 이에 연결된 액정 축전기(Clca/Clcb), 그리고 스위칭 소자(Qa/Qb) 및 유지 전극선(SL)에 연결되어 있는 유지 축전기(storage capacitor)(Csta/Cstb)를 포함한다.

각 스위칭 소자(Qa/Qb)는 하부 표시판(100)에 구비되어 있는 박막 트랜지스터 등의 삼단자 소자로서, 그 제어 단자는 게이트선(G_ia/G_ib)과 연결되어 있고, 입력 단자는 데이터선(D_j)과 연결되어 있으며, 출력 단자는 액정 축전기(Clca/Clcb) 및 유지 축전기(Csta/Cstb)와 연결되어 있다.

액정 축전기(Clca/Clcb)의 보조적인 역할을 하는 유지 축전기(Csta/Cstb)는 하부 표시판(100)에 구비된 유지 전극선(S_i)과 화소 전극(PE)이 절연체를 사이에 두고 중첩되어 이루어지며 유지 전극선(S_i)에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(Csta, Cstb)는 부화소 전극(PEa, PEb)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.

액정 축전기(Clca, Clcb) 등에 대해서는 앞에서 설명하였으므로 상세한 설명은 생략한다.

이와 같은 액정 표시판 조립체를 포함하는 액정 표시 장치에서는, 신호 제어부(600)가 한 화소(PX)에 대한 입력 영상 신호(R, G, B)를 수신하여 두 부화소(PXa, PXb)에 대한 출력 영상 신호(DAT)로 변환하여 데이터 구동부(500)에 전송할 수 있다. 이와는 달리, 계조 전압 생성부(800)에서 두 부화소(PXa, PXb)에 대한 계조 전압 집합을 따로 만들고 이를 번갈아 데이터 구동부(500)에 제공하거나, 데이터 구동부(500)에서 이를 번갈아 선택함으로써, 두 부화소(PXa, PXb)에 서로 다른 전압을 인가할 수 있다. 단, 이 때 두 부화소(PXa, PXb)의 합성 감마 곡선이 정면에서의 기준 감마 곡선에 가깝게 되도록 영상 신호를 보정하거나 계조 전압 집합을 만드는 것이 바람직하다. 예를 들면 정면에서의 합성 감마 곡선은 이 액정 표시판 조립체에 가장 적합하도록 정해진 정면에서의 기준 감마 곡선과 일치하도록 하고 측면에서의 합성 감마 곡선은 정면에서의 기준 감마 곡선과 가장 가깝게 되도록 한다.

그러면 이러한 액정 표시 장치의 표시 동작에 대하여 상세하게 설명한다.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)의 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.

게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호와 게이트 온 전압(Von)의 출력 시간을 제어하는 클록 신호를 포함한다.

데이터 제어 신호(CONT2)는 한 묶음의 화소(PX)에 대한 데이터의 전송을 알리는 수평 동기 시작 신호(STH)와 데이터선(D₁-D_m)에 해당 데이터 전압을 인가하라 는 로드 신호 및 데이터 클록 신호를 포함한다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 공통 전압에 대한 데이터 전압의 극성을 줄여 데이터 전압의 극성이라 함)을 반전시키는 반전 신호를 포함할 수 있다.

신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동부(500)는 한 묶음의 부화소(PX)에 대한 디지털 영상 데이터(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 신호로 변환한 다음, 이를 해당 데이터선(D₁-D_m)에 인가한다.

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G_1a-G_nb)에 인가하여 이 게이트선(G_1a-G_nb)에 연결된 스위칭 소자(Qa, Qb)를 턴온시키며, 이에 따라 데이터선(D₁-D_m)에 인가된 데이터 전압이 턴온된 스위칭 소자(Qa, Qb)를 통하여 해당 부화소(PXa, PXb)에 인가된다.

부화소(PXa, PXb)에 인가된 데이터 전압과 공통 전압(Vcom)의 차이는 액정 축전기(Clc)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판(100, 200)에 부착된 편광자(도시하지 않음)에 의하여 빛의 투과율 변화로 나타난다.

1 수평 주기(또는 "1H")[수평 동기 신호(Hsync) 및 게이트 클록의 한 주기]를 단위로 하여 데이터 구동부(500)와 게이트 구동부(400)는 동일한 동작을 반복한다. 이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G_1a-G_nb)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나(보기: 행 반전, 점 반전), 인접 데이터선을 통하여 동시에 흐르는 데이터 전압의 극성도 서로 다를 수 있다(보기: 열 반전, 점 반전).

그러면 본 발명의 한 실시예에 다른 게이트 구동부에 대하여 도 4 내지 도 6을 참고로 하여 상세히 설명한다.

도 4는 도 1에 도시한 게이트 구동부의 블록도이고, 도 5는 본 발명의 한 실시예에 따른 게이트 구동부의 한 쌍의 스테이지의 회로도이며, 도 6는 도 4에 도시한 게이트 구동부의 신호 타이밍도이다.

도 4 및 도 5를 참조하면, 게이트 구동부(400)는 상측 게이트선(G_1a-G_na)으로 게이트 신호를 차례로 출력하는 복수의 상측 스테이지[ST_1a-ST_na]와 하측 게이트선(G_1b-G_nb)으로 게이트 신호를 차례로 출력하는 복수의 하측 스테이지[ST_1b-ST_nb]를 포함하며, 게이트 오프 전압(Voff), 제1 내지 제4 클록 신호(CLK1a, CLK2a, CLK1b, CLK2b) 및 주사 시작 신호(STV)를 수신한다. 상측 스테이지[ST_1a-ST_(n+1)a]는 상측 게이트선(G_1a-G_na)과 일대일로, 하측 스테이지[ST_1b-ST_nb]는 하측 게이트선(G_1b-G_nb)과 일대일로 연결되어 있다.

각 상측 스테이지[ST_1a-ST_na]는 제1 내지 제3 클록 단자(CK1a, CK2a, CK3a), 세트 단자(Sa), 리셋 단자(Ra), 게이트 전압 단자(GVa), 프레임 리셋 단자(FRa) 및 게이트 출력 단자(OUTa)를 가지고 있으며, 각 하측 스테이지[ST_1a-ST_nb]는 제1 및 제2 클록 단자(CK1b, CK2b), 세트 단자(Sb), 리셋 단자(Rb), 게이트 전압 단자(GVb), 프레임 리셋 단자(FRb), 게이트 출력 단자(OUTb) 및 캐리 출력 단자(CR)를 가지고 있다.

각 상측 스테이지, 예를 들면 i번째 상측 스테이지(ST_ia)의 제1 및 제2 클록 단자(CK1a, CK2a)에는 제1 및 제2 클록 신호(CLK1a, CLK2a)가 입력되고, 제3 클록 단자(CK3a)에는 제3 또는 제4 클록 신호(CLK1b, CLK2b)가 입력되고, 게이트 출력 단자(OUTa)는 1H보다 짧은 기간 동안 게이트 온 전압을 가지는 게이트 신호[Ga(i)]를 내보낸다. 각 하측 스테이지, 예를 들면 i번째 하측 스테이지(ST_ib)의 제1 및 제2 클록 단자(CK1b, CK2b)에는 제3 및 제4 클록 신호(CLK1b, CLK2b)가 입력되고, 게이트 출력 단자(OUTb)는 1H 기간 동안 게이트 온 전압을 가지는 게이트 신호[Gb(i)]를 내보내고 캐리 출력 단자(CR)는 게이트 신호[Gb(i)]와 동일한 전압을 가지는 캐리 신호[CR(i)]를 내보낸다.

그리고 i번째 상측/하측 스테이지(ST_ia/ST_ib)의 세트 단자(Sa/Sb)에는 전단 하측 스테이지[ST_(i-1)b]의 캐리 신호, 즉 전단 캐리 신호[CR(i-1)]가, 리셋 단자(Ra/Rb)에는 후단 하측 스테이지[ST_(i+1)b]의 게이트 신호, 즉 후단 하측 게이트 신호[Gb(i+1)]가 입력되고, 게이트 전압 단자(GVa/GVb)에는 게이트 오프 전압(Voff)이 입력되며, 프레임 리셋 단자(FRa/FRb)에는 초기화 신호(INI)가 입력된다.

단, 첫 번째 상측/하측 스테이지(ST_1a/ST_1b)의 세트 단자(Sa/Sb)에는 전단 캐리 신호 대신 신호 제어부(600)로부터의 주사 시작 신호(STV)가 입력된다. 마지막 상측/하측 스테이지[ST_na/ST_nb]의 리셋 단자(Ra/Rb)에는 하측 스테이지(ST_nb)의 게이트 신호[Gb(n)] 직후에 1H 기간 동안 게이트 온 전압을 가지는 신호가 입력되며, 이 신호는 신호 제어부(600)로부터 공급될 수 있다. 또는 이 신호를 게이트 신호로 출력하는 하측 스테이지[ST_(n+1)b]를 마지막 하측 스테이지(ST_nb) 후단에 추가로 형성할 수도 있다.

또한, i번째 상측 스테이지(ST_ia)의 제1 클록 단자(CK1a)에 제1 클록 신호(CLK1a)가, 제2 클록 단자(CK2a)에 제2 클록 신호(CLK2a)가, 제3 클록 단자(CK3a)에 제3 클록 신호(CLK1b)가 입력된 경우, 이에 인접한 (i-1)번째 및 (i+1)번째 상측 스테이지[ST_(i-1)a, ST_(i+1)a]의 제1 클록 단자(CK1a)에는 제2 클록 신호(CLK2a)가, 제2 클록 단자(CK2a)에는 제1 클록 신호(CLK1a)가, 제3 클록 단자(CK3a)에는 제4 클록 신호(CLK2b)가 입력된다. 그리고 i번째 하측 스테이 지(ST_ib)의 제1 클록 단자(CK1b)에 제3 클록 신호(CLK2a)가, 제2 클록 단자(CK2b)에 제4 클록 신호(CLK2a)가 입력된 경우, 이에 인접한 (i-1)번째 및 (i+1)번째 상측 스테이지[ST_(i-1)b, ST_(i+1)b]의 제1 클록 단자(CK1b)에는 제4 클록 신호(CLK2b)가, 제2 클록 단자(CK2b)에는 제3 클록 신호(CLK1b)가 입력된다.

이때, 제1 내지 제4 클록 신호(CLK1a, CLK2a, CLK1b, CLK2b)는 화소의 스위칭 소자를 구동할 수 있도록 하이 레벨이 게이트 온 전압(Von)과 같을 수 있다. 제3 및 제4 클록 신호(CLK1b, CLK2b)는 2H의 주기를 가지며 듀티비가 50%이고 그 위상차는 180ㅀ일 수 있다. 그리고 제1 및 제2 클록 신호(CLK1a, CLK2a)는 2H의 주기를 가지며 듀티비가 50%보다 작으며 그 위상차는 180ㅀ일 수 있다.

도 5를 참고하면, 게이트 구동부(400)의 각 상측/하측 스테이지, 예를 들면 i번째 상측/하측 스테이지(ST_ia/ST_ib)는 입력부(420a/420b), 풀업 구동부(430a/430b), 풀다운 구동부(440a/440b) 및 출력부(450a/450b)를 포함한다. 이들은 적어도 하나의 NMOS 트랜지스터(T1a-T13a/T1b-T15b)를 포함하며, 풀업 구동부(430a/430b)와 출력부(450a/450b)는 축전기(C1a-C3a/C1b-C3b)를 더 포함한다. 그러나 NMOS 트랜지스터 대신 PMOS 트랜지스터를 사용할 수도 있다. 또한, 축전기(C1a-C3a/C1b-C3b)는 실제로, 공정에서 형성되는 게이트와 드레인/소스간 기생 용량(parasitic capacitance)일 수 있다.

입력부(420a/420b)는 세트 단자(Sa/Sb)와 게이트 전압 단자(GVa/GVb)에 차례로 직렬로 연결되어 있는 세 개의 트랜지스터(T11a/T11b, T10a/T10b, T5a/T5b)를 포함한다. 트랜지스터(T11a/T11b, T5a/T5b)의 게이트는 제2 클록 단자(CK2a/CK2b)에 연결되어 있으며 트랜지스터(T5a/T5b)의 게이트는 제1 클록 단자(CK1a/CK1b)에 연결되어 있다. 트랜지스터(T11a/T11b)와 트랜지스터(T10a/T10b) 사이의 접점은 접점(J1a/J1b)에 연결되어 있고, 트랜지스터(T10a/T10b)와 트랜지스터(T5a/T5b) 사이의 접점은 접점(J2a/J2b)에 연결되어 있다.

풀업 구동부(430a/430b)는 세트 단자(Sa/Sb)와 접점(J1a/J1b) 사이에 연결되어 있는 트랜지스터(T4a/T4b), 클록 단자(CK3a/CK1b)와 접점(J3a/J3b) 사이에 연결되어 있는 트랜지스터(T12a/T12b), 그리고 클록 단자(CK3a/CK1b)와 접점(J4a/J4b) 사이에 연결되어 있는 트랜지스터(T7a/T7b)를 포함한다. 이때, 트랜지스터(T7b, T12b)가 제1 클록 단자(CK1b)에 연결되어 있는 반면, 트랜지스터(T7a, T12a)는 제1 클록 단자(CK1b)와 동일한 클록 신호가 입력되는 제3 클록 단자(CK1a)에 연결되어 있다. 한편, 트랜지스터(T4a/T4b)의 게이트와 드레인은 세트 단자(Sa/Sb)에 공통으로 연결되어 있으며 소스는 접점(J1a/J1b)에 연결되어 있고, 트랜지스터(T12a/T12b)의 게이트와 드레인은 클록 단자(CK3a/CK1b)에 공통으로 연결되어 있으며 소스는 접점(J3a/J3b)에 연결되어 있다. 트랜지스터(T7a/T7b)의 게이트는 접점(J3a/J3b)에 연결됨과 동시에 축전기(C1a/C1b)를 통하여 클록 단자(CK3a/CK1b)에 연결되어 있고, 드레인은 클록 단자(CK3a/CK1b)에, 소스는 접점(J4a/J4b)에 연결되어 있으며, 접점(J3a/J3b)과 접점(J4a/J4b) 사이에 축전기(C2a/C2b)가 연결되어 있다.

풀다운 구동부(440a/440b)는 소스를 통하여 게이트 오프 전압(Voff)을 입력 받아 드레인을 통하여 접점(J1a/J1b, J2a/J2b, J3a/J3b, J4a/J4b)으로 출력하는 복수의 트랜지스터(T9a/T9b, T13a/T13b, T8a/T8b, T3a/T3b, T2a/T2b, T6a/T6b)를 포함한다. 트랜지스터(T9a/T9b)의 게이트는 리셋 단자(Ra/Rb)에, 드레인은 접점(J1a/J1b)에 연결되어 있으며, 트랜지스터(T13a/T13b, T8a/T8b)의 게이트는 접점(J2a/J2b)에 공통으로 연결되어 있고, 드레인은 각각 접점(J3a/J3b, J4a/J4b)에 연결되어 있다. 트랜지스터(T3a/T3b)의 게이트는 접점(J4a/J4b)에, 트랜지스터(T2a/T2b)의 게이트는 리셋 단자(Ra/Rb)에 연결되어 있으며, 두 트랜지스터(T2a/T2b, T3a/T3b)의 드레인은 접점(J2a/J2b)에 연결되어 있다. 트랜지스터(T6a/T6b)의 게이트는 프레임 리셋 단자(FRa/FRb)에 연결되어 있고, 드레인은 접점(J1a/J1b)에, 소스는 게이트 오프 전압 단자(GVa/GVb) 에 연결되어 있다.

출력부(450a/450b)는 드레인과 소스가 각각 제1 클록 단자(CK1a/CK1b)와 출력 단자(OUTa/OUTb)에 연결되어 있고 게이트가 접점(J1a/J1b)에 연결되어 있는 트랜지스터(T1a/T1b)와 트랜지스터(T1a/T1b)의 게이트와 소스 사이에 연결되어 있는 축전기(C3a/C3b)를 포함한다. 트랜지스터(T1a/T1b)의 소스는 또한 접점(J2a/J2b)에 연결되어 있다. 한편, 하측 스테이지(ST_ib)의 출력부(450b)는 드레인과 소스가 각각 제1 클록 단자(CK1b)와 캐리 단자(CR) 사이에 연결되어 있고 게이트가 접점(J1b)에 연결되어 있는 트랜지스터(T15)를 더 포함한다. 이때, 트랜지스터(T15)의 게이트와 드레인 사이에도 축전기가 연결되어 있을 수 있다.

그러면 도 6을 참고하여 본 발명의 한 실시예에 따른 게이트 구동부의 동작 에 대하여 상세하게 설명한다.

설명의 편의를 위하여 제1 내지 제4 클록 신호(CLK1a, CLK2a, CLK1b, CLK2b)의 하이 레벨에 해당하는 전압의 크기는 게이트 온 전압(Von)과 동일하고 이를 고전압이라 하고, 제1 내지 제4 클록 신호(CLK1a, CLK2a, CLK1b, CLK2b)의 로우 레벨에 해당하는 전압의 크기는 게이트 오프 전압(Voff)과 동일하고 이를 저전압이라 한다. 그리고 제1 및 제2 클록 신호(CLK1a, CLK2a)의 듀티비를 25%로 하고, P_ia 기간에서 i번째 게이트선(G_ia)에 전달되는 게이트 신호의 게이트 온 전압(Von)이 생성되고, P_ia와 P_ib 기간에서 i번째 게이트선(G_ib)에 전달되는 게이트 신호의 게이트 온 전압(Von)이 생성되는 것으로 한다.

또한, 앞서 설명한 것처럼 본 발명의 한 실시예에 따른 게이트 구동부에서 i번째 상측/하측 스테이지(ST_ia/ST_ib)의 세트 단자(Sa/Sb)에는 전단 캐리 신호[CR(i-1)]가 입력되고, 첫 번째 상측/하측 스테이지(ST_ia/ST_ib)의 세트 단자(Sa/Sb)에는 주사 시작 신호(STV)가 입력된다. 이때, 첫 번째 상측/하측 스테이지(ST_ia/ST_ib)의 동작 기간인 P_ia 및 P_ib 기간 직전의 1H 기간 동안 주사 시작 신호(STV)가 고전압을 가지므로, 아래에서는 P_(i-1)a 및 P_(i-1)b 기간 동안 전단 캐리 신호[CR(i-1)]가 고전압을 가진다는 가정 하에서 i번째 상측/하측 스테이지(ST_ia/ST_ib)의 동작에 대하여 설명한다.

P_(i-1)a 기간 동안, 전단 캐리 신호[CR(i-1)]와 클록 신호(CLK2a/CLK2b)가 고전압이 되면, 트랜지스터(T11a/T11b, T5a/T5b)와 트랜지스터(T4a/T4b)가 턴온된다. 그러면 두 트랜지스터(T11a/T11b, T4a/T4b)는 고전압을 접점(J1a/J1b)으로 전달하고, 트랜지스터(T5a/T5b)는 저전압을 접점(J2a/J2b)으로 전달한다. 이로 인해, 트랜지스터(T1a/T1b, T15)가 턴온되어 클록 신호(CLK1a)가 출력 단자(OUTa)로, 클록 신호(CLK1b)가 출력 단자(OUTb)와 캐리 출력 단자(CR)로 출력되는데, 이때 클록 신호(CLK1a/CLK1b)가 모두 저전압을 가지므로 상측/하측 게이트 신호[Ga(i)/Gb(i)]와 캐리 신호[CR(i)]는 모두 저전압이 된다. 이와 동시에, 축전기(C3a/C3b)는 고전압과 저전압의 차에 해당하는 크기의 전압, 즉 전단 캐리 신호[CR(i-1)]의 고전압을 저정한다. 또한, 트랜지스터(T5a/T5b)에 의해 접점(J2a/J2b)이 저전압으로 되어서 출력 단자(OUTa/OUTb)의 전압이 저전압으로 될 때의 리플을 방지할 수 있다.

이때, 클록 신호(CLK1a/CLK1b), 후단 하측 게이트 신호[Gb(i+1)] 및 접점(J2a/J2b)은 저전압이므로, 이에 게이트가 연결되어 있는 트랜지스터(T10a/T10b, T12a/T12b, T2a/T2b, T9a/T9b, T13a/T13b, T8a/T8b)는 모두 오프 상태이다.

이어, P_(i-1)b 기간 동안, 클록 신호(CLK2b)가 고전압인 상태에서 클록 신호(CLK2a)가 저전압이 되면 트랜지스터(T11a, T5a)가 턴오프되지만, 여전히 트랜지스터(T1a/T1b)는 온 상태이므로 상측/하측 게이트 신호[Ga(i)/Gb(i)]와 캐리 신호[CR(i)]은 모두 저전압을 유지한다. 또한, 축전기(C3a/C3b)는 여전히 전단 캐리 신호[CR(i-1)]의 고전압을 저장한다.

다음, P_ia 기간 동안, 트랜지스터(T11a, T5a)가 턴오프된 상태에서 클록 신호(CLK2b) 및 전단 캐리 신호[CR(i-1)]가 저전압이 되면 트랜지스터(T11b, T5b, T4a/T4b)가 턴오프되고, 이와 동시에 클록 신호(CLK1a, CLK1b)가 고전압이 되면 트랜지스터(T1a/T1b)의 소스 전압 및 접점(J2a/J2b)의 전압이 고전압이 된다. 이때, 트랜지스터(T10a/T10b)의 게이트에는 고전압이 인가되지만 접점(J2a/J2b)에 연결되어 있는 소스의 전위가 동일한 고전압이므로, 트랜지스터(T10a/T10b)는 턴오프 상태를 유지한다. 따라서, 접점(J1a/J1b)은 부유 상태가 되어 축전기(C3a/C3b)에 의하여 고전압만큼 전위가 더 상승하며, 트랜지스터(T1a/T1b, T15)는 온 상태를 유지한다.

한편, 클록 신호(CLK1a/CLK1b) 및 접점(J2a/J2b)의 전위가 고전압이므로 트랜지스터(T12a/T12b, T13a/T13b, T8a/T8b)가 턴온된다. 이 상태에서 트랜지스터(T12a/T12b)와 트랜지스터(T13a/T13b)가 고전압과 저전압 사이에서 직렬로 연결되며, 이에 따라 접점(J3a/J3b)의 전위는 두 트랜지스터(T12a/T12b, T13a/T13b)의 온 저항값에 의하여 분압된 전압을 가진다. 그런데, 트랜지스터(T13a/T13b)의 온 저항값이 트랜지스터(T12a/T12b)의 온 저항값에 비하여 매우 크게 설정되어 있다고 하면 접점(J3a/J3b)의 전압은 고전압과 거의 동일하다. 따라서, 트랜지스터(T7a/T7b)가 턴온되어 트랜지스터(T8a/T8b)와 직렬로 연결되고, 이에 따라 접점(J4a/J4b)의 전위는 두 트랜지스터(T7a/T7b, T8a/T8b)의 온 저항값에 의하여 분압된 전압값을 갖는다. 이때, 두 트랜지스터(T7a/T7b, T8a/T8b)의 온 저항값이 거 의 동일하게 설정되어 있으면, 접점(J4a/J4b)의 전위는 고전압과 저전압의 중간 값을 가지고 이에 따라 트랜지스터(T3a/T3b)는 턴오프 상태를 유지한다. 이때, 후단 하측 게이트 신호[Gb(i+1)]가 여전히 저전압이므로 트랜지스터(T9a/T9b, T2a/T2b) 또한 턴오프 상태를 유지한다. 따라서, 출력 단자(OUTa)는 클록 신호(CLK1a)에만, 출력 단자(OUTb) 및 캐리 출력 단자(CR)는 클록 신호(CLK1b)에만 연결되고 저전압과는 차단되어 고전압을 내보낸다. 즉, P_(i-1)a 및 P_(i-1)b 기간 동안 전단 캐리 신호[CR(i-1)]에 의해 축전기(C3a/C3b)에 저장된 고전압과 클록 신호(CLK1a/CLK1b)의 고전압에 의해, 출력 단자(OUTa/OUTb)는 고전압을 내보낼 수 있다.

그리고 축전기(C1a/C1b)와 축전기(C2a/C2b)는 양단의 전위차에 해당하는 전압을 각각 충전하는데, 접점(J3a/J3b)의 전압이 두 접점(J5a/J5b)의 전압보다 낮다.

이어, P_ib 기간 동안, 클록 신호(CLK2a)가 고전압인 상태에서 클록 신호(CLK1a)가 저전압이 되면 클록 신호(CLK1a)에 연결된 출력 단자(OUTa)는 저전압의 상측 게이트 신호[Ga(i)]를 내보낸다. 또한 저전압의 접점(J2a)에 의해 트랜지스터(T13a, T8a)가 턴오프된다. 이때, 클록 신호(CLK1b)에 의해 트랜지스터(T12a, T7a)는 온 상태를 유지하지만, 출력 단자(OUTa)에 의해 접점(J2a)의 전압이 저전압으로 되어 트랜지스터(T8a, T13a)가 턴오프된다. 이에 따라 접점(J4a)의 전압이 고전압으로 되어 트랜지스터(T3a)가 턴온되고 출력 단자(OUTa)의 전압은 저전압으로 유지되고, 부유 상태의 접점(J1a)은 축전기(C1a)에 의해 고전압만큼 하강한다. 한편, 고전압의 클록 신호(CLK1b)에 의해 출력 단자(OUTb)는 여전히 고전압의 하측 게이트 신호[Gb(i)]를 내보낸다.

한편, P_ia 및 P_ib기간에서 설명한 것처럼 P_(i+1)a 및 P_(i+1)b 기간에서는 클록 신호(CLK2b)의 고전압과 i번째 캐리 신호[CR(i)]의 고전압에 의해 (i+1)번째 하측 게이트 신호[Gb(i+1)]가 고전압을 가진다.

따라서, P_(i+1)a 기간 동안, 후단 하측 게이트 신호[Ga(i)]의 고전압에 의해 트랜지스터(T9a/T9b, T2a/T2b)가 턴온되어 접점(J1a/J1b, J2a/J2b)으로 저전압을 전달하며, 이와 동시에 클록 신호(CLK2a/CLK2b)가 고전압이 되면 트랜지스터(T5a/5b, T11a/T11b) 또한 턴온되어 접점(J1a/J1b, J2a/J2b)으로 저전압을 전달한다.

이때, 접점(J1a/J1b)의 전압은 축전기(C3a/C3b)가 방전하면서 저전압으로 떨어지는데, 축전기(C3a/C3b)의 방전 시간으로 인하여 저전압으로 완전히 내려가는 데는 어느 정도 시간을 필요로 한다. 따라서, 두 트랜지스터(T1a/T1b, T15a/T15b)는 잠시 동안 턴온 상태를 유지하게 되고 이에 따라 출력 단자(OUTa/OUTb)와 캐리 출력 단자(CR)가 클록 신호(CLK1a/CLK1b)와 연결되어 저전압을 내보낸다. 이어, 축전기(C3a/C3b)가 완전히 방전되어 접점(J1a/J1b)의 전위가 저전압에 이르면 트랜지스터(T15)가 턴오프되어 캐리 출력 단자(CR)가 클록 신호(CLK1b)와 차단되므로, 캐리 신호[CR(i)]는 부유 상태가 되어 저전압을 유지한다. 이와 동시에, 출력 단자(OUTa/OUTb)는 트랜지스터(T1a/T1b)가 턴오프되더라도 트랜지스터(T2a/T2b)를 통 하여 저전압과 연결되므로 계속해서 저전압을 내보낸다.

한편, 클록 신호(CLK1b)의 저전압에 의해 트랜지스터(T12a/T12b, T13a/T13b)가 턴오프되므로, 접점(J3a/J3b)이 부유 상태가 된다. 또한 접점(J5a/J5b)의 전압이 접점(J4a/J4b)의 전압보다 낮아지는데 축전기(C1a/C1b)에 의하여 접점(J3a/J3b)의 전압이 접점(J5a/J5b)의 전압보다 낮은 상태를 유지하므로 트랜지스터(T7a/T7b)는 턴오프된다. 이와 동시에 트랜지스터(T8a/T8b)도 턴오프 상태가 되므로 접점(J4a/J4b)의 전압도 그만큼 낮아져 트랜지스터(T3a/T3b) 또한 턴오프 상태를 유지한다. 또한, 트랜지스터(T10a/T10b)는 게이트가 클록 신호(CLK1a/CLK1b)의 저전압에 연결되고 접점(J2a/J2b)의 전압도 로우이므로 턴오프 상태를 유지한다.

이어, P_(i+1)b 기간 동안, 클록 신호(CLK2b)가 고전압인 상태에서 클록 신호(CLK2a)가 저전압으로 되면 트랜지스터(T11a, T5a)가 턴오프되지만, 여전히 트랜지스터(T2a/T2b, T9a/T9b)는 온 상태이므로 상측/하측 게이트 신호[Ga(i)/Gb(i)]와 캐리 신호[CR(i)]는 모두 저전압을 유지한다.

다음, P_(i+2)a 및 P_(i+2)b 기간 동안, 클록 신호(CLK1b)가 고전압이 되면, 트랜지스터(T12a/T12b, T7a/T7b)가 턴온되고, 접점(J4a/J4b)의 전압이 상승하여 트랜지스터(T3a/T3b)를 턴온시켜 저전압을 접점(J2a/J2b)으로 전달하므로 출력 단자(OUTa/OUTb)는 계속해서 저전압을 내보낸다.

한편, P_(i+2)a 기간에서 트랜지스터(T10a/T10b)의 게이트가 클록 신호(CLK1a/CLK1b)의 고전압에 연결되고 접점(J2a/J2b)의 전압이 저전압이므로, 트랜 지스터(T10a/T10b)가 턴온되어 접점(J2a/J2b)의 저전압을 접점(J1a/J1b)으로 전달한다. 이때, 트랜지스터(T1a/T1b)의 드레인에는 클록 신호(CLK1a/CLK1b)가 계속해서 인가된다. 트랜지스터(T1a/T1b)는 나머지 트랜지스터들에 비하여 상대적으로 크게 만드는데, 이로 인해 게이트 드레인간 기생 용량이 커서 드레인의 전압 변화가 게이트 전압에 영향을 미칠 수 있다. 따라서, 클록 신호(CLK1a/CLK1b)가 고전압이 될 때 게이트 드레인간 기생 용량 때문에 게이트 전압이 올라가 트랜지스터(T1a/T1b)가 턴온될 수도 있다. 따라서, 접점(J2a/J2b)의 저전압을 접점(J1a/J1b)으로 전달함으로써 트랜지스터(T1a/T1b)의 게이트 전압을 저전압으로 유지하여 트랜지스터(T1a/T1b)가 턴온되는 것을 방지한다.

이후에는 전단 캐리 신호[CR(i-1)]가 고전압이 될 때까지 접점(J1a/J1b)의 전압은 저전압을 유지하며, 접점(J2a/J2b)의 전압은 클록 신호(CLK1b)가 고전압일 때는 트랜지스터(T3a/T3b)를 통하여 저전압이 되고, 그 반대의 경우에는 트랜지스터(T5a/T5b)를 통하여 저전압을 유지한다.

한편, 트랜지스터(T6a/T6b)는 고전압의 초기화 신호(INT)를 입력받아 게이트 오프 전압(Voff)을 접점(J1a/J1b)으로 전달하여 접점(J1a/J1b)의 전압을 한번 더 저전압으로 설정한다. 이러한 초기화 신호(INT)는 마지막 하측 게이트 신호[Gb(n)]가 고전압을 가진 이후에 다음 프레임이 시작할 때까지 고전압을 가지는 신호일 수 있다.

이러한 방식으로, 상측 및 하측 스테이지(ST_ia, ST_ib)는 전단 캐리 신 호[CR(i-1)]의 고전압을 저장한 후, 제1 클록 단자(CK1a/CK1b)의 클록 신호의 고전압에 동기하여 고전압의 게이트 신호[Ga(i), Gb(i)] 및 캐리 신호[CR(i)]를 출력하고, 제1 클록 단자(CK1b)의 클록 신호가 고전압인 상태에서 변경되는 제1 클록 단자(CK1a)의 클록 신호의 저전압에 동기하여 저전압의 게이트 신호[Ga(i)]를 출력한다. 또한, 상측 및 하측 스테이지(ST_ia, ST_ib)는 후단 하측 게이트 신호[Gb(i+1)]의 고전압 및 제2 클록 단자(CK2a/CK2b)의 클록 신호의 고전압에 동기하여 저장한 고전압을 방전하고, 저전압의 게이트 신호[Ga(i), Gb(i)] 및 캐리 신호[CR(i)]를 출력한다.

이와 같이 본 발명의 한 실시예에 따르면, 상측 게이트선의 게이트 온 전압과 하측 게이트선의 게이트 온 전압의 타이밍이 달라도, 하측 게이트선의 게이트 신호를 상측 스테이지의 리셋 신호로 사용함으로써 타이밍을 보상하는 추가적인 회로 없이 게이트 구동부를 구현할 수 있다.

다음, 본 발명의 다른 실시예에 따른 게이트 구동부에 대해서 도 7 및 도 8을 참고로 하여 상세히 설명한다.

도 7 및 도 8은 각각 본 발명의 다른 실시예에 다른 게이트 구동부의 한 쌍의 스테이지의 회로도이다.

앞서 설명한 것처럼, 상측 스테이지(ST_ia)의 풀업 구동부(430a)의 트랜지스터(T12a, T7a)의 드레인에는 하측 스테이지(ST_ib)의 풀업 구동부(430b)의 트랜지스터(T12b, T7b)의 드레인에 전달되는 클록 신호(CLK1b/CLK2b)와 동일한 클록 신호가 전달된다. 그리고 풀다운 구동부(430a/430b)의 두 트랜지스터(T13a/T13b, T8a/T8b)의 게이트가 접점(J2a/J2b)에 연결되어 있으며, 두 접점(J2a, J2b)은 P_ib 기간을 제외하면 동일한 전압을 가진다. 따라서, P_ib 기간을 제외하면 상측 스테이지(ST_ia)의 네 트랜지스터(T12a, T7a, T13a, T8a)와 하측 스테이지(ST_ib)의 네 트랜지스터(T12b, T7b, T13b, T8b)는 동일하게 동작한다.

한편, P_ib 기간에서 트랜지스터(T3a)가 턴온되어 출력 단자(OUTa)로 저전압이 전달되는 동시에 제1 클록 단자(CK1a)의 저전압에 의해 출력 단자(OUTa)로 저전압이 전달되고 있으므로, P_ib 기간에서 트랜지스터(T3a)가 오프 상태를 유지하더라도 출력 단자(OUTa)로는 저전압이 전달될 수 있다.

따라서, 도 7에 도시한 상측 스테이지(ST_ia')의 트랜지스터(T8a', T13a')의 게이트는 상측 스테이지(ST_ia')의 접점(J2a) 대신에 하측 스테이지(ST_ib')의 접점(J2b)에 연결되어 있다. 이에 따라 P_ib 기간 동안 트랜지스터(T3a')는 오프 상태를 유지하고, 클록 신호(CLK1a)가 저전압이 되면 클록 신호(CLK1a)에 연결된 출력 단자(OUTa)는 저전압의 상측 게이트 신호[Ga(i)]를 내보낸다.

그리고 도 8에 도시한 상측 스테이지(ST_ia")에서는 네 트랜지스터(T12a, T7a, T13a, T8a)가 제거되고, 트랜지스터(T3a')의 게이트가 하측 스테이지(ST_ib")의 접점(J4b)에 연결되어 있다. 이와 같이 하면, 도 5에 도시한 게이트 구동부에 비 해 상측 스테이지마다 4개의 트랜지스터와 2개의 축전기를 줄여 게이트 구동부의 구조를 단순화하여 게이트 구동부의 크기를 줄일 수 있다. 또한 게이트 구동부를 액정 표시판 조립체(300)에서 게이트선, 데이터선 및 박막 트랜지스터 스위칭 소자와 함께 하나의 기판 위에 집적하는 경우에 실장 면적을 줄일 수 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

도 4는 도 1에 도시한 게이트 구동부의 블록도이다.

도 5는 본 발명의 한 실시예에 따른 게이트 구동부의 한 쌍의 스테이지의 회로도이다.

도 6는 도 4에 도시한 게이트 구동부의 신호 타이밍도이다.

<도면 부호에 대한 설명>

3: 액정층 100: 하부 표시판

191: 화소 전극 200: 상부 표시판

300: 액정 표시판 조립체 400: 게이트 구동부

500: 데이터 구동부 600: 신호 제어부

800: 계조 전압 생성부 420a, 420b: 입력부

430a, 430b: 풀업 구동부 440a, 440b: 풀다운 구동부

450a, 450b: 출력부 D₁-D_m, D_j: 데이터선

G_1a-G_1n, G_2a-G_2n, G_1i, G_2i: 게이트선 S_i: 유지 전극선

CF: 색 필터 CE: 공통 전극

PE: 화소 전극 PEa, PEb: 부화소 전극

Clca, Clcb: 액정 축전기 Csta, Cstb: 유지 축전기

Qa, Qb: 스위칭 소자 Vcom: 공통 전압

PX: 화소 PXa, PXb: 부화소

R,G,B: 입력 영상 데이터 DE: 데이터 인에이블 신호

MCLK: 메인 클록 Hsync: 수평 동기 신호

Vsync: 수직 동기 신호 DAT: 디지털 영상 신호

CONT1: 게이트 제어 신호 CONT2: 데이터 제어 신호

CLK1a, CLK2a, CLK1b, CLK2b: 제1 내지 제4 클록 신호

ST_1a-ST_na: 상측 스테이지 ST_1b-ST_nb: 하측 스테이지

Ga(i): 상측 게이트 신호 Gb(i): 하측 게이트 신호

CR(i): 캐리 신호

Claims

복수의 제1 게이트선,

상기 복수의 제1 게이트선과 각각 쌍을 이루고 있는 복수의 제2 게이트선, 그리고

상기 복수의 제1 게이트선에 제1 게이트 온 전압을 가지는 제1 게이트 신호를 차례로 전달하며, 상기 복수의 제2 게이트선에 제2 게이트 온 전압을 가지는 제2 게이트 신호를 차례로 전달하는 게이트 구동부를 포함하며,

상기 게이트 구동부는,

상기 복수의 제1 게이트선 중 대응하는 제1 게이트선으로 상기 제1 게이트 신호를 전달하는 제1 출력 단자를 가지는 복수의 제1 스테이지, 그리고

상기 복수의 제2 게이트선 중 대응하는 제2 게이트선으로 상기 제2 게이트 신호를 전달하는 제2 출력 단자와 상기 제2 게이트 신호에 대응하는 캐리 신호를 출력하는 캐리 출력 단자를 가지는 복수의 제2 스테이지를 포함하며,

각 제1 스테이지는 전단 제2 스테이지로부터의 상기 캐리 신호의 제3 게이트 온 전압에 기초하여 상기 제1 출력 단자로 상기 제1 게이트 온 전압을 출력하며,

각 제2 스테이지는 전단 제2 스테이지로부터의 상기 캐리 신호의 상기 제3 게이트 온 전압에 기초하여 상기 제2 출력 단자로 상기 제2 게이트 온 전압을 출력하는 표시 장치.
제1항에 있어서,

상기 제2 게이트 신호가 상기 제2 게이트 온 전압을 가지는 기간과 상기 제1 게이트 신호가 상기 제1 게이트 온 전압을 가지는 기간이 일부 중첩되는 표시 장치.
제2항에 있어서,

상기 제2 게이트 신호가 상기 제2 게이트 온 전압을 가지는 기간이 상기 제1 게이트 신호가 상기 제1 게이트 온 전압을 가지는 기간보다 긴 표시 장치.
제1항에 있어서,

제1 전압과 제2 전압을 교대로 가지는 제1 내지 제4 클록 신호를 출력하는 신호 제어부를 더 포함하며,

인접한 두 제1 스테이지 중 하나의 제1 및 제2 클록 단자에 각각 상기 제1 및 제2 클록 신호가 입력되고, 다른 하나의 상기 제1 및 제2 클록 단자에 각각 상기 제2 및 제1 클록 신호가 입력되며,

인접한 두 제2 스테이지 중 하나의 제3 및 제4 클록 단자에 각각 상기 제3 및 제4 클록 신호가 입력되고, 다른 하나의 상기 제3 및 제4 클록 단자에 각각 상기 제4 및 제3 클록 신호가 입력되며,

각 제1 스테이지는 상기 제1 클록 단자의 상기 제1 전압에 동기하여 상기 제1 게이트 온 전압을 출력하고,

각 제2 스테이지는 상기 제3 클록 단자의 상기 제1 전압에 동기하여 상기 제2 게이트 온 전압을 출력하는 표시 장치.
제4항에 있어서,

상기 제1 내지 제4 클록 신호는 주기가 서로 동일하며,

상기 제1 및 제2 클록 신호는 상기 제1 전압을 가지는 기간이 상기 제2 전압을 가지는 기간보다 짧고 그 위상차가 180도이며,

상기 제3 및 제4 클록 신호는 듀티비가 50%이고 그 위상차가 180도인 표시 장치.
제4항에 있어서,

상기 제1 전압, 상기 제1 게이트 온 전압 및 상기 제2 게이트 온 전압은 서로 동일하고, 상기 제2 전압은 게이트 오프 전압과 동일한 표시 장치.
제4항에 있어서,

각 제1 스테이지는 전단 제2 스테이지의 상기 캐리 신호의 상기 제3 게이트 온 전압을 저장하고, 저장한 전압에 기초하고 상기 제1 클록 단자의 상기 제1 전압에 동기하여 상기 제1 게이트 온 전압을 출력하며,

각 제2 스테이지는 전단 제2 스테이지의 상기 캐리 신호의 상기 게이트 온 전압을 저장하고, 저장한 전압에 기초하고 상기 제3 클록 단자의 상기 제1 전압에 동기하여 상기 제2 게이트 온 전압을 출력하는 표시 장치.
제7항에 있어서,

각 제1 스테이지는, 대응하는 제2 스테이지의 상기 제3 클록 단자가 상기 제1 전압인 상태에서, 상기 제1 클록 단자의 상기 제2 전압에 동기하여 상기 제1 출력 단자로 게이트 오프 전압을 출력하는 표시 장치.
제7항에 있어서,

각 제1 스테이지는 후단 제2 스테이지의 상기 제2 게이트 신호의 상기 게이트 온 전압에 동기하여 상기 저장한 전압을 방전하고 상기 제1 출력 단자로 제1 게이트 오프 전압을 출력하며,

각 제2 스테이지는 후단 제2 스테이지의 상기 제2 게이트 신호의 상기 게이트 온 전압에 동기하여 상기 저장한 전압을 방전하고 상기 제2 출력 단자로 제2 게이트 오프 전압을 출력하는 표시 장치.
제9항에 있어서,

각 제1 스테이지는 상기 제2 클록 단자의 상기 제1 전압에 동기하여 상기 제1 게이트 오프 전압을 출력하며,

각 제2 스테이지는 상기 제4 클록 단자의 상기 제1 전압에 동기하여 상기 제2 게이트 오프 전압을 출력하는 표시 장치.
제4항에 있어서,

각 제1 스테이지는 상기 제1 출력 단자와 게이트 오프 전압 사이에 연결되어 있는 제1 트랜지스터를 포함하며, 상기 제1 출력 단자의 전압이 상기 제1 게이트 온 전압인 경우를 제외하고 상기 제3 클록 단자의 상기 제1 전압에 응답하여 상기 제1 트랜지스터를 턴온시키고,

각 제2 스테이지는 상기 제2 출력 단자와 게이트 오프 전압 사이에 연결되어 있는 제2 트랜지스터를 포함하며, 상기 제2 출력 단자의 전압이 상기 제2 게이트 온 전압인 경우를 제외하고 상기 제3 클록 단자의 상기 제1 전압에 응답하여 상기 제2 트랜지스터를 턴온시키는 표시 장치.
제4항에 있어서,

각 제1 스테이지는 상기 제1 출력 단자와 게이트 오프 전압 사이에 연결되어 있는 제1 트랜지스터를 포함하며, 대응하는 제2 스테이지의 상기 제2 출력 단자의 전압이 상기 제2 게이트 온 전압인 경우를 제외하고 상기 제3 클록 단자의 상기 제1 전압에 응답하여 상기 제1 트랜지스터를 턴온시키고,

각 제2 스테이지는 상기 제2 출력 단자와 게이트 오프 전압 사이에 연결되어 있는 제2 트랜지스터를 포함하며, 상기 제2 출력 단자의 전압이 상기 제2 게이트 온 전압인 경우를 제외하고 상기 제3 클록 단자의 상기 제1 전압에 응답하여 상기 제2 트랜지스터를 턴온시키는 표시 장치.
제4항에 있어서,

각 제1 스테이지는 상기 제1 출력 단자와 게이트 오프 전압 사이에 연결되어 있는 제1 트랜지스터를 포함하고,

각 제2 스테이지는 상기 제2 출력 단자와 게이트 오프 전압 사이에 연결되어 있는 제2 트랜지스터를 포함하며, 상기 제2 출력 단자의 전압이 상기 제2 게이트 온 전압인 경우를 제외하고 상기 제3 클록 단자의 상기 제1 전압에 응답하여 상기 제1 및 제2 트랜지스터를 턴온시키는 표시 장치.
제1항에 있어서,

상기 제1 게이트선, 상기 제2 게이트선 및 상기 게이트 구동부는 하나의 기판 위에 집적되어 있는 표시 장치.
제1 게이트 온 전압을 가지는 제1 게이트 신호를 차례로 전달하는 복수의 제1 게이트선과 상기 복수의 제1 게이트선과 각각 쌍을 이루고 있으며 제2 게이트 온 전압을 가지는 제2 게이트 신호를 차례로 전달하는 복수의 제2 게이트선을 포함하는 표시 장치의 구동 장치에 있어서,

상기 복수의 제1 게이트선 중 대응하는 제1 게이트선으로 상기 제1 게이트 신호를 전달하는 제1 출력 단자를 가지는 복수의 제1 스테이지, 그리고

상기 복수의 제2 게이트선 중 대응하는 제2 게이트선으로 상기 제2 게이트 신호를 전달하는 제2 출력 단자와 상기 제2 게이트 신호에 대응하는 캐리 신호를 출력하는 캐리 출력 단자를 가지는 복수의 제2 스테이지를 포함하며,

각 제1 스테이지는,

제1 클록 단자와 상기 제1 출력 단자 사이에 연결되어 있으며 게이트가 제1 접점에 연결되어 있는 제1 트랜지스터,

전단 제2 스테이지의 상기 캐리 신호의 제3 게이트 온 전압에 응답하여 상기 제3 게이트 온 전압을 상기 제1 접점으로 전달하는 제2 트랜지스터, 그리고

상기 제1 트랜지스터의 게이트와 소스 사이에 연결되어 상기 제3 게이트 온 전압을 저장하는 제1 축전기를 포함하며,

각 제2 스테이지는,

제2 클록 단자와 상기 제2 출력 단자 사이에 연결되어 있으며 게이트가 제2 접점에 연결되어 있는 제3 트랜지스터,

전단 제2 스테이지의 상기 캐리 신호의 상기 제3 게이트 온 전압에 응답하여 상기 제3 게이트 온 전압을 상기 제2 접점으로 전달하는 제4 트랜지스터,

상기 제3 트랜지스터의 게이트와 소스 사이에 연결되어 상기 제3 게이트 온 전압을 저장하는 제2 축전기, 그리고

상기 제2 클록 단자와 상기 캐리 출력 단자 사이에 연결되어 있으며 게이트가 제2 접점에 연결되어 있는 제5 트랜지스터

를 포함하는 구동 장치.
제15항에 있어서,

인접한 두 제1 스테이지 중 하나의 상기 제1 클록 단자에 제1 클록 신호가 입력되며, 다른 하나의 상기 제1 클록 단자에 제2 클록 신호가 입력되고,

인접한 두 제2 스테이지 중 하나의 제2 클록 단자에 제3 클록 신호가 입력되며, 다른 하나의 상기 제2 클록 단자에 제4 클록 신호가 입력되는 구동 장치.
제16항에 있어서,

상기 제1 내지 제4 클록 신호는 주기가 동일하고 제1 전압과 제2 전압을 교대로 가지며,

상기 제1 및 제2 클록 신호는 상기 제1 전압을 가지는 기간이 상기 제2 전압을 가지는 기간보다 짧고 그 위상차가 180도이며,

상기 제3 및 제4 클록 신호는 듀티비가 50%이고 그 위상차가 180도인 구동 장치.
제16항에 있어서,

각 제1 스테이지는,

후단 제2 스테이지의 상기 제2 게이트 온 전압에 응답하여 상기 제1 축전기를 방전하는 제6 트랜지스터, 그리고

상기 후단 제2 스테이지의 상기 제2 게이트 온 전압에 응답하여 게이트 오프 전압을 상기 제1 출력 단자로 전달하는 제7 트랜지스터를 더 포함하며,

각 제2 스테이지는,

후단 제2 스테이지의 상기 제2 게이트 온 전압에 응답하여 상기 제2 축전기를 방전하는 제8 트랜지스터, 그리고

상기 후단 제2 스테이지의 상기 제2 게이트 온 전압에 응답하여 게이트 오프 전압을 상기 제2 출력 단자로 전달하는 제9 트랜지스터

를 더 포함하는 구동 장치.
제16항에 있어서,

각 제1 스테이지는,

상기 게이트 오프 전압과 상기 제1 출력 단자 사이에 연결되어 있으며 게이트가 제3 클록 단자에 연결되어 있는 제10 트랜지스터, 그리고

상기 제1 접점과 상기 제1 출력 단자 사이에 연결되어 있으며 게이트가 상기 제1 클록 단자에 연결되어 있는 제11 트랜지스터를 더 포함하며,

각 제2 스테이지는,

상기 게이트 오프 전압과 상기 제2 출력 단자 사이에 연결되어 있으며 게이트가 제4 클록 단자에 연결되어 있는 제12 트랜지스터, 그리고

상기 제2 접점과 상기 제2 출력 단자 사이에 연결되어 있으며 게이트가 상기 제2 클록 단자에 연결되어 있는 제13 트랜지스터를 더 포함하며,

상기 제1 클록 단자에 상기 제1 클록 신호가 입력된 경우에 상기 제3 클록 단자에 상기 제2 클록 신호가, 상기 제1 클록 단자에 상기 제2 클록 신호가 입력된 경우에 상기 제3 클록 단자에 상기 제1 클록 신호가 입력되며,

상기 제2 클록 단자에 상기 제3 클록 신호가 입력된 경우에 상기 제4 클록 단자에 상기 제4 클록 신호가, 상기 제2 클록 단자에 상기 제4 클록 신호가 입력된 경우에 상기 제4 클록 단자에 상기 제3 클록 신호가 입력되는 구동 장치.
제1 게이트 온 전압을 가지는 제1 게이트 신호를 차례로 전달하는 복수의 제1 게이트선과 상기 복수의 제1 게이트선과 각각 쌍을 이루고 있으며 제2 게이트 온 전압을 가지는 제2 게이트 신호를 차례로 전달하는 복수의 제2 게이트선을 포함하는 액정 표시 장치의 구동 방법에 있어서,

(i-1)번째 제2 게이트선으로 상기 제2 게이트 온 전압이 전달되는 동안 상기 제2 게이트 온 전압에 대응하는 전압을 저장하는 단계,

상기 저장한 전압에 기초하여 i번째 제1 및 제2 게이트선에 각각 전달되는 상기 제1 및 제2 게이트 온 전압을 생성하는 단계,

상기 i번째 제2 게이트선으로 출력되는 상기 제2 게이트 온 전압을 유지하면서, 상기 i번째 제1 게이트선으로 출력되는 상기 제1 게이트 온 전압을 게이트 오프 전압으로 변경하는 단계, 그리고

상기 i번째 제1 및 제2 게이트선으로 게이트 오프 전압을 전달하는 단계

를 포함하는 구동 방법.
제20항에 있어서,

상기 생성하는 단계는,

제1 클록 단자의 제1 전압에 응답하여 상기 i번째 제1 게이트선으로 전달되는 상기 제1 게이트 온 전압을 생성하는 단계, 그리고

제2 클록 단자의 상기 제1 전압에 응답하여 상기 i번째 제2 게이트선으로 전달되는 상기 제2 게이트 온 전압을 생성하는 단계

를 포함하며,

상기 i가 홀수인 경우 제1 클록 신호가, 상기 i가 짝수인 경우 제2 클록 신호가 상기 제1 클록 단자에 입력되며,

상기 i가 홀수인 경우 제3 클록 신호가, 상기 i가 짝수인 경우 제4 클록 신호가 상기 제2 클록 단자에 입력되는 구동 방법.
제21항에 있어서,

상기 제1 내지 제4 클록 신호는 주기가 동일하며 상기 제1 전압과 제2 전압을 교대로 가지고,

상기 제1 및 제2 클록 신호는 상기 제1 전압을 가지는 기간이 상기 제2 전압을 가지는 기간보다 짧고 그 위상차가 180도이며,

상기 제3 및 제4 클록 신호는 듀티비가 50%이고 그 위상차가 180도인 구동 방법.
제22항에 있어서,

상기 변경하는 단계는,

상기 제1 클록 단자의 상기 제2 전압에 동기하여 상기 제1 게이트 온 전압을 게이트 오프 전압으로 변경하는 단계를 포함하는 구동 방법.
제22항에 있어서,

상기 전달하는 단계는,

(i+1)번째 제2 게이트선에 전달되는 상기 제2 게이트 온 전압에 동기하여 상기 저장한 전압을 방전하고 상기 i번째 제1 및 제2 게이트선으로 상기 게이트 오프 전압을 전달하는 단계를 포함하는 구동 방법.
제24항에 있어서,

상기 전달하는 단계는,

제3 클록 단자의 상기 제1 전압에 응답하여 상기 i번째 제1 게이트선으로 상기 게이트 오프 전압을 전달하는 단계, 그리고

제4 클록 단자의 상기 제1 전압에 응답하여 상기 i번째 제2 게이트선으로 상기 게이트 오프 전압을 전달하는 단계

를 더 포함하며,

상기 i가 홀수인 경우 상기 제2 클록 신호가, 상기 i가 짝수인 경우 상기 제1 클록 신호가 상기 제3 클록 단자에 입력되며,

상기 i가 홀수인 경우 상기 제4 클록 신호가, 상기 i가 짝수인 경우 상기 제 3 클록 신호가 상기 제4 클록 단자에 입력되는 구동 방법.