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CN202443728U - 移位寄存器、栅极驱动器及显示装置 - Google Patents

移位寄存器、栅极驱动器及显示装置 Download PDF

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CN202443728U CN2012200794534U CN201220079453U CN202443728U CN 202443728 U CN202443728 U CN 202443728U CN 2012200794534 U CN2012200794534 U CN 2012200794534U CN 201220079453 U CN201220079453 U CN 201220079453U CN 202443728 U CN202443728 U CN 202443728U
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张玉婷
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BOE Technology Group Co Ltd
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Abstract

本实用新型涉及显示器件技术领域，提供了一种移位寄存器、栅极驱动器及显示装置。本实用新型的移位寄存器包括：上拉晶体管、下拉晶体管、输出晶体管和复位单元，还包括：用于对输出端放电的输出下拉单元，分别连接当前下拉节点、相邻级下拉节点、低电压信号端和输出端，在当前下拉节点或所述相邻级下拉节点为高电位时将所述输出端导通至所述低电压信号端；以及控制晶体管，其栅极与上拉节点相连，漏极连接所述相邻级下拉节点，源极连接低电压信号端。本实用新型通过输出下拉单元对当前输出后第奇数个和第偶数个时间单元内的噪声进行抑制，有效防止了多输出现象的产生，增强了GOA单元的稳定性，保证了液晶面板显示效果。

Description

移位寄存器、栅极驱动器及显示装置
技术领域
本实用新型涉及显示器件技术领域，提供了一种移位寄存器、栅极驱动器及显示装置。
背景技术
在TFT-LCD(Thin Film Transistor-Liquid Crystal Display，薄膜晶体管液晶显示)类显示器中，每一像素单元在阵列基板上有一TFT与之对应，该TFT的栅极(Gate)连接至水平方向的扫描线(又称行扫描线)，漏极(Drain)连接至垂直方向的数据线，而源级(Source)则连接至像素电极。在显示器进行显示时，如果在水平方向的某一行扫描线上施加足够的正电压，通过TFT栅极的控制会使得该行所有的TFT打开，此时该行TFT对应的像素电极会与垂直方向的数据线连通，从而将数据线上传输的显示信号电压写入像素电极中，进而控制该像素电极对应像素单元区域上的液晶达到不同的透光度，实现对像素单元显示的灰度和/或色彩的控制。
目前，TFT-LCD面板的驱动电路主要是通过在面板外沿粘接IC(Integrated Circuit，集成电路)来完成，其IC制作一般使用的是CMOS制成的硅芯片。因为粘接的IC需要占用一定面积，同时IC连接时的线路设计也要占用一定面积，这种方式得到的面板集成度不高、面积较大，不利于显示设备的小型化和超薄化。
针对这一问题，出现了GOA(Gate Driver on Array，阵列基板行驱动，又称集成栅极驱动)技术，直接将TFT-LCD的栅极驱动电路(Gate driver ICs)制作在阵列基板上，由此来代替在面板外沿粘接的、由硅芯片制作的驱动芯片。由于该技术可以将驱动电路直接做在阵列基板上，面板周围无需再粘接IC和布线，减少了面板的制作程序，降低了产品成本，同时提高了TFT-LCD面板的集成度，使面板能更薄型化。现有技术中集成栅极驱动的寄存器实现方法有很多种，可以包含不同多个晶体管和电容，常用的有12T1C(12个TFT晶体管1个耦合电容的形式，下同)、9T1C、13T1C等等结构，其移位脉冲的实现都至少要包含一组时钟信号、一个上拉晶体管、一个下拉晶体管和一个输出晶体管。
由于集成栅极驱动的寄存器集成度较高，对噪声比较敏感，而现有的移位寄存器中由于CLK信号(时钟信号)或者CLKB信号(时钟反相信号，即时钟信号的反相信号)产生的PD(Pull Down，下拉)电压占空比仅为50％，一个下拉晶体管只能在一帧的一半时间内对输出噪声进行放电。如果当前一级移位寄存器电路的输出噪声不能有效地抑制，就会作为下一级的输入产生输出，这样噪声就被逐级放大。尤其是在高温工作一段时间后，这个噪声就会更加明显，甚至引起多个输出，导致TFT-LCD显示紊乱。
实用新型内容
(一)要解决的技术问题
针对上述缺点，本实用新型为了解决现有技术中移位寄存器在高温下会产生多输出的问题，提供了一种移位寄存器、栅极驱动器及显示装置。
(二)技术方案
为解决上述问题，首先，本实用新型提供了一种移位寄存器，所述移位寄存器包括：上拉晶体管，其漏极连接第一时钟信号端，栅极连接上拉节点，源极连接输出端；
第一电容，连接在所述上拉晶体管栅极和源极之间；
下拉晶体管，其源极连接所述上拉节点，栅极连接当前下拉节点，漏极连接低电压信号端；
输出晶体管，其栅极连接第二时钟信号端，源极连接输出端，漏极连接低电压信号端；
复位单元，分别连接复位信号端、上拉节点、输出端和低电压信号端；
其特征在于，所述移位寄存器还包括：
对输出端放电的输出下拉单元，分别连接当前下拉节点、相邻级下拉节点、低电压信号端和输出端。
优选地，所述移位寄存器还包括：控制晶体管，其栅极与上拉节点相连，漏极连接所述相邻级下拉节点，源极连接低电压信号端。
优选地，所述移位寄存器还包括：控制上拉节点电位的上拉驱动单元，分别连接输入端、第二时钟信号端和上拉节点；以及
连接在第二时钟信号端、上拉节点和低电压信号端之间、控制当前下拉节点电位的下拉驱动单元。
优选地，所述输出下拉单元包括第一输出下拉晶体管和第二输出下拉晶体管，其中，
第一输出下拉晶体管，其栅极连接当前下拉节点，源极连接低电压信号端，漏极连接输出端；以及
第二输出下拉晶体管，其栅极连接所述相邻级下拉节点，源极连接低电压信号端，漏极连接输出端。
优选地，所述复位单元包括第一复位晶体管和第二复位晶体管，其中，
第一复位晶体管，其源极连接上拉节点，漏极连接低电压信号端，栅极连接复位信号端；
第二复位晶体管，其源极连接输出端，漏极连接低电压信号端，栅极连接复位信号端。
优选地，所述上拉驱动单元包括第一上拉驱动晶体管和第二上拉驱动晶体管，其中，
第一上拉驱动晶体管，其栅极和源极同时连接输入端，漏极连接上拉节点；
第二上拉驱动晶体管，源极连接输入端，漏极连接上拉节点，栅极连接第二时钟信号端；
所述下拉驱动单元包括第一至第四下拉驱动晶体管，其中，
第一下拉驱动晶体管，其源极连接第二时钟信号端，漏极连接当前下拉节点；
第二下拉驱动晶体管，其源极连接当前下拉节点，漏极连接低电压信号端，栅极连接上拉节点；
第三下拉驱动晶体管，其栅极和源极同时连接第二时钟信号端，漏极连接第一下拉驱动晶体管的栅极；
第四下拉驱动晶体管，其源极连接第三下拉驱动晶体管的漏极，漏极连接低电压信号端，栅极连接上拉节点。
另一方面，本实用新型还同时提供一种栅极驱动器，所述栅极驱动器包括多个级联的如上所述的移位寄存器。
优选地，所述栅极驱动器的级联结构为：每一级移位寄存器的第一时钟信号端和第二时钟信号端分别接两个反相的时钟信号；低电压信号端连接低电压信号；每一级的输入端连接上一级的输出端，以上一级的输出作为本级的输入；同时每一级的输出端还连接上一级的复位信号端，以本级的输出作为上一级的复位信号；此外，每一级的当前下拉节点连接到上一级或下一级的输出下拉单元。
优选地，所述级联结构中：奇数级寄存器的第一时钟信号端与偶数级寄存器的第二时钟信号端连接第一时钟信号，奇数级寄存器的第二时钟信号端与偶数级寄存器的第一时钟信号端连接与第一时钟信号反相的第二时钟信号，第一级的输入端连接初始启动信号，最后一级复位信号由两个晶体管组成的复位端提供。
最后，本实用新型还提供一种显示装置，所述显示装置包括：如上所述的栅极驱动器。
(三)有益效果
本实用新型通过输出下拉单元对当前输出后第奇数个和第偶数个时间单元内的噪声进行抑制，有效防止了多输出现象的产生，增强了GOA单元的稳定性，保证了液晶面板显示效果。
附图说明
图1为本实用新型中移位寄存器的电路结构图；
图2为本实用新型的一个实施例中的移位寄存器电路结构图；
图3为本实用新型中移位寄存器的电平信号逻辑时序图；
图4为本实用新型中多个移位寄存器级联的栅极驱动器电路结构图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
在本实用新型的移位寄存器中，主要加入了输出下拉单元，用于分别对当前输出后第奇数个和第偶数个时间单元内的噪声抑制，使得其在高温下可以有效防止多输出的产生。
具体地，本实用新型的移位寄存器中利用输出下拉单元对输出放电，这输出下拉单元分别接当前PD(Pull Down，下拉)点电压和相邻级下拉节点(即上一级或下一级移位寄存器电路的PD点)电压信号，实现奇偶时间单元内的放电。此外，本实用新型中同时设置相应的控制晶体管，令PU(Pull Up，上拉)电压作为其栅极输入，当PU点电位为高时，对所述相邻级电路的PD电压进行放电，使相应输出下拉单元的控制电位为低。
更进一步地，如图1所示，本实用新型的实施例中，移位寄存器包括输入端INPUT、输出端OUTPUT、复位信号端RESET、第一时钟信号端CLK、第二时钟信号端CLKB(其中，第二时钟信号CLKB为第一时钟信号CLK的反相信号)、低电压信号端VSS以及一个相邻级下拉节点端(图1中以上一级下拉节点(N-1)PD为例进行说明)；此外，移位寄存器内部还有几个特定控制电压点，分别记为上拉节点PU、当前下拉节点PD。具体的电路连接图详见图1，移位寄存器包括：上拉晶体管M3，其漏极连接第一时钟信号端CLK，栅极连接上拉节点PU，源极连接输出端OUTPUT；第一电容C1，连接在所述上拉晶体管M3栅极和源极之间；下拉晶体管M10，其源极连接所述上拉节点PU，栅极连接当前下拉节点PD，漏极连接低电压信号端VSS；输出晶体管M12，其栅极连接第二时钟信号端CLKB，源极连接输出端OUTPUT，漏极连接低电压信号端VSS；复位单元，分别连接复位信号端RESET、上拉节点PU、输出端OUTPUT和低电压信号端VSS；以及，对输出端放电的输出下拉单元，分别连接当前下拉节点PD、相邻级下拉节点(N-1)PD、低电压信号端VSS和输出端OUTPUT。
此外，所述移位寄存器还可以进一步包括控制晶体管M14，其栅极与上拉节点PU相连，漏极连接所述相邻级下拉节点PD，源极连接低电压信号端VSS。该控制晶体管M14可以在PU点电位为高时，对相邻级电路的(N-1)PD电压进行放电，使相应输出下拉单元的控制电位为低，从而可以更有效地控制输出下拉单元对输出的下拉效果。
需要说明的是，图1中仅以上一级下拉节点(N-1)PD为例进行说明相邻级下拉节点，实际情况中由于栅极驱动器逐行驱动，与当前级相邻的上一级或下一级的驱动情况相同，因而图1中的上一级下拉节点(N-1)PD可等效替换为下一级下拉节点(N+1)PD，其工作原理相同不再赘述。
更优选地，本实用新型移位寄存器中的各晶体管及各元件单元可以采用TFT(Thin Film Transistor，薄膜晶体管)构成，下面通过图2的优选实施例进一步介绍本实用新型的各关键元件的信号连接方式。
其中，TFT M11、TFT M7为两个输出下拉晶体管，其共同组成输出下拉单元，第一输出下拉晶体管TFT M11由第二时钟信号控制，当CLKB高电位到来时，PD点为高电平，TFT M11管导通，对于OUTPUT进行下拉，将当前输出噪声放掉；第二输出下拉晶体管TFTM7由上一级的PD节点(N-1)PD控制，当前一级的PD点为高时，TFTM7导通，将输出噪声放掉，避免出现多输出现象。TFT M11的栅极与PD点相连，漏极连接VSS，源极连接OUTPUT；TFT M7的栅极与(N-1)PD相连，漏极连接VSS，源极连接OUTPUT。
TFT M14为输出下拉晶体管TFT M7的控制晶体管，在当前PU点为高电平时导通，将上一级的下拉节点(N-1)PD电压放掉而保证TFTM7的栅极电压输入为低，从而不影响正常的Gate信号输出。TFT M14的栅极与上拉节点PU相连，源极连接(N-1)PD，漏极连接VSS。
其余晶体管及电容C1的工作原理与现有的12T1C结构基本相同，简单介绍如下：TFT M3为上拉晶体管，当TFT M3被上拉节点PU打开时，第一时钟信号端CLK输入的信号向输出端OUTPUT输出信号；TFT M2以及TFT M4为两个复位晶体管，其共同组成复位单元，当由复位信号输入端RESET输入的复位信号(即下一级的输出信号)到来的时候，第一复位晶体管TFT M2和第二复位晶体管TFT M4打开，对于上拉节点PU和OUTPUT进行复位，将其信号进行下拉至关断电压；TFT M1、TFT M13为两个上拉驱动晶体管，其共同组成上拉驱动单元，电容C1也用于上拉驱动，信号输入端INPUT输入信号和第二时钟信号CLKB同相位，当输入信号和第二时钟信号CLKB到来的时候，第一上拉驱动晶体管TFT M1和第二上拉驱动晶体管TFT M13打开，对C1的一个极板进行充电，使得上拉节点PU为高电位，并且使得第二上拉驱动晶体管TFT M3处于导通状态，当下一时刻CLK输入的时钟高电平信号到来的时候，由于自举效应(bootstrapping)，使得上拉节点PU(即为TFT M3的栅极)电位变得更高，从而产生了阈值电压补偿的效果；下拉晶体管TFT M10，由节点PD控制，当PD节点为高电位时，TFT M10导通，从而对上拉节点PU点进行下拉，其可以放掉CLK由低变高时产生的耦合噪声；TFT M5、TFT M6、TFT M8、以及TFT M9为四个下拉驱动晶体管，其共同组成下拉驱动单元，主要控制节点PD电位的输出，驱动下拉晶体管的工作；TFT M12为输出晶体管，在第二时钟信号端CLKB输入的第二时钟信号控制下形成移位寄存器的输出信号。
下面进一步参考图3的电平信号示意图，对本实用新型的图2中的移位寄存器的工作过程介绍如下：(说明，在图3中，由CLKB信号产生的下拉电压PD被定义为PD_ckb，上一级电路由CLK信号产生的下拉电压(N-1)PD被定义为PD_ck。)
第I阶段，INPUT为高电平，RESET为低电平，则PU节点为高电平，晶体管M1、M3、M6、M8、M12和M14导通；CLK为低电平，PD_ck为低电平，CLKB为高电平，晶体管M5导通，通过设置M5/M6沟道宽长比的比例，使得PD_ckb节点接近低电平；RESET为低电平，则晶体管M2、M4截止；由于晶体管M4、M10、M11截止，M3导通输出等于CLK，CLK为低电平所以输出为低电平。
第II阶段，INPUT变为低电平，RESET仍为低电平，则PU节点仍为高电平，晶体管M3、M6、M8、M14仍导通，PD_ck为低电平；CLKB变为低电平，晶体管M5截止，那么节点PD_ckb仍为低电平；RESET仍为低电平，则晶体管M2、M4仍截止；CLK变为高电平，M3导通输出等于CLK，CLK为高电平所以输出变为高电平。
第III阶段，INPUT仍为低电平，晶体管M1截止；RESET变为高电平，则晶体管M2、M4导通；于是PU节点被放电至低电平，晶体管M3、M6、M8、M14截止；CLKB为高电平，晶体管M5导通；CLK为低电平，PD_ck为低电平，则M7截止；由于M3截止，晶体管M4导通输出等于低电平VSS，所以输出变为低电平。
第IV阶段，INPUT仍为低电平，晶体管M1截止；RESET变为低电平，则晶体管M2、M4截止；PU节点仍为低电平，则晶体管M3、M6、M8、M14仍截止；CLKB为低电平，晶体管M5截止，那么节点PD_ckb电平为低，则晶体管M10，M11截止；CLK变为高电平，则PD_ck节点变为高电平，M7导通，由于晶体管M3、M4截止，所以输出保持低电平。
第V阶段，INPUT仍为低电平，晶体管M1截止；RESET仍为低电平，则晶体管M2、M4截止；PU节点仍为低电平，晶体管M3、M6、M8、M14仍截止；CLKB为高电平，晶体管M9导通，那么节点PD_ckb电平由最低点逐渐升高，则晶体管M5由关闭逐渐到最大导通(此时，如果PU结点有噪声，则可通过M10放掉；如果输出有噪声，则可通过M11放掉)；CLK为低电平，PD_ck为低电平，M7截止；由于晶体管M3、M4截止，所以输出保持为低电平。
在本实用新型中，多个上述的移位寄存器级联构成液晶面板的栅极驱动器。具体地，由n+1个移位寄存器级联成栅极驱动器的级联结构如图4所示：每一级移位寄存器的第一时钟信号端CLKIN和第二时钟信号端CLKBIN分别接两个反相的时钟信号(第一时钟信号CLK和第二时钟信号CLKB)；低电压信号端VSSIN连接低电压信号VSS；每一级的输入端INPUT连接上一级的输出端OUT，以上一级的输出作为本级的输入；同时每一级的OUT端还连接上一级的复位信号端RESETIN，以本级的输出作为上一级的复位信号；此外，每一级的PD点连接到下一级为下一级的第二输出下拉晶体管提供控制信号(如上所述PD点连接到相邻级即可，因而也可连接到上一级的输出下拉单元)。特别地，奇数级寄存器的第一时钟信号端CLKIN(在图1-2中对应为M3漏极连接的第一时钟信号端CLK，以下的端口对应与之类似)与偶数级寄存器的第二时钟信号端CLKBIN接第一时钟信号CLK，奇数级寄存器的第二时钟信号端CLKBIN与偶数级寄存器的第一时钟信号端CLKIN接与第一时钟信号反相的第二时钟信号CLKB(即第1、3、5...级的奇数级的时钟控制与第2、4、6...级的偶数级的时钟控制正好反相)；第一级的输入端接初始启动信号STV，最后一级复位信号由两个晶体管组成的复位端提供(图4中未示出)。通过这种级联的栅极驱动器，液晶面板在各信号的驱动下依次打开每一行的扫描线并关闭其他行的扫描线，从而仅驱动该行像素单元对应的TFT实现逐行扫描。
优选地，上述栅极驱动器集成在阵列基板上形成GOA单元。本实用新型还提供了一种显示装置，该显示装置包括如上所说的栅极驱动器。所述显示装置可以为：液晶面板、电子纸、OLED面板、液晶电视、液晶显示器、数码相框、手机、平板电脑等具有任何显示功能的产品或部件。
在实用新型的每一级移位寄存器中，当CLK信号由高变低时，这时前一级的PD点为高，将噪声放掉；而CLK由低变高产生的耦合噪声仍是被当前的PD点高电压放掉；所以PU点上非期望的电压波动在输出上的耦合噪声就被有效地抑制了。同时本实用新型中设置一个控制晶体管M14使得当前PU点为高电平时前一级PD点电压输入为低，不影响正常的Gate信号输出。通过本实用新型的方式，在不影响栅极驱动信号的正常输出的情况下，可以有效地抑制输出噪声对下一级的影响，从而避免了高温工作下出现的多输出现象，保证了液晶显示效果。
以上实施方式仅用于说明本实用新型，而并非对本实用新型的限制，有关技术领域的普通技术人员，在不脱离本实用新型的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本实用新型的范畴，本实用新型的专利保护范围应由权利要求限定。

Claims (10)

1.一种移位寄存器，所述移位寄存器包括：
上拉晶体管，其漏极连接第一时钟信号端，栅极连接上拉节点，源极连接输出端；
第一电容，连接在所述上拉晶体管栅极和源极之间；
下拉晶体管，其源极连接所述上拉节点，栅极连接当前下拉节点，漏极连接低电压信号端；
输出晶体管，其栅极连接第二时钟信号端，源极连接输出端，漏极连接低电压信号端；
复位单元，分别连接复位信号端、上拉节点、输出端和低电压信号端；
其特征在于，所述移位寄存器还包括：
对输出端放电的输出下拉单元，分别连接当前下拉节点、相邻级下拉节点、低电压信号端和输出端。
2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：
控制晶体管，其栅极与上拉节点相连，漏极连接所述相邻级下拉节点，源极连接低电压信号端。
3.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：
控制上拉节点电位的上拉驱动单元，分别连接输入端、第二时钟信号端和上拉节点；以及
连接在第二时钟信号端、上拉节点和低电压信号端之间、控制当前下拉节点电位的下拉驱动单元。
4.根据权利要求1所述的移位寄存器，其特征在于，所述输出下拉单元包括第一输出下拉晶体管和第二输出下拉晶体管，其中，
第一输出下拉晶体管，其栅极连接当前下拉节点，源极连接低电压信号端，漏极连接输出端；以及
第二输出下拉晶体管，其栅极连接所述相邻级下拉节点，源极连接低电压信号端，漏极连接输出端。
5.根据权利要求1所述的移位寄存器，其特征在于，所述复位单元包括第一复位晶体管和第二复位晶体管，其中，
第一复位晶体管，其源极连接上拉节点，漏极连接低电压信号端，栅极连接复位信号端；
第二复位晶体管，其源极连接输出端，漏极连接低电压信号端，栅极连接复位信号端。
6.根据权利要求2所述的移位寄存器，其特征在于，所述上拉驱动单元包括第一上拉驱动晶体管和第二上拉驱动晶体管，其中，
第一上拉驱动晶体管，其栅极和源极同时连接输入端，漏极连接上拉节点；
第二上拉驱动晶体管，源极连接输入端，漏极连接上拉节点，栅极连接第二时钟信号端；
所述下拉驱动单元包括第一至第四下拉驱动晶体管，其中，
第一下拉驱动晶体管，其源极连接第二时钟信号端，漏极连接当前下拉节点；
第二下拉驱动晶体管，其源极连接当前下拉节点，漏极连接低电压信号端，栅极连接上拉节点；
第三下拉驱动晶体管，其栅极和源极同时连接第二时钟信号端，漏极连接第一下拉驱动晶体管的栅极；
第四下拉驱动晶体管，其源极连接第三下拉驱动晶体管的漏极，漏极连接低电压信号端，栅极连接上拉节点。
7.一种栅极驱动器，其特征在于，所述栅极驱动器包括多个级联的如权利要求1-6任一项所述的移位寄存器。
8.根据权利要求7所述的栅极驱动器，其特征在于，所述栅极驱动器的级联结构为：
每一级移位寄存器的第一时钟信号端和第二时钟信号端分别接两个反相的时钟信号；低电压信号端连接低电压信号；每一级的输入端连接上一级的输出端，以上一级的输出作为本级的输入；同时每一级的输出端还连接上一级的复位信号端，以本级的输出作为上一级的复位信号；此外，每一级的当前下拉节点连接到上一级或下一级的输出下拉单元。
9.根据权利要求8所述的栅极驱动器，其特征在于，所述级联结构中：奇数级寄存器的第一时钟信号端与偶数级寄存器的第二时钟信号端连接第一时钟信号，奇数级寄存器的第二时钟信号端与偶数级寄存器的第一时钟信号端连接与第一时钟信号反相的第二时钟信号，第一级的输入端连接初始启动信号，最后一级复位信号由两个晶体管组成的复位端提供。
10.一种显示装置，其特征在于，所述显示装置包括：如权利要求7-9中任一项所述的栅极驱动器。
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