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CN111179811A - 一种移位寄存器单元、栅极驱动电路以及显示面板 - Google Patents

一种移位寄存器单元、栅极驱动电路以及显示面板 Download PDF

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CN111179811A CN202010168728.0A CN202010168728A CN111179811A CN 111179811 A CN111179811 A CN 111179811A CN 202010168728 A CN202010168728 A CN 202010168728A CN 111179811 A CN111179811 A CN 111179811A
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Abstract

本发明提供一种移位寄存器单元、栅极驱动电路以及显示面板，该移位寄存器单元包括：上拉控制模块分别与第n‑1级扫描信号输出端、第一节点以及第三节点连接；上拉模块分别与第一时钟信号，所述第一节点以及本级扫描信号输出端连接；防漏电模块，分别与所述第一时钟信号和所述第三节点连接；下拉控制模块分别与第n+2级扫描信号输出端和第二节点连接；第一下拉模块分别与第n+2级扫描信号输出端、所述第一节点、所述第二节点以及第三节点连接。本发明的移位寄存器单元、栅极驱动电路以及显示面板，能够避免Q点出现漏电，提高了移位寄存单元的稳定性。

Description

一种移位寄存器单元、栅极驱动电路以及显示面板
【技术领域】
本发明涉及显示技术领域，特别是涉及一种移位寄存器单元、栅极驱动电路以及显示面板。
【背景技术】
通常在显示面板的边缘设置有栅极驱动电路，栅极驱动电路包括多个级联的移位寄存单元，在显示阶段，每一级移位寄存单元控制该行像素对应的扫描线接入高电平，以在使像素可以显示。当上一级移位寄存单元接收信号并且完成移位后，会将输出信号传递给与其级联的下一级移位寄存单元，从而实现逐行扫描的功能。
然而目前的移位寄存单元在移位过程中，上拉模块和下拉模块中的晶体管会因为源极和漏记之间的电压差过大，使得Q点出现严重的漏电问题，降低了移位寄存单元的稳定性。
因此，有必要提供一种移位寄存器单元、栅极驱动电路以及显示面板，以解决现有技术所存在的问题。
【发明内容】
本发明的目的在于提供一种移位寄存器单元、栅极驱动电路以及显示面板，能够避免Q点出现漏电，提高了移位寄存单元的稳定性。
为解决上述技术问题，本发明提供一种移位寄存器单元，包括：
上拉控制模块，分别与第n-1级扫描信号输出端、第一节点以及第三节点连接；其中n大于等于2；
上拉模块，分别与第一时钟信号，所述第一节点以及本级扫描信号输出端连接；
防漏电模块，分别与所述第一时钟信号和所述第三节点连接；
下拉控制模块，分别与第n+2级扫描信号输出端和第二节点连接；
第一下拉模块，分别与第n+2级扫描信号输出端、所述第一节点、所述第二节点以及第三节点连接；
下拉维持模块，分别与第n-1级扫描信号输出端、所述第一直流低电压、所述第二节点以及所述第一下拉模块连接；
第二下拉模块，分别与所述第二节点、所述本级扫描信号输出端以及所述第一直流低电压连接；
自举电容，其一端与所述第一节点连接，另一端与所述本级扫描信号输出端连接。
本发明还提供一种栅极驱动电路，其包括级联的多个上述移位寄存器单元。
本发明还提供一种显示面板，其包括上述栅极驱动电路。
本发明的移位寄存器单元、栅极驱动电路以及显示面板，通过对现有的移位寄存器单元进行改进，可以防止上拉控制模块和下拉模块中的晶体管的源极和漏记之间的电压差过大，避免Q点出现漏电，提高了移位寄存器单元的稳定性。
【附图说明】
图1为现有移位寄存器单元的结构示意图。
图2为本发明一实施方式的移位寄存器单元的结构示意图。
图3为图2所示的移位寄存器单元的一种工作时序示意图。
图4为本发明一实施方式的栅极驱动电路的结构示意图。
【具体实施方式】
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是以相同标号表示。
如图1所示，现有的移位寄存器单元包括第一晶体管M1至第八晶体管M8以及自举电容C。
所述第一晶体管M1的栅极和源极均与所述第n-1级扫描信号输出端连接，所述第一晶体管M1的漏极与所述第一节点Q连接。第n-1级扫描信号输出端用于输出第n-1级扫描信号，此处用STU表示。
所述第五晶体管M5的栅极与所述第一节点Q连接，源极与所述第一时钟信号CLKA连接，漏极与所述本级扫描信号输出端连接。
所述第三晶体管M3的源极和栅极均与所述第n+2级扫描信号输出端连接，所述第三晶体管M3的漏极与所述第二节点P连接。第n+2级扫描信号输出端用于输出第n+2级扫描信号，此处用STD表示。
所述第七晶体管M7的源极与所述第n+2级扫描信号输出端连接，所述第七晶体管M7的栅极与所述第二节点P连接，所述第七晶体管M7的漏极与所述第二晶体管M2的栅极连接；
所述第二晶体管M2的漏极与所述第一节点Q连接；所述第二晶体管M2的源极与所述第一直流低电压VGL连接。
所述第四晶体管M4的栅极和所述第六晶体管M6的栅极均与所述第n-1级扫描信号输出端连接，所述第四晶体管M4的源极和所述第六晶体管M6的源极均与所述第一直流低电压VGL连接，所述第四晶体管M4的漏极与所述第二节点P连接。
所述第六晶体管M6的漏极与所述第七晶体管M7的漏极连接。
所述第八晶体管M8的源极与所述第一直流低电压VGL连接，所述第八晶体管M8的栅极与所述第二节点P连接，所述第八晶体管M8的漏极与所述本级扫描信号输出端连接。所述本级扫描信号输出端用于输出本级扫描信号Vout。
自举电容C的一端与所述第一节点Q连接，另一端与所述本级扫描信号输出端连接。
请参照图2和图3，图2为本发明一实施方式的移位寄存器单元的结构示意图。
如图2所示，本实施例的移位寄存器单元100包括上拉控制模块10、防漏电模块20、上拉模块30、第一下拉模块40、下拉控制模块50、下拉维持模块60、第二下拉模块70以及自举电容C。
上拉控制模块10分别与第n-1级扫描信号输出端、第一节点Q以及第三节点H连接；第n-1级扫描信号输出端用于输出第n-1级扫描信号，此处用STU表示。第n+2级扫描信号输出端用于输出第n+2级扫描信号，此处用STD表示。其中n大于等于2。
防漏电模块20分别与所述第一时钟信CLKA号和所述第三节点H连接；
上拉模块30分别与第一时钟信CLKA号，所述第一节点Q以及本级扫描信号输出端连接；本级扫描信号输出端用于输出本级扫描信号，此处用Vout表示。
第一下拉模块40分别与第n+2级扫描信号输出端、所述第一节点Q、所述第二节点P以及第三节点H连接；
下拉控制模块50分别与第n+2级扫描信号输出端和第二节点P连接；
下拉维持模块60分别与第n-1级扫描信号输出端、所述第一直流低电压VGL、所述第二节点P以及所述第一下拉模块40连接；
第二下拉模块70分别与所述第二节点P、所述本级扫描信号输出端以及所述第一直流低电压VGL连接。
自举电容C的一端与所述第一节点Q连接，另一端与所述本级扫描信号输出端连接。
在一实施方式中，所述防漏电模块20包括第十晶体管T10，所述第十晶体管T10的栅极和源极均与所述第一时钟信CLKA号连接，所述第十晶体管T10的漏极与所述第三节点H连接。
所述上拉控制模块10包括第一晶体管T1和第三晶体管T3，所述第一晶体管T1的栅极和所述第三晶体管T3的源极与所述第n-1级扫描信号输出端连接，所述第一晶体管T3的漏极与所述第一节点Q连接；
所述第三晶体管T3的栅极与所述第二时钟信号CLKB连接，所述第三晶体管T3的漏极与所述第三节点H连接。
所述第一下拉模块40包括第二晶体管T2和第七晶体管T7，所述第七晶体管T7的源极与所述第n+2级扫描信号输出端连接，所述第七晶体管T7的栅极与所述第二节点P连接，所述第七晶体管T7的漏极与所述第二晶体管T2的栅极连接；
所述第二晶体管T2的漏极与所述第一节点Q连接；所述第二晶体管T2的源极与所述第三节点H连接。
所述电平维持模块60包括第六晶体管T6和第四晶体管T4，所述第六晶体管T6的栅极和所述第四晶体管T4的栅极均与所述第n-1级扫描信号输出端连接，所述第六晶体管T6的源极和所述第四晶体管T4的源极均与所述第一直流低电压VGL连接。
所述第六晶体管T6的漏极分别与所述第七晶体管T7的漏极以及第二晶体管T2的栅极连接；所述第四晶体管T4的漏极与所述第二节点P连接。
所述下拉控制模块50包括第八晶体管T8，所述第八晶体管T8的源极和栅极均与所述第n+2级扫描信号输出端连接，所述第八晶体管T8的漏极与所述第二节点P连接。
所述第二下拉模块70包括第九晶体管T9，所述第九晶体管T9的源极与所述第一直流低电压VGL连接，所述第九晶体管T9的栅极与所述第二节点P连接，所述第九晶体管T9的漏极与所述本级扫描信号输出端连接。
所述上拉模块30包括第五晶体管T5，所述第五晶体管T5的栅极与所述第一节点Q连接，源极与所述第一时钟信CLKA号连接，漏极与所述本级扫描信号输出端连接。
第一晶体管T1至第十晶体管T10可为P型晶体管或者N型晶体管。
结合图3，以第一晶体管T1至第十晶体管T10为N型晶体管为例，本实施例的移位寄存器单元的具体工作原理如下：
(1)t1时段：STU和CLKB都为高电平；STD和CLKA都为低电平。
T3和T1导通，Q点被置高电平，T5导通，CLKA为低电平，因此输出信号Vout为低电平。T4和T6导通、T7关断，T2关断；T8、T9以及T10都关断。
(2)t2时段：STU、STD、CLKB都为低电平；CLKA为高电平。
T3、T1关断，T10导通、T1的源极和T2源极分别被拉置高电位，因此可以防止Q点出现漏电。CLKA为高电平，自举电容C使得Q点的电压进一步升高，使得T5充分导通，进而使得输出电流增大，则输出信号Vout为高电平。
由于STU和STD为低电平，T7、T8、T9、T4以及T6均关断。
(3)t3：STU和CLKA为低电平；STD和CLKB为高电平。
由于CLKB为高电平，T3导通，由于STU为低电位，使得T2的源极电位被拉低。
由于STD为高电位，使得T8、T7、T2导通T2导通，Q点电位被拉低完成复位。
此外T8导通，使得T9导通，输出信号Vout的电平被VGL拉低完成复位，其余T4、T5、T6以及T10均关闭。可以理解的，当第一晶体管T1至第十晶体管T10可为P型晶体管，工作原理与此类似。
由于在Q点为高电位时，通过防漏电模块将T1的源极和T2源极分别拉置高电位，因此可以防止上拉控制模块和下拉模块中的晶体管的源极和漏记之间的电压差过大而导致Q点出现漏电，提高了移位寄存器单元的稳定性。此外，相较于图1，由于不需要直流高电位信号，因此简化了电路结构，降低生产成本。
如图4所示，本发明还提供一种栅极驱动电路，包括级联多个上述任意一种移位寄存器单元100，也即A1至AN中的任意一个可以采用上述的移位寄存器单元。A1至AN的本级扫描信号输出端分别输出的信号为G(1)至G(n)，其中n大于等于2。
本发明的第n级移位寄存器单元的复位信号STD用的是第n+2级移位寄存器单元的输出信号，所以不需要另外接入复位信号，简化了电路结构和节省了信号源，降低了生产成本。
其中第3级移位寄存器单元A3的STU为第2级移位寄存单元A2的输出信号。针对第一个移位寄存器单元A1的STU信号接入起始信号STA，STA可为前一级的虚拟(dummy)单元的输出信号。
第1级移位寄存器单元A1的STD为第3级移位寄存单元A3的输出信号。针对最后一级移位单元AN的STD信号利用后一级的空闲(dummy单元)输出信号作为最后一级移位寄存单元即AN单元的STD信号。
本发明还提供一种显示面板，包括上述栅极驱动电路。
本发明的移位寄存器单元、栅极驱动电路以及显示面板，通过对现有的移位寄存器单元进行改进，可以防止上拉控制模块和下拉模块中的晶体管的源极和漏记之间的电压差过大，从而避免Q点出现漏电，提高了移位寄存器单元的稳定性。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：
上拉控制模块，分别与第n-1级扫描信号输出端、第一节点以及第三节点连接；其中n大于等于2；
上拉模块，分别与第一时钟信号，所述第一节点以及本级扫描信号输出端连接；
防漏电模块，分别与所述第一时钟信号和所述第三节点连接；
下拉控制模块，分别与第n+2级扫描信号输出端和第二节点连接；
第一下拉模块，分别与第n+2级扫描信号输出端、所述第一节点、所述第二节点以及第三节点连接；
下拉维持模块，分别与第n-1级扫描信号输出端、所述第一直流低电压、所述第二节点以及所述第一下拉模块连接；
第二下拉模块，分别与所述第二节点、所述本级扫描信号输出端以及所述第一直流低电压连接；
自举电容，其一端与所述第一节点连接，另一端与所述本级扫描信号输出端连接。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述防漏电模块包括第十晶体管，所述第十晶体管的栅极和源极均与所述第一时钟信号连接，所述第十晶体管的漏极与所述第三节点连接。
3.根据权利要求1所述的移位寄存器单元，其特征在于，
所述上拉控制模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极和所述第三晶体管的源极与所述第n-1级扫描信号输出端连接，所述第一晶体管的漏极与所述第一节点连接；
所述第三晶体管的栅极与所述第二时钟信号连接，所述第三晶体管的漏极与所述第三节点连接。
4.根据权利要求1所述的移位寄存器单元，其特征在于，
所述第一下拉模块包括第二晶体管和第七晶体管，所述第七晶体管的源极与所述第n+2级扫描信号输出端连接，所述第七晶体管的栅极与所述第二节点连接，所述第七晶体管的漏极与所述第二晶体管的栅极连接；
所述第二晶体管的漏极与所述第一节点连接；所述第二晶体管的源极与所述第三节点连接。
5.根据权利要求4所述的移位寄存器单元，其特征在于，
所述电平维持模块包括第六晶体管和第四晶体管，所述第六晶体管的栅极和所述第四晶体管的栅极均与所述第n-1级扫描信号输出端连接，所述第六晶体管的源极和所述第四晶体管的源极均与所述第一直流低电压连接，
所述第六晶体管的漏极分别与所述第七晶体管的漏极以及第二晶体管的栅极连接；
所述第四晶体管的漏极与所述第二节点连接。
6.根据权利要求1所述的移位寄存器单元，其特征在于，
所述下拉控制模块包括第八晶体管，所述第八晶体管的源极和栅极均与所述第n+2级扫描信号输出端连接，所述第八晶体管的漏极与所述第二节点连接。
7.根据权利要求1所述的移位寄存器单元，其特征在于，
所述第二下拉模块包括第九晶体管，所述第九晶体管的源极与所述第一直流低电压连接，所述第九晶体管的栅极与所述第二节点连接，所述第九晶体管的漏极与所述本级扫描信号输出端连接。
8.根据权利要求1所述的移位寄存器单元，其特征在于，
所述上拉模块包括第五晶体管，所述第五晶体管的栅极与所述第一节点连接，源极与所述第一时钟信号连接，漏极与所述本级扫描信号输出端连接。
9.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1至8中任一项所述的移位寄存器单元。
10.一种显示面板，其特征在于，包括权利要求9所述的栅极驱动电路。
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