CN113823348B - 移位寄存器单元及其驱动方法、移位寄存器及显示装置 - Google Patents

Abstract

本申请公开了一种移位寄存器单元及其驱动方法、移位寄存器及显示装置。其中，移位寄存器单元包括输入模块、输出模块、第一下拉模块、下拉控制模块以及电压调节模块。电压调节模块中第一电容的充电量与第一节点的电压正相关，第一电容的充电量则影响第三节点的电压，而第三节点的电压影响第三电压信号端对第二节点的电压的拉高程度，进而影响第二电压信号端对第一节点的电压的拉低程度。换而言之，通过电压调节模块的设置，可以有效保证第一节点与第二节点之间电压匹配程度，进而有助于提升输出信号的质量，有效避免显示面板显示异常。

Description

移位寄存器单元及其驱动方法、移位寄存器及显示装置

技术领域

本申请属于显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、移位寄存器及显示装置。

背景技术

目前，非晶硅栅极驱动(Amorphous Silicon Gate，ASG)技术已经比较广泛地应用在显示面板领域中。ASG电路可以通过输出信号对显示面板进行行扫描驱动，ASG完成对显示面板中一帧的扫描驱动后，通常会进入到消隐(blanking)时段。在消隐时段，可以通过控制输出信号的下拉节点(通常为晶体管的栅极点)，使得输出信号的上拉节点与低电位连通，以拉低上拉节点的电位。

然而，相关技术中，受到ASG电路中晶体管的阈值电压偏移等因素的影响，上拉节点与下拉节点之间可能出现电压不匹配的现象，进而影响输出信号的质量，并导致显示面板显示异常。

发明内容

本申请实施例提供一种移位寄存器单元及其驱动方法、移位寄存器及显示装置，以解决相关技术中上拉节点与下拉节点电压不匹配，影响输出信号的质量，并导致显示面板显示异常的问题。

第一方面，本申请实施例提供一种移位寄存器单元，包括：

输入模块，输入模块耦接至第一输入信号端、第一电压信号端以及第一节点，输入模块被配置为在第一输入信号端的控制下，将来自第一电压信号端的第一电压信号传输至第一节点；

输出模块，输出模块耦接至时钟信号端、输出信号端以及第一节点，输出模块被配置为在第一节点的控制下，将来自时钟信号端的时钟信号传输至输出信号端；

第一下拉模块，第一下拉模块耦接至第一节点、第二节点以及第二电压信号端，下拉模块被配置为在第二节点的控制下，通过第二电压信号端将第一节点的电位拉低；

下拉控制模块，下拉控制模块耦接至第三电压信号端、第三节点以及第二节点，下拉控制模块被配置为在第三节点的控制下，通过第三电压信号端将第二节点的电位拉高；

电压调节模块，电压调节模块包括第一电容，电压调节模块耦接至第二输入信号端、第一输入信号端、第一电压信号端、第一节点以及第三节点，电压调节模块被配置为在第二输入信号端的控制下，通过第一电压信号端对第一电容的第一端充电，且在第一节点与第一输入信号端的控制下，通过第一电压信号端对第一电容的第二端充电，第一电压信号端对第一电容的第二端的充电量与第一节点的电压正相关，第一电容的第一端与第三节点连接。

第二方面，本申请实施例提供了一种移位寄存器，包括：多级如第一方面所示的移位寄存器单元；其中，

第n级移位寄存器单元的第一输入信号端连接第n-1级移位寄存器单元的输出信号端；第n级移位寄存器单元的第二输入信号端连接第n-2级移位寄存器单元的输出信号端，n为大于2的整数。

第三方面，本申请实施例提供了一种显示装置，包括如第二方面所示的移位寄存器。

第四方面，本申请实施例提供了一种应用于如第一方面所示的移位寄存器单元的驱动方法，该方法包括：

在第一阶段，第一输入信号端输入低电位，第二输入信号端输入高电位，通过第一电压信号端对第一电容的第一端充电，以拉高第三节点的电位；

在第二阶段，第一输入信号端输入高电位，第二输入信号端输入低电位，通过第一电压信号端拉高第一节点的电位，通过第一电压信号端对第一电容的第二端充电，以进一步拉高第三节点的电位；其中，第一电压信号端对第一电容的第二端的充电量与第一节点的电位正相关；

在第三阶段，时钟信号端输入高电位，以使输出信号端输出高电位；

在第四阶段，在第三节点的控制下，通过第三电压信号端拉高第二节点的电位；在第二节点的控制下，通过第二电压信号端拉低第一节点的电位。

本申请实施例提供的移位寄存器单元及其驱动方法、移位寄存器及显示装置中，电压调节模块中第一电容的充电量与第一节点的电压正相关，第一电容的充电量则影响第三节点的电压，而第三节点的电压影响第三电压信号端对第二节点的电压的拉高程度，进而影响第二电压信号端对第一节点的电压的拉低程度。换而言之，通过电压调节模块的设置，可以有效保证第一节点与第二节点之间电压匹配程度，进而有助于提升输出信号的质量，有效避免显示面板显示异常。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单的介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是相关技术中移位寄存器单元的结构示意图；

图2为图1所示的移位寄存器单元的各个信号端的输入信号的时序图；

图3是本申请实施例提供的移位寄存器单元的结构示意图之一；

图4为图3所示的移位寄存器单元的各个信号端的输入信号的时序图的一个示例图；

图5是本申请实施例提供的移位寄存器单元的一种结构示意图；

图6是本申请实施例提供的移位寄存器单元的再一种结构示意图；

图7是本申请实施例提供的移位寄存器单元的另一种结构示意图；

图8是本申请实施例提供的移位寄存器单元的另一种结构示意图；

图9是本申请实施例提供的移位寄存器单元的另一种结构示意图；

图10是本申请实施例提供的移位寄存器单元的另一种结构示意图；

图11是本申请实施例提供的移位寄存器单元的另一种结构示意图；

图12是本申请实施例提供的移位寄存器单元的另一种结构示意图；

图13是本申请实施例提供的移位寄存器单元的另一种结构示意图；

图14是本申请实施例提供的移位寄存器单元的另一种结构示意图；

图15是本申请实施例提供的移位寄存器单元的另一种结构示意图；

图16是本申请实施例提供的移位寄存器单元的另一种结构示意图；

图17是本申请实施例提供的移位寄存器单元的另一种结构示意图；

图18是图16或图17所示的移位寄存器单元的各个信号端的输入信号的时序图；

图19是本申请实施例提供的移位寄存器的一种结构示意图；

图20是本申请实施例提供的移位寄存器的再一种结构示意图；

图21是本申请实施例提供的显示面板的结构示意图；

图22是本申请实施例提供的驱动方法的流程示意图。

图中示出：100-输入模块、200-输出模块、300-第一下拉模块、400-下拉控制模块、500-电压调节模块、600-第二下拉模块、700-第三下拉模块、800-复位模块、900-下拉充电模块。

具体实施方式

下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本发明进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本发明，并不被配置为限定本发明。对于本领域技术人员来说，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

下面将详细描述本发明的各个方面的特征和示例性实施例。此外，下文中所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。

本申请实施例提供了一种移位寄存器单元及其驱动方法、移位寄存器及显示装置。下面结合附图对本申请实施例的移位寄存器单元及其驱动方法、移位寄存器及显示装置进行详细描述。

基于非晶硅栅极驱动(Amorphous Silicon Gate，ASG)电路，可以实现对显示面板的行扫描驱动的功能。通常情况下，ASG电路对显示面板进行逐行扫描驱动或者隔行扫描驱动等等，因此，ASG电路实际上相当于移位寄存器的功能。

举例来说，ASG电路用于显示面板的逐行扫描驱动时，显示面板中的每一行像素单元可以对应配置有一移位寄存器单元。

图1是一种移位寄存器单元的结构示意图，图2为图1所示的移位寄存器单元中各个信号端的输入信号的时序图。

图1所示的移位寄存器单元主要包括输入模块、输出模块、第一下拉模块、下拉控制模块以及第二下拉模块。其中，输入模块包括晶体管T′0，输出模块包括晶体管T′4与电容C′，第一下拉模块包括晶体管T′2与晶体管T′5，下拉控制模块包括晶体管T′7与晶体管T′8，第二下拉模块包括晶体管T′3与晶体管T′6。

移位寄存器单元的输出信号记为Gout。一般来说，显示面板中存在多行像素单元，相应存在多个移位寄存器单元，多个移位寄存器单元级联以得到移位寄存器。因此，每一个移位寄存器可以对应有一级数，记为n。其中，第n级移位寄存器单元的输出信号Gout又可以记为Gn。

因此，类似地，在图1中，Gn-1所示的信号端可以是用于输入第n-1级移位寄存器单元的输出信号；Gn+1所示的信号端可以是用于输入第n+1级移位寄存器单元的输出信号。

对于图1中其余的信号端，FW所示的信号端可以用于持续输入高电位，VGL所示的信号端可以用于持续输入低电位，Clock所示的信号端可以用于输入时钟信号。而至于Reset、Goff以及BW分别所示的信号端，则可以按照图2所示的时序图输入相应的电平信号，此处可以不作赘述。

结合图1与图2，图1所示的移位寄存器单元的工作原理可以总结如下：

在第一阶段a′，信号端Reset与信号端Goff输出高电位，P′节点处于低电位，晶体管T′4关断，Gout没有输出高电位。

在第二阶段b′，信号端Gn-1输入高电位，控制晶体管T′0导通，以使得信号端FW对P′节点充电，抬高P′节点的电位；此时，晶体管T′4导通，但由于信号端Clock输入低电位，因此Gout没有输出高电位。

在第三阶段c′，信号端Gn-1输入低电位，信号端Clock输入高电位，在晶体管T′4的栅极和源极寄生电容的电容耦合作用下，P′节点的电位继续被抬高，晶体管T′4的导通能力也大大增加，使得Gout输出高电位；

此外，在第三阶段c′，P′节点处于高电位，晶体管T′3与晶体管T′6导通，Q′节点电位被信号源VGL拉低，晶体管T′2与晶体管T′5关断，避免将P′节点的电位拉低。

在第四阶段d′，信号端Gn-1输入低电位，信号端Clock输入低电位，Gn+1输出高电位，拉低P′节点的电位，此时Gout没有输出高电位；

此外，在第四阶段d′，P′节点的电位被拉低，晶体管T′3与晶体管T′6关断，Q′节点电位在下拉控制模块的控制下被拉高，晶体管T′2与晶体管T′5导通，P′节点的电位被信号源VGL可靠拉低。

图1所示的移位寄存器单元在一定程度上能够补偿各晶体管阈值电压漂移。然而，在实际工作过程，受到各种因素的影响，仍然可能出现P′节点与Q′节点之间能力不匹配的问题。以下针对两节点能力不匹配的问题出现的原因，以及带来的影响进行举例说明。

一般来说，显示面板中每一行像素单元对应的移位寄存器单元完成高电位的输出后，一帧图像刷新完毕，此时将进入到消隐(blanking)阶段。在blanking阶段，在Q′节点的控制下，第一下拉模块不断针对P′节点的电位的进行拉低。

在一些应用场景下，移位寄存器单元所应用的显示面板可能存在改变刷新频率的需求，比如，可能需要将显示面板的刷新频率从60Hz提升至90Hz，或者从60Hz降低至45Hz。然而，由于显示面板的尺寸与构造可能已经确定，因此，往往需要通过信号时序调整的方式，来实现刷新频率的改变。刷新频率的改变，将导致blanking阶段的时间发生变化，进而产生P′节点与Q′节点之间能力不匹配的问题。

比如，当刷新频率提升导致blanking阶段的时间减少时，晶体管T′2与晶体管T′5(对应第一下拉模块)可能无法保证充足的导通时间，导致信号源VGL难以有效将P′节点的电位拉低；在P′节点电位难以有效被拉低的情况下，晶体管T′3与晶体管T′6(对应第二下拉模块)可能长时间保持导通，Q′节点的电位不断被信号源VGL拉低，下拉控制模块难以有效将Q′节点的电位的拉升，这样又会使得在下一个刷新周期中，晶体管T′2与晶体管T′5更难得到可靠的导通。

可见，在刷新频率提升的情况下，随着工作时间推移，P′节点的电压越来越高，相应的能力越来越强；相反地，Q′节点的能力越来越弱。这样导致P′节点始终钳制Q′节点，进而引起Gout输出异常。

例如，正常情况下，在一个刷新周期内，上述第四阶段d′之后，Gout会保持低电位。而当P′节点始终钳制Q′节点时，第四阶段d′之后，P′节点可能维持较高的电位，使得晶体管T′4具有一定的导通能力。由于信号端Clock在第四阶段d′之后依然可能输入高电位，且晶体管T′4具有一定的导通能力，因此导致Gout会异常输出高电位。

再比如，当刷新频率降低导致blanking阶段的时间增加时，晶体管T′2与晶体管T′5具有过长的导通时间，信号源VGL将P′节点的电位的充分拉低；在P′节点的电位的充分拉低的情况下，晶体管T′3与晶体管T′6可能无法得到充分的导通，进而使得信号源VGL难以有效将Q′节点的电位拉低，Q′节点的电位在下拉控制模块的拉升作用下不断提升；在后续过程中，由于Q′节点的电位保持较高的电位，晶体管T′2与晶体管T′5难以有效关断，又会将P′节点的电位不断拉低。

可见，在刷新频率降低的情况下，随着工作时间推移，P′节点的能力越来越弱，Q′节点的能力越来越强。这样导致Q′节点始终钳制P′节点，进而引起Gout输出异常。

例如，在上述的第二阶段b′与第三阶段c′，正常情况下P′节点会不断充电，以提高电位。而当Q′节点始终钳制P′节点时，晶体管T′2与晶体管T′5具有一定的导通能力，进而可能在第二阶段b′与第三阶段c′拉低P′节点电位，使得P′节点无法达到正常的高电位。在这种情况下，晶体管T′4可能导通能力不足。当第三阶段c′信号端Clock输入高电位时，受到晶体管T′4导通能力的影响，可能导致Gout的输出电位偏低，即引起Gout输出异常。

当然，在实际应用中，除了刷新频率的改变这一因素外，也可能存在其他因素导致P′节点与Q′节点之间能力不匹配。比如，在高温高湿类工作中，随着晶体管特性逐渐漂移，也会导致两节点之间能力不匹配。

为了解决图1所示的移位寄存器单元在工作过程中产生的P′节点与Q′节点之间能力不匹配的问题，如图3所示，图3是本申请实施例提供的移位寄存器单元的结构示意图之一，本申请实施例提供了一种移位寄存器单元，包括：

输入模块100，输入模块100耦接至第一输入信号端Gn-1、第一电压信号端FW以及第一节点P，输入模块100被配置为在第一输入信号端Gn-1的控制下，将来自第一电压信号端FW的第一电压信号传输至第一节点P；

输出模块200，输出模块200耦接至时钟信号端Clock、输出信号端Gout以及第一节点P，输出模块200被配置为在第一节点P的控制下，将来自时钟信号端clock的时钟信号传输至输出信号端Gout；

第一下拉模块300，第一下拉模块300耦接至第一节点P、第二节点Q以及第二电压信号端VGL，下拉模块被配置为在第二节点Q的控制下，通过第二电压信号端VGL将第一节点P的电位拉低；

下拉控制模块400，下拉控制模块400耦接至第三电压信号端QUP、第三节点S以及第二节点Q，下拉控制模块400被配置为在第三节点S的控制下，通过第三电压信号端QUP将第二节点Q的电位拉高；

电压调节模块500，电压调节模块500包括第一电容C1，电压调节模块500耦接至第二输入信号端Gn-2、第一输入信号端Gn-1、第一电压信号端FW、第一节点P以及第三节点S，电压调节模块500被配置为在第二输入信号端Gn-2的控制下，通过第一电压信号端FW对第一电容C1的第一端N充电，且在第一节点P与第一输入信号端Gn-1的控制下，通过第一电压信号端FW对第一电容C1的第二端M充电，第一电压信号端FW对第一电容C1的第二端M的充电量与第一节点P的电压正相关，第一电容C1的第一端N与第三节点S连接。

本实施例中，第一节点P可以对应上文中的第一节点P′或者上拉节点，第一节点Q可以对应上文中的第一节点Q′或者下拉节点。

以下结合一个应用场景，对本实施例中移位寄存器单元的工作原理进行说明。

为便于理解各个模块之间的工作关系，如图3所示，在图3中，实心箭头可以认为是控制信号的传输方向，而非实心箭头可以认为是非用于控制的电压信号的传输方向。

值得强调的是，本申请实施例提供移位寄存器单元的各个结构示意图中，各个信号端与模块之间的连线，以及模块与模块之间的连线，仅用于耦接关系的示意，连线箭头形式的区分也仅是为了比较直观地展示控制信号或非控制信号的传输关系。这些连线并不构成对移位寄存器单元中各电子元件之间具体连接线设置方式的限定。

图4是图3所示的移位寄存器单元的各个信号端的输入信号的时序图的一个示例图，如图4所示：

在第一阶段a，第二输入信号端Gn-2可以输入控制信号，以控制第一电压信号端FW对第一电容C1的第一端N(以下简称第一端N)充电，此时第一端N的电压可以记为V1；

在第二阶段b，第一输入信号端Gn-1可以输入控制信号，以控制第一电压信号端FW将第一电压信号传输至第一节点；此时，第一节点P的电压可以记为V2；

此时，第一输入信号端Gn-1输入的控制信号，以及第一节点P的电压可以共同作用，使得第一电压信号端FW对第一电容C1的第二端M(以下简称第二端M)充电。

本实施例中，第一电压信号端FW对第二端M充电量，与第一节点P的电压V2正相关。

举例来说，第一节点P可以通过晶体管连接到第一电压信号端FW对第二端M的充电回路中。其中，第一节点P可以连接晶体管的栅极，第二端M连接晶体管的漏极。当晶体管工作于线性区时，栅极的电压越大，漏极电流越大，在一定时间内，第二端M的充电量越大。

由于在第一阶段a对第一端N进行了充电，第二阶段b对第二端M充电后，在电容耦合作用下，第一端N的电压由V1抬升至V3；容易理解的是，V2与(V3-V1)是正相关的，若V1恒定，则V2与V3也是正相关的。

由于第一端N与第三节点S连接，结合以上分析可知，当第一节点P的电压越高，则第三节点S的电压越高，反之亦然。

在第三阶段c，时钟信号端Clock可以输入时钟信号(高电位)，在第一节点P的控制下，该时钟信号可以传输至输出信号端Gout。

在第四阶段d，在第三节点S的控制下，第三电压信号端QUP将第二节点Q的电位拉高。这里，也可以通过设置晶体管，并使得晶体管工作于线性区，使得第三节点S的电压越高，第二节点Q被拉高后的电压越高，反之亦然，具体将在下文中进一步举例说明。

第一下拉模块300可以在第二节点Q的控制下，通过第二电压信号端VGL将第一节点P的电位拉低。类似地，此处也可以使得第一下拉模块300包括晶体管，并使得晶体管工作于线性区，相应地，当第二节点Q的电压越高，第二电压信号端VGL对第一节点P的电位拉低能力越强，反之亦然。

值得强调的是，图4是为便于理解移位寄存器单元的工作原理而给出的示例图，在实际应用中，各信号端的时序可以根据需要进行调整，能够实现以上工作阶段即可。

结合以上关于移位寄存器单元的工作原理的说明可知，在第二阶段b，第一节点P的电压越高，则在第四阶段d，第二节点Q的电压越高，第一下拉模块300对第一节点P的电位下拉能力越强，如此可以避免第一节点P钳制第二节点Q，反之亦然。因此，在移位寄存器单元的各个工作阶段，第一节点P与第二节点Q能够实现相互钳制，上述blanking阶段时间的增加或减少，均难以对第一节点P与第二节点Q之间的相对能力产生影响。

可见，本实施例中，通过电压调节模块500的设置，可以有效保证第一节点P与第二节点Q之间电压匹配程度，进而有助于提升输出信号的质量。

当本实施例提供的移位寄存器单元应用于显示面板时，输出信号的质量的提升，也可以有效避免显示面板显示异常。

为了简化说明，在下文实施例中，有关第一阶段a、第二阶段b等相关工作阶段的描述，可以认为是与本实施例中的各个工作阶段相对应的。

可选地，如图5所示，图5是本申请实施例提供的移位寄存器单元的一种结构示意图，在图3所示结构的基础上，本实施例中移位寄存器单元还可以包括第二下拉模块600；

第二下拉模块600耦接至第一电容C1的第二端M、第二输入信号端Gn-2以及第二电压信号端VGL；第二下拉模块600被配置为在第二输入信号端Gn-2的控制下，通过第二电压信号端VGL将第一电容C1的第二端M的电位拉低。

结合图3中所示的移位寄存器单元的工作原理的说明，在第一阶段a，第二输入信号端Gn-2可以输入控制信号，以控制第一电压信号端FW对第一端N充电。而本实施例中，为了保证对第一端N的充电量的稳定性，第二输入信号端Gn-2输入的控制信号，还可以使第二电压信号端VGL拉低第二端M的电位。

具体来说，在第一阶段a，第一电容C的第一端N可以连通至第二电压信号端VGL，第二端M可以连通至第一电压信号端FW。因此，第一电容C的两端可以具有比较稳定的电势差，根据电荷量等于电容乘电势差的公式可知，在第一阶段a，第一电容C的第一端N的充电量可以比较稳定，如此，可以有效避免第一端N的充电量的波动导致的第三节点S的电压的波动，进而使得第一节点P的电压变化能够有效影响第二节点Q的电压变化，提高第一节点P与第二节点Q之间电压匹配程度。

可选地，如图6所示，图6是本申请实施例提供的移位寄存器单元的再一种结构示意图，电压调节模块500还包括第一晶体管T1、第二晶体管T2以及第三晶体管T3，第二下拉模块600包括第四晶体管T4；其中，

第一晶体管T1的栅极连接第一输入信号端Gn-1，第一晶体管T1的源极连接第一电压信号端FW，第一晶体管T1的漏极连接第二晶体管T2的源极；

第二晶体管T2的栅极连接第一节点，第二晶体管T2的漏极连接第四晶体管T4的源极与第一电容C1的第二端M；

第四晶体管T4的栅极连接第二输入信号端Gn-2，第四晶体管T4的漏极连接第二电压信号端VGL；

第三晶体管T3的栅极连接第二输入信号端Gn-2，第三晶体管T3的源极连接第一电压信号端FW，第三晶体管T3的漏极连接第三节点S。

在一个示例中，上述的各个晶体管，均可以是薄膜晶体管(Thin FilmTransistor，TFT)。为简化描述，以下实施例提到的各个晶体管，若无特殊说明，也均以晶体管是TFT为例进行说明。

在一个示例中，上述的各个晶体管可以工作于截止区、线性区以及饱和区。其中，晶体管工作于线性区时，栅极的电压与漏极电流可以是正相关的。

相应地，在上述的第一阶段a，第二输入信号端Gn-2可以是输出高电位，第一输入信号端Gn-1可以输出低电位。此时第一晶体管T1处于关断状态；第一节点P此时也可以因未充电而处于低电位，第二晶体管T2页处于关断状态。因此，第一电压信号端FW与第一电容C1的第二端M之间不连通。

与此同时，由于Gn-2输出高电位，第三晶体管T3与第四晶体管T4可以是处于导通状态的。其中，第四晶体管T4导通，使得第二电压信号端VGL可以将第一电容C1的第二端M的点位拉低；第三晶体管T3导通，第一电压信号端FW可以对第一电容C1的第一端N充电，该阶段充电后的第一端N的电压可以记为V1。

在进入第二阶段b后，第一输入信号端Gn-1可以是输出高电位，第二输入信号端Gn-2可以输出低电位。此时，第三晶体管T3与第四晶体管T4可以是处于关断状态的。此时，第二电压信号端VGL与第二端M不导通，因此第二电压信号端VGL不会继续拉低第二端M的点位。第一电容C1的第一端N与第一电压信号端FW断开。

与此同时，第一输入信号端Gn-1输出高电位，第一电压信号端FW的第一电压信号传输至第一节点P，第一节点P的电压提升至V2。第一输入信号端Gn-1与第一节点P分别连接第一晶体管T1的栅极与第二晶体管T2的栅极，由于第一输入信号端Gn-1与第一节点P均处于高电压，因此第一晶体管T1与第二晶体管T2导通，第一电压信号端FW对第一电容C1的第二端M充电。

其中，第一节点P的电压V2可以使第二晶体管T2工作于放大区，进而，第一电容C1的第二端M充电的充电量与第一节点P的电压正相关。

由于电容耦合作用，在第二端M充电时，第一端N的电压也会相应提升，设经历第二阶段b后，第一端N的电压抬升至V3，即第三节点S的电压抬升至V3。如上文所示的，(V3-V1)的值是与V2正相关的。

在第三阶段c与第四阶段d，第一输入信号端Gn-1与第二输入信号端Gn-2均可以输出低电位，此时，第一晶体管T1、第三晶体管T3以及第四晶体管T4均处于关断状态，第一电容C1两端的电压，以及第三节点S的电压均可以得到保持。因此，在第二阶段b第三节点S的电压V3，可以稳定地输入到下拉控制模块400，以实现对第二节点P的点位的调节。

可见，本实施例中，通过各晶体管之间连接关系的设计，可以保证第一电容C1的两端的充电过程的顺利进行，同时，也可以有效保证第一节点P的电压变化，能够可靠地引起第三节点S的电压变化，进而对第二节点Q的电压变化产生正向的影响，保证第一节点P与第二节点Q之间电压的匹配程度。

容易理解的是，各个晶体管的源极和漏极的连接位置，可以根据晶体管的沟道类型进行相应调整。比如，第一晶体管T1为P沟道晶体管时，可以是源极连接第一电压信号端FW；而在第一晶体管T1为N沟道晶体管时，可以是漏极连接第一电压信号端FW。

可选地，如图7所示，图7是本申请实施例提供的移位寄存器单元的另一种结构示意图，下拉控制模块400包括第五晶体管T5；

第五晶体管T5的栅极连接第三节点S，第五晶体管T5的源极连接第三电压信号端QUP，第五晶体管T5的漏极连接第二节点Q。

本实施例中，第五晶体管T5可以工作于线性区，即栅极电压越大，漏极电流越大。

第五晶体管T5的栅极连接第三节点S，第五晶体管T5的漏极连接第二节点Q，也就是说第三节点S的电压越大，则第二节点Q的电流越大，第五晶体管T5的管压降越小。

在一个示例中，第三电压信号端QUP的输出信号可以存在高低点位之分，在第一阶段a至第三阶段c，第三电压信号端QUP输出低电位，在第四阶段d，第三电压信号端QUP输出高电位，以拉高第二节点Q的电位。且第三节点S的电压越大，第二节点Q的电位的拉高程度越大。

在另一个示例中，第三电压信号端QUP与第一电压信号源FW可以是同一个信号源，持续输出高电位。或者，第三电压信号端QUP与第一电压信号源FW也可以是独立的信号源，分别持续输出高电位，两者的输出电压可以相等也可以不等，以适应不同晶体管的工作参数要求。

在第三电压信号端QUP持续输出高电位的情况下，可以使得在第二阶段b至第三阶段c，第二节点Q的电位可以持续被第二电压信号端VGL拉低，以免出现第一节点P在第一下拉模块300的控制下，电位被异常拉低的情况。而在第四阶段d，可以将第二节点Q与第二电压信号端VGL断开，以使得第三电压信号端QUP能够拉高第二节点Q的电位。可实现该工作过程的移位寄存器单元的具体构造，将在下文中再详细说明。

可选地，如图8所示，图8是本申请实施例提供的移位寄存器单元的另一种结构示意图，下拉控制模块400还包括第六晶体管T6与第七晶体管T7；其中，

第六晶体管T6的栅极与源极均连接第三电压信号端QUP，第六晶体管T6的漏极与第七晶体管T7的栅极连接；

第七晶体管T7的源极连接第三电压信号端QUP，第七晶体管T7的漏极连接第二节点Q。

在一个举例中，第六晶体管T6与第七晶体管T7可以工作于线性区，且两者的特性参数可以相同。设第三电压信号端QUP持续输出高电位，且电压为V4。

若不考虑第五晶体管T5，第六晶体管T6工作于线性区时，源极与漏极之间存在一定的压降，记为ΔV1，因此，第六晶体管T6的漏极的电压V5要小于V4；第七晶体管T7的栅极电压等于V5，相应地，第七晶体管T7的源极与漏极之间的压降ΔV2可以大于ΔV1。此时，第二节点Q的电压等于(V4-ΔV2)。在一定程度上，第七晶体管T7可以等效为一阻值恒定的分压电阻(以下简称第一等效电阻)。

当然，以上是对第六晶体管T6与第七晶体管T7之间特性参数与工作参数的一些举例说明，在实际应用中，这些特性参数与工作参数均可以根据需要进行调整。

与第七晶体管T7类似，第五晶体管T5同样可以等效为一分压电阻(以下简称第二等效电阻)，但其阻值可以是随第三节点S的电压的变化而变化的。具体来说，第三节点S的电压越高，第五晶体管T5的源极和漏极之间的压降越小，等效于第二等效电阻的阻值越小。

如图8所示，第五晶体管T5与第七晶体管T7可以认为是并联在第三电压信号端QUP与第二节点Q之间的。第二等效电阻的阻值越小，第一等效电阻与第二等效电阻并联后的总阻值也越小，两者带来的压降也越小，第二节点Q的电压越高；反正依然。

综上可见，第一节点P的电压越高，第三节点S的电压越高，第二节点Q的电压也越高，反之亦然；如此，可以有效避免出现第一节点P与第二节点Q能力不匹配的情况。

作为图8对应实施例的一个变化例，如图9所示，图9是本申请实施例提供的移位寄存器单元的另一种结构示意图，在下拉控制模块400包括第六晶体管T6与第七晶体管T7的情况下，本实施例中，第六晶体管T6与第七晶体管T7还可以是按照如下方式进行连接的：

第六晶体管T6的栅极与源极均连接第三电压信号端QUP，第六晶体管T6的漏极与第七晶体管T7的栅极连接；

第七晶体管T7的源极与第五晶体管T5的漏极连接，第七晶体管T7的漏极连接第二节点Q。

如图9所示，本实施例与上一实施例之间的差异在于，将第五晶体管T5与第七晶体管T7并联在第三电压信号端QUP与第二节点Q之间的连接方式，替换为第五晶体管T5与第七晶体管T7串联在第三电压信号端QUP与第二节点Q之间。

类似地，第五晶体管T5与第七晶体管T7可以分别等效为第二等效电阻与第一等效电阻。第三节点S的电压越高，第二等效电阻的阻值越小，第一等效电阻与第二等效电阻串联后的总阻值也越小，两者带来的压降也越小，第二节点Q的电压越高；反正依然。

基于图8和图9可见，本申请实施例针对下拉控制模块400设计了不同的电路构造，在实际应用中，可以根据各晶体管的特性参数与工作参数的设计需要，选择合理的电路构造，因此可以有效提升本申请实施例提供的移位寄存器单元的适用性。

如图10所示，图10是本申请实施例提供的移位寄存器单元的另一种结构示意图，移位寄存器单元还包括第三下拉模块700，第三下拉模块700包括第八晶体管T8与第九晶体管T9；其中，

第八晶体管T8的栅极连接第一节点P，第八晶体管T8的源极连接第二节点Q，第八晶体管T8的漏极连接第二电压信号端VGL；

第九晶体管T9的栅极连接第一节点P，第九晶体管T9的源极连接第六晶体管T6的漏极，第九晶体管T9的漏极连接第二电压信号端VGL。

结合上文对图3所示的移位寄存器单元的工作原理的描述，在第二阶段b与第三节点，第一节点P处于高电位。

第八晶体管T8的栅极与第九晶体管T9的栅极均连接第一节点P，第一节点P处于高电位处于高电位时，可以使第八晶体管T8与第九晶体管T9充分导通，以使得第二电压信号端VGL能够拉低第二节点Q与第七晶体管T7的栅极的电位。

如此，第二电压信号端VGL持续拉低第二节点Q电位，使得第一下拉模块300将第一节点P与第二电压信号端VGL断开，避免第二电压信号端VGL在第二阶段b与第三阶段c拉低第一节点P的电位导致Gout输出异常。

此外，第二电压信号端VGL拉低第七晶体管T7的栅极的电位，也可以使得第七晶体管T7关断，在如图10所示的第五晶体管T5与第七晶体管T7串联的情况下，第七晶体管T7关断，也可以有效避免在第二阶段b与第三阶段c，第三电压信号端QUP抬高第二节点Q的电位，进而起到冗余保障Gout正常输出的作用。

当然，在第五晶体管T5与第七晶体管T7并联的情况下，通过第二电压信号端VGL持续拉低第二节点Q电位，也可以起到避免Gout输出异常的作用，此处不再对第五晶体管T5与第七晶体管T7并联时的电路结构及工作原理进行赘述。

可选地，如图11所示，图11是本申请实施例提供的移位寄存器单元的另一种结构示意图，输出模块200包括第十晶体管T10与第二电容C2；其中，

第十晶体管T10的栅极连接第一节点P，第十晶体管T10的源极连接时钟信号端Clock，第十晶体管T10的漏极连接输出信号端Gout；

第二电容C2的第一端连接第一节点P，第二电容C2的第二端连接输出信号端Gout。

结合上文对图3所示的移位寄存器单元的工作原理的描述，在第二阶段b，第一输入信号端Gn-1可以输入控制信号，以控制第一电压信号端FW将第一电压信号传输至第一节点；此时，第一节点P的电压，也就是第二电容C2的第一端的电压为V2。

与此同时，时钟信号端Clock处于低电位，输出信号端Gout不会输出高电位。

在第三阶段c，时钟信号端Clock输入高电位的时钟信号，由于第十晶体管T10的栅极与源极之间存在寄生电容，在电容耦合作用下，第一节点P的电压被进一步拉升至V6，第十晶体管T10的导通能力也得到增加。此时，高电位的时钟信号可以传输至输出信号端Gout。

可见，本实施例中，基于第二电容C2的电容耦合作用，可以有效保证输出信号端Gout的输出信号的质量。

在一个示例中，当第一节点P的电压为V6时，第十晶体管T10可以工作于饱和区，进而使得输出信号端Gout能够可靠输出高电位。

可选地，如图12所示，图12是本申请实施例提供的移位寄存器单元的另一种结构示意图，第一下拉模块300包括第十一晶体管T11与第十二晶体管T12；其中，

第十一晶体管T11的栅极连接第二节点Q，第十一晶体管T11的源极连接第一节点P，第十一晶体管T11的漏极连接第二电压信号端VGL；

第十二晶体管T12的栅极连接第二节点Q，第十二晶体管T12的源极连接输出信号端Gout，第十二晶体管T12的漏极连接第二电压信号端VGL。

如上文所示的，第一下拉模块300可用于在第二节点Q的控制下，通过第二电压信号端VGL将第一节点P的电位拉低。

本实施例中，在第二节点Q处于高电位的情况下，可以使得第十一晶体管T11导通，第二电压信号端VGL可以拉低第二节点Q的电位。

一般来说，以上通过第二电压信号端VGL可以拉低第二节点Q的电位的过程，可以发生在第四阶段d。在第四阶段d，输出信号端Gout已经完成了输出信号的输出，为避免输出信号端Gout持续处于高电位状态，第十二晶体管T12也可以在第二节点Q的高电位的控制下导通，进而使得第二电压信号端VGL将输出信号端Gout的电位拉低。

由于第二节点Q的电位被持续拉低，因此第十晶体管T10因栅极处于低电位而关断，即便后续时钟信号端Clock输入高电位，也无法使得输出信号端Gout输出高电位，从而有效保证了输出信号端Gout的输出信号的质量。

可选地，如图13所示，图13是本申请实施例提供的移位寄存器单元的另一种结构示意图，移位寄存器单元还可以包括复位模块800，复位模块800包括第十三晶体管T13与第十四晶体管T14；其中，

第十三晶体管T13的栅极连接第一复位信号端Reset，第十三晶体管T13的源极连接第一节点P，第十三晶体管T13的漏极连接第二电压信号端VGL；

第十四晶体管T14的栅极连接第二复位信号端Goff，第十四晶体管T14的源极连接输出信号端Gout，第十四晶体管T14的漏极连接第二电压信号端VGL。

在一个示例，第一复位信号端Reset与第二复位信号端Goff可以是同一个信号端，比如，两者均可以连接下一级移位寄存器单元的输出信号端。

在另一个示例中，第一复位信号端Reset与第二复位信号端Goff也可以是不同的信号端。

以下主要以第一复位信号端Reset与第二复位信号端Goff为不同的信号端为例，对复位模块800的一些可行工作方式进行举例说明。值得强调的是，在实际应用中，复位模块800可以实现其中的某一工作方式，也可以同时实现多个工作方式。

复位模块800可以工作于第一阶段a之前，比如，在第二输入信号端Gn-2输入信号之前，第一复位信号端Reset与第二复位信号端Goff可以输入高电位，第十三晶体管T13与第十四晶体管T14导通，拉低第一节点P与输出信号端Gout的电位，以使得移位寄存器单元在进入到信号输出周期之前，第一节点P与输出信号端Gout具有比较合理的初始电位。

复位模块800可以工作于第四阶段d，比如，第一复位信号端Reset可以连接下一级移位寄存器单元的输出信号端，进而可以在下一级移位寄存器单元的输出高电位时，控制第十三晶体管T13导通，以通过第二电压信号端VGL拉低第一节点P的电位。

复位模块800可以工作于blanking阶段，比如，第二复位信号端Goff输入高电平，使得第十四晶体管T14导通，通过第二电压信号端VGL拉低输出信号端Gout的电位。

基于以上描述可见，本实施例中设置的复位模块800，可以根据实际的需求，在移位寄存器单元的预设工作阶段，通过第二电压信号端VGL有效拉低第一节点P的电位。

可选地，如图14所示，图14是本申请实施例提供的移位寄存器单元的另一种结构示意图，移位寄存器单元还包括下拉充电模块900，下拉充电模块900包括第十五晶体管T15；

第十五晶体管T15的栅极连接第三输入信号端Gn+1，第十五晶体管T15的漏极连接第四电压信号端BW，第十五晶体管T15的源极连接第一节点P。

本实施例中，下拉充电模块900可以实现电位下拉和充电两项功能中的至少一项。

首先对下拉充电模块900的电位下拉功能进行举例说明。下拉充电模块900可以在第四阶段d实现对第一节点P的电位下拉的功能。

具体来说，在第四阶段d，第四电压信号端BW输入低电位，第三输入信号端Gn+1输入高电位，此时，第十五晶体管T15导通，第四电压信号端BW可以下拉第一节点P的电位。

在一个实施方式中，在移位寄存器单元包括第三下拉模块700的情况下，下拉充电模块900根据第三输入信号端Gn+1输入的高电位，辅助拉低第一节点P的电位，进而使得第三下拉模块700中的第八晶体管T8与第九晶体管T9关断，第二节点Q的电位被第三电压信号端QUP抬高，进而进一步控制第一下拉模块300拉低第一节点P的电位。

下拉充电模块900还可以在blanking阶段对第一节点P充电。

具体来说，在blanking阶段，第四电压信号端BW可以输入高电位，若第一节点P的电压过低，则在第十五晶体管T15微打开的情况下，可以通过第四电压信号端BW对第一节点P充电，避免第一节点P的电位被过度拉低。

在实际应用中，第四电压信号端BW的电位可以根据需要进行设定，以使得下拉充电模块900在blanking阶段对第一节点P的充电量保持在比较合理的水平。

在一个示例中，第十五晶体管T15在第四阶段d可以工作于饱和区，而在blanking阶段可以工作于线性区。

可选地，如图15所示，图15是本申请实施例提供的移位寄存器单元的另一种结构示意图，输入模块100包括第十六晶体管T16；

第十六晶体管T16的栅极连接第一输入信号端Gn-1，第十六晶体管T16的源极连接第一电压信号端FW，第十六晶体管T16的漏极连接第一节点P。

在一个示例中，在第二阶段b，第一输入信号端Gn-1输入高电位，使得第十六晶体管T16导通，第一电压信号端FW的第一电压信号传输至第一节点P，将第一节点P的电压抬升至V2。在第三阶段c，第一输入信号端Gn-1输入低电位，第十六晶体管T16关断，以便第一节点P能够保持高电位。而后续第一节点P可以进一步在第二电容C2的电容耦合作用下拉高电位，以便输出信号端Gout正常输出信号。

图16和图17是在一些具体应用例中，图16是本申请实施例提供的移位寄存器单元的另一种结构示意图，图17是本申请实施例提供的移位寄存器单元的另一种结构示意图，移位寄存器单元的电路结构示意图。在这些具体应用例中，移位寄存器单元可以包括输入模块100、输出模块200、第一下拉模块300、下拉控制模块400、电压调节模块500、第二下拉模块600、第三下拉模块700、复位模块800以及下拉充电模块900。

图16所示移位寄存器单元与图17所示移位寄存器单元的差异在于：前者的下拉控制模块400中，第五晶体管T5与第七晶体管T7为并联；后者的下拉控制模块400中，第五晶体管T5与第七晶体管T7为串联。

如图18所示，图18是图16或图17所示的移位寄存器单元的各个信号端的输入信号的时序图。

而以上各个模块的电子元件的组成与连接关系，以及各个模块的工作原理，均已在上文实施例中进行了详细的说明，此处不做赘述。在这些具体应用例中，移位寄存器单元中的电压调节模块500可以使第一节点P与第二节点Q之间电压相匹配，从而保证输出模块200的输出信号的质量。

如图19所示，图19是本申请实施例提供的移位寄存器的一种结构示意图，本申请实施例还提供了一种移位寄存器，包括：多级上文实施例所示的移位寄存器单元；其中，

第n级移位寄存器单元的第一输入信号端连接第n-1级移位寄存器单元的输出信号端；第n级移位寄存器单元的第二输入信号端连接第n-2级移位寄存器单元的输出信号端，n为大于2的整数。

以下结合图3所示的移位寄存器单元的结构，对申请实施例提供的移位寄存器的工作原理进行介绍。

在第一阶段，第n-2级移位寄存器单元的输出模块可以输出高电位，该高电位可以输入到第n级移位寄存器单元的第二输入信号端(对应Gn-2)，第n级移位寄存器单元中的第一电容C1的第一端N充电，此时，第一端N的电压可以记为V1；

在第二阶段，第n-1级移位寄存器单元的输出模块可以输出高电位，该高电位可以输入到第n级移位寄存器单元的第一输入信号端(对应Gn-1)，第n级移位寄存器单元中的第一节点P的电位被抬高至V2。

同时，第n级移位寄存器单元中的第一电容C1的第二端M充电，在电容耦合作用下，第一端N的电压由V1抬升至V3，第一端N与第三节点S连接，相应地，第三节点S的电压为V3。容易理解的是，V2与(V3-V1)是正相关的，若V1恒定，则V2与V3也是正相关的。

在第三阶段，第n级移位寄存器单元中的时钟信号端Clock可以输入时钟信号(高电位)，在第一节点P的控制下，该时钟信号可以传输至输出信号端Gout。

在第四阶段，第n级移位寄存器单元中，在第三节点S的控制下，第三电压信号端QUP将第二节点Q的电位拉高，第一下拉模块可以在第二节点Q的控制下，通过第二电压信号端VGL将第一节点P的电位拉低，输出信号端Gout不输出高电位。

结合以上关于移位寄存器的工作原理的说明可知，对于第n级移位寄存器单元，在第二阶段，第一节点P的电压越高，则在第四阶段，第二节点Q的电压越高，第一下拉模块对第一节点P的电位下拉能力越强，如此可以避免第一节点P钳制第二节点Q，反之亦然。可见，本实施例中，通过电压调节模块的设置，可以有效保证第一节点P与第二节点Q之间电压匹配程度，进而有助于提升输出信号的质量。

可选地，如图20所示，图20是本申请实施例提供的移位寄存器的再一种结构示意图，在移位寄存器单元包括下拉充电模块的情况下，第n级移位寄存器单元的第三输入信号端连接第n+1级移位寄存器单元的输出信号端。

上述第三阶段，第n级移位寄存器单元输出的高电位可以输入到第n+1级移位寄存器，以使得在上述的第四阶段，第n+1级移位寄存器单元的输出模块能够输出高电位，而该高电位可以输入至第n级移位寄存器单元的第三输入信号端。

相应地，对于第n级移位寄存器单元，在第四阶段，第四电压信号端可以输入低电位，以拉低第一节点P的电位。

本申请实施例还提供了一种显示装置，包括上述的移位寄存器。

如图21所示，图21是本申请实施例提供的显示面板的结构示意图，显示装置可以包括显示区VA和非显示区AA，非显示区AA围绕显示区VA设置，而移位寄存器可以设置在非显示区AA中。

需要说明的是，上述移位寄存器单元实施例与移位寄存器实施例的实现方式同样适应于该显示装置的实施例中，并能达到相同的技术效果，在此不再赘述。

如图22所示，图22是本申请实施例提供的驱动方法的流程示意图，本申请实施例还提供了一种应用于上述的移位寄存器单元的驱动方法，该方法包括：

步骤2201，在第一阶段，第一输入信号端输入低电位，第二输入信号端输入高电位，通过第一电压信号端对第一电容的第一端充电，以拉高第三节点的电位；

步骤2202，在第二阶段，第一输入信号端输入高电位，第二输入信号端输入低电位，通过第一电压信号端拉高第一节点的电位，通过第一电压信号端对第一电容的第二端充电，以进一步拉高第三节点的电位；其中，第一电压信号端对第一电容的第二端的充电量与第一节点的电位正相关；

步骤2203，在第三阶段，时钟信号端输入高电位，以使输出信号端输出高电位；

步骤2204，在第四阶段，在第三节点的控制下，通过第三电压信号端拉高第二节点的电位；在第二节点的控制下，通过第二电压信号端拉低第一节点的电位。

本实施例中，在步骤2202中，第一电压信号端对第一电容的第二端的充电量与第一节点的电压正相关，而第一电压信号端对第一电容的第二端的充电量则与第三节点的电位的抬升程度正相关。

因此，第一节点的电压越高，第三节点的电压越高，在步骤2204中，第二节点的电位拉升程度也越高，第二节点的电压越高。反之亦然。

可见，本申请实施例可以有效保证第一节点与第二节点之间电压匹配程度，进而有助于提升输出信号的质量。

依照本申请如上文的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (16)

1.一种移位寄存器单元，其特征在于，包括：

输入模块，所述输入模块耦接至第一输入信号端、第一电压信号端以及第一节点，所述输入模块被配置为在所述第一输入信号端的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点；

输出模块，所述输出模块耦接至时钟信号端、输出信号端以及所述第一节点，所述输出模块被配置为在所述第一节点的控制下，将来自所述时钟信号端的时钟信号传输至所述输出信号端；

第一下拉模块，所述第一下拉模块耦接至所述第一节点、第二节点以及第二电压信号端，所述下拉模块被配置为在所述第二节点的控制下，通过所述第二电压信号端将所述第一节点的电位拉低；

下拉控制模块，所述下拉控制模块耦接至第三电压信号端、第三节点以及所述第二节点，所述下拉控制模块被配置为在所述第三节点的控制下，通过所述第三电压信号端将所述第二节点的电位拉高；

电压调节模块，所述电压调节模块包括第一电容，所述电压调节模块耦接至第二输入信号端、所述第一输入信号端、所述第一电压信号端、所述第一节点以及所述第三节点，所述电压调节模块被配置为在所述第二输入信号端的控制下，通过所述第一电压信号端对所述第一电容的第一端充电，且在所述第一节点与所述第一输入信号端的控制下，通过所述第一电压信号端对所述第一电容的第二端充电，所述第一电压信号端对所述第一电容的第二端的充电量与所述第一节点的电压正相关，所述第一电容的第一端与所述第三节点连接。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二下拉模块；

所述第二下拉模块耦接至所述第一电容的第二端、所述第二输入信号端以及所述第二电压信号端；所述第二下拉模块被配置为在所述第二输入信号端的控制下，通过所述第二电压信号端将所述第一电容的第二端的电位拉低。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述电压调节模块还包括第一晶体管、第二晶体管以及第三晶体管，所述第二下拉模块包括第四晶体管；其中，

所述第一晶体管的栅极连接所述第一输入信号端，所述第一晶体管的源极连接所述第一电压信号端，所述第一晶体管的漏极连接所述第二晶体管的源极；

所述第二晶体管的栅极连接所述第一节点，所述第二晶体管的漏极连接所述第四晶体管的源极与所述第一电容的第二端；

所述第四晶体管的栅极连接所述第二输入信号端，所述第四晶体管的漏极连接所述第二电压信号端；

所述第三晶体管的栅极连接所述第二输入信号端，所述第三晶体管的源极连接所述第一电压信号端，所述第三晶体管的漏极连接所述第三节点。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制模块包括第五晶体管；

所述第五晶体管的栅极连接所述第三节点，所述第五晶体管的源极连接所述第三电压信号端，所述第五晶体管的漏极连接所述第二节点。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述下拉控制模块还包括第六晶体管与第七晶体管；其中，

所述第六晶体管的栅极与源极均连接所述第三电压信号端，所述第六晶体管的漏极与所述第七晶体管的栅极连接；

所述第七晶体管的源极连接所述第三电压信号端，所述第七晶体管的漏极连接所述第二节点。

6.根据权利要求4所述的移位寄存器单元，其特征在于，所述下拉控制模块还包括第六晶体管与第七晶体管；其中，

所述第六晶体管的栅极与源极均连接所述第三电压信号端，所述第六晶体管的漏极与所述第七晶体管的栅极连接；

所述第七晶体管的源极与所述第五晶体管的漏极连接，所述第七晶体管的漏极连接所述第二节点。

7.根据权利要求5或6所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第三下拉模块，所述第三下拉模块包括第八晶体管与第九晶体管；其中，

所述第八晶体管的栅极连接所述第一节点，所述第八晶体管的源极连接所述第二节点，所述第八晶体管的漏极连接所述第二电压信号端；

所述第九晶体管的栅极连接所述第一节点，所述第九晶体管的源极连接所述第六晶体管的漏极，所述第九晶体管的漏极连接所述第二电压信号端。

8.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括第十晶体管与第二电容；其中，

所述第十晶体管的栅极连接所述第一节点，所述第十晶体管的源极连接所述时钟信号端，所述第十晶体管的漏极连接所述输出信号端；

所述第二电容的第一端连接所述第一节点，所述第二电容的第二端连接所述输出信号端。

9.根据权利要求8所述的移位寄存器单元，其特征在于，所述第一下拉模块包括第十一晶体管与第十二晶体管；其中，

所述第十一晶体管的栅极连接所述第二节点，所述第十一晶体管的源极连接所述第一节点，所述第十一晶体管的漏极连接所述第二电压信号端；

所述第十二晶体管的栅极连接所述第二节点，所述第十二晶体管的源极连接所述输出信号端，所述第十二晶体管的漏极连接所述第二电压信号端。

10.根据权利要求8所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括复位模块，所述复位模块包括第十三晶体管与第十四晶体管；其中，

所述第十三晶体管的栅极连接第一复位信号端，所述第十三晶体管的源极连接所述第一节点，所述第十三晶体管的漏极连接所述第二电压信号端；

所述第十四晶体管的栅极连接第二复位信号端，所述第十四晶体管的源极连接所述输出信号端，所述第十四晶体管的漏极连接所述第二电压信号端。

11.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括下拉充电模块，所述下拉充电模块包括第十五晶体管；

所述第十五晶体管的栅极连接第三输入信号端，所述第十五晶体管的漏极连接第四电压信号端，所述第十五晶体管的源极连接所述第一节点。

12.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第十六晶体管；

所述第十六晶体管的栅极连接所述第一输入信号端，所述第十六晶体管的源极连接所述第一电压信号端，所述第十六晶体管的漏极连接所述第一节点。

13.一种移位寄存器，其特征在于，包括：多级如权利要求1至12中任一项所述的移位寄存器单元；其中，

第n级所述移位寄存器单元的第一输入信号端连接第n-1级所述移位寄存器单元的输出信号端；第n级所述移位寄存器单元的第二输入信号端连接第n-2级所述移位寄存器单元的输出信号端，n为大于2的整数。

14.根据权利要求13所述的移位寄存器，其特征在于，在所述移位寄存器单元包括下拉充电模块的情况下，第n级所述移位寄存器单元的第三输入信号端连接第n+1级所述移位寄存器单元的输出信号端。

15.一种显示装置，其特征在于，包括如权利要求13或14所述的移位寄存器。

16.一种应用于如权利要求1至12中任一项所述的移位寄存器单元的驱动方法，其特征在于，所述方法包括：

在第一阶段，第一输入信号端输入低电位，第二输入信号端输入高电位，通过第一电压信号端对第一电容的第一端充电，以拉高第三节点的电位；

在第二阶段，所述第一输入信号端输入高电位，所述第二输入信号端输入低电位，通过所述第一电压信号端拉高第一节点的电位，通过所述第一电压信号端对所述第一电容的第二端充电，以进一步拉高所述第三节点的电位；其中，第一电压信号端对所述第一电容的第二端的充电量与所述第一节点的电位正相关；

在第三阶段，时钟信号端输入高电位，以使输出信号端输出高电位；

在第四阶段，在所述第三节点的控制下，通过第三电压信号端拉高第二节点的电位；在所述第二节点的控制下，通过第二电压信号端拉低所述第一节点的电位。