CN101777386B - 移位寄存器电路 - Google Patents
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Abstract
一种移位寄存器电路包含多级移位寄存器以提供多个栅极信号，每一级移位寄存器包含上拉单元、上拉控制单元、输入单元、第一下拉单元、第二下拉单元以及下拉控制单元。上拉控制单元根据驱动控制电压与第一时钟以产生第一控制信号。上拉单元根据第一控制信号以上拉相对应的栅极信号。输入单元根据反相于第一时钟的第二时钟将前级移位寄存器的栅极信号输入为驱动控制电压。下拉控制单元根据驱动控制电压以产生第二控制信号。第一下拉单元根据第二控制信号以下拉相对应的栅极信号。第二下拉单元根据该第二控制信号以下拉第一控制信号。
Description
技术领域
本发明是有关于一种移位寄存器电路，尤指一种适用于低画面更新率的液晶显示装置的移位寄存器电路。
背景技术
液晶显示装置(Liquid Crystal Display；LCD)是目前广泛使用的一种平面显示器系统，具有外型轻薄、省电以及低辐射等优点。液晶显示装置的工作原理是调制液晶层两端电压差控制液晶分子的排列状态，用以操作液晶层的透光性，再配合背光模块所提供的光源以显示图像。一般而言，液晶显示装置包含有多个像素单元、移位寄存器电路以及源极驱动器。源极驱动器用来提供多个数据信号至多个像素单元。移位寄存器电路包含多级移位寄存器，用来产生多个栅极信号馈入多个像素单元以控制多个数据信号的写入运作。因此，移位寄存器电路即为控制数据信号写入操作的关键性元件。
图1为已知移位寄存器电路的示意图。如图1所示，移位寄存器电路100包含多级移位寄存器，为方便说明，只显示第(N-1)级移位寄存器111、第N级移位寄存器112以及第(N+1)级移位寄存器113。每一级移位寄存器用来根据第一时钟CK1与反相于第一时钟CK1的第二时钟CK2以产生对应栅极信号馈入至对应栅极线，譬如第(N-1)级移位寄存器111用来产生栅极信号SGn-1馈入至栅极线GLn-1，第N级移位寄存器112用来产生栅极信号SGn馈入至栅极线GLn，第(N+1)级移位寄存器113用来产生栅极信号SGn+1馈入至栅极线GLn+1。第N级移位寄存器112包含上拉单元120、输入单元130、储能单元125、放电单元140、下拉单元150以及控制单元160。上拉单元120用来根据驱动控制电压VQn以上拉栅极信号SGn。放电单元140与下拉单元150用来根据控制单元160所产生的下拉控制信号Sdn以分别下拉驱动控制电压VQn与栅极信号SGn。
在移位寄存器电路100的运作中，当驱动控制电压VQn持续低电平电压时，虽然栅极信号SGn应保持在低电平电压，但由于第一时钟CK1的升缘与降缘可经由上拉单元120的元件电容耦合作用而影响驱动控制电压VQn与栅极信号SGn，而被影响的驱动控制电压VQn会导致上拉单元120的不正常运作，导致栅极信号SGn的电压电平发生漂移现象，因而降低图像显示质量。
发明内容
依据本发明的实施例，其揭露一种移位寄存器电路，用以提供多个栅极信号至多条栅极线。此种移位寄存器电路包含多级移位寄存器，第N级移位寄存器包含上拉单元、上拉控制单元、输入单元、储能单元、第一下拉单元、下拉控制单元以及第二下拉单元。
上拉单元电连接于第N栅极线，用来根据第一控制信号与高电源电压以上拉第N栅极信号。上拉控制单元电连接于上拉单元，用来根据驱动控制电压与第一时钟以产生第一控制信号。输入单元电连接于上拉控制单元与第(N-1)级移位寄存器，用来根据输入控制信号将第(N-1)栅极信号输入为驱动控制电压。储能单元电连接于上拉控制单元与输入单元，用来根据第(N-1)栅极信号执行充电程序或放电程序。第一下拉单元电连接于第N栅极线与上拉单元，用来根据第二控制信号以下拉第N栅极信号。下拉控制单元电连接于输入单元、第一下拉单元与第二下拉单元，用来根据驱动控制电压与高电源电压以产生第二控制信号。第二下拉单元电连接于下拉控制单元与上拉控制单元，用来根据第二控制信号以下拉第一控制信号。
依据本发明的实施例，其还揭露一种移位寄存器电路，用以提供多个栅极信号至多条栅极线。此种移位寄存器电路包含多级移位寄存器，第N级移位寄存器包含上拉单元、上拉控制单元、第一时钟输入单元、输入单元、输入控制单元、第二时钟输入单元、储能单元、第一下拉单元、下拉控制单元以及第二下拉单元。
上拉单元电连接于第N栅极线，用来根据第一控制信号与低频时钟以上拉第N栅极信号。上拉控制单元电连接于上拉单元，用来根据驱动控制电压与第一时钟以产生第一控制信号。第一时钟输入单元电连接于上拉控制单元，用来根据低频时钟将第一时钟输入至上拉控制单元。输入单元电连接于上拉控制单元与第(N-1)级移位寄存器，用来根据输入控制信号第(N-1)栅极信号输入为驱动控制电压。输入控制单元电连接于输入单元，用来根据低频时钟将反相于第一时钟的第二时钟输入为输入控制信号。第二时钟输入单元电连接于输入控制单元，用来根据低频时钟将第二时钟输入至输入控制单元。储能单元电连接于上拉控制单元与输入单元，用来根据第(N-1)栅极信号执行充电程序或放电程序。第一下拉单元电连接于第N栅极线与下拉控制单元，用来根据第二控制信号以下拉第N栅极信号。下拉控制单元电连接于输入单元、第一下拉单元与第二下拉单元，用来根据驱动控制电压与低频时钟以产生第二控制信号。第二下拉单元电连接于下拉控制单元与上拉控制单元，用来根据第二控制信号以下拉第一控制信号。
依据本发明的实施例，其还揭露一种移位寄存器电路，用以提供多个栅极信号至多条栅极线。此种移位寄存器电路包含多级移位寄存器，第N级移位寄存器包含上拉单元、上拉控制单元、输入单元、输入控制单元、储能单元、第一下拉单元、第二下拉单元、第三下拉单元、第一下拉控制单元以及第二下拉控制单元。
上拉单元电连接于第N栅极线，用来根据第一控制信号与低频时钟以上拉第N栅极信号。上拉控制单元电连接于上拉单元，用来根据驱动控制电压与第一时钟以产生第一控制信号。输入单元电连接于上拉控制单元与第(N-1)级移位寄存器，用来根据输入控制信号将第(N-1)栅极信号输入为驱动控制电压。输入控制单元电连接于输入单元，用来根据低频时钟将反相于第一时钟的第二时钟输入为输入控制信号。储能单元电连接于上拉控制单元与输入单元，用来根据第(N-1)栅极信号执行充电程序或放电程序。第一下拉单元电连接于第N栅极线与第(N+1)级移位寄存器，用来根据第(N+1)栅极信号以下拉第N栅极信号。第二下拉单元电连接于第一下拉控制单元与上拉控制单元，用来根据第二控制信号以下拉第一控制信号。第一下拉控制单元电连接于输入单元与第二下拉单元，用来根据驱动控制电压与第一低频时钟以产生第二控制信号。第三下拉单元电连接于第二下拉控制单元与上拉控制单元，用来根据第三控制信号以下拉第一控制信号。第二下拉控制单元电连接于输入单元与第三下拉单元，用来根据驱动控制电压与反相于第一低频时钟的第二低频时钟以产生第三控制信号。
附图说明
图1为已知移位寄存器电路的示意图。
图2为本发明第一实施例的移位寄存器电路的示意图。
图3为图2的移位寄存器电路的工作相关信号波形示意图，其中横轴为时间轴。
图4为本发明第二实施例的移位寄存器电路的示意图。
图5为本发明第三实施例的移位寄存器电路的示意图。
图6为图5的移位寄存器电路的工作相关信号波形示意图，其中横轴为时间轴。
图7为本发明第四实施例的移位寄存器电路的示意图。
图8为本发明第五实施例的移位寄存器电路的示意图。
[主要元件标号说明]
| 100、200、400、500、700、800 | 移位寄存器电路 |
| 111、211、411、511、711、811 | 第(N-1)级移位寄存器 |
| 112、212、412、512、712、812 | 第N级移位寄存器 |
| 113、213、413、513、713、813 | 第(N+1)级移位寄存器 |
| 120、220、520、820 | 上拉单元 |
| 125、225、525、825 | 储能单元 |
| 130、235、535、835 | 输入单元 |
| 140 | 放电单元 |
| 150 | 下拉单元 |
| 160 | 控制单元 |
| 221、521、821 | 第一晶体管 |
| 226、526、826 | 电容 |
| 230、530、830 | 上拉控制单元 |
| 231、531、831 | 第二晶体管 |
| 232、532、832 | 第三晶体管 |
| 236、536、836 | 第四晶体管 |
| 240、540、840 | 输入控制单元 |
| 241、541、841 | 第五晶体管 |
| 245、545、845 | 第一下拉单元 |
| 246、546、846 | 第六晶体管 |
| 250、550、850 | 第二下拉单元 |
| 251、551、851 | 第七晶体管 |
| 260、460、560、760 | 下拉控制单元 |
| 261、461、561、761、881 | 第八晶体管 |
| 262、462、562、762、882 | 第九晶体管 |
| 463、571、883 | 第十晶体管 |
| 464、572、884 | 第十一晶体管 |
| 570 | 第一时钟输入单元 |
| 580 | 第二时钟输入单元 |
| 581、871 | 第十二晶体管 |
| 582、891 | 第十三晶体管 |
| 763、892 | 第十四晶体管 |
| 764、893 | 第十五晶体管 |
| 880 | 第一下拉控制单元 |
| 890 | 第二下拉控制单元 |
| 894 | 第十六晶体管 |
| CK1 | 第一时钟 |
| CK2 | 第二时钟 |
| GLn-1、GLn、GLn+1 | 栅极线 |
| LCK | 低频时钟 |
| LCK1 | 第一低频时钟 |
| LCK2 | 第二低频时钟 |
| Sc1 | 第一控制信号 |
| Sc2 | 第二控制信号 |
| Sc3 | 第三控制信号 |
| Sdn | 下拉控制信号 |
| SGn-2、SGn-1、SGn、SGn+1、SGn+2 | 栅极信号 |
| Sic | 输入控制信号 |
| Vdd | 高电源电压 |
| Vss | 低电源电压 |
| VQn | 驱动控制电压 |
具体实施方式
下文依本发明移位寄存器电路，特举实施例配合所附图式作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。
图2为本发明第一实施例的移位寄存器电路的示意图。如图2所示，移位寄存器电路200包含多级移位寄存器，为方便说明，移位寄存器电路200只显示第(N-1)级移位寄存器211、第N级移位寄存器212以及第(N+1)级移位寄存器213，其中只有第N级移位寄存器212显示内部功能单元架构，其余级移位寄存器是类同于第N级移位寄存器212，所以不另赘述。在移位寄存器电路200的运作中，第(N-1)级移位寄存器211用以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位寄存器212用以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位寄存器213用以提供栅极信号SGn+1馈入至栅极线GLn+1。
第N级移位寄存器212包含上拉单元220、上拉控制单元230、输入单元235、输入控制单元240、储能单元225、第一下拉单元245、第二下拉单元250以及下拉控制单元260。输入控制单元240电连接于输入单元235，用来根据高电源电压Vdd将第二时钟CK2输入为输入控制信号Sic。输入单元235电连接于第(N-1)级移位寄存器211，用来根据输入控制信号Sic将栅极信号SGn-1输入为驱动控制电压VQn，所以第N级移位寄存器212是以栅极信号SGn-1作为致能所需的启始脉冲信号。上拉控制单元230电连接于上拉单元220、输入单元235以及储能单元225，用来根据驱动控制电压VQn与反相于第二时钟CK2的第一时钟CK1以产生第一控制信号Sc1。上拉单元220电连接于栅极线GLn，用来根据第一控制信号Sc1与高电源电压Vdd以上拉栅极线GLn的栅极信号SGn。在另一实施例中，输入控制单元240可省略，而第二时钟CK2则直接馈入至输入单元235，亦即输入单元235直接根据第二时钟CK2将栅极信号SGn-1输入为驱动控制电压VQn。
储能单元225电连接于输入单元235与上拉控制单元230，用来根据栅极信号SGn-1执行充电程序或放电程序。当输入单元235将具高电平电压的栅极信号SGn-1输入为驱动控制电压VQn时，储能单元225根据栅极信号SGn-1执行充电程序。当输入单元235将具低电平电压的栅极信号SGn-1输入为驱动控制电压VQn时，储能单元225根据栅极信号SGn-1执行放电程序。因此，移位寄存器电路200并不需要另设置放电单元以对储能单元225执行放电程序。
第一下拉单元245电连接于栅极线GLn与下拉控制单元260，用来根据第二控制信号Sc2以下拉栅极信号SGn。第二下拉单元250电连接于上拉控制单元230与下拉控制单元260，用来根据第二控制信号Sc2以下拉第一控制信号Sc1。下拉控制单元260电连接于输入单元235、第一下拉单元245以及第二下拉单元250，用来根据驱动控制电压VQn与高电源电压Vdd以产生第二控制信号Sc2。
在图2的实施例中，上拉单元220包含第一晶体管221，上拉控制单元230包含第二晶体管231与第三晶体管232，输入单元235包含第四晶体管236，输入控制单元240包含第五晶体管241，储能单元225包含电容226，第一下拉单元245包含第六晶体管246，第二下拉单元250包含第七晶体管251，下拉控制单元260包含第八晶体管261与第九晶体管262。第一晶体管221至第九晶体管262为薄膜晶体管(Thin Film Transistor)。第三晶体管232可为非晶硅薄膜晶体管(a-Si Thin Film Transistor)，且其宽长比大于第七晶体管251的宽长比，亦即第三晶体管232的漏电流大于第七晶体管251的漏电流。
第一晶体管221包含第一端、第二端与栅极端，其中第一端用以接收高电源电压Vdd，第二端电连接于栅极线GLn，栅极端电连接于上拉控制单元230。第二晶体管231包含第一端、第二端与栅极端，其中第一端用以接收第一时钟CK1，栅极端电连接于输入单元235以接收驱动控制电压VQn。电容226电连接于第二晶体管231的栅极端与第二端之间。第三晶体管232包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管231的栅极端，第二端电连接于第一晶体管221的栅极端，栅极端电连接于第二晶体管231的第二端。第四晶体管236包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位寄存器211以接收栅极信号SGn-1，第二端电连接于第二晶体管231的栅极端，栅极端电连接于输入控制单元240以接收输入控制信号Sic。第五晶体管241包含第一端、第二端与栅极端，其中第一端用以接收第二时钟CK2，第二端电连接于第四晶体管236的栅极端，栅极端用以接收高电源电压Vdd。
第六晶体管246包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，第二端用以接收低电源电压Vss，栅极端电连接于下拉控制单元260以接收第二控制信号Sc2。第七晶体管251包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管232的第二端，第二端用以接收低电源电压Vss，栅极端电连接于下拉控制单元260以接收第二控制信号Sc2。第八晶体管261包含第一端、第二端与栅极端，其中第一端用以接收高电源电压Vdd，栅极端电连接于第一端，第二端电连接于第六晶体管246的栅极端与第七晶体管251的栅极端。第九晶体管262包含第一端、第二端与栅极端，其中第一端电连接于第八晶体管261的第二端，第二端用以接收低电源电压Vss，栅极端电连接于第四晶体管236的第二端以接收驱动控制电压VQn。
图3为图2的移位寄存器电路200的工作相关信号波形示意图，其中横轴为时间轴。在图3中，由上往下的信号分别为第一时钟CK1、第二时钟CK2、栅极信号SGn-1、驱动控制电压VQn、第一控制信号Sc1、第二控制信号Sc2以与栅极信号SGn。如图3所示，于时段T1内，第二时钟CK2由低电平电压切换至高电平电压，使输入控制信号Sic也跟着上升至高电平电压以导通第四晶体管236。同时，由于栅极信号SGn-1由低电平电压上升至高电平电压，所以电容226会充电使驱动控制电压VQn也跟着从低电平电压上升至第一高电压Vh1，并据以导通第二晶体管231与第九晶体管262，进而下拉第二控制信号Sc2至低电源电压Vss以截止第六晶体管246与第七晶体管251。
于时段T2内，第二时钟CK2由高电平电压下降至低电平电压，使输入控制信号Sic也跟着下降至低电平电压以截止第四晶体管236，据以使驱动控制电压VQn成为浮接电压。虽然此时栅极信号SGn-1由高电平电压降至低电平电压，栅极信号SGn-1的低电平电压并无法经由第四晶体管236而输入为驱动控制电压VQn。同时，第一时钟CK1由低电平电压切换至高电平电压，并可通过电容226的耦合作用将驱动控制电压VQn由第一高电压Vh1上拉至第二高电压Vh2，并据以持续导通第二晶体管231与第九晶体管262。虽然此时电容226的跨压会截止第三晶体管232，但第三晶体管232为具较大宽长比的薄膜晶体管，亦即第三晶体管232比第七晶体管251具有较大的漏电流，所以上升至第二高电压Vh2的驱动控制电压VQn可通过第三晶体管232的漏电流而将第一控制信号Sc1上拉至高电平电压，据以导通第一晶体管221，将栅极信号SGn由低电平电压上拉至高电源电压Vdd。
于时段T3内，第二时钟CK2由低电平电压切换至高电平电压，使输入控制信号Sic也跟着上升至高电平电压以导通第四晶体管236。此时，由于栅极信号SGn-1已维持在低电平电压，所以电容226会放电使驱动控制电压VQn从第二高电压Vh2下降至低电平电压，并据以截止第二晶体管231与第九晶体管262。因此，第二控制信号Sc2可通过第八晶体管261而上拉至高电源电压Vdd，据以导通第六晶体管246与第七晶体管251，进而下拉第一控制信号Sc1与栅极信号SGn至低电源电压Vss。其后，在栅极信号SGn持续低电平电压的状态下，虽然第一时钟CK1的升缘与降缘会影响驱动控制电压VQn的电压电平，但由于驱动控制电压VQn并非用来直接驱动上拉单元220的第一晶体管221，所以可将栅极信号SGn稳压于低电平电压，亦即可避免栅极信号的电压电平发生漂移现象，进而提升图像显示质量。
由上述可知，通过第三晶体管232的漏电流以累积电荷于第一晶体管221的栅极端，第一控制信号Sc1可据以上升至高电平电压，但电荷的累积速度则受限于显著小于晶体管导通电流的漏电流，所以时段T2要足够长以累积提升电压所需的电荷量。换句话说，第一时钟CK1与第二时钟CK2的频率不可太高，亦即移位寄存器电路200适用于低画面更新率的液晶显示装置，譬如电子标签(Electronic Bookmark)、电子书(Electronic Book)、或电子布告广告牌(Electronic Bulletin Board)等装置的面板。
图4为本发明第二实施例的移位寄存器电路的示意图。如图4所示，移位寄存器电路400包含多级移位寄存器，移位寄存器电路400仅显示第(N-1)级移位寄存器411、第N级移位寄存器412以及第(N+1)级移位寄存器413，其中只有第N级移位寄存器412显示内部功能单元架构。第N级移位寄存器412的电路架构是类似于图2所示的第N级移位寄存器212的电路架构，主要差异在于将下拉控制单元260置换为下拉控制单元460。
下拉控制单元460包含第八晶体管461、第九晶体管462、第十晶体管463以及第十一晶体管464。第八晶体管461至第十一晶体管464为薄膜晶体管。第八晶体管461包含第一端、第二端与栅极端，其中第一端用以接收高电源电压Vdd，第二端电连接于第六晶体管246的栅极端与第七晶体管251的栅极端。第九晶体管462包含第一端、第二端与栅极端，其中第一端电连接于第八晶体管461的第二端，第九晶体管462的第二端用以接收低电源电压Vss，栅极端电连接于第四晶体管236的第二端以接收驱动控制电压VQn。
第十晶体管463包含第一端、第二端与栅极端，其中第一端与栅极端用以接收高电源电压Vdd，第二端电连接于第八晶体管461的栅极端。第十一晶体管464包含第一端、第二端与栅极端，其中第一端电连接于第十晶体管463的第二端，第二端用以接收低电源电压Vss，栅极端电连接于第四晶体管236的第二端以接收驱动控制电压VQn。第十晶体管463用来将高电源电压Vdd传送至第八晶体管461的栅极端，而第十一晶体管464则是用来根据驱动控制电压VQn下拉第八晶体管461的栅极端的电压。移位寄存器电路400的工作相关信号波形实质上是同于图3所示的信号波形，不再赘述。
图5为本发明第三实施例的移位寄存器电路的示意图。如图5所示，移位寄存器电路500包含多级移位寄存器，移位寄存器电路500仅显示第(N-1)级移位寄存器511、第N级移位寄存器512以及第(N+1)级移位寄存器513，其中只有第N级移位寄存器512显示内部功能单元架构，其余级移位寄存器是类同于第N级移位寄存器512。在移位寄存器电路500的运作中，第(N-1)级移位寄存器511用以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位寄存器512用以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位寄存器513用以提供栅极信号SGn+1馈入至栅极线GLn+1。
第N级移位寄存器512包含上拉单元520、上拉控制单元530、第一时钟输入单元570、输入单元535、输入控制单元540、第二时钟输入单元580、储能单元525、第一下拉单元545、第二下拉单元550以及下拉控制单元560。第一时钟输入单元570电连接于上拉控制单元530，用来根据低频时钟LCK将第一时钟CK1输入至上拉控制单元530。低频时钟LCK的频率小于第一时钟CK1的频率。上拉控制单元530电连接于上拉单元520、输入单元535、第一时钟输入单元570以及储能单元525，用来根据驱动控制电压VQn与第一时钟CK1以产生第一控制信号Sc1。上拉单元520电连接于栅极线GLn，用来根据第一控制信号Sc1与低频时钟LCK以上拉栅极线GLn的栅极信号SGn。
输入单元535电连接于第(N-1)级移位寄存器511，用来根据输入控制信号Sic将栅极信号SGn-1输入为驱动控制电压VQn，所以第N级移位寄存器512是以栅极信号SGn-1作为致能所需的启始脉冲信号。输入控制单元540电连接于输入单元535，用来根据低频时钟LCK将反相于第一时钟CK1的第二时钟CK2输入为输入控制信号Sic。第二时钟输入单元580电连接于输入控制单元540，用来根据低频时钟LCK将第二时钟CK2输入至输入控制单元540。
储能单元525电连接于输入单元535与上拉控制单元530，用来根据栅极信号SGn-1执行充电程序或放电程序。当输入单元535将具高电平电压的栅极信号SGn-1输入为驱动控制电压VQn时，储能单元525根据栅极信号SGn-1执行充电程序。当输入单元535将具低电平电压的栅极信号SGn-1输入为驱动控制电压VQn时，储能单元525根据栅极信号SGn-1执行放电程序。因此，移位寄存器电路500亦不需要另设置放电单元以对储能单元525执行放电程序。
第一下拉单元545电连接于栅极线GLn与下拉控制单元560，用来根据第二控制信号Sc2以下拉栅极信号SGn。第二下拉单元550电连接于上拉控制单元530与下拉控制单元560，用来根据第二控制信号Sc 2以下拉第一控制信号Sc1。下拉控制单元560电连接于输入单元535、第一下拉单元545以及第二下拉单元550，用来根据驱动控制电压VQn与低频时钟LCK以产生第二控制信号Sc2。
在图5的实施例中，上拉单元520包含第一晶体管521，上拉控制单元530包含第二晶体管531与第三晶体管532，输入单元535包含第四晶体管536，输入控制单元540包含第五晶体管541，储能单元525包含电容526，第一下拉单元545包含第六晶体管546，第二下拉单元550包含第七晶体管551，下拉控制单元560包含第八晶体管561与第九晶体管562，第一时钟输入单元570包含第十晶体管571与第十一晶体管572，第二时钟输入单元580包含第十二晶体管581与第十三晶体管582。第一晶体管521至第十三晶体管582为薄膜晶体管。第三晶体管532可为非晶硅薄膜晶体管，且其宽长比大于第七晶体管551的宽长比，亦即第三晶体管532的漏电流大于第七晶体管551的漏电流。
第一晶体管521包含第一端、第二端与栅极端，其中第一端用以接收低频时钟LCK，第二端电连接于栅极线GLn，栅极端电连接于上拉控制单元530。第二晶体管531包含第一端、第二端与栅极端，其中第一端电连接于第一时钟输入单元570，栅极端电连接于输入单元535以接收驱动控制电压VQn。电容526电连接于第二晶体管531的栅极端与第二端之间。第三晶体管532包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管531的栅极端，第二端电连接于第一晶体管521的栅极端，栅极端电连接于第二晶体管531的第二端。第四晶体管536包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位寄存器511以接收栅极信号SGn-1，第二端电连接于第二晶体管531的栅极端，栅极端电连接于输入控制单元540以接收输入控制信号Sic。第五晶体管541包含第一端、第二端与栅极端，其中第一端电连接于第二时钟输入单元580，第二端电连接于第四晶体管536的栅极端，栅极端用以接收低频时钟LCK。
第六晶体管546包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，第二端用以接收低电源电压Vss，栅极端电连接于下拉控制单元560以接收第二控制信号Sc2。第七晶体管551包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管532的第二端，第二端用以接收低电源电压Vss，栅极端电连接于下拉控制单元560以接收第二控制信号Sc2。第八晶体管561包含第一端、第二端与栅极端，其中第一端用以接收低频时钟LCK，栅极端电连接于第一端，第二端电连接于第六晶体管546的栅极端与第七晶体管551的栅极端。第九晶体管562包含第一端、第二端与栅极端，其中第一端电连接于第八晶体管561的第二端，第九晶体管562的第二端用以接收低电源电压Vss，栅极端电连接于第四晶体管536的第二端以接收驱动控制电压VQn。
第十晶体管571包含第一端、第二端与栅极端，其中第一端用以接收第一时钟CK1，第二端电连接于第二晶体管531的第一端。第十一晶体管572包含第一端、第二端与栅极端，其中第一端与栅极端用以接收低频时钟LCK，第二端电连接于第十晶体管571的栅极端。在另一实施例中，第十一晶体管572可省略，而低频时钟LCK则直接馈入至第十晶体管571的栅极端。第十二晶体管581包含第一端、第二端与栅极端，其中第一端用以接收第二时钟CK2，第二端电连接于第五晶体管541的第一端。第十三晶体管582包含第一端、第二端与栅极端，其中第一端与栅极端用以接收低频时钟LCK，第二端电连接于第十二晶体管581的栅极端。在另一实施例中，第十三晶体管582可省略，而低频时钟LCK则直接馈入至第十二晶体管581的栅极端。
图6为图5的移位寄存器电路500的工作相关信号波形示意图，其中横轴为时间轴。在图6中，由上往下的信号分别为低频时钟LCK、第一时钟CK1、第二时钟CK2、栅极信号SGn-1、栅极信号SGn以与栅极时钟SGn+1。如图6所示，第K画面时间包含扫描致能时间与扫描除能时间，其余每一画面时间(譬如第(K+1)画面时间)均包含相对应的扫描致能时间与扫描除能时间。于第K画面时间的扫描致能时间内，低频时钟LCK保持高电平电压，第一时钟输入单元570可据以将第一时钟CK1输入至上拉控制单元530，第二时钟输入单元580可据以将第二时钟CK2输入至输入控制单元540，而移位寄存器电路500即被致能以提供多个栅极信号对多条栅极线执行扫描运作。于第K画面时间的扫描除能时间内，低频时钟LCK保持低电平电压，第一时钟CK1无法输入至上拉控制单元530，且第二时钟CK2无法输入至输入控制单元540，而移位寄存器电路500即被除能以暂停电路运作，此时移位寄存器电路500几乎不消耗任何功率。对于低画面更新率的液晶显示装置而言，可使用移位寄存器电路500以显著降低功率消耗。
图7为本发明第四实施例的移位寄存器电路的示意图。如图7所示，移位寄存器电路700包含多级移位寄存器，移位寄存器电路700仅显示第(N-1)级移位寄存器711、第N级移位寄存器712以及第(N+1)级移位寄存器713，其中只有第N级移位寄存器712显示内部功能单元架构。第N级移位寄存器712的电路架构是类似于图5所示的第N级移位寄存器512的电路架构，主要差异在于将下拉控制单元560置换为下拉控制单元760。
下拉控制单元760包含第八晶体管761、第九晶体管762、第十四晶体管763以及第十五晶体管764。第八晶体管761、第九晶体管762、第十四晶体管763以及第十五晶体管764为薄膜晶体管。第八晶体管761包含第一端、第二端与栅极端，其中第一端用以接收低频时钟LCK，第二端电连接于第六晶体管546的栅极端与第七晶体管551的栅极端。第九晶体管762包含第一端、第二端与栅极端，其中第一端电连接于第八晶体管761的第二端，第二端用以接收低电源电压Vss，栅极端电连接于第四晶体管536的第二端以接收驱动控制电压VQn。
第十四晶体管763包含第一端、第二端与栅极端，其中第一端与栅极端用以接收低频时钟LCK，第二端电连接于第八晶体管761的栅极端。第十五晶体管764包含第一端、第二端与栅极端，其中第一端电连接于第十四晶体管763的第二端，第十五晶体管764的第二端用以接收低电源电压Vss，栅极端电连接于第四晶体管536的第二端以接收驱动控制电压VQn。第十四晶体管763用来将低频时钟LCK传送至第八晶体管761的栅极端，而第十五晶体管764则是用来根据驱动控制电压VQn下拉第八晶体管761的栅极端的电压。移位寄存器电路700的工作相关信号波形实质上是同于图6所示的信号波形，所以不再赘述。
图8为本发明第五实施例的移位寄存器电路的示意图。如图8所示，移位寄存器电路800包含多级移位寄存器，移位寄存器电路800仅显示第(N-1)级移位寄存器811、第N级移位寄存器812以及第(N+1)级移位寄存器813，其中只有第N级移位寄存器812显示内部功能单元架构，其余级移位寄存器是类同于第N级移位寄存器812。在移位寄存器电路800的运作中，第(N-1)级移位寄存器811用以提供栅极信号SGn-1馈入至栅极线GLn-1，第N级移位寄存器812用以提供栅极信号SGn馈入至栅极线GLn，第(N+1)级移位寄存器813用以提供栅极信号SGn+1馈入至栅极线GLn+1。
第N级移位寄存器812包含上拉单元820、上拉控制单元830、输入单元835、输入控制单元840、储能单元825、第一下拉单元845、第二下拉单元850、第三下拉单元870、第一下拉控制单元880以及第二下拉控制单元890。输入控制单元840电连接于输入单元835，用来根据低频时钟LCK将第二时钟CK2输入为输入控制信号Sic。低频时钟LCK的频率小于第二时钟CK2的频率。输入单元835电连接于第(N-1)级移位寄存器811，用来根据输入控制信号Sic将栅极信号SGn-1输入为驱动控制电压VQn，所以第N级移位寄存器812是以栅极信号SGn-1作为致能所需的启始脉冲信号。上拉控制单元830电连接于上拉单元820、输入单元835以及储能单元825，用来根据驱动控制电压VQn与反相于第二时钟CK2的第一时钟CK1以产生第一控制信号Sc1。上拉单元820电连接于栅极线GLn，用来根据第一控制信号Sc1与低频时钟LCK以上拉栅极线GLn的栅极信号SGn。
储能单元825电连接于输入单元835与上拉控制单元830，用来根据栅极信号SGn-1执行充电程序或放电程序。当输入单元835将具高电平电压的栅极信号SGn-1输入为驱动控制电压VQn时，储能单元825根据栅极信号SGn-1执行充电程序。当输入单元835将具低电平电压的栅极信号SGn-1输入为驱动控制电压VQn时，储能单元825根据栅极信号SGn-1执行放电程序。因此，移位寄存器电路800并不需要另设置放电单元以对储能单元825执行放电程序。
第一下拉单元845电连接于栅极线GLn与第(N+1)级移位寄存器813，用来根据栅极信号SGn+1以下拉栅极信号SGn。第二下拉单元850电连接于上拉控制单元830与第一下拉控制单元880，用来根据第二控制信号Sc2以下拉第一控制信号Sc1。第三下拉单元870电连接于上拉控制单元830与第二下拉控制单元890，用来根据第三控制信号Sc3以下拉第一控制信号Sc1。第一下拉控制单元880电连接于输入单元835与第二下拉单元850，用来根据驱动控制电压VQn与第一低频时钟LCK1以产生第二控制信号Sc2。第一低频时钟LCK1的频率小于第一时钟CK1的频率。第二下拉控制单元890电连接于输入单元835与第三下拉单元870，用来根据驱动控制电压VQn与反相于第一低频时钟LCK1的第二低频时钟LCK2以产生第三控制信号Sc3。进一步而言，第一下拉控制单元880与第二下拉控制单元890用来驱动第二下拉单元850与第三下拉单元870执行对第一控制信号Sc1的交互下拉运作，如此可避免第二下拉单元850、第三下拉单元870、第一下拉控制单元880与第二下拉控制单元890所包含的多个晶体管长时间承受高电压应力，据以避免发生晶体管临界电压漂移，进而提高电路运作可靠度。
在图8的实施例中，上拉单元820包含第一晶体管821，上拉控制单元830包含第二晶体管831与第三晶体管832，输入单元835包含第四晶体管836，输入控制单元840包含第五晶体管841，储能单元825包含电容826，第一下拉单元845包含第六晶体管846，第二下拉单元850包含第七晶体管851，第一下拉控制单元880包含第八晶体管881、第九晶体管882、第十晶体管883与第十一晶体管884，第三下拉单元870包含第十二晶体管871，第二下拉控制单元890包含第十三晶体管891、第十四晶体管892、第十五晶体管893与第十六晶体管894。第一晶体管821至第第十六晶体管894为薄膜晶体管。第三晶体管832可为非晶硅薄膜晶体管，且其宽长比大于第七晶体管851与第十二晶体管871的宽长比，亦即第三晶体管832的漏电流大于第七晶体管851与第十二晶体管871的漏电流。
第一晶体管821包含第一端、第二端与栅极端，其中第一端用以接收低频时钟LCK，第二端电连接于栅极线GLn，栅极端电连接于上拉控制单元830。第二晶体管831包含第一端、第二端与栅极端，其中第一端用以接收第一时钟CK1，栅极端电连接于输入单元835以接收驱动控制电压VQn。电容826电连接于第二晶体管831的栅极端与第二端之间。第三晶体管832包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管831的栅极端，第二端电连接于第一晶体管821的栅极端，栅极端电连接于第二晶体管831的第二端。第四晶体管836包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位寄存器811以接收栅极信号SGn-1，第二端电连接于第二晶体管831的栅极端，栅极端电连接于输入控制单元840以接收输入控制信号Sic。第五晶体管841包含第一端、第二端与栅极端，其中第一端用以接收第二时钟CK2，第二端电连接于第四晶体管836的栅极端，栅极端用以接收低频时钟LCK。第六晶体管846包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，第二端用以接收低电源电压Vss，栅极端电连接于第(N+1)级移位寄存器813以接收栅极信号SGn+1。
第七晶体管851包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管832的第二端，第二端用以接收低电源电压Vss，栅极端电连接于第一下拉控制单元880以接收第二控制信号Sc2。第八晶体管881包含第一端、第二端与栅极端，其中第一端用以接收第一低频时钟LCK1，第二端电连接于第七晶体管851的栅极端。第九晶体管882包含第一端、第二端与栅极端，其中第一端电连接于第八晶体管881的第二端，第二端用以接收低电源电压Vss，栅极端电连接于第四晶体管836的第二端以接收驱动控制电压VQn。第十晶体管883包含第一端、第二端与栅极端，其中第一端与栅极端用以接收第一低频时钟LCK1，第二端电连接于第八晶体管881的栅极端。第十一晶体管884包含第一端、第二端与栅极端，其中第一端电连接于第十晶体管883的第二端，第十一晶体管884的第二端用以接收低电源电压Vss，栅极端电连接于第四晶体管836的第二端以接收驱动控制电压VQn。
第十二晶体管871包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管832的第二端，第二端用以接收低电源电压Vss，栅极端电连接于第二下拉控制单元890以接收第三控制信号Sc3。第十三晶体管891包含第一端、第二端与栅极端，其中第一端用以接收第二低频时钟LCK2，第二端电连接于第十二晶体管871的栅极端。第十四晶体管892包含第一端、第二端与栅极端，其中第一端电连接于第十三晶体管891的第二端，第二端用以接收低电源电压Vss，栅极端电连接于第四晶体管836的第二端以接收驱动控制电压VQn。第十五晶体管893包含第一端、第二端与栅极端，其中第一端与栅极端用以接收第二低频时钟LCK2，第二端电连接于第十三晶体管891的栅极端。第十六晶体管894包含第一端、第二端与栅极端，其中第一端电连接于第十五晶体管893的第二端，第十六晶体管894的第二端用以接收低电源电压Vss，栅极端电连接于第四晶体管836的第二端以接收驱动控制电压VQn。
移位寄存器电路800的运作是类似于图7所示的移位寄存器电路700，主要差异在于第一低频时钟LCK1与第二低频时钟LCK2的互为反相的波形可据以执行对第一控制信号Sc1的交互下拉运作，至于低频时钟LCK、第一时钟CK1、第二时钟CK2、栅极信号SGn-1、栅极信号SGn以与栅极时钟SGn+1的信号波形实质上是同于图6所示的信号波形，所以不再赘述。
综上所述，本发明移位寄存器电路可在栅极信号持续低电平电压的状态下，避免栅极信号的电压电平受系统时钟的升缘与降缘的影响，亦即可将栅极信号稳压于低电平电压，避免栅极信号的电压电平发生漂移现象，藉此提升图像显示质量。此外，时钟输入单元的低频时钟的运作可据以显著降低本发明移位寄存器电路的功率消耗。
本发明已以实施例揭露如上，然其并非用以限定本发明，任何具有本发明所属技术领域的通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
Claims (23)
1.一种移位寄存器电路，用以提供多个栅极信号至多条栅极线，该移位寄存器电路包含多级移位寄存器，该多级移位寄存器的第N级移位寄存器包含：
上拉单元，电连接于该多条栅极线的第N栅极线，用来根据第一控制信号与高电源电压以上拉该多个栅极信号的第N栅极信号；
上拉控制单元，电连接于该上拉单元，用来根据驱动控制电压与第一时钟以产生该第一控制信号；
输入单元，电连接于该上拉控制单元与该多级移位寄存器的第(N-1)级移位寄存器，用来根据输入控制信号将该多个栅极信号的第(N-1)栅极信号输入为该驱动控制电压；
储能单元，电连接于该上拉控制单元与该输入单元，用来根据该第(N-1)栅极信号执行充电程序或放电程序；
第一下拉单元，电连接于该第N栅极线与该上拉单元，用来根据第二控制信号以下拉该第N栅极信号；
下拉控制单元，电连接于该输入单元与该第一下拉单元，用来根据该驱动控制电压与该高电源电压以产生该第二控制信号；以及
第二下拉单元，电连接于该下拉控制单元与该上拉控制单元，用来根据该第二控制信号以下拉该第一控制信号。
2.根据权利要求1所述的移位寄存器电路，还包含：
输入控制单元，电连接于该输入单元，用来根据该高电源电压将反相于该第一时钟的第二时钟输入为该输入控制信号。
3.根据权利要求2所述的移位寄存器电路，其中：
该输入单元包含第一晶体管，该第一晶体管包含：
第一端，电连接于该第(N-1)级移位寄存器以接收该第(N-1)栅极信号；
栅极端，用来接收该输入控制信号；以及
第二端，电连接于该上拉控制单元、该下拉控制单元与该储能单元；以及
该输入控制单元包含第二晶体管，该第二晶体管包含：
第一端，用来接收该第二时钟；
栅极端，用来接收该高电源电压；以及
第二端，电连接于该第一晶体管的栅极端，用来提供该输入控制信号，该上拉单元包含晶体管，该晶体管包含：
第一端，用来接收该高电源电压；
栅极端，电连接于该上拉控制单元以接收该第一控制信号；以及
第二端，电连接于该第N栅极线与该第一下拉单元，
该第一下拉单元包含晶体管，该晶体管包含：
第一端，电连接于该第N栅极线与该上拉单元；
栅极端，电连接于该下拉控制单元以接收该第二控制信号；以及
第二端，用来接收低电源电压。
4.根据权利要求1所述的移位寄存器电路，其中：
该第二下拉单元包含第一晶体管，该第一晶体管包含：
第一端，电连接于该上拉控制单元与该上拉单元；
栅极端，电连接于该下拉控制单元以接收该第二控制信号；以及
第二端，用来接收低电源电压；
该上拉控制单元包含：
第二晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该第一时钟，该栅极端电连接于该输入单元以接收该驱动控制电压；以及
第三晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第二晶体管的栅极端，该栅极端电连接于该第二晶体管的第二端，该第二端电连接于该上拉单元与该第一晶体管的第一端；以及
该储能单元包含电容，该电容电连接于该第二晶体管的栅极端与第二端之间。
5.根据权利要求4所述的移位寄存器电路，其中该第三晶体管为非晶硅薄膜晶体管，该非晶硅薄膜晶体管的宽长比大于该第一晶体管的宽长比。
6.根据权利要求1所述的移位寄存器电路，其中该下拉控制单元包含：
第一晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该高电源电压，该栅极端电连接于该第一端，该第二端电连接于该第一下拉单元与该第二下拉单元；以及
第二晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第一晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收低电源电压。
7.根据权利要求1所述的移位寄存器电路，其中该下拉控制单元包含：
第一晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该高电源电压，该第二端电连接于该第一下拉单元与该第二下拉单元；
第二晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第一晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收低电源电压；
第三晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该高电源电压，该栅极端电连接于该第三晶体管的第一端，该第二端电连接于该第一晶体管的栅极端；以及
第四晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第三晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收该低电源电压。
8.根据权利要求1所述的移位寄存器电路，其中当该输入单元根据该输入控制信号将具高电平电压的该第(N-1)栅极信号输入为该驱动控制电压时，该储能单元根据该第(N-1)栅极信号执行该充电程序；以及
当该输入单元根据该输入控制信号将具低电平电压的该第(N-1)栅极信号输入为该驱动控制电压时，该储能单元根据该第(N-1)栅极信号执行该放电程序。
9.一种移位寄存器电路，用以提供多个栅极信号至多条栅极线，该移位寄存器电路包含多级移位寄存器，该多级移位寄存器的第N级移位寄存器包含：
上拉单元，电连接于该多条栅极线的第N栅极线，用来根据第一控制信号与低频时钟以上拉该多个栅极信号的第N栅极信号；
上拉控制单元，电连接于该上拉单元，用来根据驱动控制电压与第一时钟以产生该第一控制信号；
第一时钟输入单元，电连接于该上拉控制单元，用来根据该低频时钟将该第一时钟输入至该上拉控制单元；
输入单元，电连接于该上拉控制单元与该多级移位寄存器的第(N-1)级移位寄存器，用来根据输入控制信号将该多个栅极信号的第(N-1)栅极信号输入为该驱动控制电压；
输入控制单元，电连接于该输入单元，用来根据该低频时钟将反相于该第一时钟的第二时钟输入为该输入控制信号；
第二时钟输入单元，电连接于该输入控制单元，用来根据该低频时钟将该第二时钟输入至该输入控制单元；
储能单元，电连接于该上拉控制单元与该输入单元，用来根据该第(N-1)栅极信号执行充电程序或放电程序；
第一下拉单元，电连接于该第N栅极线与该上拉单元，用来根据第二控制信号以下拉该第N栅极信号；
下拉控制单元，电连接于该输入单元与该第一下拉单元，用来根据该驱动控制电压与该低频时钟以产生该第二控制信号；以及
第二下拉单元，电连接于该下拉控制单元与该上拉控制单元，用来根据该第二控制信号以下拉该第一控制信号。
10.根据权利要求9所述的移位寄存器电路，其中：
该低频时钟的频率小于该第一时钟的频率。
11.根据权利要求9所述的移位寄存器电路，其中：
该第二时钟输入单元包含：
第一晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该第二时钟，该第二端电连接于该输入控制单元；以及
第二晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该低频时钟，该栅极端电连接于该第二晶体管的第一端，该第二端电连接于该第一晶体管的栅极端；
该输入单元包含第三晶体管，该第三晶体管包含：
第一端，电连接于该第(N-1)级移位寄存器以接收该第(N-1)栅极信号；
栅极端，用来接收该输入控制信号；以及
第二端，电连接于该上拉控制单元、该下拉控制单元与该储能单元；
该输入控制单元包含第四晶体管，该第四晶体管包含：
第一端，电连接于该第一晶体管的第二端；
栅极端，用来接收该低频时钟；以及
第二端，电连接于该第三晶体管的栅极端，用来提供该输入控制信号；
该第一时钟输入单元包含：
第五晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该第一时钟，该第二端电连接于该上拉控制单元；以及
第六晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该低频时钟，该栅极端电连接于该第六晶体管的第一端，该第二端电连接于该第五晶体管的栅极端；
该上拉控制单元包含：
第七晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第五晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压；以及
第八晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第七晶体管的栅极端，该栅极端电连接于该第七晶体管的第二端，该第二端电连接于该上拉单元与该第二下拉单元；
该第二下拉单元包含第九晶体管，该第九晶体管包含：
第一端，电连接于该第八晶体管的第二端；
栅极端，电连接于该下拉控制单元以接收该第二控制信号；以及
第二端，用来接收低电源电压；以及
该储能单元包含电容，该电容电连接于该第七晶体管的栅极端与第二端之间。
12.根据权利要求11所述的移位寄存器电路，其中该第八晶体管为非晶硅薄膜晶体管，该非晶硅薄膜晶体管的宽长比大于该第九晶体管的宽长比。
13.根据权利要求9所述的移位寄存器电路，其中该上拉单元包含晶体管，该晶体管包含：
第一端，用来接收该低频时钟；
栅极端，电连接于该上拉控制单元以接收该第一控制信号；以及
第二端，电连接于该第N栅极线与该第一下拉单元，
该第一下拉单元包含晶体管，该晶体管包含：
第一端，电连接于该第N栅极线与该上拉单元；
栅极端，电连接于该下拉控制单元以接收该第二控制信号；以及
第二端，用来接收低电源电压。
14.根据权利要求9所述的移位寄存器电路，其中该下拉控制单元包含：
第一晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该低频时钟，该栅极端电连接于该第一端，该第二端电连接于该第一下拉单元与该第二下拉单元；以及
第二晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第一晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收低电源电压。
15.根据权利要求9所述的移位寄存器电路，其中该下拉控制单元包含：
第一晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该低频时钟，该第二端电连接于该第一下拉单元与该第二下拉单元；
第二晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第一晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收低电源电压；
第三晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该低频时钟，该栅极端电连接于该第三晶体管的第一端，该第二端电连接于该第一晶体管的栅极端；以及
第四晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第三晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收该低电源电压。
16.根据权利要求9所述的移位寄存器电路，其中当该输入单元根据该输入控制信号将具高电平电压的该第(N-1)栅极信号输入为该驱动控制电压时，该储能单元根据该第(N-1)栅极信号执行该充电程序；以及
当该输入单元根据该输入控制信号将具低电平电压的该第(N-1)栅极信号输入为该驱动控制电压时，该储能单元根据该第(N-1)栅极信号执行该放电程序。
17.一种移位寄存器电路，用以提供多个栅极信号至多条栅极线，该移位寄存器电路包含多级移位寄存器，该多级移位寄存器的第N级移位寄存器包含：
上拉单元，电连接于该多条栅极线的第N栅极线，用来根据第一控制信号与低频时钟以上拉该多个栅极信号的第N栅极信号；
上拉控制单元，电连接于该上拉单元，用来根据驱动控制电压与第一时钟以产生该第一控制信号；
输入单元，电连接于该上拉控制单元与该多级移位寄存器的第(N-1)级移位寄存器，用来根据输入控制信号将该多个栅极信号的第(N-1)栅极信号输入为该驱动控制电压；
输入控制单元，电连接于该输入单元，用来根据该低频时钟将反相于该第一时钟的第二时钟输入为该输入控制信号；
储能单元，电连接于该上拉控制单元与该输入单元，用来根据该第(N-1)栅极信号执行充电程序或放电程序；
第一下拉单元，电连接于该第N栅极线与该多级移位寄存器的第(N+1)级移位寄存器，用来根据该多个栅极信号的第(N+1)栅极信号以下拉该第N栅极信号；
第二下拉单元，电连接于该上拉控制单元，用来根据第二控制信号以下拉该第一控制信号；
第一下拉控制单元，电连接于该输入单元与该第二下拉单元，用来根据该驱动控制电压与第一低频时钟以产生该第二控制信号；
第三下拉单元，电连接于该上拉控制单元，用来根据第三控制信号以下拉该第一控制信号；以及
第二下拉控制单元，电连接于该输入单元与该第三下拉单元，用来根据该驱动控制电压与反相于该第一低频时钟的第二低频时钟以产生该第三控制信号。
18.根据权利要求17所述的移位寄存器电路，其中：
该第一低频时钟的频率小于该第一时钟的频率；以及
该低频时钟的频率小于该第一时钟的频率。
19.根据权利要求17所述的移位寄存器电路，其中：
当该输入单元根据该输入控制信号将具高电平电压的该第(N-1)栅极信号输入为该驱动控制电压时，该储能单元根据该第(N-1)栅极信号执行该充电程序；以及
当该输入单元根据该输入控制信号将具低电平电压的该第(N-1)栅极信号输入为该驱动控制电压时，该储能单元根据该第(N-1)栅极信号执行该放电程序。
20.根据权利要求17所述的移位寄存器电路，其中：
该第一下拉控制单元包含：
第一晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该第一低频时钟，该第二端电连接于该第二下拉单元；
第二晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第一晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收低电源电压；
第三晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该第一低频时钟，该栅极端电连接于该第三晶体管的第一端，该第二端电连接于该第一晶体管的栅极端；以及
第四晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第三晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收该低电源电压；以及
该第二下拉控制单元包含：
第五晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该第二低频时钟，该第二端电连接于该第三下拉单元；
第六晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第五晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收低电源电压；
第七晶体管，包含第一端、第二端、与栅极端，其中该第一端用来接收该第二低频时钟，该栅极端电连接于该第七晶体管的第一端，该第二端电连接于该第五晶体管的栅极端；以及
第八晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第七晶体管的第二端，该栅极端电连接于该输入单元以接收该驱动控制电压，该第二端用来接收该低电源电压。
21.根据权利要求17所述的移位寄存器电路，其中：
该输入单元包含第一晶体管，该第一晶体管包含：
第一端，电连接于该第(N-1)级移位寄存器以接收该第(N-1)栅极信号；
栅极端，用来接收该输入控制信号；以及
第二端，电连接于该上拉控制单元、该第一下拉控制单元、该第二下拉控制单元与该储能单元；以及
该输入控制单元包含第二晶体管，该第二晶体管包含：
第一端，用以接收该第二时钟；
栅极端，用来接收该低频时钟；以及
第二端，电连接于该第一晶体管的栅极端，用来提供该输入控制信号。
22.根据权利要求17所述的移位寄存器电路，其中：
该上拉控制单元包含：
第一晶体管，包含第一端、第二端与栅极端，其中该第一端用以接收该第一时钟，该栅极端电连接于该输入单元以接收该驱动控制电压；以及
第二晶体管，包含第一端、第二端、与栅极端，其中该第一端电连接于该第一晶体管的栅极端，该栅极端电连接于该第一晶体管的第二端，该第二端电连接于该上拉单元、该第二下拉单元与该第三下拉单元；
该第一下拉单元包含第三晶体管，该第三晶体管包含：
第一端，电连接于该第N栅极线；
栅极端，电连接于该第(N+1)级移位寄存器以接收该第(N+1)栅极信号；以及
第二端，用来接收低电源电压；
该第二下拉单元包含第四晶体管，该第四晶体管包含：
第一端，电连接于该第二晶体管的第二端；
栅极端，电连接于该第一下拉控制单元以接收该第二控制信号；以及
第二端，用来接收该低电源电压；
该第三下拉单元包含第五晶体管，该第五晶体管包含：
第一端，电连接于该第二晶体管的第二端；
栅极端，电连接于该第二下拉控制单元以接收该第三控制信号；以及
第二端，用来接收该低电源电压；以及
该储能单元包含电容，该电容电连接于该第一晶体管的栅极端与第二端之间。
23.根据权利要求20所述的移位寄存器电路，其中该第二晶体管为非晶硅薄膜晶体管，该非晶硅薄膜晶体管的宽长比大于该第四晶体管与该第五晶体管的宽长比。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201010001417 CN101777386B (zh) | 2010-01-06 | 2010-01-06 | 移位寄存器电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201010001417 CN101777386B (zh) | 2010-01-06 | 2010-01-06 | 移位寄存器电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101777386A CN101777386A (zh) | 2010-07-14 |
| CN101777386B true CN101777386B (zh) | 2013-04-24 |
Family
ID=42513802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201010001417 Active CN101777386B (zh) | 2010-01-06 | 2010-01-06 | 移位寄存器电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101777386B (zh) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101912804B1 (ko) | 2010-02-23 | 2018-10-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| CN101950522B (zh) * | 2010-09-19 | 2012-07-04 | 友达光电股份有限公司 | 移位寄存电路 |
| CN101976580B (zh) * | 2010-10-12 | 2015-06-03 | 友达光电股份有限公司 | 可增加驱动能力的第n级移位寄存器及其方法 |
| TWI415052B (zh) | 2010-12-29 | 2013-11-11 | Au Optronics Corp | 開關裝置與應用該開關裝置之移位暫存器電路 |
| TWI493871B (zh) * | 2012-06-05 | 2015-07-21 | Au Optronics Corp | 移位暫存器電路、顯示器及移位暫存器 |
| CN103280200B (zh) * | 2013-04-22 | 2015-01-21 | 京东方科技集团股份有限公司 | 移位寄存器单元、栅极驱动电路与显示器件 |
| CN104361869A (zh) * | 2014-10-31 | 2015-02-18 | 京东方科技集团股份有限公司 | 移位寄存器单元电路、移位寄存器、驱动方法及显示装置 |
| CN108962154B (zh) * | 2017-05-17 | 2021-01-15 | 京东方科技集团股份有限公司 | 移位寄存器单元、阵列基板栅极驱动电路、显示器以及栅极驱动方法 |
| CN107464519B (zh) * | 2017-09-01 | 2020-06-05 | 上海天马微电子有限公司 | 移位寄存单元、移位寄存器、驱动方法、显示面板和装置 |
| CN107464521B (zh) * | 2017-09-29 | 2019-09-20 | 京东方科技集团股份有限公司 | 移位寄存器单元、栅极驱动电路及驱动方法、显示装置 |
| CN107527587B (zh) * | 2017-09-29 | 2019-04-05 | 京东方科技集团股份有限公司 | 移位寄存器单元、栅极驱动电路及驱动方法、显示装置 |
| CN109064981B (zh) * | 2018-07-20 | 2019-09-17 | 深圳市华星光电技术有限公司 | Goa电路及包括其的显示面板和显示装置 |
| CN109192124B (zh) * | 2018-10-09 | 2022-06-21 | 合肥鑫晟光电科技有限公司 | 一种显示面板的控制方法、驱动电路板及显示装置 |
| CN109616048B (zh) | 2019-01-31 | 2020-08-11 | 重庆京东方光电科技有限公司 | 移位寄存器单元及驱动方法、栅极驱动电路、显示装置 |
| CN109961745B (zh) * | 2019-04-29 | 2020-11-24 | 武汉华星光电半导体显示技术有限公司 | 一种goa电路 |
| WO2025050266A1 (zh) * | 2023-09-04 | 2025-03-13 | 京东方科技集团股份有限公司 | 移位寄存器、栅极驱动电路及显示面板 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5701136A (en) * | 1995-03-06 | 1997-12-23 | Thomson Consumer Electronics S.A. | Liquid crystal display driver with threshold voltage drift compensation |
| CN101093647A (zh) * | 2006-06-21 | 2007-12-26 | 三星电子株式会社 | 栅极驱动电路及具有该栅极驱动电路的显示装置 |
-
2010
- 2010-01-06 CN CN 201010001417 patent/CN101777386B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101777386A (zh) | 2010-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |