CN102629461A - 移位寄存器、阵列基板驱动电路及显示装置 - Google Patents

Abstract

本发明公开了移动寄存器、阵列基板驱动电路及显示装置，以实现移动寄存器在非工作区域时能够对电容和输出端进行周期性放电，确保移动寄存器在非工作区域时输出的信号为零，不会对整个画面的显示产生干扰。移动寄存器包括：电容在触发信号的控制下进行充电以提供第一驱动控制电压；第一上拉单元在第一驱动控制电压的控制下控制第一时钟信号输出；第一下拉单元周期性的对电容进行放电；第一下拉控制单元在第一时钟信号和第二时钟信号的控制下控制第一下拉单元对电容进行周期性放电；第二下拉单元周期性的对第一上拉单元的输出端进行放电；第二下拉控制单元在第一时钟信号和第二时钟信号的控制下控制第二下拉单元对第一上拉单元的输出端进行放电。

Description

移位寄存器、阵列基板驱动电路及显示装置

技术领域

本发明涉及液晶显示领域，特别是一种移位寄存器、阵列基本驱动电路及显示装置。

背景技术

目前采用TFT(Thin Film Transistor，薄膜场效应晶体管)来设置GoA电路；TFT的特性为门槛电压受其栅极电压的影响，占空比越高，门槛电压上升越高，电流驱动能力越弱。

如图1所示，为现有技术移动寄存器的电路结构图，包括第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3和第四薄膜晶体管M4和电容C1，其中：

第一薄膜晶体管M1的源极和栅极均与上级GoA单元的输出端N-1相连接，漏极分别与第二薄膜晶体管M2的栅极、电容C1的一端、第三薄膜晶体管M3的漏极相连接；

第二薄膜晶体管M2的源极与CLK时钟信号输出端相连接，栅极与电容C1的一端相连接，漏极与信号输出端N、第四薄膜晶体管M4的源极相连接；

第三薄膜晶体管M3的源极与电容C1的一端连接，栅极接收下级GoA电路N+1的反馈信号，源极接地；

第四薄膜晶体管M4的源极与信号输出端N与电容C1的另一端相连，栅极接收下级GoA电路N+1的反馈信号，漏极接地。

上述图1的GoA电路的工作原理如下：

在第N-1周期(为上级GoA电路的工作周期)时，N-1端输入信号为高电平，CLK信号为低电平，N+1端输入信号为低电平，此时第一薄膜晶体管M1和第二薄膜晶体管M2导通，第三薄膜晶体管M3和第四薄膜晶体管M4截止，第一薄膜晶体管21的输出信号Pu为高电平，电容C1在Pu的驱动下充电；

在第N周期(为本级GoA电路的工作周期)时，N-1端输入信号为低电平，CLK信号为高电平，N+1信号为低电平，此时第一薄膜晶体管M1、第三薄膜晶体管M3和第四薄膜晶体管M4截止，第二薄膜晶体管M2导通，并在输出端N输出高电平信号；

在第N+1周期(为下级GoA电路的工作周期)时，N-1为低电平，CLK信号为高电平，N+1信号为高电平，此时第三薄膜晶体管M3和第四薄膜晶体管M4导通，第一薄膜晶体管M1和第二薄膜晶体管M2截止；第三薄膜晶体管M3导通后使得电容C1接地并放电，第四薄膜晶体管M4导通后使得输出端N接地并放电。

现有技术的上述GoA电路虽然简单，但是存在以下技术缺陷：

由于对电容C1、进行放电的时间仅为第N+1周期，后续则不能对电容C1进行放电，由于一个周期的时间较短，因此并不能确保电容C1的电量放干净，因此，电容C1在后续的周期也可能会对第二薄膜晶体管M2产生驱动电压，从而使得第二薄膜晶体管M2导通，当CLK信号为高电平时使得第二薄膜晶体管M2的输出端为高电平，但是这个时间段为本GoA电路的非工作时间段，因此，第二薄膜晶体管M2的输出信号将会对整个画面的显示产生干扰，影响画面质量。

发明内容

本发明实施例提供一种移位寄存器，以在非工作区域时能够对电容和输出端进行放电，从而确保所述移位寄存器在非工作区域时输出的信号为零，不会对整个画面的显示产生干扰，提高画面显示质量。

一种移位寄存器，包括：

一电容，接收上级移位寄存器的输出端输出的触发信号，在所述触发信号的控制下进行充电，以提供第一驱动控制电压至第一上拉单元；

第一上拉单元，与第一时钟信号输出端相连接，用于在所述第一驱动控制电压的控制下进行开关操作，从而控制第一时钟信号从信号输出端输出；

第一下拉控制单元，在第一时钟信号和第二时钟信号的控制下向第一下拉单元提供周期性的第一下拉控制信号，以控制所述第一下拉单元对所述电容进行周期性放电；

第一下拉单元，与第一下拉控制单元相连，在第一下拉控制信号的控制下对所述电容进行放电；

第二下拉控制单元，在第一时钟信号和第二时钟信号的控制下向第二下拉单元提供周期性的第二下拉控制信号；

第二下拉单元，与第二下拉控制单元相连，在第二下拉控制信号的控制下周期性的对所述第一上拉单元的输出端进行放电。

较佳地，所述移位寄存器还包括：

第三下拉单元，在下一级移位寄存器返回的反馈信号的控制下进行开关操作，从而控制所述第一上拉单元的输出端放电。

较佳地，所述移位寄存器，还包括：

第二上拉单元，与所述电容相连，接收上级移位寄存器的输出端输出的触发信号，并在接收到所述触发信号时导通；

所述电容，在所述第二上拉单元导通时进行充电。

较佳地，所述第一下拉控制单元包括：

第一开关单元，在所述第二时钟信号控制下导通，提供第二驱动控制电压，以使所述第一下拉单元在所述第二驱动控制电压的控制下导通；

第二开关单元，在所述第一时钟信号控制下导通，以控制所述第一开关单元接地；

第三开关单元，在所述所述第一触发信号控制下导通，以控制所述第一开关单元接地。

较佳地，所述第二下拉控制单元包括：

第四开关单元，在所述第二时钟信号控制下导通，提供第三驱动控制电压，以使所述第二下拉单元在所述第三驱动控制电压的控制下导通；

第五开关单元，在所述第一时钟信号控制下导通，以控制所述第四开关单元接地。

较佳地，所述第一上拉单元包括第一薄膜晶体管，所述第二上拉单元包括第二薄膜晶体管；

所述第二薄膜晶体管的漏极和栅极均与所述上级移位寄存器的输出端相连，源极与所述电容相连；

所述第一薄膜晶体管的漏极与第一时钟信号输出端相连，栅极与所述电容相连以接收所述第一驱动控制电压，源极与信号输出端相连。

较佳地，所述第第一开关单元包括第三薄膜晶体管，第二开关单元包括第四晶体薄膜管，第三开关单元包括第五薄膜晶体管时，所述第一下拉单元包括第六薄膜晶体管；

所述第三薄膜晶体管的漏极和栅极均与第二时钟信号输出端相连接，源极分别与第四薄膜晶体管的漏极、第五薄膜晶体管的漏极以及第六薄膜晶体管的栅极相连接；

所述第四薄膜晶体管的栅极与第一时钟信号输出端相连接，漏极与所述第三薄膜晶体管的源极相连接，源极接地；

所述第五薄膜晶体管的栅极与所述上级移位寄存器的输出端相连接，漏极与所述第三薄膜晶体管的源极相连接，源极接地；

所述第六薄膜晶体管的栅极与所述第三薄膜晶体管的源极相连接，并接收第二驱动控制电压，漏极与所述电容相连接，源极接地。

较佳地，所述第四开关单元包括第七薄膜晶体管，第五开关单元包括第八薄膜晶体管，第二下拉单元包括第九薄膜晶体管；

所述第七薄膜晶体管的漏极和栅极均与第二时钟信号输出端相连接，源极分别与第八薄膜晶体管的漏极、第九薄膜晶体管的栅极相连接；

所述第八薄膜晶体管的漏极与第七薄膜晶体管的源极相连接，栅极与第一时钟信号输出端相连接，源极接地；

所述第九薄膜晶体管的漏极与所述第一上拉单元的输出端相连接，栅极与所述第七薄膜晶体管的源极相连接并接收第三驱动控制电压，源极接地。

较佳地，所述第三下拉单元包括第十薄膜晶体管，且所述第十薄膜晶体管的漏极与所述第一上拉单元的输出相连接，栅极与下一级移位寄存器的的输出端相连接，源极接地。

一种阵列基板驱动电路，包括第一级移位寄存器、至少一个中间级移位寄存器、最后一级移位寄存器，其中：

第一级移位寄存器，用于在GoA电路开启信号和时钟信号的控制下给下级移位寄存器提供触发，并在下级移位寄存器提供的反馈信号的控制下终止触发信号的输出；

中间级移位寄存器，为前述任意一个移位寄存器；

最后一级移位寄存器，用于在上级移位寄存器的触发信号和时钟信号的控给上级移位寄存器提供反馈信号。

一种显示装置，包括如前所述的阵列基板驱动电路。

本发明实施例中，第一下拉单元在第一下拉控制单元的控制下周期性的对移位寄存器中的电容进行放电，以及第二下拉单元在第二下拉控制单元的控制下周期性的对移位寄存器的输出端进行放电，从而能够确保将移位寄存器中电容的电量放干净，也能确保移位寄存器的输出端能够接地，从而使得移位寄存器在其非工作区域不输出任何信号，不会对整个画面的显示产生干扰，提高画面显示质量。

附图说明

图1为现有技术中移位寄存器的具体电路图；

图2A为本发明第一实施例中移位寄存器的结构示意图；

图2B为本发明第二实施例中移位寄存器的结构示意图；

图2C为本发明第三实施例中移位寄存器的结构示意图；

图2D为本发明第四实施例中移位寄存器的结构示意图；

图3为本发明第四实施例中移位寄存器的第一下拉控制单元和第二下拉控制单元的结构示意图；

图4为本发明实施例中移位寄存器的具体电路图；

图5为本发明实施例中的信号时序图。

具体实施方式

本发明实施例提供一种移位寄存器，以在非工作区域时能够对电容和输出端进行周期性放电，从而确保移动寄存器在非工作区域时输出的信号为零，不会对整个画面的显示产生干扰，提高画面显示质量。移位寄存器包括：一电容，接收上级移位寄存器的输出端输出的触发信号，在所述触发信号的控制下进行充电以提供第一驱动控制电压至第一上拉单元；第一上拉单元，与第一时钟信号输出端相连接，用于在所述第一驱动控制电压的控制下进行开关操作，从而控制第一时钟信号从信号输出端输出；第一下拉控制单元，在第一时钟信号和第二时钟信号的控制下向第一下拉单元提供周期性的第一下拉控制信号，以控制所述第一下拉单元对所述电容进行周期性放电；第一下拉单元，与第一下拉控制单元相连，在第一下拉控制信号的控制下对所述电容进行放电；第二下拉控制单元，在第一时钟信号和第二时钟信号的控制下向第二下拉单元提供周期性的第二下拉控制信号；第二下拉单元，与第二下拉控制单元相连，在第二下拉控制信号的控制下周期性的对所述第一上拉单元的输出端进行放电。

下面结合附图对本发明提供的栅极驱动电路进行详细描述。

参见图2A，为本发明第一实施例中移位寄存器的结构示意图，该移位寄存器与上级移位寄存器、下级移位寄存器级联，所述移位寄存器包括：

电容21，接收上级移位寄存器的输出端输出的触发信号(后续称为N-1信号)，在所述触发信号的控制下进行充电，以提供第一驱动控制电压至第一上拉单元22；

第一上拉单元22，与第一时钟信号输出端相连接，用于在所述第一驱动控制电压的控制下进行开关操作，从而控制第一时钟信号从信号输出端输出；

第一下拉控制单元31，在第一时钟信号和第二时钟信号的控制下向第一下拉单元23提供周期性的第一下拉控制信号，以控制所述第一下拉单元23对所述电容21进行周期性放电；

第一下拉单元23，与第一下拉控制单元31相连，在第一下拉控信号的控制下对所述电容21进行放电；

第二下拉控制单元32，在第一时钟信号和第二时钟信号的控制下向第二下拉单元24提供周期性的第二下拉控制信号；

第二下拉单元24，第二下拉控制单元32相连，在第二下拉控制信号的控制下周期性的对所述第一上拉单元22的输出端进行放电。

本发明实施例中，第一时钟信号和第二时钟信号的波形相反。

较佳地，为进一步对第一上拉单元22的输出端进行放电，本发明实施例中，上述图2A所示的移位寄存器还可包括第三下拉单元25，如图2B所示，其中：

第三下拉单元25，在下一级移位寄存器返回的反馈信号(后续称为N+1信号)的控制下进行开关操作，从而控制所述第一上拉单元22的输出端放电。

较佳地，上述图2A和/或图2B所示的移位寄存器还可包括第二上拉单元26，如图2C为图2A所示的移位寄存器中增加第二上拉单元26，图2D为图2B所示的移位寄存器中增加第二上拉单元26，其中：

第二上拉单元26，与所述电容21相连，接收上级移位寄存器的输出端输出的触发信号，并在接收到所述触发信号时导通；

所述电容21，在所述第二上拉单元26导通时进行充电。

较佳地，本发明实施例中，所述第一下拉控制单元31和第二下拉控制单元32的结构可如图3所示。

第一下拉控制单元31包括：

第一开关单元311，在第二时钟信号控制下导通，提供第二驱动控制电压，以使所述第一下拉单元22在所述第二驱动控制电压的控制下导通；

第二开关单元312，在第一时钟信号控制下导通，以控制所述第一开关单元311接地；

第三开关单元313，在所述第一触发信号控制下导通，以控制所述第一开关单元311接地。

本发明实施例中，第二下拉控制单元32，包括：

第四开关单元321，在第二时钟信号控制下导通，提供第三驱动控制电压，以使所述第二下拉单元24在所述第三驱动控制电压的控制下导通；

第五开关单元322，在所述第一时钟信号控制下导通，以控制所述第四开关单元321接地。

较佳地，本发明实施例中，第一上拉单元22、第二上拉单元23、第一开关单元311、第二开关单元312、第三开关单元313、第四开关单元321、第五开关单元322、第一下拉单元23、第二下拉单元24和第三下拉单元25的结构均可为场效应晶体管或三极管，或者还可以为场效应晶体管与三极管的组合；但是并不仅限于前述场效应晶体管、三极管或者两者组合，还可以是其他能够起到开关作用的元件。本发明实施例中，以第一上拉单元22、第二上拉单元23、第一开关单元311、第二开关单元312、第三开关单元313、第四开关单元321、第五开关单元322、第一下拉单元23、第二下拉单元24和第三下拉单元25的结构均为薄膜晶体管为例进行说明，如图4所示。

图4中，第一上拉单元22包括第一薄膜晶体管M1，所述第二上拉单元26包括第二薄膜晶体管M2，第一开关单元311包括第三薄膜晶体管M3，第二开关单元312包括第四晶体薄膜管M4，第三开关单元313包括第五薄膜晶体管时M5，所述第一下拉单元23包括第六薄膜晶体管M6，第四开关单元321包括第七薄膜晶体管M7，第五开关单元322包括第八薄膜晶体管M8，第二下拉单元24包括第九薄膜晶体管M9，第三下拉单元25包括第十薄膜晶体管M10，上级移位寄存器的输出信号为N-1，下级移位寄存器的反馈信号为N+1，本级移位寄存器的输出信号为N；第一驱动控制电压为Pu，第二驱动控制电压为P0；第一时钟信号为CLK，第二时钟信号为CLKB，其中：

所述第二薄膜晶体管M2的漏极和栅极均与上级移位寄存器的输出端相连，源极与所述电容21相连；

所述第一薄膜晶体管M1的漏极与所述CLK输出端相连，栅极与所述电容21相连以接收所述第一驱动控制电压，源极与信号输出端相连。

所述第三薄膜晶体管M3的漏极和栅极均与CLKB输出端相连接，源极分别与第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的漏极以及第六薄膜晶体管M6的栅极相连接；

所述第四薄膜晶体管M4的栅极与CLK输出端相连接，漏极与所述第三薄膜晶体管M3的源极相连接，源极接地；

所述第五薄膜晶体管M5的栅极与N-1输出端相连接，漏极与所述第三薄膜晶体管M3的源极相连接，源极接地；

所述第六薄膜晶体管M6的栅极与所述第三薄膜晶体管M3的源极相连接，并接收第二驱动控制电压，漏极与所述电容21相连接，源极接地；

第七薄膜晶体管M7的漏极与CLKB输出端相连接，栅极与所述CLKB输出端相连接，源极分别与第八薄膜晶体管M8的漏极、第九薄膜晶体管M9的栅极相连接；

所述第八薄膜晶体管M8的漏极与第七薄膜晶体管M7的源极相连接，栅极与CLK输出端相连接，源极接地；

所述第九薄膜晶体管M9的漏极与所述第一上拉单元22的输出端相连接，栅极与所述第七薄膜晶体管M7的源极相连接并接收第三驱动控制电压，源极接地；

所述第十薄膜晶体管M10的漏极与所述第一上拉单元22的输出相连接，栅极与下级移位寄存器的输出端相连接，源极接地。

为更清楚、详细的对本发明技术方案进行描述，下面一一具体的实例进行详细的描述，其中上级移位寄存器的输出信号为N-1，下级移位寄存器的反馈信号为N+1，本级移位寄存器的输出信号为N；第一驱动控制电压为Pu，第二驱动控制电压为P0；第一时钟信号为CLK，第二时钟信号为CLKB；电容21为C1；第一上拉单元22为M1、第二上拉单元26为M2、第一开关单元311为M3、第二开关单元312为M4、第三开关单元313为M5、第四开关单元321为M7以及第五开关单元322为M8；第一下拉单元23为M6、第二下拉单元24为M9、第三下拉单元25为M10；各电路元件的连接关系如下：

M2的漏极和栅极均和上级移位寄存器的输出端相连，源极分别与M1的栅极、M6的漏极相连；M2的输出信号为Pu；

C1的一端与M2的源极相连接，另一端与M1的源极相连接，其中M1的输出信号为N；

M1的漏极与CLK输出端相连接，用于接收CLK信号；栅极与C1相连，漏极分别与M9的漏极和M10的漏极相连；

M6的漏极与C1相连，栅极分别与M5的漏极和M4的漏极相连接，源极接地；

M9的漏极与M1的源极相连接，栅极分别与M7的源极和M8的漏极相连接，源极接地；

M3的漏极和栅极分别与CLKB输出端相连接，接收CLKB信号；源极分别与M5的漏极、M6的栅极以及M4的漏极相连接，且M3的输出信号为P0；

M4的漏极与M3的源极相连接，栅极与CLK输出端相连接，源极接地；

M5的漏极与M6的栅极相连接，栅极与上级移动寄存器的输出端相连接以接收N-1信号，源极接地；

M10的漏极与M1的源极相连接，栅极与下级移动寄存器的输出端相连接，以接收N+1信号，源极接地；

M7的漏极和栅极均与CLKB输出端相连接以接收CLKB信号，源极分别与M9的栅极和M8的漏极相连接；

M8的栅极与CLK输出端相连接以接收CLK信号，源极接地。

结合图5所示的信号时序图，对如图4所示的移动寄存器的工作原理进行详细的描述：

当第N-1周期到来时，N-1为高电平、CLK为低电平、CLKB为高电平，此时M2、M3、M5、M7、M9导通，M4、M8、M6、M10、M1截止，由于Pu为高电平，所以对C1进行充电；

当第N周期到来时，N-1为低电平、CLK为高电平、CLKB为低电平，此时M4、M8、M1导通，M7、M3、M5、M10、M2、M9和M6截止，C1为M1提供驱动控制电压，以使M1导通，当CLK为高电平时，在M1的输出端输出信号N，该输出信号N为下级移动寄存器的输入信号，以启动下级移动寄存器；

当第N+1周期到来时，N-1为低电平、N+1为高电平、CLK为低电平、CLKB为高电平，此时M6、M9、M10、M3和M7导通，M1、M2、M5、M4、M8截止，M9和M10导通，以使得M1的源极接地从而对M1的输出端进行放电，M6的导通使得电容C1接地，从而对电容C1进行放电；

当第N+3周期、第N+5周期、第N+7周期、...、第N+(2n+1)周期到来时，CLKB为高电平，CLK为低电平，M6、M9、M3和M7导通，M1、M2、M10、M5、M4和M8截止，M9和M10的导通以使得M1的源极接地，从而对M，1的输出端进行放电，M6的导通使得电容C1接地，从而对电容C1进行放电，M9的导通以使得M1的源极接地，从而对M1的输出端进行放电。

本发明实施例中，还提供一种GoA电路，该GoA电路可包括第一级移位寄存器、至少一个中间级移位寄存器和最后一级移位寄存器，其中：

第一级移位寄存器，用于在所述GoA电路开启信号和时钟信号的控制下给下级移位寄存器提供触发，并在下级移位寄存器提供的反馈信号的控制下终止触发信号的输出；

中间级移位寄存器，为前述图2A～图2D、图3和图4中的任意一个示意图所示的移位寄存器；

最后一级移位寄存器，用于在上级移位寄存器的触发信号和时钟信号的控给上级移位寄存器提供反馈信号。

较佳地，上述GoA电路中的第一级移位寄存器和/或最后一级移位寄存器，为前述图2A～图2D、图3和图4中的任意一个示意图所示的移位寄存器。

一种显示装置，包括如前所述的阵列基板驱动GoA电路。

本发明实施例中，第一下拉单元在第一下拉控制单元的控制下周期性的对移位寄存器中的电容进行放电，以及第二下拉单元在第二下拉控制单元的控制下周期性的对移位寄存器的输出端进行放电，从而能够确保将移位寄存器中电容的电量放干净，也能确保移位寄存器的输出端能够接地，从而使得移位寄存器在其非工作区域不输出任何信号，不会对整个画面的显示产生干扰，提高画面显示质量。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若对本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种移位寄存器，其特征在于，包括：

一电容，接收上级移位寄存器的输出端输出的触发信号，在所述触发信号的控制下进行充电，以提供第一驱动控制电压至第一上拉单元；

第一上拉单元，与第一时钟信号输出端相连接，用于在所述第一驱动控制电压的控制下进行开关操作，从而控制第一时钟信号从信号输出端输出；

第一下拉控制单元，在第一时钟信号和第二时钟信号的控制下向第一下拉单元提供周期性的第一下拉控制信号，以控制所述第一下拉单元对所述电容进行周期性放电；

第一下拉单元，与第一下拉控制单元相连，在第一下拉控制信号的控制下对所述电容进行放电；

第二下拉控制单元，在第一时钟信号和第二时钟信号的控制下向第二下拉单元提供周期性的第二下拉控制信号；

第二下拉单元，与第二下拉控制单元相连，在第二下拉控制信号的控制下周期性的对所述第一上拉单元的输出端进行放电。

2.如权利要求1所述的移位寄存器，其特征在于，还包括：

第三下拉单元，在下级移位寄存器返回的反馈信号的控制下进行开关操作，从而控制所述第一上拉单元的输出端放电。

3.如权利要求1所述的移位寄存器，其特征在于，还包括：

第二上拉单元，与所述电容相连，接收上级移位寄存器的输出端输出的触发信号，并在接收到所述触发信号时导通；

所述电容，在所述第二上拉单元导通时进行充电。

4.如权利要求1～3任一项所述的移位寄存器，其特征在于，所述第一下拉控制单元包括：

第一开关单元，在所述第二时钟信号控制下导通，提供第二驱动控制电压，以使所述第一下拉单元在所述第二驱动控制电压的控制下导通；

第二开关单元，在所述第一时钟信号控制下导通，以控制所述第一开关单元接地；

第三开关单元，在所述所述触发信号控制下导通，以控制所述第一开关单元接地。

5.如权利要求4所述的移位寄存器，其特征在于，所述第二下拉控制单元包括：

第四开关单元，在所述第二时钟信号控制下导通，提供第三驱动控制电压，以使所述第二下拉单元在所述第三驱动控制电压的控制下导通；

第五开关单元，在所述第一时钟信号控制下导通，以控制所述第四开关单元接地。

6.如权利要求5所述的移位寄存器，其特征在于，所述第一上拉单元包括第一薄膜晶体管，所述第二上拉单元包括第二薄膜晶体管；

所述第二薄膜晶体管的漏极和栅极均与所述上级移位寄存器的输出端相连，源极与所述电容相连；

所述第一薄膜晶体管的漏极与第一时钟信号输出端相连，栅极与所述电容相连以接收所述第一驱动控制电压，源极与信号输出端相连。

7.如权利要求6所述的移位寄存器，其特征在于，所述第第一开关单元包括第三薄膜晶体管，第二开关单元包括第四晶体薄膜管，第三开关单元包括第五薄膜晶体管时，所述第一下拉单元包括第六薄膜晶体管；

所述第三薄膜晶体管的漏极和栅极均与第二时钟信号输出端相连接，源极分别与第四薄膜晶体管的漏极、第五薄膜晶体管的漏极以及第六薄膜晶体管的栅极相连接；

所述第四薄膜晶体管的栅极与第一时钟信号输出端相连接，漏极与所述第三薄膜晶体管的源极相连接，源极接地；

所述第五薄膜晶体管的栅极与所述上级移位寄存器的输出端相连接，漏极与所述第三薄膜晶体管的源极相连接，源极接地；

所述第六薄膜晶体管的栅极与所述第三薄膜晶体管的源极相连接，并接收第二驱动控制电压，漏极与所述电容相连接，源极接地。

8.如权利要求7所述的移位寄存器，其特征在于，所述第四开关单元包括第七薄膜晶体管，第五开关单元包括第八薄膜晶体管，第二下拉单元包括第九薄膜晶体管；

所述第七薄膜晶体管的漏极和栅极均与第二时钟信号输出端相连接，源极分别与第八薄膜晶体管的漏极、第九薄膜晶体管的栅极相连接；

所述第八薄膜晶体管的漏极与第七薄膜晶体管的源极相连接，栅极与第一时钟信号输出端相连接，源极接地；

所述第九薄膜晶体管的漏极与所述第一薄膜晶体管的输出端相连接，栅极与所述第七薄膜晶体管的源极相连接并接收第三驱动控制电压，源极接地。

9.如权利要求8所述的移位寄存器，其特征在于，所述第三下拉单元包括第十薄膜晶体管，且所述第十薄膜晶体管的漏极与所述第一薄膜晶体管的输出相连接，栅极与下一级移位寄存器的输出端相连接，源极接地。

10.一种阵列基板驱动电路，其特征在于，包括第一级移位寄存器、至少一个中间级移位寄存器、最后一级移位寄存器，其特征在于，

第一级移位寄存器，用于在GoA电路开启信号和时钟信号的控制下给下级移位寄存器提供触发，并在下级移位寄存器提供的反馈信号的控制下终止触发信号的输出；

中间级移位寄存器，为权利要求1～9中任意一项所述的移位寄存器；

最后一级移位寄存器，用于在上级移位寄存器的触发信号和时钟信号的控给上级移位寄存器提供反馈信号。

11.一种显示装置，其特征在于，包括如权利要求10所述的阵列基板驱动电路。

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