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KR101536218B1 - 게이트 구동회로, 이를 갖는 표시 장치 및 이 게이트 구동회로의 제조 방법 - Google Patents

게이트 구동회로, 이를 갖는 표시 장치 및 이 게이트 구동회로의 제조 방법 Download PDF

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KR101536218B1
KR101536218B1 KR1020080134276A KR20080134276A KR101536218B1 KR 101536218 B1 KR101536218 B1 KR 101536218B1 KR 1020080134276 A KR1020080134276 A KR 1020080134276A KR 20080134276 A KR20080134276 A KR 20080134276A KR 101536218 B1 KR101536218 B1 KR 101536218B1
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삼성디스플레이 주식회사
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Abstract

게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 제m 스테이지는 풀업부, 풀다운부, 방전부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 풀업부는 제1 클럭 신호를 입력받고 제1 전압 레벨로 전환되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하고, 제1 채널 길이를 갖는 제1 트랜지스터를 포함한다. 풀다운부는 제2 입력 신호에 응답하여 게이트 신호를 제2 전압 레벨로 방전시킨다. 방전부는 제2 입력 신호에 응답하여 제1 노드의 신호를 제2 전압 레벨로 방전시킨다. 제1 홀딩부는 제1 클럭 신호에 응답하여 제1 노드의 신호를 제2 전압 레벨로 방전된 게이트 신호로 유지시키고, 제1 채널 길이보다 긴 제2 채널 길이를 갖는 제2 트랜지스터를 포함한다. 제2 홀딩부는 제2 클럭 신호에 응답하여 제1 노드의 신호를 제1 입력 신호의 제2 전압 레벨로 유지시킨다. 이에 따라, 게이트 구동회로는 게이트 신호의 풀다운 구간에서 제1 노드의 오프 전압의 리플을 감소시키는 한편, 상기 게이트 신호의 풀업 구간에서 상기 제1 노드의 제1 전압 레벨을 안정적으로 유지하므로, 게이트 구동회로의 구동 신뢰성을 향상시킬 수 있다.

Description

게이트 구동회로, 이를 갖는 표시 장치 및 이 게이트 구동회로의 제조 방법{GATE DRIVING CIRCUIT, DISPLAY DEVICE HAVING THE SAME AND METHOD FOR MANUFACTURING THE GATE DRIVING CIRCUIT}
게이트 구동회로, 이를 갖는 표시 장치 및 이 게이트 구동회로의 제조 방법에 관한 것으로, 보다 상세하게는 제품의 신뢰성을 향상시키기 위한 게이트 구동회로, 이를 갖는 표시 장치 및 이 게이트 구동회로의 제조 방법에 관한 것이다.
일반적으로 액정표시장치는 어레이 기판 및 대향 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정에 전계를 인가하고, 전계의 세기에 따른 광투과율을 조절함으로써, 원하는 화상 신호를 얻는 표시 장치이다.
액정표시장치는 게이트 배선들 및 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성된 표시 패널과, 게이트 배선들에 게이트 신호를 출력하는 게이트 구동부 및 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부를 포함한다. 이러한 게이트 구동부 및 데이터 구동부는 칩(Chip) 형태로 이루어져 표시 패널에 실장되는 것이 일반적이다.
최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이 트 구동부를 표시 기판상에 집적회로 형태로 집적하는 방식이 주목받고 있다. 이처럼 표시 패널에 집적회로 형태로 집적한 게이트 구동회로는 풀업 소자의 기생 용량(Cgd)의 증가에 의하여, 게이트 오프 신호 구간에 상기 풀업 소자의 게이트 단자의 신호가 불안정해지는 리플(Ripple) 현상이 발생한다.
상기 리플(Ripple) 현상을 해결하기 위해 상기 풀업 소자의 게이트 단자를 안정화 시키기 위한 트랜지스터의 채널 폭(W)을 넓히는 경우, 게이트 온 신호 구간에서 풀업 소자의 풀업 기능을 방해하게 되는 문제점이 발생한다.
본 발명에서 해결하고자 하는 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 구동 신뢰성을 향상시키기 위한 게이트 구동회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 게이트 구동회로를 제조하는 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 구동회로는, 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 제m 스테이지는 풀업부, 풀다운부, 방전부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 상 기 풀업부는 제1 클럭 신호를 입력받고 제1 입력 신호에 의해 제1 전압 레벨로 전환되는 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력하고, 제1 채널 길이를 갖는 제1 트랜지스터를 포함한다. 상기 풀다운부는 제2 입력 신호에 응답하여 상기 게이트 신호를 제2 전압 레벨로 방전시킨다. 상기 방전부는 상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 제2 전압 레벨로 방전시킨다. 상기 제1 홀딩부 상기 제1 클럭 신호에 응답하여 상기 제1 노드의 신호를 상기 제2 전압 레벨로 방전된 상기 게이트 신호로 유지시키고, 상기 제1 채널 길이보다 긴 제2 채널 길이를 갖는 제2 트랜지스터를 포함한다. 상기 제2 홀딩부는 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 제1 입력 신호의 상기 제2 전압 레벨로 유지시킨다.
본 발명의 실시예에서, 상기 제2 채널 길이는 상기 제1 채널 길이의 1.5배 이상 10배 이하일 수 있다. 상기 제2 트랜지스터는 상기 확장된 채널 길이와 동일한 배수로 확장된 채널 폭을 가질 수 있다. 또한, 상기 제2 트랜지스터는 상기 채널 폭의 합이 상기 제2 채널 길이의 약 10배 이상일 수 있다.
본 발명의 실시예에서, 상기 제2 트랜지스터는 복수개의 소스 전극바들을 갖는 소스전극과 상기 각 소스 전극바로부터 이격되고 상기 소스 전극바들 사이에 배치된 복수개의 드레인 전극바들을 갖는 드레인 전극을 포함할 수 있다. 상기 제2 트랜지스터는 상기 각 소스 전극바와 상기 각 드레인 전극바 사이의 상기 채널 상에 배치된 플로팅(Floating) 전극을 포함할 수 있다.
본 발명의 실시예에서, 상기 제2 트랜지스터는 상기 제1 클럭 신호가 입력되 는 게이트 전극, 상기 제1 노드와 연결되는 소스 전극 및 상기 게이트 신호의 출력 단자와 연결되는 드레인 전극을 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 입력 신호는 수직 개시신호 또는 제m-1 스테이지의 게이트 신호이고, 상기 제2 입력 신호는 제m+1 스테이지의 게이트 신호 또는 수직 개시신호일 수 있다.
본 발명의 실시예에서, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 서로 위상이 반대일 수 있다. 상기 제1 전압 레벨은 하이 전압 레벨이고, 상기 제2 전압 레벨은 오프 전압 레벨일 수 있다.
본 발명의 실시예에서, 상기 제1 노드와 연결되어 상기 제1 입력 신호의 상기 제1 전압 레벨을 상기 제1 노드에 충전시키는 제3 트랜지스터를 포함하는 버퍼부를 더 포함할 수 있다. 또한, 상기 제1 클럭 신호를 상기 제1 노드의 신호에 응답하여 캐리 신호로 출력하는 캐리부를 더 포함할 수도 있으며, 상기 제1 입력 신호는 수직 개시신호 또는 제m-1 스테이지의 캐리 신호이며, 상기 제2 입력 신호는 제m+1 스테이지의 게이트 신호 또는 수직 개시신호일 수 있다.
본 발명의 실시예에서, 상기 제2 클럭 신호에 응답하여 상기 게이트 신호를 상기 제2 전압 레벨로 유지시키는 제3 홀딩부, 상기 제3 홀딩부와 교대로 상기 게이트 신호를 제2 전압 레벨로 유지시키는 제4 홀딩부 및 상기 제4 홀딩부의 온/오프를 스위칭하는 스위칭부를 더 포함할 수도 있다. 또한, 리셋 신호에 응답하여 상기 오프 전압을 상기 제1 노드에 제공하는 리셋부를 더 포함할 수도 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치 는, 표시 패널, 데이터 구동부 및 게이트 구동회로를 포함한다. 상기 표시 패널은 게이트 배선들 및 상기 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 데이터 구동부는 상기 데이터 배선들에 데이터 신호를 출력한다. 상기 게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 제m 스테이지는 풀업부, 풀다운부, 방전부, 제1 홀딩부 및 제2 홀딩부를 포함한다. 상기 풀업부는 제1 클럭 신호를 입력받고 제1 입력 신호에 의해 제1 전압 레벨로 전환되는 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력하고, 제1 채널 길이를 갖는 제1 트랜지스터를 포함한다. 상기 풀다운부는 제2 입력 신호에 응답하여 상기 게이트 신호를 제2 전압 레벨로 방전시킨다. 상기 방전부는 상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 제2 전압 레벨로 방전시킨다. 상기 제1 홀딩부 상기 제1 클럭 신호에 응답하여 상기 제1 노드의 신호를 상기 제2 전압 레벨로 방전된 상기 게이트 신호로 유지시키고, 상기 제1 채널 길이보다 긴 제2 채널 길이를 갖는 제2 트랜지스터를 포함한다. 상기 제2 홀딩부는 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 제1 입력 신호의 상기 제2 전압 레벨로 유지시킨다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 복수의 스테이지들이 종속적으로 연결되고, 각 스테이지는 제1 클럭 신호를 게이트 신호로 출력하고, 제1 채널 길이를 갖는 제1 트랜지스터와 상기 제1 클럭 신호에 응답하여 상기 게이트 신호를 오프 전압으로 유지시키고, 상기 제1 채널 길이보다 긴 제2 채 널 길이를 갖는 제2 트랜지스터를 포함하는 게이트 구동회로의 제조 방법에서, 베이스 기판 상에 게이트 금속층을 패터닝하여 상기 제1 트랜지스터의 제1 게이트 전극과 상기 제2 트랜지스터의 제2 게이트 전극을 형성한다. 상기 제1 게이트 전극 상에 제1 채널 길이를 갖는 제1 액티브 패턴과, 상기 제2 게이트 전극 상에 상기 제1 채널 길이보다 긴 제2 채널 길이를 갖는 제2 액티브 패턴을 형성한다. 상기 제1 액티브 패턴 상에 제1 소스/드레인 전극, 상기 제2 액티브 패턴 상에 복수개의 소스 전극바들로 이루어진 제2 소스 전극 및 상기 소스 전극바들 사이에 배치된 복수개의 드레인 전극바들로 이루어진 제2 드레인 전극을 형성한다.
본 발명의 실시예에서, 상기 제2 드레인 전극을 형성하는 단계는 서로 인접한 소스 전극바와 드레인 전극바 사이의 상기 제2 액티브 패턴 상에 플로팅(Floating) 전극을 형성할 수 있다.
본 발명의 실시예에서, 상기 제2 채널 길이는 상기 제1 채널 길이에 비하여 N배(N은 자연수) 확장된 채널 길이를 가질 수 있고, 상기 제1 및 제2 액티브 패턴들을 형성하는 단계는, 상기 제2 액티브 패턴은 상기 제1 액티브 패턴에 대응하는 마스크 패턴이 상기 각 플로팅 전극에 대응하는 차단 패턴을 경계로 N회 반복하는 마스크 패턴을 이용할 수 있다.
본 발명의 실시예에서, 상기 마스크 패턴은 하프톤(Half Tone) 마스크일 수 있다.
본 발명에 따르면, 게이트 구동회로는 게이트 신호의 풀다운 구간에서 제1 노드의 오프 전압의 리플을 감소시키는 한편, 상기 게이트 신호의 풀업 구간에서 상기 제1 노드의 하이 레벨 전압의 유지를 방해하지 않으므로, 상기 게이트 구동회로의 구동 신뢰성을 향상시킬 수 있다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정 하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 경우, 이는 다른 부분 바로 위에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 아래에 있다고 할 경우, 이는 다른 부분 바로 아래에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예 1에 따른 표시 장치의 개략적인 평면도이다. 도 2는 도 1에 도시된 게이트 구동회로에 대한 블록도이다.
도 1 및 도 2를 참조하면, 표시 장치는 표시 패널(100)과 표시 패널(100)을 구동하기 위한 게이트 구동회로(200) 및 데이터 구동부(130)를 포함한다.
표시 패널(100)은 소정간격 이격하여 대향하는 어레이 기판 및 대향 기판(예컨대 컬러필터 기판)과, 어레이 기판과 대향 기판 사이에 개재된 액정층을 포함하며, 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 이루어진다. 표시 영역(DA)에는 일방향으로 형성된 게이트 배선(GL)들 및 게이트 배선(GL)들과 교차하는 방향으로 형성된 데이터 배선(DL)들에 의해 복수의 화소부가 형성되어 영상을 디스플레이 한다.
각 화소부에는 스위칭 소자인 박막트랜지스터(TFT)와, 박막트랜지스터(TFT) 와 전기적으로 연결된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 형성된다. 구체적으로 박막트랜지스터(TFT)의 게이트 전극 및 소스 전극은 각각 게이트 배선(GL) 및 데이터 배선(DL)과 전기적으로 연결되고, 드레인 전극에는 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 전기적으로 연결된다.
여기서 주변 영역(PA)은 데이터 배선(DL)들의 일단부에 위치하는 제1 주변 영역(PA1)과 게이트 배선(GL)들의 일단부에 위치하는 제2 주변 영역(PA2)을 포함한다.
데이터 구동부(130)는 게이트 배선(GL)으로 인가되는 게이트 신호에 동기하여 데이터 배선(DL)들에 데이터 신호를 출력하며, 적어도 하나 이상의 데이터 구동칩(132)으로 이루어진다. 데이터 구동칩(132)은 일단부가 표시 패널(100)의 제1 주변 영역(PA1)에 연결되고, 타단부가 인쇄회로기판(140)에 연결된 연성회로기판(134) 상에 실장되며, 연성회로기판(134)을 통해 인쇄회로기판(134) 및 표시 패널(100)과 전기적으로 연결될 수 있다.
게이트 구동회로(200)는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 포함하며, 게이트 배선(GL)들에 순차적으로 게이트 신호를 출력한다. 이러한 게이트 구동회로(200)는 표시 패널(100)의 제2 주변 영역(PA2)에 집적되는 집적회로 형태로 형성될 수 있다. 여기서, 표시 패널(100)에 집적회로 형태로 형성되는 게이트 구동회로(200)의 경우에는 구동 마진을 향상시키기 위해 저저항 메탈인 Mo/Al/Mo(몰리브덴/알루미늄/몰리브덴 3적층 메탈)을 사용하는 것이 바람직하다.
도 2를 참조하면, 상기 쉬프트 레지스터는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)를 포함한다.
제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)는 n 개의 게이트 신호를 출력하는 제1 내지 제n 스테이지(SRC1 ~ SRCn)와 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)에 리셋 신호를 출력하는 제n+1 스테이지(SRCn+1)를 포함한다. 포치(Porch) 구간 동안 제n 스테이지(SCRn)의 출력에 포함될 수 있는 노이즈를 최소화하기 위하여 추가로 제n+2 스테이지(SRCn+2) 또는 그 이상의 스테이지를 포함할 수도 있다.
상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각은 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 전압 단자(VSS), 리셋 단자(RE), 캐리 단자(CR) 및 출력 단자(OUT)를 포함한다.
상기 제1 클럭 단자(CK1) 및 상기 제2 클럭 단자(CK2)에는 서로 반대 위상을 가지는 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)가 제공된다. 구체적으로, 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 상기 제1 클럭 단자(CK1)에는 상기 제1 클럭 신호(CK)가 제공되고, 제2 클럭 단자(CK2)에는 상기 제2 클럭 신호(CKB)가 제공된다. 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 상기 제1 클럭 단자(CK1)에는 상기 제2 클럭 신호(CKB)가 제공되고, 상기 제2 클럭 단자(CK2)에는 상기 제1 클럭 신호(CK)가 제공된다.
상기 제1 입력 단자(IN1)에는 수직개시신호(STV) 또는 이전 스테이지의 캐리 신호가 제공된다. 즉, 첫 번째 스테이지인 제1 스테이지(SRC1)의 상기 제1 입력 단자(IN1)에는 수직개시신호(STV)가 제공되고, 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)의 상기 제1 입력 단자(IN1)에는 이전 스테이지(SRC1 ~ SRCn)의 캐리 신호 가 각각 제공된다.
상기 제2 입력 단자(IN2)에는 다음 스테이지의 게이트 신호 또는 수직개시신호(STV)가 제공된다. 상기 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 상기 제2 입력 단자(IN2)에는 다음 스테이지(SRC2 ~ SRCn+1)의 게이트 신호가 각각 제공되고, 상기 제n+1 스테이지(SRCn+1)의 상기 제2 입력 단자(IN2)에는 상기 수직개시신호(STV)가 제공된다.
상기 전압 단자(VSS)에는 오프 전압(VOFF)이 제공되고, 상기 리셋 단자(RE)에는 상기 제n+1 스테이지(SRCn+1)의 캐리 신호가 리셋 신호로 제공된다.
상기 출력 단자(OUT)는 전기적으로 연결된 게이트 배선에 게이트 신호를 출력한다. 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 출력 단자(OUT)에서 출력되는 홀수 번째 게이트 신호는 상기 제1 클럭 신호(CK)의 하이 구간에 출력된다. 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 출력 단자(OUT)에서 출력되는 짝수 번째 게이트 신호는 상기 제2 클럭 신호(CKB)의 하이 구간에 출력된다. 따라서, 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)는 순차적으로 게이트 신호들(G1,...,Gn)을 출력한다.
도 3은 도 2에 도시된 스테이지의 상세 회로도이다. 도 4는 도 3에 도시된 스테이지의 신호 파형도이다.
도 3 및 도 4를 참조하면, 제m 스테이지(SRCm)는 풀업부(210), 풀다운부(220), 방전부(230), 제1 홀딩부(242) 및 제2 홀딩부(244)를 포함한다.
상기 풀업부(210)는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 제m 게 이트 신호(Gm)를 상기 제1 클럭 신호(CK)로 풀-업(pull-up) 시키고, 상기 풀다운부(220)는 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 풀업된 제m 게이트 신호(Gm)를 상기 오프 전압(VOFF)으로 풀다운(pull-down) 시킨다.
상기 풀업부(210)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극이 제1 클럭 단자(CK1)에 연결되며, 소스 전극이 출력 단자(OUT)에 연결된 제1 트랜지스터(T1)를 포함한다. 따라서 상기 제1 트랜지스터(T1)의 상기 드레인 전극은 제1 클럭 단자(CK1)를 통해 상기 제1 클럭 신호(CK)를 제공받는다.
상기 풀다운부(220)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 드레인 전극이 출력 단자(OUT)에 연결되며, 소스 전극이 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)이 제공되는 제2 트랜지스터(T2)를 포함한다.
상기 제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 상기 풀업부(210)를 턴-온 시키고, 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 상기 풀업부(210)를 턴-오프 시키는 풀업 구동부를 포함한다. 상기 풀업 구동부는 방전부(230)를 포함한다. 상기 풀업 구동부는 버퍼부(280) 및 충전부(270)를 더 포함할 수 있다.
상기 방전부(230)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)이 제공되는 제9 트랜지스터(T9)를 포함한다.
상기 버퍼부(280)는 게이트 전극 및 드레인 전극이 제1 입력 단자(IN1)에 공통으로 연결되고, 소스 전극이 상기 제1 노드(N1)에 연결된 제4 트랜지스터(T4)로 이루어진다.
상기 충전부(270)는 제1 전극이 상기 제1 노드(N1)에 연결되고, 제2 전극이 출력 단자(OUT)에 연결된 제3 커패시터(C3)를 포함한다.
상기 풀업 구동부는 상기 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 상기 제4 트랜지스터(T4)가 턴-온 되면, 캐리 신호가 상기 제1 노드(N1)에 인가되어 상기 제1 노드(N1)가 하이 레벨로 전환되고, 동시에 상기 제3 커패시터(C3)가 충전된다. 이 후, 상기 제1 트랜지스터(T1)의 문턱전압 이상의 전하가 상기 제3 커패시터(C3)에 충전되고 상기 제1 클럭 신호(CK)가 하이 구간이 되면, 상기 제1 트랜지스터(T1)가 부트스트랩(Bootstrap) 되어 상기 하이 레벨의 제1 클럭 신호(CK)가 출력 단자(OUT)로 출력된다. 상기 제1 트랜지스터(T1)가 부트스트랩 되어 상기 제m 스테이지(SRCm)의 출력신호인 제m 게이트 신호(Gm)를 출력한다.
이 후, 상기 제m+1 게이트 신호(Gm+1)에 응답하여 상기 제9 트랜지스터(T9)가 턴-온 되면, 상기 제3 커패시터(C3)에 충전된 전하는 전압 단자(VSS)의 오프 전압(VOFF)으로 방전되어 상기 제1 트랜지스터(T1)는 턴-오프 된다.
상기 제m 스테이지(SRCm)는 상기 제1 노드(N1)의 신호, 즉, 상기 풀업부(210)의 제어단에 인가되는 신호를 상기 오프 전압(VOFF)의 레벨로 유지시키는 제1 홀딩부(242) 및 제2 홀딩부(244)를 포함한다.
상기 제1 홀딩부(242)는 게이트 전극이 상기 제1 클럭 단자(CK1)에 연결되고, 소스 전극이 상기 제1 노드(N1)에 연결되며, 상기 드레인 전극이 출력 단자(OUT)에 연결된 제10 트랜지스터(T10)를 포함한다. 상기 제2 홀딩부(244)는 게이 트 전극이 상기 제2 클럭 단자(CK2)에 연결되고, 드레인 전극은 상기 제1 입력 단자(IN1)에 연결되며, 소스 전극은 상기 제1 노드(N1)에 연결되는 제11 트랜지스터(T11)를 포함한다.
상기 제1 홀딩부(242) 및 상기 제2 홀딩부(244)는 제m 게이트 신호(Gm)가 풀다운부(220)에 의해 상기 오프 전압(VOFF)의 레벨로 천이된 후 상기 제1 노드(N1)의 신호를 상기 오프 전압(VOFF)의 레벨로 유지시킨다.
즉, 제1 클럭 신호(CK)에 응답하여 상기 제10 트랜지스터(T10)가 턴-온 되면, 상기 오프 전압(VOFF)의 레벨로 방전된 상기 제m 게이트 신호(Gm)가 상기 제1 노드(N1)에 인가되어 상기 제1 노드(N1)를 상기 오프 전압(VOFF)의 레벨로 유지시킨다.
상기 제10 트랜지스터(T10)는 게이트 구동회로의 다른 트랜지스터들에 비하여 상대적으로 큰 채널 폭(Width)의 합/채널 길이(Length)의 비를 갖는다. 상기 채널 폭(W)이 증가됨으로써, 상기 제10 트랜지스터(T10)의 상기 게이트 전극에 입력되는 상기 제1 클럭 신호(CK)의 폴링(Falling)시 상기 소스 전극과 연결된 상기 제1 노드(N1)의 리플 성분이 억제된다. 이에 대하여는 도 5 이하에서 자세히 설명하도록 한다.
또한, 상기 제2 클럭 신호(CKB)에 응답하여 상기 제11 트랜지스터(T11)가 턴-온 되면, 오프 전압(VOFF) 상태의 제1 입력신호를 상기 제1 노드(N1)에 인가하여 상기 제1 노드(N1)를 상기 오프 전압(VOFF)의 레벨로 유지시킨다.
이처럼, 상기 제1 홀딩부(242) 및 상기 제2 홀딩부(244)는 각각 제1 클럭 신 호(CK) 및 제2 클럭 신호(CKB)에 응답하여 교대로 턴-온 구동하여 상기 제1 노드(N1)의 신호를 상기 오프 전압(VOFF)의 레벨로 유지시킨다.
상기 제m 스테이지(SRCm)는 게이트 신호 출력 후 풀다운부(220)에 의해 제3 노드(N3)가 오프 전압(VOFF) 레벨로 전환된 이후 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)의 변동 등 외부 노이즈와 무관하게 다음 프레임의 게이트 신호 출력 전까지 제3 노드(N3)가 안정적으로 오프 전압(VOFF) 레벨을 유지하도록 하는 제3 홀딩부(246) 및 제4 홀딩부(248)와, 상기 제4 홀딩부(248)의 온/오프 동작을 제어하는 스위칭부(250)를 더 포함한다.
상기 제3 홀딩부(246)는 게이트 전극이 제2 클럭 단자(CK2)에 연결되고, 드레인 전극은 출력 단자(OUT)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)을 제공받는 제5 트랜지스터(T5)를 포함한다. 상기 제4 홀딩부(248)는 게이트 전극이 상기 스위칭부(250)의 제2 노드(N2)에 연결되고, 드레인 전극은 출력 단자(OUT)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 오프 전압(VOFF)을 제공받는 제3 트랜지스터(T3)를 포함한다.
상기 스위칭부(250)는 제12 트랜지스터(T12), 제13 트랜지스터(T13), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)와 제1 및 제2 커패시터(C1, C2)를 포함한다.
상기 제12 트랜지스터(T12)의 게이트 전극과 드레인 전극은 공통으로 제1 클럭 단자(CK1)에 연결되어 상기 제1 클럭 신호(CK)를 제공받고, 소스 전극은 상기 제13 트랜지스터(T13)의 드레인 전극과 연결된다. 상기 제13 트랜지스터(T13)의 게이트 전극은 출력 단자(OUT)에 연결되고, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)을 제공받는다. 상기 제7 트랜지스터(T7)의 드레인 전극은 상기 제1 클럭 단자(CK1)에 연결되고, 게이트 전극은 상기 제1 커패시터(C1)를 통해 상기 제1 클럭 단자(CK1)에 연결되며, 소스 전극은 상기 제2 노드(N2)에 연결된다.
따라서 상기 제7 트랜지스터(T7)의 드레인 전극 및 게이트 전극은 상기 제1 클럭 신호(CK)를 제공받으며, 상기 제7 트랜지스터(T7)의 게이트 전극과 소스 전극 사이에는 상기 제2 커패시터(C2)가 연결된다. 상기 제8 트랜지스터(T8)는 게이트 전극은 출력 단자(OUT)에 연결되고, 드레인 전극은 제2 노드(N2)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)을 제공받는다.
제m 스테이지(SRCm)가 상기 제1 클럭 신호(CK)를 하이 레벨의 게이트 신호(Gm)로 출력하는 경우 상기 출력 단자(OUT)가 하이 레벨로 전환됨에 따라서 상기 제13 및 제8 트랜지스터(T13, T8)가 턴-온 되고, 이에 따라 제2 노드(N2)에 상기 오프 전압(VOFF)이 인가된다. 이때, 상기 제1 클럭 신호(CK)가 하이 상태이므로 상기 제12 및 제7 트랜지스터(T12, T7) 역시 턴-온 상태를 유지하여 제2 노드(N2)에 하이 레벨의 제1 클럭 신호(CK)도 인가되므로 상기 제3 트랜지스터(T3)의 게이트 전극에는 엄밀하게 제7 트랜지스터(T7)와 제8 트랜지스터(T8)의 저항비에 비례하여 상기 제1 클럭 신호(CK)의 전압레벨과 상기 오프 전압(VOFF) 전압레벨 사이의 분배 전압이 인가된다. 이때 상기 분배 전압을 상기 제3 트랜지스터(T3)의 문턱전압 이하가 되도록 설계하면 상기 제3 트랜지스터(T3)는 턴-오프 상태를 유지하게 되고 이로 인해 제3 노드(N3)는 하이 레벨 상태를 유지할 수 있다.
1H 가 경과하여 상기 제2 입력단자(IN2)에 하이 레벨의 제m+1 게이트 신 호(Gm+1)가 입력되면 상기 제2 트랜지스터(T2)가 턴-온 되어 제3 노드(N3)는 상기 오프 전압(VOFF)으로 방전되며 이때 상기 제13 및 제8 트랜지스터(T13, T8)는 턴-오프 상태로 전환된다. 동시에 제2 클럭 신호(CK2)가 하이 상태가 되므로 제5 트랜지스터(T5)가 턴-온 되어 제3 노드(N3)는 더욱 빠르게 상기 오프 전압(VOFF)에 도달하게 된다.
한 프레임의 기간 중 상기 제m 게이트 신호 및 상기 제m+1 게이트 신호를 출력하는 기간 이외의 기간 동안은 상기 제2 클럭 신호(CKB) 및 상기 제1 클럭 신호(CK)에 교대로 응답하는 상기 제3 홀딩부(246) 및 상기 제4 홀딩부(248)에 의해 상기 제3 노드(N3)는 노이즈 없이 안정적으로 상기 오프 전압(VOFF)을 유지한다.
즉, 제m 게이트 신호(GOUTm)가 제m+1 게이트 신호(GOUTm+1)에 응답하여 오프 전압(VOFF)으로 방전됨에 따라 제13 및 제8 트랜지스터(T13, T8)가 턴-오프 상태로 전환된 이후, 다음 프레임의 제m 게이트 신호(GOUTm)가 출력되기 전까지는 제1 클럭 신호(CK)가 하이 레벨로 전환되면, 제12 및 제7 트랜지스터(T12, T7)로부터 출력된 전압에 의해 제2 노드(N2)의 전위는 하이 레벨로 전환되고 제2 노드(N2)의 전위가 하이 레벨로 전환됨에 따라서 제3 트랜지스터(T3)가 턴-온 되고, 턴-온 된 제3 트랜지스터(T3)에 의해서 출력 단자(OUT)의 전위는 오프 전압(VOFF)으로 더욱 빠르게 방전된다.
이후, 제1 클럭 신호(CK)가 로우 레벨로 전환되면, 제2 노드(N2)의 전위도 로우 레벨로 전환되어 제11 트랜지스터(T11)는 턴-오프 된다. 반면에 제1 클럭 신호(CK)와 위상이 반대인 제2 클럭 신호(CKB)에 의해서 제5 트랜지스터(T5)가 턴-온 되어 출력 단자(OUT)의 전위를 오프 전압(VOFF)으로 방전시킨다.
이처럼, 제3 홀딩부(246) 및 제4 홀딩부(248)는 각각 제2 클럭 신호(CKB) 및 제1 클럭 신호(CK)에 응답하여 교대로 출력 단자(OUT)의 전위를 오프 전압(VOFF)으로 방전시킨다.
상기 게이트 구동회로(200)의 제m 스테이지는 리셋부(260) 및 캐리부(290)를 더 포함할 수 있다.
상기 리셋부(260)는 게이트 전극이 리셋 단자(RE)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소스 전극은 상기 전압 단자(VSS)에 연결되어 상기 제1 노드(N1)에 상기 오프 전압(VOFF)을 제공하는 상기 제6 트랜지스터(T6)로 이루어진다.
상기 리셋부(260)는 맨 마지막 스테이지인 제n+1 스테이지(SRCn+1)의 캐리 신호를 받아 한 프레임의 완료 후 모든 스테이지의 상기 제1 노드(N1)를 상기 오프 전압(VOFF)으로 리셋시킨다. 제N+1 스테이지(SRCn+1)의 제3 노드(N3)는 다음 프레임의 수직개시신호(STV)가 입력되기 전까지 리셋되지 않으므로 블랭크(blank) 구간 동안 제1 노드(N1)를 상기 오프 전압(VOFF)으로 안정적으로 유지시킬 수 있다.
상기 캐리부(290)는 게이트 전극이 상기 제1 노드(N1)에 연결되고, 드레인 전극은 상기 제1 클럭 단자(CK1)에 연결되어 상기 제1 클럭 신호(CK)를 제공받으며, 소스 전극은 상기 캐리 단자(CR)에 연결되는 상기 제15 트랜지스터(T15)를 포함한다. 상기 캐리부(290)는 상기 제1 노드(N1)의 전위가 하이 레벨로 전환됨에 따라서 상기 캐리 단자(CR)로 상기 제1 클럭 신호(CK)의 하이 구간을 출력한다.
여기서는 상기 캐리부(290)로부터 출력된 캐리 신호를 다음 스테이지의 제1 입력 단자(IN1)에 제공하여 동작 개시를 제어하는 경우를 예로 하였으나, 상기 캐리부(290)를 제거하고 출력단자(OUT)로부터 출력되는 게이트 신호를 다음 스테이지의 제1 입력 단자(IN1)에 제공할 수 있다. 다만, XGA급 이상의 고해상도 패널 또는 대형 패널의 경우 게이트 라인에 걸리는 로드가 저해상도 모델 또는 소형 패널에 비해 상대적으로 크므로 게이트 신호를 캐리 신호로 이용하는 경우 신호 지연으로 인해 패널의 하단부가 구동되지 않는 현상이 발생할 수 있으므로 본 실시예와 같이 별도의 캐리부(290)를 두는 것이 바람직하다.
도 5는 도 3의 제10 트랜지스터(T10)의 채널 폭의 변화에 따른 제1 노드의 리플 전압의 시뮬레이션 파형도이다.
도 5는 도 3에 도시된 상기 제10 트랜지스터(T10)의 채널 길이(L)가 동일한 상태에서, 채널 폭(W)을 변화시키는 경우, 상온 기준에서 측정된 제1 노드(N1)의 리플 전압을 나타낸 것이다.
상기 제10 트랜지스터(T10)는 도 3에 도시된 상기 제1 트랜지스터(T1)의 상기 게이트 단자의 전압, 즉 상기 제1 노드(N1)의 전압은 상기 제m 게이트 신호(Gm)가 풀다운부(220)에 의해 상기 오프 전압(VOFF)의 레벨로 천이된 후 상기 제1 노드(N1)의 신호를 상기 오프 전압(VOFF)의 레벨로 유지시키는 역할을 한다.
도 5를 참조하면, 상기 제1 노드(N1)의 신호를 상기 오프 전압(VOFF)의 레벨로 유지시키는 동안 상기 제1 노드(N1)에서 리플 전압이 발생한다. 상기 리플 전압은 게이트 전압의 이상출력을 발생시킬 수 있으므로, 상기 리플 전압을 제거하여야 한다.
상기 제10 트랜지스터(T10)의 채널 길이(L)가 동일한 상태에서, 채널 폭(W)을 변화시켜 상기 제1 노드(N1)의 전압을 측정하였다. 제1 리플 전압 파형도(R1)는 상기 제10 트랜지스터(T10)의 상기 채널 폭(W)이 약 100㎛ 인 경우의 상기 제1 노드(N1)에서 측정된 리플 전압이고, 제2 리플 전압 파형도(R2)는 상기 제10 트랜지스터(T10)의 상기 채널 폭(W)이 약 250㎛ 인 경우의 상기 제1 노드(N1)에서 측정된 리플 전압이다. 제3 리플 전압 파형도(R3)는 상기 제10 트랜지스터(T10)의 상기 채널 폭(W)이 약 500㎛ 인 경우의 상기 제1 노드(N1)에서 측정된 리플 전압이고, 제4 리플 전압 파형도(R4)는 상기 제10 트랜지스터(T10)의 상기 채널 폭(W)이 약 750㎛ 인 경우의 상기 제1 노드(N1)에서 측정된 리플 전압이다.
상기 제1 내지 제4 리플 전압 파형도(R1, R2, R3, R4)를 참조하면, 상기 제10 트랜지스터(T10)의 상기 채널 폭(W)이 증가함에 따라, 상기 제1 노드(N1)의 신호를 상기 오프 전압(VOFF)의 레벨로 유지시키는 동안의 상기 제1 노드(N1)의 리플 전압이 감소한다.
그러나, 상기 채널 폭(W)이 증가함에 따라, 상기 제1 트랜지스터(T1)의 풀업 구간에서 상기 제1 노드(N1)의 하이 레벨을 유지시키는 전압이 떨어지게 된다. 따라서, 상기 제10 트랜지스터(T10)의 상기 채널 폭(W)을 과도하게 증가 시킬 경우, 상기 제1 트랜지스터(T1)의 턴-온 상태를 불안정하게 하여 게이트 구동회로의 구동 마진을 저하시킨다.
이에 따라, 상기 제1 트랜지스터(T1)의 풀다운 구간에서 상기 리플 전압을 억제하는 한편, 풀업 구간에서 게이트 구동회로의 구동 신뢰성을 개선할 수 있는 상기 제10 트랜지스터(T10)의 설계가 필요하다.
도 6은 도 3에 도시된 제10 트랜지스터(T10)와 비교하기 위한 제1 트랜지스터(T1)의 평면도이다.
도 7은 도 3에 도시된 제10 트랜지스터(T10)의 평면도이다.
도 6 및 도 7을 참조하면, 본 발명의 제10 트랜지스터(T10)는 제1 트랜지스터의 채널 길이(L1)에 비하여 약 2배의 채널 길이(L2)를 갖는다. 상기 증가하는 제10 트랜지스터(T10)의 채널 길이의 배수는 일례일 뿐이며, 상기 게이트 구동회로의 설계에 따라 변경 가능하다.
도 6을 참조하면, 도 3에 도시된 제1 트랜지스터는 게이트 전극(311), 복수의 소스 전극바들을 포함하는 소스 전극(313), 복수의 드레인 전극바들을 포함하는 드레인 전극(315), 및 상기 게이트 전극(311)의 상부에서 상기 소스 전극(313)과 드레인 전극(315)에 의해 정의되는 채널(317)을 포함한다. 상기 제1 트랜지스터(T1)의 상기 채널(317)은 채널 길이(L1)와 채널 폭(W1)을 갖는다. 일례로, 상기 채널 길이(L1)는 약 4㎛일 수 있다.
도 7을 참조하면, 본 실시예에 따른 제10 트랜지스터(T10)는 게이트 전극(331), 복수의 소스 전극바들을 포함하는 소스 전극(333), 복수의 드레인 전극바들을 포함하는 드레인 전극(335), 및 상기 게이트 전극(331)의 상부에서 상기 소스 전극(333)과 드레인 전극(335)에 의해 정의되는 채널(337)을 포함한다.
본 발명의 제10 트랜지스터(T10)의 상기 채널(337)은 채널 길이(L2)와 채널 폭(W2)을 갖는다. 본 실시예에서, 상기 채널 길이(L2)는 약 8㎛이다. 본 발명의 제10 트랜지스터(T10)는 제1 트랜지스터(T1)에 비하여 약 2배 증가된 채널 길이(L2)를 갖는다. 또한, 제10 트랜지스터(T10)는 증가된 채널 길이(L2)만큼 채널 폭(W2)를 증가시켜 구동 마진을 확보할 수 있다.
상기 게이트 구동회로의 제조 공정시에 5 마스크를 이용하는 경우, 상기 제10 트랜지스터(T10)의 채널 길이(L2)를 확장시키기 위하여, 상기 제10 트랜지스터(T10) 이외의 다른 트랜지스터들에 비하여 증가하는 채널 길이(L)만큼 상기 제10 트랜지스터(T10)에 대응하는 마스크의 영역에서 슬릿 폭을 확장할 수 있다.
도 8a 내지 도 8e는 도 7에 도시된 제10 트랜지스터(T10)의 제조 방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 베이스 기판(10) 상에 게이트 금속층을 형성하고 패터닝 하여, 게이트 전극(331)을 형성한다.
구체적으로, 기판(10) 상에 스퍼터링 방법 등의 금속 증착 방법을 이용하여 게이트 금속층이 형성된다. 상기 게이트 금속층으로는 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 크롬(Cr), Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 이용되며, 상기 게이트 금속층은 상기 금속 물질의 단일층 또는 이중층 이상이 적층된 형태로 형성될 수 있다. 이어서, 제1 마스크를 이용한 포토리소그라피 공정 및 식각 공정으로 상기 게이트 금속층 패터닝되어 게이트 전극(331) 및 게이트 라인을 포함하는 게이트 패턴이 형성된다.
도 8b 내지 도 8e를 참조하면, 게이트 패턴이 형성된 기판(331) 위에 게이트 절연막(30)이 형성되고, 게이트 절연막(30)의 상부에 트랜지스터의 채널을 형성하기 위한 액티브층(40)과, 복수의 소스 전극바들을 포함하는 소스 전극(335) 및 복수의 드레인 전극바들을 포함하는 드레인 전극(333)을 포함하는 데이터 패턴이 형성된다. 여기서, 반도체층(40)과 데이터 패턴 사이에 오믹 콘택층(51)이 형성될 수 있다.
도 8b를 참조하면, 게이트 패턴이 형성된 기판(10) 상에 게이트 절연막(30), 비정질 실리콘층(40), 불순물 도핑된 비정질 실리콘층(50)과, 데이터 금속층(170)이 순차적으로 형성된다. 이때, 게이트 절연막(30), 비정질 실리콘층(40), 불순물 도핑된 비정질 실리콘층(50)은 PECVD(Plasma Enhanced Chemical Vapor Deposion) 방법으로 형성될 수 있고, 상기 데이터 금속층(170)은 스퍼터링 방법으로 형성될 수 있다.
게이트 절연막(30)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등의 절연 물질로 형성되며, 제2 도전층(170)은 Mo, Ti, Cu, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층 또는 이중층 이상의 적층된 형태로 형성될 수 있다. 다음으로, 상기 데이터 금속층(170)위에 포토레지스트(350)가 도포된 후, 마스크(300)를 이용한 포토리소그라피 공정으로 포토레지스트(550)가 노광 및 현상되므로써 포토레지스트 패턴(360)이 형성된다.
도 8c를 참조하면, 마스크(300)는 차단 영역(S10) 및 슬릿 영역(S20) 이 형성된다. 차단 영역(S10)은 광을 차단하여 현상 후 포토레지스트 패턴(360)을 남기고, 슬릿 영역(S20)은 광의 일부를 투과시켜 포토레지스트(350)를 잔류시킨다. 상 기 슬릿 영역(S20)은 단일 슬릿을 포함할 수 있고, 복수의 슬릿을 포함할 수도 있다.
상기 마스크(300)를 이용하여 데이터 금속층을 패터닝하는 단계를 구체적으로 설명하면, 마스크(300)의 차단 영역(S10)은 반도체층(41)과 오믹 콘택층(51) 및 데이터 패턴이 형성될 영역에 위치하여 광을 차단함으로써 현상 후 도 8c와 같이 포토레지스트 패턴(360)을 남긴다.
상기 슬릿 영역(S20)은 제10 트랜지스터(T10)의 채널이 형성될 영역에 위치하여 광을 회절시킴으로써 현상 후 도 8c에 도시된 바와 같이, 포토레지스트 패턴(360)보다 얇은 두께를 갖는 잔류 포토레지스트 패턴(370)을 남긴다.
이어서, 산소 플라즈마 등을 이용한 애싱 공정으로 잔류 포토레지스트 패턴(370)을 제거함으로써 도 8d에 도시된 바와 같이 포토레지스트 패턴(360)은 얇아지게 하고, 잔류 포토레지스트 패턴(370)은 제거되게 한다. 이때, 포토레지스트 패턴(360)은 잔류 포토레지스트 패턴(370)의 두께만큼 제거된다. 이어서, 애싱된 포토레지스트 패턴(360)을 이용한 제3 식각 공정으로 채널영역이 노출된 데이터 패턴이 식각되고, 제4 식각 공정으로 채널영역의 오믹 콘택층(51)이 식각됨으로써 제10 트랜지스터(T10)의 소스 전극(335) 및 드레인 전극(333)이 서로 분리되고, 반도체층(41)이 노출된다.
상기 제10 트랜지스터(T10)의 채널 길이(L2)는 소스 전극(335)과 드레인 전극(333)의 간격으로 정의된다. 본 실시예는 소스 전극(335)과 드레인 전극(333)의 간격이 제1 트랜지스터(T1)의 채널 길이(L1)에 비해 1.5 배 이상 넓게 형성되어, 제10 트랜지스터(T10)의 채널 길이(L2)가 다른 트랜지스터들에 비하여 확장된다.
도 9는 본 발명의 실시예 2에 따른 도 3의 제10 트랜지스터(T10)의 평면도이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 도 3에 도시된 제1 홀딩부(242)의 제10 트랜지스터(T10)는 도 6의 제1 트랜지스터의 채널 길이(L1)에 비하여 약 2배의 채널 길이(L2)를 갖는다. 상기 증가하는 제10 트랜지스터(T10)의 채널 길이(L)의 배수는 일례일 뿐이며, 상기 게이트 구동회로의 설계에 따라 변경 가능하다.
본 실시예에 따른 제10 트랜지스터(T10)는 게이트 전극(431), 복수의 소스 전극바들을 포함하는 소스 전극(433), 복수의 드레인 전극바들을 포함하는 드레인 전극(435), 상기 게이트 전극(431)의 상부에서 상기 소스 전극(433)과 상기 드레인 전극(435)에 의해 정의되는 채널(437), 및 상기 채널(437)에 형성된 복수의 플로팅(floating) 전극들(439)을 포함한다.
상기 복수의 플로팅 전극들(439)은 채널 길이(L)를 확장하는 역할을 한다. 상기 채널 길이(L2)는 제1 채널 길이(L21) 및 제2 채널 길이(L23)의 합이 된다. 본 실시예에서, 상기 채널 길이(L2)는 제1 채널 길이(L21) 및 제2 채널 길이(L23)의 합으로 약 8㎛이고, 상기 채널 폭(W2)은 약 32㎛이다. 따라서, 본 발명의 제10 트랜지스터(T10)는 제1 트랜지스터(T1)의 채널 길이(L1)에 비하여 약 2배 증가된 채널 길이(L2)를 갖는다. 또한, 본 발명의 제10 트랜지스터(T10)는 채널 폭(W2) 역시 증가된 채널 길이와 같은 비율로 증가하여, 종래의 제10 트랜지스터에 비하여 동일 배수로 증가된 채널 길이(L2)와 채널 폭(W2)을 가질 수 있다.
상기 게이트 구동회로의 제조 공정시에 5 마스크를 이용하는 경우, 상기 제10 트랜지스터(T10)의 채널 길이(L2)를 확장하기 위하여 상기 제10 트랜지스터(T10) 이외의 다른 트랜지스터들에 비하여 증가하는 채널 길이(L)만큼 상기 제10 트랜지스터(T10)에 대응하는 마스크의 영역에서 슬릿 구간을 넓게 디자인 할 수 있다.
반면, 상기 게이트 구동회로의 제조 공정 시에 4 마스크를 이용하는 경우, 상기 제10 트랜지스터(T10)의 채널 길이(L2)를 확장시키기 위하여 새로운 마스크 패턴의 디자인이 요구된다. 그러나, 도 9의 제10 트랜지스터(T10)와 같이 채널(437)에 플로팅 전극이 삽입된 구조는 종래의 마스크 패턴을 이용할 수 있다.
도 10은 도 9의 제10 트랜지스터(T10)의 ?-?선에 대한 단면도이다.
도 10을 참조하면, 게이트 전극(431)이 형성된 기판(10) 위에 게이트 절연막(30)이 형성되고, 게이트 절연막(30)의 상부에 트랜지스터의 채널을 형성하기 위한 액티브층(40)과, 복수의 소스 전극바들을 포함하는 소스 전극(435), 복수의 드레인 전극바들을 포함하는 드레인 전극(433) 및 플로팅 전극(439)을 포함하는 데이터 패턴이 형성된다. 여기서, 반도체층(40)과 데이터 패턴 사이에 오믹 콘택층(51)이 형성될 수 있다.
상기 제10 트랜지스터(T10)의 채널 길이(L2)는 소스 전극(435)과 드레인 전극(433)의 간격으로 정의된다. 본 실시예는 채널에 플로팅 전극(439)을 포함하므로, 제10 트랜지스터(T10)의 채널 길이(L2)는 소스 전극(435)과 플로팅 전극(439) 사이의 간격(L21)과 상기 플로팅 전극(439)과 드레인 전극(433) 사이의 간격(L23)의 합이 된다.
상기 제10 트랜지스터(T10)의 경우 마스크는 채널 길이(L)를 확장시키기 위한 플로팅 전극(439)를 형성하기 위하여 차단 영역(S10)이 반복되어 형성될 수 있다. 제10 트랜지스터(T10)에 대응하는 마스크 패턴은 제1 트랜지스터(T1)에 대응하는 마스크 패턴이 플로팅 전극(439)를 형성하기 위한 차단 영역(S10)을 경계로 반복될 수 있다.
도 11 및 도 12은 도 10의 제10 트랜지스터(T10)의 채널의 길이(L2)를 확장하기 위한 마스크(300) 패턴의 실시예들을 도시한 평면도이다. 도 11a는 제1 트랜지스터(T1)에 대응하는 마스크 패턴이며, 도 11b 및 도 11c는 본 발명의 제10 트랜지스터에 대응하는 마스크 패턴의 일례이다.
도 11a 및 도 11b를 참조하면, 게이트 구동회로의 제조 공정 시에 사용되고 있는 도 11a에 도시된 마스크 패턴을 이용하여, 도 11b에 도시한 바와 같이 채널 길이를 2배로 확장한 트랜지스터의 형성에 사용할 수 있다.
도 11a에 도시된 마스크 패턴은 도 6의 제1 트랜지스터(T1)의 형성에 사용될 수 있으며, 제1 차단 영역(S11), 슬릿 영역(S22) 및 제2 차단 영역(S13)을 포함할 수 있다.
상기 제1 차단 영역(S11)은 도 6에 도시된 제1 트랜지스터(T1)의 드레인 전극(315)에 대응하고, 상기 제2 차단 패턴(S13)은 제1 트랜지스터(T1)의 소스 전극(313)에 대응한다. 상기 슬릿 영역(S22)은 도 6에 도시된 제1 트랜지스터(T1)의 상기 소스 전극(313)과 상기 드레인 전극(315) 사이의 채널(317)에 대응한다. 예를 들어, 도 11a에 도시된 마스크 패턴에 의해 형성된 트랜지스터의 채널 길이(L)는 5㎛ 일 수 있다.
도 11b에 도시된 마스크 패턴은 상기 도 11a의 제1 트랜지스터(T1)의 채널 길이(L)를 2배로 확장시키기 위한 것으로, 상기 도 11a의 패턴을 이용하여 디자인 될 수 있다. 도 11b에 도시된 마스크 패턴은 제1 차단 영역(S11), 제2 차단 영역(S13), 제3 차단 영역(S15), 제1 슬릿 영역(S24) 및 제2 슬릿 영역(S26)을 포함한다. 상기 제1 슬릿 영역(S24) 및 제2 슬릿 영역(S26)은 단일 슬릿을 포함할 수 있고, 복수의 슬릿을 포함할 수도 있다.
상기 제1 차단 영역(S11)은 도 9에 도시된 제10 트랜지스터(T10)의 드레인 전극(435)에 대응하고, 상기 제2 차단 영역(S13)은 도 7에 도시된 제10 트랜지스터(T10)의 소스 전극(433)에 대응한다. 상기 제3 차단 영역(S15)은 도 9에 도시된 제10 트랜지스터(T10)의 플로팅 전극(439)에 대응한다.
상기 제1 슬릿 영역(S24)은 도 9에 도시된 제10 트랜지스터(T10)의 상기 드레인 전극(435)과 플로팅 전극(439) 사이의 채널(437)에 대응하고, 상기 제2 슬릿 영역(S26)은 도 9에 도시된 제10 트랜지스터의 플로팅 전극(439)과 상기 소스 전극(433) 사이의 채널(437)에 대응한다. 상기 제1 슬릿 영역(S24) 및 제2 슬릿 영역(S26)은 도 11a의 슬릿 영역(S22)의 사이즈와 각각 동일 할 수 있다. 예를 들어, 도 9b에 도시된 마스크 패턴에 의해 형성된 트랜지스터의 채널은 상기 제1 슬릿 영역(S24)에 의해 형성된 5㎛와 상기 제2 슬릿 영역(S26)에 의해 형성된 5㎛의 합으 로, 총 10㎛ 의 채널 길이(L)를 가질 수 있다.
도 11c를 참조하면, 마스크 패턴은 제1 차단 영역(S11), 제2 차단 영역(S13), 및 슬릿 영역(S28)을 포함한다. 상기 슬릿 영역(S28)은 제1 트랜지스터(T1)의 채널 길이(L1)를 2배로 확장시키기 위한 것으로 상기 도 11a의 슬릿 영역(S22)을 확장하여 디자인 할 수 있다.
도 12a는 제1 트랜지스터(T1)에 대응하는 하프톤(Halftone) 마스크 패턴이며, 도 12b 및 도 12c는 본 발명의 제10 트랜지스터(T10)에 대응하는 하프톤 마스크 패턴의 일례이다.
도 12a 및 도 12b를 참조하면, 게이트 구동회로의 제조 공정 시에 사용하고 있는 도 12a에 도시된 하프톤 마스크 패턴을 이용하여, 도 12b에 도시한 바와 같이 채널 길이를 2배로 확장한 트랜지스터의 형성에 사용할 수 있다.
도 12a에 도시된 하프톤 마스크 패턴은 도 6의 제1 트랜지스터(T1)의 형성에 사용될 수 있으며, 제1 차단 영역(S11), 반투과 영역(S42) 및 제2 차단 영역(S13)을 포함할 수 있다.
상기 제1 차단 영역(S11)은 도 6에 도시된 제1 트랜지스터(T1)의 드레인 전극(315)에 대응하고, 상기 제2 차단 영역(S13)은 도 6에 도시된 제1 트랜지스터(T1)의 소스 전극(313)에 대응한다. 상기 반투과 영역(S42)은 도 6에 도시된 제1 트랜지스터(T1)의 상기 소스 전극(313)과 상기 드레인 전극(315) 사이의 채널(317)에 대응한다. 예를 들어, 도 12a에 도시된 마스크 패턴에 의해 형성된 트랜지스터의 채널 길이(L)는 5㎛ 일 수 있다.
도 12b에 도시된 마스크 패턴은 제1 트랜지스터(T1)의 채널 길이(L)을 2배로 확장시키기 위한 것으로 상기 도 12a의 패턴을 이용하여 디자인 될 수 있다. 도 12b에 도시된 마스크 패턴은 제1 차단 영역(S11), 제1 반투과 영역(S44), 제3 차단 영역(S15), 제2 반투과 영역(S46) 및 제2 차단 영역(S13)을 포함한다.
상기 제1 차단 영역(S11)은 도 9에 도시된 제10 트랜지스터의 드레인 전극(435)에 대응하고, 상기 제2 차단 영역(S13)은 도 9에 도시된 제10 트랜지스터의 소스 전극(433)에 대응한다. 상기 제3 차단 영역(S15)은 도 9에 도시된 제10 트랜지스터의 플로팅 전극(439)에 대응한다.
상기 제1 반투과 영역(S44)은 도 9에 도시된 제10 트랜지스터(T10)의 상기 드레인 전극(435)과 플로팅 전극(439) 사이의 채널(437)에 대응하고, 상기 제2 반투과 영역(S46)은 도 9에 도시된 제10 트랜지스터(T10)의 플로팅 전극(439)과 상기 소스 전극(433) 사이의 채널(437)에 대응한다. 상기 제1 반투과 영역(S44) 및 상기 제2 반투과 영역(S46)은 도 12a의 반투과 영역(S42)의 사이즈와 각각 동일 할 수 있다. 예를 들어, 도 12b에 도시된 마스크 패턴에 의해 형성된 트랜지스터의 채널은 상기 제1 반투과 영역(S44)에 의해 형성된 5㎛와 상기 제2 반투과 영역(S46)에 의해 형성된 5㎛의 합으로, 총 10㎛ 의 채널 길이(L)를 가질 수 있다.
도 12c를 참조하면, 마스크 패턴은 제1 차단 영역(S11), 반투과 영역(S48) 및 제2 차단 영역(S13)을 포함한다. 상기 반투과 영역(S48)은 제1 트랜지스터(T1)의 채널 길이(L1)를 2배로 확장시키기 위한 것으로 상기 도 10a의 반투과 영역(S42)을 확장할 수 있으며, 슬릿을 포함하여 디자인 할 수 있다.
일반적으로 게이트 구동회로에 사용되는 트랜지스터들은 예외적으로 게이트 신호의 풀업 구간에도 매우 작은 전류 능력만을 필요로 하는 트랜지스터를 제외하고는, 동일한 채널 길이(L)를 갖는 것이 일반적이다. 상기 예외적으로 다른 채널 길이(L)를 갖는 트랜지스터에 있어서도, 채널 폭(W)의 합/길이(L) 비를 1 미만으로 하기 위해 채널 길이(L)를 확장시킨 것이었다.
본 발명은 상기 제1 노드(N1)의 전압의 하이 레벨 상태를 안정하게 유지하기 위하여 상기 제10 트랜지스터(T10)의 채널 길이(L)를 상기 게이트 구동회로 내의 다른 트랜지스터들의 채널 길이보다 확대시킨다. 상기 제10 트랜지스터(T10)의 채널 폭(W)의 합/길이(L)의 비는 10 이상으로 다른 트랜지스터들에 비해 큰 값을 갖는다.
동시에, 상기 제10 트랜지스터(T10)의 채널 폭(W)을 상기 채널 길이(L)가 확대된 배수와 동일한 배수로 확대시킨다. 즉, 상기 제10 트랜지스터(T10)의 채널 폭(W)과 채널 길이(L)를 동일한 배수로 확장시키므로, 상기 제10 트랜지스터(T10)의 채널 폭(W)/길이(L) 비를 유지시킬 수 있다. 따라서, 상기 제1 노드(N1)의 전압의 오프 전압(VOFF) 레벨 상태에서 상기 제10 트랜지스터(T10)의 드레인 전류를 유지하여 제1 노드(N1)에서 리플 전압을 억제할 수 있다.
도 13은 도 3의 제1 노드(N1)의 전압이 하이 레벨인 상태에서 제10 트랜지스터(T10)의 채널 길이(L)의 변화에 따른 드레인 전류의 파형도이다.
도 13a를 참조하면, 도 3에 도시된 상기 제10 트랜지스터(T10)의 게이트 전압이 0V이고, 채널 길이(L)가 약 5㎛인 경우, 드레인 전압의 증가에 따라 상기 제1 노드(N1)의 풀업을 방해하는 전류가 증가한다. 반면, 상기 제10 트랜지스터(T10)의 게이트 전압이 0V이고, 채널 길이(L)를 약 3배 확대시킨 경우(약 15㎛), 상기 드레인 전압의 증가에 따라 상기 제1 노드(N1)의 풀업을 방해하는 전류가 안정적임을 알 수 있다.
도 13b를 참조하면, 도 3에 도시된 상기 제10 트랜지스터(T10)의 게이트 전압이 5V이고, 채널 길이(L)가 약 5㎛인 경우, 드레인 전압의 증가에 따라 상기 제1 노드(N1)의 풀업을 방해하는 전류가 증가한다. 반면, 상기 제10 트랜지스터(T10)의 게이트 전압이 5V이고, 채널 길이(L)를 약 3배 확대시킨 경우(약 15㎛), 상기 드레인 전압의 증가에 따라 상기 제1 노드(N1)의 풀업을 방해하는 전류가 안정적임을 알 수 있다.
따라서, 상기 제10 트랜지스터(T10)의 채널 길이(L)를 증가시켜, 게이트 온 신호 구간에서 상기 제1 노드(N1)의 전압을 하이 레벨을 유지시켜 게이트 신호의 출력을 안정화 시킬 수 있다.
도 14는 도 3의 제1 노드(N1)의 전압이 오프 전압 레벨인 상태에서 제10 트랜지스터(T10)의 채널 길이(L)의 변화에 따른 드레인 전류의 파형도이다.
도 14a를 참조하면, 도 3에 도시된 상기 제10 트랜지스터(T10)의 게이트 전압이 20V이고, 채널 길이(L)가 약 5㎛인 경우, 드레인 전압의 증가에 따라 상기 제1 노드(N1)의 전압을 오프 전압으로 유지시키는 드레인 전류가 증가한다. 마찬가지로, 상기 제10 트랜지스터(T10)의 게이트 전압이 20V이고, 채널 길이(L)를 약 3배 확대시킨 경우(약 15㎛), 상기 드레인 전압의 증가에 따라 상기 제1 노드(N1)의 전 압을 오프 전압으로 유지시키는 상기 드레인 전류가 증가한다.
도 14b를 참조하면, 도 3에 도시된 상기 제10 트랜지스터(T10)의 게이트 전압이 25V이고, 채널 길이(L)가 약 5㎛인 경우, 드레인 전압의 증가에 따라 상기 제1 노드(N1)의 전압을 오프 전압으로 유지시키는 드레인 전류가 증가한다. 마찬가지로, 상기 제10 트랜지스터(T10)의 게이트 전압이 25V이고, 채널 길이(L)를 약 3배 확대시킨 경우(약 15㎛), 상기 드레인 전압의 증가에 따라 상기 제1 노드(N1)의 전압을 오프 전압으로 유지시키는 드레인 전류가 증가한다.
다만, 상기 제1 노드(N1)의 전압이 오프 전압 레벨인 상태에서 상기 제10 트랜지스터(T10)의 드레인 전압은 1V 이하의 낮은 전압을 가지므로, 상기 드레인 전압이 1V 이하인 구간에서 상기 제1 노드(N1)의 전압을 오프 전압으로 유지시키는 드레인 전류의 차이는 거의 없음을 알 수 있다.
따라서, 본 발명의 제10 트랜지스터(T10)의 채널 길이(L)를 종래의 길이보다 확장시켜, 상기 게이트 신호의 풀업 구간 동안 상기 게이트 신호 출력을 안정화 시킬 수 있다. 한편, 상기 제10 트랜지스터(T10)의 채널 폭(W)을 상기 채널 길이(L)이 종래의 길이에 비해 확장된 배수만큼 확대함으로써, 상기 게이트 신호의 풀다운 구간 동안 상기 제1 노드(N1)의 리플을 감소시켜 오프 전압을 유지시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 제10 트랜지스터의 채널 길이(L)을 증가시킴으로써, 게이트 신호의 풀업 구간 동안 제1 트랜지스터의 게이트 전극과 연결된 제1 노드의 전압을 하이 레벨로 안정적으로 유지 시킬 수 있다.
또한, 상기 제10 트랜지스터의 채널 폭(W)을 상기 채널 길이(L)가 증가된 배수만큼 증가시킴으로써, 상기 10 트랜지스터의 채널 폭(W)/채널 길이(L)의 비를 일정하게 유지하여, 상기 게이트 신호의 풀다운 구간 동안 상기 제1 트랜지스터의 게이트 전극과 연결된 제1 노드의 전압의 리플 전압을 감소시켜 게이트 구동회로의 신뢰성을 확보할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예 1에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로에 대한 블록도이다.
도 3은 도 2에 도시된 스테이지의 상세 회로도이다.
도 4는 도 3에 도시된 스테이지의 신호 파형도이다.
도 5는 도 3의 제10 트랜지스터의 채널 폭의 변화에 따른 제1 노드의 리플 전압의 시뮬레이션 파형도이다.
도 6은 도 3에 도시된 제1 트랜지스터의 평면도이다.
도 7은 도 3에 도시된 제10 트랜지스터의 평면도이다.
도 8a 내지 도 8e는 도 7에 도시된 제10 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시예 2에 따른 제10 트랜지스터의 평면도이다.
도 10은 도 9의 제10 트랜지스터의 단면도이다.
도 11 및 도 12은 도 10의 제10 트랜지스터의 채널의 길이를 확장하기 위한 마스크 패턴의 실시예들을 도시한 평면도이다.
도 13은 소스 전압이 하이 레벨인 상태에서 제10 트랜지스터의 채널 길이의 변화에 따른 드레인 전류의 파형도이다.
도 14는 소스 전압이 오프 전압 레벨인 상태에서 제10 트랜지스터의 채널 길이의 변화에 따른 드레인 전류의 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
IN1: 제1 입력 단자 IN2: 제2 입력 단자
CK1: 제1 클럭 단자 CK2: 제2 클럭 단자
VSS: 전압 단자 RE: 전압 단자
CR: 캐리 단자 OUT: 출력 단자
210: 풀업부 220: 풀다운부
230: 방전부 242: 제1 홀딩부
244: 제2 홀딩부 246: 제3 홀딩부
248: 제4 홀딩부 250: 스위칭부
260: 리셋부 270: 충전부
280: 버퍼부 290: 캐리부
331, 431: 게이트 전극 333, 433: 소스 전극
335, 435: 드레인 전극 439: 플로팅 전극

Claims (20)

  1. 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며,
    제m 스테이지(m은 자연수)는
    제1 클럭 신호를 입력받고 제1 입력 신호에 의해 제1 전압 레벨로 전환되는 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력하고, 제1 채널 길이를 갖는 제1 트랜지스터를 포함하는 풀업부;
    제2 입력 신호에 응답하여 상기 게이트 신호를 제2 전압 레벨로 방전시키는 풀다운부;
    상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 제2 전압 레벨로 방전시키는 방전부;
    상기 제1 클럭 신호에 응답하여 상기 제1 노드의 신호를 상기 제2 전압 레벨로 방전된 상기 게이트 신호로 유지시키고, 상기 제1 채널 길이보다 긴 제2 채널 길이를 갖는 제2 트랜지스터를 포함하는 제1 홀딩부; 및
    제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 상기 제1 입력 신호의 상기 제2 전압 레벨로 유지시키는 제2 홀딩부를 포함하고,
    상기 제2 트랜지스터의 채널 폭은 상기 제1 트랜지스터의 채널 폭보다 넓으며, 상기 제2 트랜지스터의 채널 폭에 대한 상기 제1 트랜지스터의 채널 폭의 비율은 상기 제2 채널 길이에 대한 상기 제1 채널 길이의 비율과 동일한 게이트 구동회로.
  2. 제1항에 있어서, 상기 제2 채널 길이는 상기 제1 채널 길이의 1.5배 이상 10배 이하인 것을 특징으로 하는 게이트 구동회로.
  3. 삭제
  4. 제2항에 있어서, 상기 제2 트랜지스터의 채널 폭은 상기 제2 채널 길이의 10배 이상인 것을 특징으로 하는 게이트 구동회로.
  5. 제1항에 있어서, 상기 제2 트랜지스터는 복수개의 소스 전극바들을 갖는 소스전극과 상기 각 소스 전극바로부터 이격되고 상기 소스 전극바들 사이에 배치된 복수개의 드레인 전극바들을 갖는 드레인 전극을 포함하는 것을 특징으로 하는 게이트 구동회로.
  6. 제5항에 있어서, 상기 제2 트랜지스터는 상기 각 소스 전극바와 상기 각 드레인 전극바 사이의 상기 채널 상에 배치된 플로팅(Floating) 전극을 포함하는 것을 특징으로 하는 게이트 구동회로.
  7. 제1항에 있어서, 상기 제2 트랜지스터는 상기 제1 클럭 신호가 입력되는 게이트 전극, 상기 제1 노드와 연결되는 소스 전극 및 상기 게이트 신호의 출력 단자와 연결되는 드레인 전극을 포함하는 것을 특징으로 하는 게이트 구동회로.
  8. 제1항에 있어서, 상기 제1 입력 신호는 수직 개시신호 또는 제m-1 스테이지 의 게이트 신호이고,
    상기 제2 입력 신호는 제m+1 스테이지의 게이트 신호 또는 수직 개시신호인 것을 특징으로 하는 게이트 구동회로.
  9. 제1항에 있어서, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 서로 위상이 반대이고,
    상기 제1 전압 레벨은 하이 전압 레벨이고, 상기 제2 전압 레벨은 오프 전압 레벨인 것을 특징으로 하는 게이트 구동회로.
  10. 제1항에 있어서, 상기 제1 노드와 연결되어 상기 제1 입력 신호의 상기 제1 전압 레벨을 상기 제1 노드에 충전시키는 제3 트랜지스터를 포함하는 버퍼부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  11. 제1항에 있어서, 상기 제1 클럭 신호를 상기 제1 노드의 신호에 응답하여 캐리 신호로 출력하는 캐리부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  12. 제11항에 있어서, 상기 제1 입력 신호는 수직 개시신호 또는 제m-1 스테이지의 캐리 신호이며,
    상기 제2 입력 신호는 제m+1 스테이지의 게이트 신호 또는 수직 개시신호인 것을 특징으로 하는 게이트 구동회로.
  13. 제1항에 있어서, 상기 제2 클럭 신호에 응답하여 상기 게이트 신호를 상기 제2 전압 레벨로 유지시키는 제3 홀딩부;
    상기 제3 홀딩부와 교대로 상기 게이트 신호를 상기 제2 전압 레벨로 유지시키는 제4 홀딩부; 및
    상기 제4 홀딩부의 온/오프를 스위칭하는 스위칭부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  14. 제1항에 있어서, 리셋 신호에 응답하여 상기 제2 전압 레벨을 상기 제1 노드에 제공하는 리셋부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  15. 게이트 배선들 및 상기 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
    상기 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부; 및
    종속적으로 연결된 복수의 스테이지들로 이루어져 상기 주변 영역에 직접 형성되어 상기 게이트 배선들에 게이트 신호들을 출력하며,
    제m 스테이지(m은 자연수)는
    제1 클럭 신호를 입력받고 제1 입력 신호에 의해 제1 전압 레벨로 전환되는 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 게이트 신호로 출력하고, 제1 채널 길이를 갖는 제1 트랜지스터를 포함하는 풀업부;
    제2 입력 신호에 응답하여 상기 게이트 신호를 제2 전압 레벨로 방전시키는 풀다운부;
    상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 제2 전압 레벨로 방전시키는 방전부;
    상기 제1 클럭 신호에 응답하여 상기 제1 노드의 신호를 상기 제2 전압 레벨로 방전된 상기 게이트 신호로 유지시키고, 상기 제1 채널 길이보다 긴 제2 채널 길이를 갖는 제2 트랜지스터를 포함하는 제1 홀딩부; 및
    제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 상기 제1 입력 신호의 상기 제2 전압 레벨로 유지시키는 제2 홀딩부를 포함하고,
    상기 제2 트랜지스터의 채널 폭은 상기 제1 트랜지스터의 채널 폭보다 넓으며, 상기 제2 트랜지스터의 채널 폭에 대한 상기 제1 트랜지스터의 채널 폭의 비율은 상기 제2 채널 길이에 대한 상기 제1 채널 길이의 비율과 동일한 게이트 구동회로를 포함하는 표시 장치.
  16. 복수의 스테이지들이 종속적으로 연결되고, 각 스테이지는 제1 클럭 신호를 게이트 신호로 출력하고, 제1 채널 길이를 갖는 제1 트랜지스터와 상기 제1 클럭 신호에 응답하여 상기 게이트 신호를 오프 전압으로 유지시키고, 상기 제1 채널 길이보다 긴 제2 채널 길이를 갖는 제2 트랜지스터를 포함하는 게이트 구동회로의 제조 방법에서,
    베이스 기판 상에 게이트 금속층을 패터닝하여 상기 제1 트랜지스터의 제1 게이트 전극과 상기 제2 트랜지스터의 제2 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 제1 채널 길이를 갖는 제1 액티브 패턴과, 상기 제2 게이트 전극 상에 상기 제1 채널 길이보다 긴 제2 채널 길이를 갖는 제2 액티브 패턴을 형성하는 단계; 및
    상기 제1 액티브 패턴 상에 제1 소스/드레인 전극, 상기 제2 액티브 패턴 상에 복수개의 소스 전극바들로 이루어진 제2 소스 전극 및 상기 소스 전극바들 사이에 배치된 복수개의 드레인 전극바들로 이루어진 제2 드레인 전극을 형성하는 단계를 포함하고,
    상기 제2 트랜지스터의 채널 폭은 상기 제1 트랜지스터의 채널 폭보다 넓으며, 상기 제2 트랜지스터의 채널 폭에 대한 상기 제1 트랜지스터의 채널 폭의 비율은 상기 제2 채널 길이에 대한 상기 제1 채널 길이의 비율과 동일한 게이트 구동회로의 제조 방법.
  17. 제16항에 있어서, 상기 제2 드레인 전극을 형성하는 단계는
    서로 인접한 소스 전극바와 드레인 전극바 사이의 상기 제2 액티브 패턴 상에 플로팅(Floating) 전극을 형성하는 것을 특징으로 하는 게이트 구동회로의 제조 방법.
  18. 제17항에 있어서, 상기 제2 채널 길이는 상기 제1 채널 길이에 비하여 N배(N은 자연수) 확장된 채널 길이를 갖는 것을 특징으로 하는 게이트 구동회로의 제조 방법.
  19. 제18항에 있어서, 상기 제1 및 제2 액티브 패턴들을 형성하는 단계는,
    상기 제2 액티브 패턴은 상기 제1 액티브 패턴에 대응하는 마스크 패턴이 상기 각 플로팅 전극에 대응하는 차단 패턴을 경계로 N회 반복하는 마스크 패턴을 이용하는 것을 특징으로 하는 게이트 구동회로의 제조 방법.
  20. 제19항에 있어서, 상기 마스크 패턴은 하프톤(Half Tone) 마스크인 것을 특징으로 하는 게이트 구동회로의 제조 방법.
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