KR101544052B1

KR101544052B1 - 게이트 구동회로 및 이를 구비한 표시 장치

Info

Publication number: KR101544052B1
Application number: KR1020090010903A
Authority: KR
Inventors: 고광범; 이원희; 권호균; 나병선; 이주희; 권지현
Original assignee: 삼성디스플레이 주식회사
Priority date: 2009-02-11
Filing date: 2009-02-11
Publication date: 2015-08-13
Anticipated expiration: 2029-02-11
Also published as: US8456409B2; KR20100091618A; US20100201668A1

Abstract

복수의 스테이지들이 서로 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제m(m은 자연수) 스테이지는 풀업부, 풀다운부, 캐리부, 제1 캐리 홀딩부 및 제2 캐리 홀딩부를 포함한다. 풀업부는 수직개시신호 또는 제m-1 스테이지의 캐리 신호에 응답하여 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 제1 클럭 신호의 하이 레벨을 게이트 신호서 출력 단자에 출력한다. 풀다운부는 제m+1 스테이지의 게이트 신호에 응답하여 상기 출력 단자에 출력되는 게이트 신호의 하이 레벨을 로우 전압으로 풀다운 시킨다. 캐리부는 제1 노드의 신호에 응답하여 제1 클럭 신호의 하이 레벨을 캐리 신호로 출력한다. 게이트 신호가 로우 전압으로 유지되는 구간 동안 제1 클럭 신호에 응답하여 캐리 신호를 로우 전압으로 유지시킨다. 제2 캐리 홀딩부는 제1 클럭 신호와 위상이 반대인 제2 클럭 신호에 응답하여 캐리 신호를 로우 전압으로 유지시킨다.

ASG, 게이트, 리플, 고온 노이즈, 캐리 홀딩

Description

게이트 구동회로 및 이를 구비한 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE GATE DRIVING CIRCUIT}

본 발명은 게이트 구동회로 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 구동 신뢰성을 향상시키기 위한 게이트 구동회로 및 이를 구비한 표시 장치에 관한 것이다.

최근 들어 표시장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행 시 패널의 주변 영역에 게이트 구동회로를 동시에 형성하는 이른바 ASG(Amorphous Silicon Gate) 기술이 적용되고 있다.

이러한 ASG는 클럭 신호를 선택적으로 출력하여 게이트 신호를 생성하므로 비구동시에도 지속적으로 변하는 클럭 신호에 의해 노이즈가 발생하는 문제를 기본적으로 안고 있다. 따라서 비구동시 발생하는 노이즈를 최소화하기 위해 다양한 유지부를 포함하는 구조가 제시되어 왔다.

그러나 지금까지 제안된 ASG 구조는 장시간 동안의 구동으로 인하여 게이트 구동부가 고온으로 올라간 경우 발생하는 노이즈까지는 효과적으로 제어하지 못하 였다. 이러한 게이트 신호의 노이즈는 결과적으로 표시 품질을 떨어뜨리게 되므로 개선이 요구된다.

이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 구동 신뢰성을 향상시키기 위한 게이트 구동회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 게이트 구동회로를 구비하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위하여 일 실시예에 따른 복수의 스테이지들이 서로 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제m(m은 자연수) 스테이지는 풀업부, 풀다운부, 캐리부, 제1 캐리 홀딩부 및 제2 캐리 홀딩부를 포함한다. 풀업부는 수직개시신호 또는 제m-1 스테이지의 캐리 신호에 응답하여 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 제1 클럭 신호의 하이 레벨을 게이트 신호로서 출력 단자에 출력한다. 풀다운부는 제m+1 스테이지의 게이트 신호에 응답하여 상기 출력 단자에 출력된 상기 게이트 신호의 하이 레벨을 로우 전압으로 풀다운 시킨다. 캐리부는 제1 노드의 신호에 응답하여 제1 클럭 신호의 하이 레벨을 캐리 신호로 출력한다. 게이트 신호가 로우 전압으로 유지되는 구간 동안 제1 클럭 신호에 응답하여 캐리 신호를 로우 전압으로 유지시킨다. 제2 캐리 홀딩부는 제1 클럭 신호와 위상이 반대인 제2 클럭 신호에 응답하 여 캐리 신호를 로우 전압으로 유지시킨다.

본 발명의 실시예에서, 상기 제m 스테이지는 상기 제m+1 스테이지의 게이트 신호에 응답하여 상기 캐리 신호를 상기 로우 전압으로 유지시키는 제3 캐리 홀딩부를 더 포함할 수 있다.

본 발명의 실시예에서, 상기 제m 스테이지는 한 프레임에서 상기 게이트 신호가 하이 전압으로 유지되는 구간 동안 로우 전압이 인가되고, 상기 하이 전압이 유지되는 구간을 제외한 나먼지 구간 동안 상기 제1 클럭 신호가 인가되는 상기 제2 노드를 구비하는 스위칭부를 더 포함할 수 있다.

본 발명의 실시예에서, 상기 제m 스테이지는 상기 제2 노드에 인가된 상기 제1 클럭 신호에 응답하여 상기 출력 단자에 상기 로우 전압을 인가하는 제1 홀딩부 및 상기 제2 클럭 신호에 응답하여 상기 출력 단자에 상기 로우 전압을 인가하는 제2 홀딩부를 더 포함할 수 있다.

본 발명의 실시예에서, 상기 풀업부는 게이트 전극이 상기 제1 노드에 연결되고, 소스 전극이 출력 단자에 연결되며, 드레인 전극이 상기 제1 클럭 신호가 수신되는 제1 클럭 단자에 연결된 제1 트랜지스터를 포함하고, 상기 제1 홀딩부는 게이트 전극이 상기 제2 노드에 연결되고, 소스 전극이 상기 전압 단자에 연결되며, 드레인 전극이 상기 출력 단자에 연결된 제4 트랜지스터를 포함하며, 상기 캐리부는 게이트 전극이 상기 제1 노드에 연결되고, 소스 전극이 상기 캐리 단자에 연결되며, 드레인 전극이 상기 제1 클럭 단자에 연결된 제3 트랜지스터를 포함하고, 상기 제1 캐리 홀딩부는 게이트 전극이 상기 제2 노드에 연결되고, 소스 전극이 상기 전압 단자에 연결되며, 드레인 전극이 상기 캐리 신호를 출력하는 캐리 단자에 연결된 제4트랜지스터를 포함할 수 있다.

본 발명의 실시예에서, 상기 제1 트랜지스터의 채널 폭에 대한 상기 제2 트랜지스터의 채널 폭의 비는 상기 제3 트랜지스터의 채널 폭에 대한 제4 트랜지스터의 채널 폭의 비와 실질적으로 동일할 수 있다.

본 발명의 실시예에서, 상기 제2 홀딩부는 게이트 전극이 상기 제2 클럭 신호가 수신되는 제2 클럭 단자에 연결되고, 소스 전극이 상기 전압 단자에 연결되며, 드레인 전극이 상기 출력 단자에 연결된 제5 트랜지스터를 포함하며, 상기 제2 캐리 홀딩부는 게이트 전극이 게이트 전극이 상기 제2 클럭 단자에 연결되고, 소스 전극이 상기 전압 단자에 연결되며, 드레인 전극이 상기 캐리 단자에 연결된 제6 트랜지스터를 포함할 수 있다.

본 발명의 실시예에서, 상기 제1 트랜지스터의 채널 폭에 대한 상기 제5 트랜지스터의 채널 폭의 비는 상기 제3 트랜지스터의 채널 폭에 대한 제6 트랜지스터의 채널 폭의 비와 실질적으로 동일할 수 있다.

본 발명의 실시예에서, 상기 풀다운부는 게이트 전극이 상기 다음 스테이지의 게이트 신호가 수신되는 제2 입력 단자에 연결되고, 소스 전극이 상기 전압 단자에 연결되며, 드레인 전극이 상기 출력 단자에 연결된 제7 트랜지스터를 포함하고, 상기 제3 캐리 홀딩부는 상기 제3 캐리 홀딩부는 게이트 전극이 상기 제2 입력 단자에 연결되고, 소스 전극이 상기 전압 단자에 연결되며, 드레인 전극이 상기 캐리 단자에 연결된 제8 트랜지스터를 포함할 수 있다.

본 발명의 실시예에서, 상기 제1 트랜지스터의 채널 폭에 대한 상기 제7 트랜지스터의 채널 폭의 비는 상기 제3 트랜지스터의 채널 폭에 대한 제8 트랜지스터의 채널 폭의 비와 실질적으로 동일할 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위하여 일 실시예에 따른 표시 장치는, 표시 패널, 데이터 구동회로 및 게이트 구동회로를 포함한다. 상기 표시 패널은 서로 교차하는 게이트 라인들 및 데이터 라인들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 데이터 구동회로는 상기 데이터 라인들에 데이터 신호들을 출력한다. 상기 게이트 구동회로는 서로 종속적으로 연결된 복수의 스테이지들을 포함하고, 제m(m은 자연수) 스테이지는 풀업부, 풀다운부, 캐리부, 제1 캐리 홀딩부 및 제2 캐리 홀딩부를 포함한다. 풀업부는 수직개시신호 또는 제m-1 스테이지의 캐리 신호에 응답하여 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 제1 클럭 신호의 하이 레벨을 게이트 신호로서 출력 단자에 출력한다. 풀다운부는 제m+1 스테이지의 게이트 신호에 응답하여 상기 출력 단자에 출력된 상기 게이트 신호의 하이 레벨을 로우 전압으로 풀다운 시킨다. 캐리부는 제1 노드의 신호에 응답하여 제1 클럭 신호의 하이 레벨을 캐리 신호로 출력한다. 게이트 신호가 로우 전압으로 유지되는 구간 동안 제1 클럭 신호에 응답하여 캐리 신호를 로우 전압으로 유지시킨다. 제2 캐리 홀딩부는 제1 클럭 신호와 위상이 반대인 제2 클럭 신호에 응답하여 캐리 신호를 로우 전압으로 유지시킨다.

이러한 게이트 구동회로 및 이를 구비하는 표시 장치에 의하면, 캐리 홀딩부를 통해 해당 게이트 신호가 하이 전압으로 유지되는 구간 제외한 나머지 구간에 캐리 신호를 로우 전압으로 안정적으로 유지시킴으로써 게이트 구동회로의 고온 마진을 향상시킬 수 있다. 따라서 게이트 구동회로의 장시간 구동 신뢰성을 향상시킬 수 있다.

이하, 도면들을 참조하여 본 발명의 표시 장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 고안이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 실시예 1에 따른 표시 장치를 도시한 평면도이다.

도 1을 참조하면, 본 발명의 실시예 1에 따른 표시 장치는 표시 패널(100), 게이트 구동회로(200), 데이터 구동회로(300) 및 인쇄회로기판(400)을 포함한다.

상기 표시 패널(100)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 이루어질 수 있다.

상기 표시 영역(DA)에는 서로 교차하는 게이트 라인(GL)들, 데이터 라인(DL)들 및 복수개의 화소부가 형성된다. 상기 게이트 라인(GL)들은 상기 표시 패널(100)의 장축 방향으로 연장되고, 상기 데이터 라인(DL)들은 상기 표시 패 널(100)의 단축 방향으로 연장될 수 있다. 각 화소부(P)는 게이트 라인(GL) 및 데이터 라인(DL)에 전기적으로 연결된 스위칭 소자(TFT)와, 상기 스위칭 소자(TFT)와 전기적으로 연결된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)를 포함한다. 상기 액정 커패시터(CLC)의 공통 전극에는 공통 전압(Vcom)이 인가되고, 상기 스토리지 커패시터(CST)의 공통 전극에는 스토리지 공통 전압(Vst)가 인가된다.

상기 주변 영역(PA)은 상기 표시 패널(100)의 장축 방향에 위치하는 제1 주변 영역(PA1)과 상기 표시 패널(100)의 단축 방향에 위치하는 제2 주변 영역(PA2)을 포함한다.

상기 데이터 구동회로(300)는 상기 제1 주변 영역(PA1)에 배치된다. 상기 데이터 라인(DL)들에 데이터 신호들을 출력하는 데이터 구동칩(310)과, 상기 데이터 구동칩(310)이 실장되는 연성인쇄회로기판(320)을 포함한다. 상기 연성인쇄회로기판(320)은 일단이 상기 표시 패널(100)의 상기 제1 주변 영역(PA1)에 연결되고, 타단이 상기 인쇄회로기판(400)에 연결된다. 상기 연성인쇄회로기판(320)은 상기 인쇄회로기판(400)과 상기 표시 패널(100)을 전기적으로 연결한다.

한편, 본 실시예에서는 상기 데이터 구동칩(310)이 상기 연성인쇄회로기판(320) 상에 실장되는 것을 예로 들어 설명하였으나 이에 한정되는 것은 아니다. 즉 상기 데이터 구동칩(310)은 상기 표시 패널(100)의 상기 표시 패널(100)에 실장 되거나, 또는 상기 표시 패널(100)의 상기 제1 주변 영역(PA1)에 집적될 수 있음은 물론이다.

상기 게이트 구동회로(200)는 상기 표시 패널(100)의 상기 제2 주변 영 역(PA2)에 집적되는 집적회로이며, 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어져 상기 게이트 라인(GL)들에 게이트 신호를 순차적으로 출력한다.

도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.

도 1 및 도 2를 참조하면, 상기 게이트 구동회로(200)는 서로 종속적으로 연결된 복수의 스테이지들(SRC1 ~ SRCn+1)로 이루어진 쉬프트 레지스터를 포함한다. 상기 복수의 스테이지들(SRC1 ~ SRCn+1)은 n개의 구동 스테이지들(SRC1 ~ SRCn)과 1개의 더미 스테이지(SRCn+1)를 포함할 수 있다. 상기 n개의 구동 스테이지들(SRC1 ~ SRCn)은 n개의 게이트 라인들(G1 ~ Gn)과 각각 연결되어 상기 게이트 라인들(G1 ~ Gn)에 게이트 신호들을 순차적으로 출력한다.

각 스테이지는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 전압 단자(VSS), 리셋 단자(RE), 캐리 단자(CR) 및 출력 단자(OUT)를 포함할 수 있다.

상기 제1 및 제2 클럭단자(CK1, CK2)는 서로 반대되는 위상을 갖는 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)를 수신한다. 예를 들면, 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 제1 클럭 단자(CK1)는 제1 클럭 신호(CK)를 수신하고, 제2 클럭 단자(CK2)는 제2 클럭 신호(CKB)를 수신한다. 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 제1 클럭 단자(CK1)는 제2 클럭 신호(CKB)를 수신하고, 제2 클럭 단자(CK2)는 제1 클럭 신호(CK)를 수신한다.

상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 이전 스테이지의 캐리 신호를 수신한다. 즉, 첫 번째 스테이지인 제1 스테이지(SRC1)의 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)의 제1 입력 단자(IN1)는 이전 스테이지(SRC1 ~ SRCn)의 캐리 신호를 수신한다.

상기 제2 입력 단자(IN2)는 다음 스테이지의 출력 신호 또는 수직개시신호(STV)를 수신한다. 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 제2 입력 단자(IN2)는 다음 스테이지(SRC2 ~ SRCn+1)의 출력 신호를 수신하고, 상기 더미 스테이지(SRCn+1)의 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신한다.

상기 전압 단자(VSS)에는 로우 전압(VOFF)이 인가된다.

상기 리셋 단자(RE)는 상기 더미 스테이지(SRCn+1)의 캐리 신호를 수신한다.

상기 캐리 단자(CR)는 다음 스테이지의 제1 입력 단자(IN1)와 전기적으로 연결되어 상기 다음 스테이지의 제1 입력 단자(IN1)로 상기 캐리 신호를 출력한다.

상기 출력 단자(OUT)는 해당하는 게이트 라인과 전기적으로 연결되어 상기 게이트 라인에 게이트 신호를 출력한다. 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 출력 단자(OUT)에서 출력되는 홀수 번째 게이트 신호는 상기 제1 클럭 신호(CK)의 하이 구간에 출력된다. 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 출력 단자(OUT)에서 출력되는 짝수 번째 게이트 신호는 상기 제2 클럭 신호(CKB)의 하이 구간에 출력된다. 따라서, 상기 구동 스테이지들(SRC1 ~ SRCn+1)은 순차적으로 게이트 신호들을 출력한다.

도 3은 도 2에 도시된 스테이지에 대한 일 실시예에 따른 회로도이다. 도 4 는 도 3에 도시된 스테이지의 입출력신호 파형도이다.

도 3 및 도 4를 참조하면, 제m 스테이지(SRCm)는 풀업 구동부, 제1 홀딩부(252), 제2 홀딩부(254), 제3 홀딩부(256), 제4 홀딩부(258), 스위칭부(260), 풀다운부(270), 리셋부(280), 캐리부(290), 제1 캐리 홀딩부(292) 및 제2 캐리 홀딩부(294)를 포함할 수 있다. 상기 풀업 구동부는 풀업부(210), 버퍼부(220), 충전부(230) 및 방전부(240)를 포함할 수 있다.

상기 풀업부(210)는 제1 트랜지스터(T1)를 포함한다. 상기 제1 트랜지스터(T1)는 드레인 전극이 제1 클럭 단자(CK1)에 연결되고, 게이트 전극이 제1 노드(N1)에 연결되며, 소스 전극이 상기 출력 단자(OUT)에 연결된다. 상기 풀업부(210)는 상기 제1 노드(N1)의 신호에 응답하여 상기 제1 클럭 단자(CK1)에 인가되는 상기 제1 클럭 신호(CK)의 하이 레벨을 게이트 신호로 출력한다.

상기 풀업 구동부는 제1 입력 단자(IN1)로 인가되는 제1 입력신호의 하이 레벨에 응답하여 상기 풀업부(210)를 턴-온시키고, 제2 입력 단자(IN2)로 인가되는 제2 입력신호의 하이 레벨에 응답하여 상기 풀업부(210)를 턴-오프 시킨다. 여기서, 제1 입력신호는 제m-1 스테이지(SRCm-1)의 캐리 신호 또는 수직개시신호(STV)이고, 상기 제2 입력신호는 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)이다.

상기 버퍼부(220)는 제4 트랜지스터(T4)를 포함한다. 상기 제4 트랜지스터(T4)는 게이트 전극 및 드레인 전극이 제1 입력 단자(IN1)에 공통으로 연결되고, 소스 전극이 상기 제1 노드(N1)에 연결된다.

상기 충전부(230)는 제1 전극이 상기 제1 노드(N1)에 연결되고, 제2 전극이 출력 단자(OUT)에 연결된 제1 커패시터(C1)를 포함한다. 상기 충전부(230)는 상기 제1 입력 단자(IN1)에 인가되는 상기 제1 입력신호의 하이 전압을 충전하여 상기 제1 노드(N1)를 하이 레벨로 유지시킨다.

상기 방전부(240)는 제9 트랜지스터(T9)를 포함한다. 상기 제9 트랜지스터(T9)는 게이트 전극이 상기 제2 입력 단자(IN2)에 연결되고, 소스 전극이 상기 전압 단자(VSS)에 연결되며, 드레인 전극이 상기 제1 노드(N1)에 연결된다.

상기 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 상기 제4 트랜지스터(T4)가 턴-온 되면, 상기 캐리 신호가 상기 제1 노드(N1)에 인가되어 상기 충전부(230)가 충전된다. 이 후, 상기 충전부(230)가 상기 제1 트랜지스터(T1)의 문턱전압 이상으로 충전되고 상기 제1 클럭 신호(CK)가 하이 구간이 되면, 상기 제1 트랜지스터(T1)가 부트스트랩(Bootstrap) 되어 하이 레벨의 상기 제1 클럭 신호(CK)가 상기 출력 단자(OUT)로 출력된다.

이 후, 상기 제2 입력신호의 하이 레벨에 응답하여 상기 제9 트랜지스터(T9)가 턴-온 되면, 상기 충전부(230)가 상기 전압 단자(VSS)에 인가되는 상기 로우 전압(VOFF)의 레벨로 방전되어 상기 제1 트랜지스터(T1)는 턴-오프 된다.

상기 제1 홀딩부(252)는 제10 트랜지스터(T10)를 포함한다. 상기 제10 트랜지스터(T10)는 게이트 전극이 상기 제1 클럭 단자(CK1)에 연결되고, 소스 전극이 상기 제1 노드(N1)에 연결되며, 드레인 전극이 상기 출력 단자(OUT)에 연결된다. 또한, 상기 제2 홀딩부(254)는 제11 트랜지스터(T11)를 포함한다. 상기 제11 트랜지스터(T11)는 게이트 전극이 제2 클럭 단자(CK2)에 연결되고, 소스 전극이 상기 제1 노드(N1)에 연결되며, 드레인 전극이 상기 제1 입력 단자(IN1)에 연결된다.

상기 제1 및 제2 홀딩부(252, 254)는 상기 제1 노드(N1)의 신호를 상기 로우 전압(VOFF)의 레벨로 유지시킨다. 구체적으로, 상기 제1 홀딩부(252)는 제m 게이트 신호(Gm)가 상기 풀다운부(270)에 의해 상기 로우 전압(VOFF)의 레벨로 천이되는 경우에 상기 제1 클럭 신호(CK)에 응답하여 상기 제10 트랜지스터(T10)가 턴-온 되면, 상기 로우 전압(VOFF)의 레벨로 방전된 상기 제m 게이트 신호(Gm)를 상기 제1 노드(N1)에 인가하여 상기 제1 노드(N1)의 레벨을 상기 로우 전압(VOFF)의 레벨로 유지시킨다. 또한, 상기 제2 홀딩부(254)는 상기 제2 클럭 신호(CKB)에 응답하여 상기 제11 트랜지스터(T11)가 턴-온 되면, 상기 로우 전압(VOFF) 상태의 상기 제1 입력신호를 상기 제1 노드(N1)에 인가하여 상기 제1 노드(N1)의 레벨을 상기 로우 전압(VOFF)의 레벨로 유지시킨다.

상기 제3 홀딩부(256)는 제5 트랜지스터(T5)를 포함한다. 상기 제5 트랜지스터(T5)는 게이트 전극이 상기 제2 클럭 단자(CK2)에 연결되고, 소스 전극이 전압 단자(VSS)에 연결되며, 드레인 전극이 상기 출력 단자(OUT)에 연결된다. 상기 제3 홀딩부(256)는 상기 제2 클럭 신호(CKB)에 응답하여 상기 출력 단자(OUT)의 전압을 상기 로우 전압(VOFF)으로 유지시킨다.

상기 제4 홀딩부(258)는 제3 트랜지스터(T3)를 포함한다. 상기 제3 트랜지스터(T3)는 게이트 전극이 제2 노드(N2)에 연결되고, 소스 전극이 상기 전압 단자(VSS)에 연결되며, 드레인 전극이 상기 출력 단자(OUT)에 연결된다. 상기 제4 홀딩부(258)는 상기 제2 노드(N2)에 인가된 하이 전압에 응답하여 상기 출력 단 자(OUT)의 전압을 상기 로우 전압(VOFF)으로 유지시킨다.

상기 스위칭부(260)는 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)와, 제2 및 제3 커패시터(C2, C3)를 포함할 수 있다.

상기 제7 트랜지스터(T7)는 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결되고, 게이트 전극이 상기 제2 커패시터(C2)를 통해 상기 제1 클럭 단자(CK1)에 연결되며, 소스 전극이 상기 제2 노드(N2)에 연결된다. 상기 제7 트랜지스터(T7)의 게이트 전극과 소스 전극 사이에는 상기 제3 커패시터(C3)가 연결된다.

상기 제8 트랜지스터(T8)는 게이트 전극이 상기 출력 단자(OUT)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소스 전극이 상기 전압 단자(VSS)에 연결된다.

상기 제12 트랜지스터(T12)는 게이트 전극과 드레인 전극이 상기 제1 클럭 단자(CK1)에 공통으로 연결되고, 소스 전극이 상기 제13 트랜지스터(T13)의 드레인 전극과 연결된다.

상기 제13 트랜지스터(T13)는 게이트 전극이 상기 출력 단자(OUT)에 연결되고, 소스 전극이 상기 전압 단자(VSS)에 연결된다.

한 프레임에서 상기 제m 게이트 신호(Gm)가 하이 전압을 유지하는 동안에는 상기 스위칭부(260)의 상기 제13 및 제8 트랜지스터(T13, T8)가 턴-온 되며, 상기 제2 노드(N2)의 전위는 로우 값으로 유지된다. 이에 따라, 상기 제3 트랜지스터(T3)는 턴- 오프 된 상태이므로, 상기 전압 단자(VSS)와 제m 스테이지의 출력단자(OUT) 가 전기적으로 분리된 상태가 된다. 따라서, 상기 제m 게이트 신호는 로우 전압(VOFF)으로 방전되지 않고, 출력단자(OUT)에 온전히 출력되게 된다.

한편, 한 프레임에서 상기 제m 게이트 신호(Gm)가 로우 전압을 유지하는 동안에는 상기 스위칭부(260)의 상기 제13 및 제8 트랜지스터(T13, T8)가 턴-오프된 상태이므로, 상기 제2 노드(N2)에 상기 제1 클럭 단자(CK1)에 수신되는 상기 제1 클럭신호(CK)와 위상이 실질적으로 동일한 신호가 인가된다. 상기 제2 노드(N2)의 전위가 하이 레벨로 전환되는 경우, 상기 제3 트랜지스터(T3)가 턴-온 된고, 이에 의해 상기 출력 단자(OUT)의 전위는 로우 전압(VOFF)으로 방전된다.

상기 풀다운부(270)는 제2 트랜지스터(T2)를 포함한다. 상기 제2 트랜지스터(T2)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 소스 전극이 상기 전압 단자(VSS)에 연결되며, 드레인 전극이 상기 출력 단자(OUT)에 연결된다. 상기 풀다운부(270)는 상기 제2 입력 단자(IN2)에 인가되는 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 출력 단자(OUT)의 전압을 상기 전압 단자(VSS)에 인가되는 상기 로우 전압(VOFF)으로 풀다운 시킨다.

상기 리셋부(280)는 제6 트랜지스터(T6)를 포함한다. 상기 제6 트랜지스터(T6)는 게이트 전극이 리셋 단자(RE)에 연결되고, 소스 전극이 상기 전압 단자(VSS)에 연결되며, 드레인 전극이 제1 노드(N1)에 연결된다. 상기 리셋부(280)는 상기 리셋 단자(RE)에 맨 마지막 스테이지인 더미 스테이지(SRCn+1)의 캐리 신호가 수신되면, 상기 제1 노드(N1)의 전위를 상기 전압 단자(VSS)에 인가되는 상기 로우 전압(VOFF)으로 방전시킨다.

상기 캐리부(290)는 제15 트랜지스터(T15)를 포함한다. 상기 제15 트랜지스터(T15)는 게이트 전극이 상기 제1 노드(N1)에 연결되고, 소스 전극이 캐리 단자(CR)에 연결되며, 드레인 전극이 상기 제1 클럭 단자(CK1)에 연결된다. 상기 캐리부(290)는 상기 제1 노드(N1)의 전위가 하이 레벨로 전환되는 경우 상기 제1 클럭 신호(CK)의 하이 전압을 캐리 신호로 출력한다.

상기 캐리부(290)는 제15 트랜지스터(T15)를 통하여 상기 제1 클럭 단자(CK1)의 제1 클럭 신호(CK)를 제m 게이트 신호와 별도로 다음 스테이지인 제m+1 스테이지(SRCm+1)에 인가하므로, 상기 출력단자(OUT)의 신호 왜곡과 무관하게 정상적인 캐리 신호를 출력하여 다음 스테이지를 정상적으로 동작시킨다.

상기 제1 캐리 홀딩부(292)는 제16 트랜지스터(T16)를 포함한다. 상기 제16 트랜지스터(T16)는 게이트 전극이 상기 제2 노드(N2)에 연결되고, 소스 전극이 상기 전압 단자(VSS)에 연결되며, 드레인 전극이 상기 캐리 단자(CR)에 연결된다. 상기 제1 캐리 홀딩부(292)는 상기 제m 게이트 신호(Gm)가 로우 전압(VOFF)인 동안에 상기 제1 클럭 신호(CK)에 따라 상기 제2 노드(N2)에 인가된 하이 전압에 응답하여 상기 캐리 단자(CR)로 출력되는 캐리 신호(CRm)를 상기 전압 단자(VSS)에 인가되는 상기 로우 전압(VOFF)으로 유지시킨다.

상기 제2 캐리 홀딩부(294)는 제17 트랜지스터(T17)를 포함한다. 상기 제17 트랜지스터(T17)는 게이트 전극이 상기 제2 클럭 단자(CK2)에 연결되고, 소스 전극이 상기 전압 단자(VSS)에 연결되며, 드레인 전극이 상기 캐리 단자(CR)에 연결된다. 상기 제2 캐리 홀딩부(294)는 상기 제2 클럭 단자(CK2)로 인가되는 상기 제2 클럭 신호(CKB)의 하이 전압에 응답하여 상기 캐리 단자(CR)로 출력되는 캐리 신호(CRm)를 상기 전압 단자(VSS)에 인가되는 상기 로우 전압(VOFF)으로 유지시킨다.

앞서 설명한 바와 같이, 상기 제1 클럭 신호(CK)와 상기 제2 클럭 신호(CKB)는 서로 반대되는 위상을 가지므로, 상기 제1 및 제2 캐리 홀딩부(292, 294)는 상기 제m 게이트 신호(Gm)가 하이 전압이고 동시에 상기 제1 클럭 신호(CK)가 하이 전압인 구간을 제외하고 상기 캐리 신호(CRm)를 안정적으로 로우 전압(VOFF)로 유지할 수 있다는 탁월한 효과를 가지게 된다.

이 경우, 캐리 신호(CRm)의 안정화 효과를 최대화하기 위하여, 상기 제15 트랜지스터(T15)의 채널 폭(W)에 대한 제16 트랜지스터(T16)의 채널 폭(W)의 비를 상기 제1 트랜지스터(T1)의 채널 폭(W)에 대한 제3 트랜지스터(T3)의 채널 폭(W)의 비와 실질적으로 동일하게 설계하는 것이 바람직하다. 캐리 신호(CRm)와 게이트 신호(Gm)가 실질적으로 동일한 신호를 출력하는 것을 고려해 본다면, 상기 제15 트랜지스터(T15)의 역할과 구조는 상기 제1 트랜지스터(T1)의 역할과 구조와 유사하고, 상기 제16 트랜지스터(T16)의 역할과 구조는 상기 제3 트랜지스터(T3)의 역할과 구조와 유사하다고 할 수 있기 때문이다. 유사한 이유로, 상기 제15 트랜지스터(T15)의 채널 폭(W)에 대한 상기 제17 트랜지스터(T17)의 채널 폭(W)의 비를 상기 제1 트랜지스터(T1)의 채널 폭(W)에 대한 상기 제5 트랜지스터(T5)의 채널 폭(W)의 비와 실질적으로 동일하게 설계하는 것이 바람직하다.

따라서, 본 실시예에 의하면 상기 제1 및 제2 캐리 홀딩부(292, 294)를 통해 해당 게이트 신호가 하이 전압으로 유지되는 구간을 제외한 나머지 구간에 다음 스 테이지로 인가되는 캐리 신호를 로우 레벨로 안정적으로 유지시킬 수 있으므로, 상기 캐리 신호에 리플이 발생하는 것을 현저히 줄일 수 있다.

도 5는 도 2에 도시된 스테이지의 다른 실시예에 따른 회로도이다.

본 실시예에 따른 스테이지는 제3 캐리 홀딩부(296)를 제외하고는 도 3을 참조하여 설명한 스테이지에 대한 회로도와 실질적으로 동일하므로, 중복되는 부분은 생략하여 설명한다.

도 5를 참조하면, 제m 스테이지(SRCm)는 풀업 구동부, 제1 홀딩부(252), 제2 홀딩부(254), 제3 홀딩부(256), 제4 홀딩부(258), 스위칭부(260), 풀다운부(270), 리셋부(280), 캐리부(290), 제1 캐리 홀딩부(292), 제2 캐리 홀딩부(294) 및 제3 캐리 홀딩부(296)를 포함할 수 있다. 상기 풀업 구동부는 풀업부(210), 버퍼부(220), 충전부(230) 및 방전부(240)를 포함할 수 있다.

상기 제3 캐리 홀딩부(296)는 제18 트랜지스터(T18)를 포함한다. 상기 제18 트랜지스터(T18)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 소스 전극이 전압 단자(VSS)에 연결되며, 드레인 전극이 캐리 단자(CR)에 연결된다. 상기 제3 캐리 홀딩부(296)는 상기 제2 입력 단자(IN2)에 인가되는 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 상기 캐리 단자(CR)로 출력되는 캐리 신호(CRm)를 상기 전압 단자(VSS)에 인가되는 상기 로우 전압(VOFF)으로 유지시킨다.

고온 노이즈는 하나의 스테이지에서 다음 스테이지로 이동함에 따라서 더욱더 커지게 된다. 따라서, 해당 스테이지에서 캐리 신호를 출력한 직후에 리플(ripple) 등의 노이즈가 발생했을 때, 노이즈를 다음 스테이지로 이동하지 못하 도록 제거하는 것은 매우 중요하다. 본 실시예에 따르면, 상기 제3 캐리 홀딩부(296)를 통하여 캐리 신호를 출력한 직후의 노이즈를 다음 스테이지로 이동하지 못하도록 제거함으로서, 고온 노이즈를 현저하게 줄이는 효과가 있다.

이 경우, 상기 제15 트랜지스터(T15)의 채널 폭(W)에 대한 제18 트랜지스터(T18)의 채널 폭(W)의 비는 상기 풀업부(210)를 구성하는 제1 트랜지스터(T15)의 채널 폭에 대한 상기 풀다운부(270)를 구성하는 제2 트랜지스터(T2)의 채널 폭(W)에 대한 비와 실질적으로 동일하게 설계하는 것이 바람직하다.

따라서, 본 실시예에 의하면 상기 제1 내지 제3 캐리 홀딩부(292, 294, 296)를 통해 해당 게이트 신호가 하이 전압으로 유지되는 구간을 제외한 나머지 구간에 다음 스테이지로 인가되는 캐리 신호를 로우 레벨로 안정적으로 유지시킬 수 있으므로, 상기 캐리 신호에 리플이 발생하는 것을 현저히 줄일 수 있다. 또한, 본 실시예에 따르면 게이트 구동회로의 고온 마진을 향상시킬 수 있으므로, 게이트 구동회로의 장시간 구동 신뢰성을 향상시킬 수 있다.

도 6a 내지 도 6c는 비교예에 따른 스테이지와 도 3 및 도 5에 도시된 스테이지의 고온 마진을 비교하기 위한 시뮬레이션 결과를 도시한 파형도들이다.

도 6a는 비교예에 따른 스테이지의 고온 마진을 알아보기 위해 실시한 시뮬레이션 결과를 도시한 파형도이고, 도 6b는 도 3에 도시된 스테이지의 고온 마진을 알아보기 위해 실시한 시뮬레이션 결과를 도시한 파형도이며, 도 6c는 도 5에 도시된 스테이지의 고온 마진을 알아보기 위해 실시한 시뮬레이션 결과를 도시한 파형도이다.

상기 비교예에 따른 스테이지는 도 3에 도시된 일 실시예에 따른 스테이지에서 제1 및 제2 캐리 홀딩부가 제거된 경우로 이에 대한 설명은 생략하기로 한다.

상기 스테이지들의 고온 마진을 알아보기 위해 동작 주파수를 45Hz로 고정시킨 상태에서 풀업부를 구성하는 제1 트랜지스터(T1)의 문턱전압(Vth)을 순차적으로 증가시켜가며 출력 단자로 출력되는 게이트 신호들을 측정하였다.

도 6a에 도시된 바와 같이, 비교예에 따른 스테이지에 의하면 상기 제1 트랜지스터(T1)의 상기 문턱전압(Vth)이 26.3V일 때 게이트 신호가 로우 전압으로 유지되어야 하는 구간(T)에 리플(RP)이 발생되는 것을 확인할 수 있었다. 예를 들어, 상기 게이트 신호가 로우 전압으로 유지되어야 하는 구간(T)은 프레임과 프레임 사이의 블랭크 구간일 수 있다. 상기 제1 트랜지스터(T1)의 상기 문턱전압(Vth)이 26.2V일 때까지는 상기 게이트 신호들에 리플이 발생되지 않고 정상적으로 출력되는 것을 확인할 수 있었다. 따라서 상기 비교예에 따른 스테이지의 고온 마진은 상기 리플이 발생되기 바로 전인 26.2V가 된다.

한편, 도 6b에 도시된 바와 같이, 본원 발명의 일 실시예에 따른 스테이지에 의하면 상기 제1 트랜지스터(T1)의 상기 문턱전압(Vth)이 26.9V일 때 게이트 신호가 로우 전압으로 유지되어야 하는 구간(T)에 리플(RP)이 발생되는 것을 확인할 수 있었다. 즉 상기 제1 트랜지스터(T1)의 상기 문턱전압(Vth)이 26.8V일 때까지는 상기 게이트 신호들에 리플이 발생되지 않고 정상적으로 출력되는 것을 확인할 수 있었다. 따라서 본원 발명의 일 실시예에 따른 스테이지의 고온 마진은 상기 리플이 발생되기 바로 전인 26.8V가 된다.

또한, 도 6c에 도시된 바와 같이, 본원 발명의 다른 실시예에 따른 스테이지에 의하면, 상기 제1 트랜지스터(T1)의 상기 문턱전압(Vth)이 28.5V일 때 게이트 신호가 로우 전압으로 유지되어야 하는 구간(T)에 리플(RP)이 발생되는 것을 확인할 수 있었다. 즉, 상기 제1 트랜지스터(T1)의 상기 문턱전압(Vth)이 28.4V일 때 까지는 상기 게이트 신호들에 리플이 발생되지 않고 정상적으로 출력되는 것을 확인할 수 있었다. 따라서, 본원 발명의 다른 실시예에 따른 스테이지의 고온 마진은 28.4V가 된다.

본원 발명의 일 실시예에서와 같이 제1 및 제2 캐리 홀딩부(292, 294)를 구비한 경우, 상기 비교예에 따른 스테이지 대비 고온 마진이 약 0.3V 정도 향상되고, 본원 발명의 다른 실시예에서와 같이 제1 내지 제3 캐리 홀딩부(292, 294, 296)를 구비하는 경우 상기 비교예에 따른 스테이지 대비 고온 마진이 약 2.2V 향상됨을 확인할 수 있었다.

도 7a 내지 도 7c는 비교예에 따른 스테이지와 도 3 및 도 5에 도시된 스테이지의 저온 마진을 비교하기 위한 시뮬레이션 결과를 도시한 파형도이다.

도 7a는 비교예에 따른 스테이지의 고온 마진을 알아보기 위해 실시한 시뮬레이션 결과를 도시한 파형도이고, 도 7b는 도 3에 도시된 스테이지의 저온 마진을 알아보기 위해 실시한 시뮬레이션 결과를 도시한 파형도이고, 도 7c는 도 5에 도시된 스테이지의 저온 마진을 알아보기 위해 실시한 시뮬레이션 결과를 도시한 파형도이다.

먼저, 상기 비교예에 따른 스테이지는 도 3에 도시된 일 실시예에 따른 스테 이지에서 제1 및 제2 캐리 홀딩부가 제거된 경우로 이에 대한 설명은 생략하기로 한다.

상기 스테이지들의 저온 마진을 알아보기 위해 상기 제1 트랜지스터(T1)의 문턱전압(Vth)은 약 2V로 고정시킨 상태에서 동작 주파수를 순차적으로 증가시켜가며 출력단자로 출력되는 게이트 신호들을 측정하였다.

도 7a에 도시된 바와 같이, 상기 비교예에 따른 스테이지에 의하면 동작 주파수가 86Hz일 때에는 약 20V 이상의 하이 전압으로 정상적으로 출력되던 게이트 신호들이 상기 동작 주파수가 87Hz일 때에는 상기 게이트 신호들 중 일부 게이트 신호들이 20V 미만으로 출력되는 것을 확인할 수 있었다. 따라서 상기 비교예에 따른 스테이지의 저온 마진은 상기 게이트 신호들의 하이 전압이 모두 20V 이상으로 출력되는 86Hz가 된다.

도 7b에 도시되 바와 같이, 본원 발명의 일 실시예에 따른 스테이지에 의하면 동작 주파수가 86Hz일 때에는 약 20V 이상의 하이 전압으로 정상적으로 출력되던 게이트 신호들이 상기 동작 주파수가 87Hz일 때에는 상기 게이트 신호들 중 일부 게이트 신호들이 20V 미만으로 출력되는 것을 확인할 수 있었다. 따라서 본원 발명의 일 실시예에 따른 스테이지의 저온 마진은 상기 게이트 신호들의 하이 전압이 모두 20V 이상으로 출력되는 86Hz가 된다.

도 7c에 도시된 바와 같이, 본원 발명의 다른 실시예에 따른 스테이지에 의하면 동작 주파수가 85Hz일 때에는 약 20V 이상의 하이 전압으로 정상적으로 출력되던 게이트 신호들이 상기 동작 주파수가 86Hz일 때에는 상기 게이트 신호들 중 일부 게이트 신호들이 20V 미만으로 출력되는 것을 확인할 수 있었다. 따라서 본원 발명의 다른 실시예에 따른 스테이지의 저온 마진은 상기 게이트 신호들의 하이 전압이 모두 20V 이상으로 출력되는 85Hz가 된다.

본원 발명의 일 실시예에서와 같이 제1 및 제2 캐리 홀딩부를 구비한 경우, 상기 비교예에 따른 스테이지의 저온 마진과 동일한 것을 확인할 수 있었고, 본원 발명의 다른 실시예에서와 같이 제1 내지 제3 캐리 홀딩부를 구비한 경우 상기 비교예에 따른 스테이지 대비 저온 마진이 약 1Hz 정도 떨어지는 것을 확인할 수 있었다. 그러나, 일반적으로 저온 마진의 경우 2Hz 단위로 평가하며, 1Hz 정도 저하된 경우는 미미한 수준이므로 저온 마진은 현상 유지라 할 수 있다. 한편, 저온 마진과 고온 마진은 트레이드 오프(Trade-off)관계 이나, 본 실시예들에 따르면 저온 마진은 유지하면서 고온 마진을 향상시킬 수 있다.

도 8은 본 발명의 실시예 2에 따른 표시 장치를 도시한 평면도이다.

본 실시예에 따른 표시 장치는 게이트 구동회로(200) 및 데이터 구동회로(300)의 배치 위치를 제외하고는 도 1에 도시된 실시예 1에 따른 표시 장치와 실질적으로 동일하므로 중복되는 부분은 생략한다.

상기 표시 패널(100)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 이루어질 수 있다. 상기 주변 영역(PA)은 상기 표시 패널(100)의 장축 방향에 위치하는 제1 주변 영역(PA1)과 상기 표시 패널(100)의 단축 방향에 위치하는 제2 주변 영역(PA2)을 포함한다.

상기 표시 패널(100)의 표시 영역(DA)에는 서로 교차하는 게이트 라인(GL) 들, 데이터 라인(DL)들 및 복수개의 화소부가 형성된다. 상기 게이트 라인(GL)들은 상기 표시 패널(100)의 단축 방향으로 연장되어 형성되고, 상기 데이터 라인(DL)들은 상기 표시 패널(100)의 장축 방향으로 연장되어 형성될 수 있다.

상기 게이트 구동회로(200)는 상기 제1 주변 영역(PA2)에 집적될 수 있다.

상기 데이터 구동회로(300)는 상기 제2 주변 영역(PA2)에 배치될 수 있다. 상기 데이터 구동회로(300)는 데이터 구동칩(310) 및 상기 데이터 구동칩(310)이 실장되는 연성인쇄회로기판(320)을 포함한다. 상기 연성인쇄회로기판(320)은 일단이 상기 제2 주변 영역(PA2)에 연결되고, 타단이 상기 인쇄회로기판(400)에 연결된다.

한편, 본 실시예에서는 상기 데이터 구동칩(310)이 상기 연성인쇄회로기판(320) 상에 실장되는 것을 예로 들어 설명하였으나 이에 한정되는 것은 아니다. 즉 상기 데이터 구동칩(310)은 상기 표시 패널(100)에 실장 되거나, 또는 상기 표시 패널(100)의 상기 제2 주변 영역(PA2)에 집적될 수 있음은 물론이다.

이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면 캐리 홀딩부를 통해 해당 게이트 신호가 하이 전압으로 유지되는 구간을 제외한 나머지 구간에 다음 스테이지로 인가되는 캐리 신호를 로우 전압으로 안정적으로 유지시킴으로써, 게이트 구동회로의 고온 마진을 향상시킬 수 있다. 따라서 게이트 구동회로의 장시간 구동 신뢰성을 향상시킬 수 있다.

이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기 술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.

도 3은 도 2에 도시된 스테이지의 일 실시예에 따른 회로도이다.

도 4는 도 3에 도시된 스테이지의 입출력신호 파형도이다.

도 7a 내지 도 7c는 비교예에 따른 스테이지와 도 3 및 도 5에 도시된 스테이지의 저온 마진을 비교하기 위한 시뮬레이션 결과를 도시한 파형도들이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 표시 패널 200 : 게이트 구동회로

210 : 풀업부 220 : 버퍼부

230 : 충전부 240 : 방전부

252 : 제1 홀딩부 254 : 제2 홀딩부

256: 제3 홀딩부 258 : 제4홀딩부

260 : 스위칭부 270 : 풀다운부

280 : 리셋부 290 : 캐리부

292 : 제1 캐리 홀딩부 294 : 제2 캐리 홀딩부

296 : 제3 캐리 홀딩부 300 : 데이터 구동호로

Claims

복수의 스테이지들이 서로 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제m(m은 자연수) 스테이지는

수직개시신호 또는 제m-1 스테이지의 캐리 신호에 응답하여 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 제1 클럭 신호의 하이 레벨을 게이트 신호로서 출력 단자에 출력하는 풀업부;

제m+1 스테이지의 게이트 신호에 응답하여 상기 출력 단자에 출력된 상기 게이트 신호의 하이 레벨을 로우 전압으로 풀다운 시키는 풀다운부;

상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호의 하이 레벨을 캐리 신호로 출력하는 캐리부;

상기 게이트 신호가 로우 전압으로 유지되는 구간 동안 상기 제1 클럭 신호에 응답하여 상기 캐리 신호를 상기 로우 전압으로 유지시키는 제1 캐리 홀딩부; 및

상기 제1 클럭 신호와 위상이 반대인 제2 클럭 신호에 응답하여 상기 캐리 신호를 상기 로우 전압으로 유지시키는 제2 캐리 홀딩부를 포함하는 게이트 구동회로.
제1항에 있어서, 상기 제m+1 스테이지의 게이트 신호에 응답하여 상기 캐리 신호를 상기 로우 전압으로 유지시키는 제3 캐리 홀딩부를 더 포함하는 것을 특징 으로 하는 게이트 구동회로.
제2항에 있어서, 한 프레임에서 상기 게이트 신호가 하이 전압으로 유지되는 구간 동안 로우 전압이 인가되고, 상기 하이 전압이 유지되는 구간을 제외한 나머지 구간 동안 상기 제1 클럭 신호가 인가되는 상기 제2 노드를 구비하는 스위칭부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제3항에 있어서, 상기 제2 노드에 인가된 상기 제1 클럭 신호에 응답하여 상기 출력 단자에 상기 로우 전압을 인가하는 제1 홀딩부; 및

상기 제2 클럭 신호에 응답하여 상기 출력 단자에 상기 로우 전압을 인가하는 제2 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
제4항에 있어서, 상기 풀업부는 게이트 전극이 상기 제1 노드에 연결되고, 소스 전극이 출력 단자에 연결되며, 드레인 전극이 상기 제1 클럭 신호가 수신되는 제1 클럭 단자에 연결된 제1 트랜지스터를 포함하고,

상기 제1 홀딩부는 게이트 전극이 상기 제2 노드에 연결되고, 소스 전극이 상기 전압 단자에 연결되며, 드레인 전극이 상기 출력 단자에 연결된 제2 트랜지스터를 포함하며,

상기 캐리부는 게이트 전극이 상기 제1 노드에 연결되고, 소스 전극이 상기 캐리 단자에 연결되며, 드레인 전극이 상기 제1 클럭 단자에 연결된 제3 트랜지스 터를 포함하고,

상기 제1 캐리 홀딩부는 게이트 전극이 상기 제2 노드에 연결되고, 소스 전극이 상기 전압 단자에 연결되며, 드레인 전극이 상기 캐리 신호를 출력하는 캐리 단자에 연결된 제4트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제5항에 있어서, 상기 제1 트랜지스터의 채널 폭에 대한 상기 제2 트랜지스터의 채널 폭의 비는 상기 제3 트랜지스터의 채널 폭에 대한 제4 트랜지스터의 채널 폭의 비와 실질적으로 동일한 것을 특징으로 하는 게이트 구동회로.
제5항에 있어서, 상기 제2 홀딩부는 게이트 전극이 상기 제2 클럭 신호가 수신되는 제2 클럭 단자에 연결되고, 소스 전극이 상기 전압 단자에 연결되며, 드레인 전극이 상기 출력 단자에 연결된 제5 트랜지스터를 포함하며,

상기 제2 캐리 홀딩부는 게이트 전극이 상기 제2 클럭 단자에 연결되고, 소스 전극이 상기 전압 단자에 연결되며, 드레인 전극이 상기 캐리 단자에 연결된 제6 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제7항에 있어서, 상기 제1 트랜지스터의 채널 폭에 대한 상기 제5 트랜지스터의 채널 폭의 비는 상기 제3 트랜지스터의 채널 폭에 대한 제6 트랜지스터의 채널 폭의 비와 실질적으로 동일한 것을 특징으로 하는 게이트 구동회로.
제5항에 있어서, 상기 풀다운부는 게이트 전극이 다음 스테이지의 게이트 신호가 수신되는 제2 입력 단자에 연결되고, 소스 전극이 상기 전압 단자에 연결되며, 드레인 전극이 상기 출력 단자에 연결된 제7 트랜지스터를 포함하고,

상기 제3 캐리 홀딩부는 게이트 전극이 상기 제2 입력 단자에 연결되고, 소스 전극이 상기 전압 단자에 연결되며, 드레인 전극이 상기 캐리 단자에 연결된 제8 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제9항에 있어서, 상기 제1 트랜지스터의 채널 폭에 대한 상기 제7 트랜지스터의 채널 폭의 비는 상기 제3 트랜지스터의 채널 폭에 대한 제8 트랜지스터의 채널 폭의 비와 실질적으로 동일한 것을 특징으로 하는 게이트 구동회로.
서로 교차하는 게이트 라인들 및 데이터 라인들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;

상기 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로; 및

복수의 스테이지들이 서로 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로를 포함하고, 상기 게이트 구동회로의 제m(m은 자연수) 스테이지는

수직개시신호 또는 제m-1 스테이지의 캐리 신호에 응답하여 하이 레벨로 전환되는 제1 노드의 신호에 응답하여 제1 클럭 신호의 하이 레벨을 게이트 신호로서 출력 단자에 출력하는 풀업부;

제m+1 스테이지의 게이트 신호에 응답하여 상기 출력 단자에 출력된 상기 게이트 신호의 하이 레벨을 로우 전압으로 풀다운 시키는 풀다운부;

상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호의 하이 레벨을 캐리 신호로 출력하는 캐리부;

상기 게이트 신호가 로우 전압으로 유지되는 구간 동안 상기 제1 클럭 신호에 응답하여 상기 캐리 신호를 상기 로우 전압으로 유지시키는 제1 캐리 홀딩부; 및

상기 제1 클럭 신호와 위상이 반대인 제2 클럭 신호에 응답하여 상기 캐리 신호를 상기 로우 전압으로 유지시키는 제2 캐리 홀딩부를 포함하는 표시 장치.
제11항에 있어서, 상기 게이트 구동회로는 상기 표시 패널의 단축 방향에 위치하는 주변 영역에 배치되고, 상기 데이터 구동회로는 상기 표시 패널의 장축 방향에 위치하는 주변 영역에 배치되는 것을 특징으로 하는 표시 장치.
제11항에 있어서, 상기 게이트 구동회로는 상기 표시 패널의 장축 방향에 위치하는 주변 영역에 배치되고, 상기 데이터 구동회로는 상기 표시 패널의 단축 방향에 위치하는 주변 영역에 배치되는 것을 특징으로 하는 표시 장치.