KR101272337B1

KR101272337B1 - 부분 화면 표시가 가능한 표시장치 및 그 구동방법

Info

Publication number: KR101272337B1
Application number: KR1020060084337A
Authority: KR
Inventors: 박상진; 이명우; 김형걸
Original assignee: 삼성디스플레이 주식회사
Priority date: 2006-09-01
Filing date: 2006-09-01
Publication date: 2013-06-07
Anticipated expiration: 2026-09-01
Also published as: US8089446B2; CN101136185B; KR20080020876A; US20080055225A1; CN101136185A; JP5311322B2; JP2008058939A

Abstract

본 발명에 따른 표시 장치는 게이트 배선을 포함하는 표시 패널과, 복수의 스테이지 및 복수의 신호선으로 구성된 시프트 레지스터를 통해 게이트 배선으로 게이트 신호를 출력하는 게이트 구동부를 포함하며, 상기 복수의 스테이지 중 적어도 하나는 전단 스테이지로 제공되는 리셋 신호 및 후단 스테이지로 제공되는 캐리 신호를 출력하는 제1 구동부와, 파셜 클럭 신호 또는 파셜 반전 클럭 신호를 이용하여 게이트 턴온 신호를 선택적으로 출력할 수 있는 제2 구동부가 별도로 구비되어 있다. 본 발명에 따른 표시 장치는 게이트 배선을 선택적으로 턴온 시킬 수 있으므로 부분 화면 표시가 가능하며 소비 전력을 감소 시킬 수 있다.

액정 표시 장치, 게이트 구동부, 시프트 레지스터, 부분 구동

Description

부분 화면 표시가 가능한 표시장치 및 그 구동방법{DISPLAY DEVICE CAPABLE OF DISPLAYING PARTIAL PICTURE AND DRIVING METHOD OF THE SAME}

도 1은 본 발명에 따른 표시 장치의 개략적인 구성을 도시한 블록도 이다.

도 2는 도 1의 게이트 구동부의 구성을 상세히 도시한 블록도 이다.

도 3은 도 2의 스테이지 중 하나의 내부 구성을 상세히 도시한 회로도 이다.

도 4는 본 발명에 따른 게이트 구동부에 입력되는 신호 파형의 일례를 도시한 것이다.

도 5는 도 4의 입력 신호에 따른 화면 표시 상태의 일례를 도시한 것이다.

도 6은 다른 입력 신호에 의한 화면 표시 상태의 일례를 도시한 것이다.

도 7은 본 발명에 따른 게이트 구동부 스테이지의 다른 실시예를 도시한 것이다.

도 8은 비 표시 영역 내 액정셀의 표시 정보 갱신 과정을 개략적으로 도시한 개념도이다.

도 9는 본 발명에 따른 표시 장치의 화면 표시 모드 전환 알고리즘을 도시한 플로우 차트이다.

도 10은 도 9의 플로우 차트에 따른 화면 표시 모드 전환 시 화면 표시 상태의 변화를 도시한 것이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 표시 패널 200 : 타이밍 제어부

300 : 소스 구동부

400 : 게이트 구동부

410 : 제1 구동 제어부 420 : 제2 구동 제어부

430 : 제1 풀업 구동부 440 : 제1 풀다운 구동부

450 : 제2 풀업 구동부 460 : 제2 풀다운 구동부

470 : 유지부

500 : 전원 공급부 600 : 공통 전극 구동부

본 발명은 표시 장치 및 그 구동 방법에 관한 것으로, 보다 상세하게는 부분 화면 표시가 가능한 표시 장치 및 그 구동 방법에 관한 것이다.

평면 패널 표시장치인 액정 표시장치는 일반적으로 복수의 게이트 배선 및 복수의 게이트 배선과 수직으로 교차하는 복수의 데이터 배선을 포함하는 표시 패널과, 게이트 배선에 연결되어 게이트 신호를 인가하는 게이트 구동부 및 게이트 신호에 동기하여 데이터 배선에 데이터 신호를 인가하는 데이터 구동부를 포함한다.

종래에는 일반적으로 게이트 구동부 및 데이터 구동부를 칩(Chip) 형태로 인 쇄 회로 기판(PCB: Printed Circuit Board)에 실장 하여 표시 패널과 연결하거나 또는 칩을 표시패널에 직접 실장 하는 방식이 주로 사용되었으며, 최근 들어서는 박막 트랜지스터 채널의 높은 이동도를 요하지 않는 게이트 구동부의 경우 이를 별도의 칩 형태로 형성하지 않고 표시 패널 기판상에 아모퍼스(amorphous) 실리콘 박막 트랜지스터를 형성하는 표시 셀 어레이 형성 공정과 동시에 표시 패널 기판상의 주변 영역에 형성하는 이른바 아모퍼스 실리콘 게이트 구조도 적용되고 있다.

이러한 아모퍼스 실리콘 기반의 게이트 구동부는 대개 종속적으로 연결된 복수의 스테이지로 및 이에 인가되는 신호선들로 이루어진 하나의 시프트 레지스터로 구성되며, 각 스테이지는 게이트 배선에 일대일로 대응 연결되어 게이트 신호를 출력한다. 이렇듯 복수의 스테이지들이 종속적으로 연결되어 구동됨에 따라서 화면에 비 표시영역이 있는 경우에도 전 화면에 걸쳐 표시 정보를 지속적으로 갱신하게 되고 이로 인해 불필요하게 소비 전력이 증가하는 문제가 있었다. 이에 따라 부분 구동이 가능한 아포퍼스 실리콘 게이트 구동부에 대한 아이디어가 지속적으로 제시되었으나 지금까지 제시된 구조는 비 표시영역을 자유로운 크기와 위치로 형성할 수 없거나 신뢰성 또는 동작 특성이 좋지 않은 문제가 있었다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 부분 구동이 가능할 뿐만 아니라 비 표시 영역을 자유로운 크기와 위치로 형성할 수 있으며 신뢰성과 동작 특성이 좋은 게이트 구동 회로를 포함하는 표시 장치와 그 구동 방법을 제공하는 것이다.

본 발명에 따른 표시 장치는 게이트 배선과 데이터 배선을 포함하는 표시 기판과, 표시 기판의 게이트 배선으로 게이트 신호를 출력하는 게이트 구동부 및 게이트 신호에 동기하여 표시 패널의 데이터 배선으로 데이터 신호를 출력하는 데이터 구동부를 포함하고, 상기 게이트 구동부는 복수의 스테이지와 복수의 신호선으로 구성된 시프트 레지스터를 포함한다.

상기 스테이지 중 적어도 하나는 전단 스테이지로부터 인가 되는 캐리 신호에 의해 제1 제어 신호를 발생시키는 제1 구동 제어부, 후단 스테이지로부터 인가되는 리셋 신호에 의해 제2 제어신호를 발생시키는 제2 구동 제어부, 상기 제1 제어신호 및 상기 제2 제어신호에 의해 전단 스테이지와 후단 스테이지로 각각 리셋 신호 및 캐리 신호를 출력하는 제1 구동부 및 상기 제1 제어신호 및 상기 제2 제어신호에 의해 상기 게이트 배선으로 게이트 신호를 출력하는 제2 구동부를 포함한다.

상기 다수의 신호선은 수직 개시 신호가 인가되는 수직 개시 신호선, 게이트 오프 전압이 인가되는 게이트 오프 전압 신호선, 클럭 신호가 인가되는 클럭 신호선, 파셜 클럭 신호가 인가되는 파셜 클럭 신호선, 반전 클럭 신호가 인가되는 반전 클럭 신호선 및 파셜 반전 클럭 신호가 인가되는 파셜 반전 클럭 신호선을 포함할 수 있다.

이때, 상기 클럭 신호는 전 프레임 기간에 걸쳐 일정 주기로 하이 레벨과 로우 레벨을 반복하고, 상기 반전 클럭 신호는 상기 클럭 신호의 위상과 반대의 위상으로 하이 레벨과 로우 레벨을 반복 하며, 상기 파셜 클럭 신호는 표시 구간에서는 상기 클럭 신호와 동일 위상으로 하이 레벨과 로우 레벨을 반복하고 비 표시 구간에서는 로우 레벨로 유지되며, 상기 파셜 반전 클럭 신호는 표시 구간에서는 상기 반전 클럭 신호와 동일 위상으로 하이 레벨과 로우 레벨을 반복하고 비 표시 구간에서는 로우 레벨로 유지된다. 상기 하이 레벨은 표시영역의 아모퍼스 실리콘 박막트랜지스터를 충분히 턴온 시킬 수 있도록 대략 15V 이상의 값을 갖도록 하는 것이 바람직하며 상기 로우 레벨 및 게이트 오프 전압은 아모퍼스 실리콘 박막트랜지스터를 충분히 턴오프 시킬 수 있도록 -7V 이하의 값을 갖도록 하는 것이 바람직하다.

한편, 상기 복수의 스테이지 중 적어도 하나는 상기 클럭 신호 또는 상기 반전 클럭 신호를 받아 상기 제1 구동부로 전달하는 제1 클럭단, 상기 파셜 클럭 신호 또는 상기 파셜 반전 클럭 신호를 받아 상기 제2 구동부로 전달하는 제2 클럭단, 상기 클럭 신호 또는 상기 반전 클럭 신호를 받아 상기 제1 구동부 및 상기 제2 구동부로 전달하는 제3 클럭단, 전단 스테이지의 캐리 신호를 받아 상기 제1 구동 제어부로 전달하는 제1 입력단, 후단 스테이지의 리셋 신호를 받아 상기 제2 구동 제어부로 전달하는 제2 입력단, 상기 제1 구동부에서 발생한 리셋 신호 및 캐리 신호를 각각 전단 스테이지와 후단 스테이지로 출력하는 제1 출력단, 상기 제2 구동부에서 발생한 게이트 신호를 상기 게이트 배선으로 출력하는 제2 출력단 및 게 이트 오프 전압 신호선과 연결되어 게이트 오프 전압이 인가되는 전원단을 포함할 수 있다.

상기 제1 구동 제어부는 입력단, 제어단, 출력단을 포함하며, 상기 제1 구동 제어부의 입력단과 제어단은 상기 제1 입력단과 연결되어 전단 스테이지의 캐리 신호가 입력되면 상기 제1 구동 제어부의 출력단으로 상기 제1 제어 신호를 출력하도록 구성될 수 있다.

상기 제2 구동 제어부는 입력단, 제어단, 출력단을 포함하며, 상기 제2 구동 제어부의 입력단은 상기 전원단과 연결되고 상기 제2 구동 제어부의 제어단은 상기 제2 입력단과 연결되어 후단 스테이지의 리셋 신호가 상기 제2 구동 제어부의 제어단으로 인가되면 상기 제2 구동 제어부의 출력단으로 상기 제2 제어 신호를 출력하도록 구성될 수 있다.

상기 제1 구동부는 입력단, 제어단, 출력단을 포함하는 제1 풀업 구동부를 포함하며, 상기 제1 풀업 구동부의 입력단은 상기 제1 클럭단과 연결되고, 상기 제1 풀업 구동부의 제어단은 상기 제1 구동 제어부의 출력단 및 상기 제2 구동 제어부의 출력단과 연결되며, 상기 제1 풀업 구동부의 출력단은 상기 제1 출력단과 연결되어 상기 제1 제어 신호 및 상기 제2 제어 신호에 기초하여 상기 제1 클럭단으로 입력되는 상기 클럭 신호 또는 상기 반전 클럭 신호를 상기 제1 출력단으로 선택적으로 출력하여 하이 레벨의 캐리 신호를 생성하도록 구성될 수 있다.

이때, 제1 풀업 구동부는 상기 제1 풀업 구동부의 제어단과 출력단 사이에 형성되어 상기 제1 풀업 구동부의 제어단을 부트 스트랩 시키고 상기 제1 제어 신 호가 일정기간 유지되도록 하는 제1 커패시터를 포함할 수 있다.

또한, 상기 제1 구동부는 입력단, 제어단, 출력단을 포함하는 제1 풀다운 구동부를 포함할 수 있으며, 상기 제1 풀다운 구동부의 입력단은 상기 전원단과 연결되고, 상기 제1 풀다운 구동부의 제어단은 상기 제3 클럭단과 연결되며, 상기 제1 풀다운 구동부의 출력단은 상기 제1 출력단과 연결되어 상기 제1 풀다운 구동부는 상기 클럭 신호 또는 상기 반전 클럭 신호에 기초하여 상기 게이트 오프 전압을 상기 제1 출력단으로 선택적으로 출력하여 로우 레벨의 캐리 신호를 생성하도록 구성될 수 있다.

상기 제2 구동부는 입력단, 제어단, 출력단을 포함하는 제2 풀업 구동부를 포함하며, 상기 제2 풀업 구동부의 입력단은 상기 제2 클럭단과 연결되고, 상기 제2 풀업 구동부의 제어단은 상기 제1 구동 제어부의 출력단 및 상기 제2 구동 제어부의 출력단과 연결되며, 상기 제2 풀업 구동부의 출력단은 상기 제2 출력단과 연결되어 상기 제1 제어 신호 및 상기 제2 제어 신호에 기초하여 상기 제2 클럭단으로 입력되는 상기 파셜 클럭 신호 또는 상기 파셜 반전 클럭 신호를 상기 제2 출력단으로 선택적으로 출력하도록 구성될 수 있다.

이때, 상기 제2 풀업 구동부는 상기 제2 풀업 구동부의 제어단과 출력단 사이에 형성되어 상기 제2 풀업 구동부의 제어단을 부트 스트랩 시키고 상기 제1 제어 신호가 일정기간 유지되도록 하는 제2 커패시터를 포함할 수 있다.

또한, 상기 제2 구동부는 입력단, 제어단, 출력단을 포함하는 제2 풀다운 구동부를 포함할 수 있으며, 상기 제2 풀다운 구동부의 입력단은 상기 전원단과 연결 되고, 상기 제2 풀다운 구동부의 제어단은 상기 제3 클럭단과 연결되며, 상기 제2 풀다운 구동부는 상기 제2 출력단과 연결되어 상기 클럭 신호 또는 상기 반전 클럭 신호에 기초하여 상기 게이트 오프 전압을 상기 제2 출력단으로 선택적으로 출력하여 로우 레벨의 게이트 신호를 생성하도록 구성될 수 있다.

한편, 제1 풀다운 구동부 및 제2 풀다운 구동부는 별도의 클럭 신호 또는 반전 클럭 신호로 제어되지 않고 상기 구동 제어부의 상기 제1 제어 신호 및 상기 제2 제어 신호로 제어 되어 상기 전원 단자로 입력되는 상기 게이트 오프 전압을 상기 제1 출력단 및 상기 제2 출력단으로 출력하도록 구성될 수도 있다.

한편, 본 발명에 따른 게이트 구동부를 구성하는 각 스테이지의 구동과정은, 제1 구동제어부가 전단 스테이지로부터 캐리 신호를 받아 제1 제어 신호를 생성하는 단계, 제1 풀업 구동부가 상기 제1 제어 신호에 의해 클럭 신호 또는 반전 클럭 신호를 제1 출력단을 통해 하이 레벨의 캐리 신호로 출력하고 동시에 제2 풀업 구동부가 상기 제1 제어 신호에 의해 파셜 클럭 신호 또는 파셜 반전 클럭 신호를 제2 출력단을 통해 게이트 신호로 출력하는 단계, 제2 구동 제어부가 후단 스테이지의 리셋 신호를 받아 제2 제어 신호를 생성하는 단계, 상기 제2 제어 신호에 의해 상기 클럭 신호 또는 상기 반전 클럭 신호가 상기 제1 출력단과 차단되고 제1 풀다운 구동부가 상기 제1 출력단으로 게이트 오프 전압을 출력하는 동시에 상기 제2 제어 신호에 의해 상기 파셜 클럭 신호가 상기 제2 출력단과 차단되고 제2 풀다운 구동부가 제2 출력단으로 게이트 오프 전압을 출력하는 단계를 포함한다.

마지막으로 본 발명에 따른 표시장치의 화면 표시 모드 전환 방법은, 전 화 면 표시 모드에서 전 표시 영역의 표시 정보를 갱신하는 단계, 부분 화면 표시 모드에서 표시 영역 및 비 표시 영역의 표시 정보를 특정 프레임 동안 갱신하는 단계, 부분 화면 표시 모드에서 표시 영역의 표시 정보만 갱신함과 동시에 누적 프레임 수를 계산하는 단계, 부분 화면 표시 모드에서 상기 누적 프레임 수가 특정 프레임 수에 도달하면 비 표시 영역을 극성이 반대인 표시 정보로 갱신하는 단계를 포함한다.

이하 도 1에서 도 10를 참고하여 본 발명의 구체적인 실시예를 설명한다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 구성을 개략적으로 도시한 블록도이다.

본 실시예의 액정 표시 장치는 기존의 전형적인 액정 표시 장치와 마찬가지로 크게 액정 패널(100), 타이밍 제어부(200), 소스 구동부(300), 게이트 구동부(400), 전원 공급부(500) 및 공통 전극 구동부(600)로 구성된다. 타이밍 제어부(200)는 외부로부터 영상 데이터 신호와 표시 제어 신호를 입력받아 게이트 구동부(400)로는 게이트 제어 신호를 출력한다. 이때, 상기 게이트 제어 신호는 도 2 및 도 4에서 볼 수 있듯이 파셜 클럭 신호(CKV_P) 또는 파셜 반전 클럭 신호(CKVB_P)를 포함한다. 상기 파셜 클럭 신호(CKV_P)와 파셜 반전 클럭 신호(CKVB_P)의 파형은 후술한다. 기타 액정 패널(100), 소스 구동부(300), 전원 공급부(500), 공통 전극 구동부(600)의 구성 및 상호 연결관계는 종래 기술이 다양하게 적용될 수 있다. 한편, 상기 타이밍 제어부(200), 소스 구동부(300), 게이트 구동부(400), 전원 공급부(500) 및 공통 전극 구동부(600)는 두 개 이상이 결합하여 하나의 칩으로 구성될 수도 있다.

도 2를 참고하여, 본 발명의 일 실시예에 따른 게이트 구동부(400)의 구체적인 구성을 설명한다.

본 실시예의 게이트 구동부(400)는 n+1개의 스테이지(SG1~SGn+1)와 상기 스테이지(SG1~SGn+1)로 입 출력되는 복수의 신호(STV, CKV, CKVB, CKV_P, CKVB_P, Voff, Ci, Ri, Gouti)선으로 구성된 시프트 레지스터로 이루어진다. n+1개의 스테이지(SG1~SGn+1)는 n개의 구동 스테이지(SG1~SGn)와 1개의 더미 스테이지(SGn+1)로 이루어진다.

각 스테이지(SGi)는 제1 클럭단(CK1), 제2 클럭단(CK2), 제3 클럭단(CK3), 제1 입력단(IN1), 제2 입력단(IN2), 제1 출력단(OUT1), 제2 출력단(OUT2) 및 전원단(VSS)을 포함한다.

구동 스테이지(SG1~SGn) 중 먼저 홀수 번째 스테이지의 연결관계를 설명한다. 홀수 번째 스테이지의 경우 제1 클럭단(CK1)은 클럭 신호(CKV)선과 연결되고, 제2 클럭단(CK2)은 파셜 클럭 신호(CKV_P)선과 연결되며, 제3 클럭단(CK3)은 반전 클럭 신호(CKVB)선과 연결된다. 제1 입력단(IN1)은 전단 스테이지의 제1 출력단(OUT1)과 연결되고, 제2 입력단(IN2)은 후단 스테이지의 제1 출력단(OUT1)과 연결되며, 제1 출력단(OUT1)은 전단 스테이지의 제2 입력단(IN2) 및 후단 스테이지의 제1 입력단(IN1)과 연결되고, 제2 출력단(OUT2)은 게이트 배선과 연결된다, 전원단(VSS)는 게이트 오프 전압(Voff)선과 연결된다.

다만, 전단 스테이지가 없는 첫 번째 스테이지(SG1)의 경우 제1 입력단(IN1) 이 수직 개시 신호(STV)선에 연결되고 제1 출력단(OUT1)은 후단 스테이지의 제1 입력단(IN1)에만 연결된다.

짝수 번째 스테이지의 경우 제1 클럭단(CK1)는 반전 클럭 신호(CKVB)선과 연결되고, 제2 클럭단(CK2)는 파셜 반전 클럭 신호(CKVB_P)선과 연결되며, 제3 클럭단(CK3)는 클럭 신호(CKV)선과 연결된다. 기타, 제1 입력단(IN1), 제2 입력단(IN2), 제1 출력단(OUT1), 제2 출력단(OUT2) 및 전원단(VSS)의 연결은 홀수 번째 스테이지의 구성과 동일하다.

한편, 후단 스테이지가 없는 더미 스테이지(SGin+1)의 경우 제1 출력단(OUT1)이 전단 스테이지(SGn)의 제2 입력단(IN2)에만 연결되며 제2 출력단(OUT)은 제거된다.

본 실시예에서는 더미 스테이지(SGn+1)를 활용하여 n 번째 스테이지(SGn)를 초기화하도록 구성하였으나 더미 스테이지(SGn+1)를 제거하고 n 번째 스테이지(SGn)의 제2 입력단(IN2)에 수직 개시 신호(STV)를 인가하여 초기화하도록 구성할 수 있음은 물론이다. 또한, 본 실시예는 클럭 신호(CKV)와 반전 클럭 신호(CKVB)로 구동하는 시프트 레지스터 구조이나 본 발명의 기술적 사상은 스테이지의 구동부가 전 후단 스테이지에 캐리/리셋 신호를 출력하는 제1 구동부와 게이트 배선 신호를 출력하는 역할을 하는 제2 구동부로 병렬 구성된 것에 있는 것으로 본 발명의 기술적 사상은 각 스테이지의 구동부를 제1 구동부와 제2 구동부로 병렬 구성할 수 있는 종래의 모든 시프트 레지스터에 적용할 수 있다.

도 3을 참고하여 본 발명의 일 실시예에 따른 각 스테이지(SGi)의 구체적인 구성을 설명한다.

각 스테이지(SGi)는 크게 제1 구동 제어부(410) 제2 구동 제어부(420), 유지부(470), 제1 구동부(430,440), 제2 구동부(450,460)로 구분할 수 있고, 제1 구동부(430,440)는 다시 제1 풀업 구동부(430)와 제1 풀다운 구동부(440)로 구분할 수 있으며, 제2 구동부(450,460)는 다시 제2 풀업 구동부(450)와 제2 풀다운 구동부(460)로 구분할 수 있다.

제1 구동 제어부(410)는 제3 박막 트랜지스터(T3)로 구성된다. 제3 박막 트랜지스터(T3)의 드레인 전극과 게이트 전극은 제1 입력 단(IN1)에 공통적으로 연결되고 소스 전극은 제1 노드(N1)에 연결된다. 제1 구동 제어부(410)는 전단 스테이지로부터 하이 레벨의 캐리 신호(Ci)를 받아 상기 제1 풀업 구동부(430)와 제2 풀업 구동부(450)의 제어단에 하이 레벨의 제1 제어 신호를 제공하는 역할을 한다.

제2 구동 제어부(420)는 제4 박막 트랜지스터(T4)로 구성된다. 제4 박막 트랜지스터(T4)의 드레인 전극과 소스 전극은 각각 제1 노드(N1)와 전원단(VSS)에 연결되고 게이트 전극은 제2 입력단(IN2)에 연결된다. 제2 구동 제어부(420)는 후단 스테이지로부터 하이레벨의 리셋 신호(Ri)를 받아 상기 제1 풀업 구동부(430)와 제2 풀업 구동부(450)의 제어단에 로우 레벨의 제2 제어 신호를 제공하는 역할을 한다.

제1 풀업 구동부(410)는 제1 박막 트랜지스터(T1)와 제1 커패시터(C1)로 구성된다. 제1 박막 트랜지스터(T1)의 드레인 전극과 소스 전극은 각각 제1 클럭단(CK1)과 제1 출력단(OUT1)에 연결되고 게이트 전극은 제1 노드(N1)에 연결되며, 제1 커패시터(C1)는 제1 박막 트랜지스터(T1)의 게이트 전극 및 소스 전극 사이에 형성된다. 제1 커패시터(C1)는 제1 박막 트랜지스터(T1)의 게이트 전극과 소스 전극간의 기생 커패시터로 구성할 수 있으며 필요에 따라 별도의 커패시터를 추가하여 구성할 수도 있다. 제1 풀업 구동부(430)는 제1 클럭단(CK1)으로 입력되는 클럭 신호(CKV) 또는 반전 클럭 신호(CKVB)를 제1 구동 제어부(410) 및 제2 구동 제어부(420)의 제1 제어 신호 및 제2 제어 신호에 따라 제1 출력단(OUT1)으로 선택적으로 출력하여 하이 레벨의 캐리 신호(Ci) 및 리셋 신호(Ri)를 생성하는 역할을 한다.

제2 풀업 구동부(450)는 제2 박막 트랜지스터(T2)와 제2 커패시터(C2)로 구성된다. 제2 박막 트랜지스터(T2)의 드레인 전극과 소스전극은 각각 제2 클럭단(CK2)과 제2 출력단(OUT2)에 연결되고 게이트 전극은 제1 노드(N1)에 연결된다. 제2 커패시터(C2)는 제2 박막 트랜지스터(T2)의 게이트 전극 및 소스 전극 사이에 형성된다. 제2 커패시터(C2) 역시 제2 박막 트랜지스터(T2)의 게이트 전극과 소스 전극간의 기생 커패시터로 구성할 수 있으며 필요에 따라 별도의 커패시터를 추가하여 구성할 수도 있다. 제2 풀업 구동부(450)는 제2 클럭단(CK2)으로 입력되는 반전 클럭 신호(CKVB) 또는 클럭 신호(CKV)를 제1 구동 제어부(410) 및 제2 구동 제어부(420)의 제1 제어 신호 및 제2 제어 신호에 따라 제2 출력단(OUT2)으로 선택적으로 출력하여 하이 레벨의 게이트 신호를 생성하는 역할을 한다.

제1 풀다운 구동부는(440)는 제5 박막 트랜지스터(T5)로 구성된다. 제5 박막 트랜지스터(T5)의 드레인 전극과 소스 전극은 각각 제1 출력단(OUT1)와 전원 단(VSS)에 연결되고 게이트 전극은 제3 클럭단(CK3)에 연결된다. 제1 풀다운 구동부(440)는 제3 클럭단(CK3)으로 인가되는 반전 클럭 신호(CKVB) 또는 클럭 신호(CKV)에 따라 전원단(VSS)으로 입력되는 게이트 오프 전압(Voff)을 제1 출력단(OUT1)으로 선택적으로 출력하여 로우 레벨의 캐리 신호(Ci) 및 리셋 신호(Ri)를 생성하는 역할을 한다.

제2 풀다운 구동부(460)는 제6 박막 트랜지스터(T6)로 구성된다. 제6 박막 트랜지스터(T6)의 드레인 전극과 소스 전극은 각각 제2 출력단(OUT2)과 전원단(VSS)에 연결되고 게이트 전극은 제3 클럭단(CK3)에 연결된다. 제2 풀다운 구동부(460)는 제3 클럭단(CK3)으로 인가되는 반전 클럭 신호(CKVB) 또는 클럭 신호(CKV)에 따라 전원단(VSS)으로 입력되는 게이트 오프 전압(Voff)을 제2 출력단(OUT2)으로 선택적으로 출력하여 로우 레벨의 게이트 신호를 생성하는 역할을 한다.

유지부(470)는 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9), 제10 박막 트랜지스터(T10) 및 제3 커패시터(C3)로 구성된다. 제7 박막 트랜지스터(T7)의 드레인 전극과 소스 전극은 각각 제1 노드(N1)와 전원단(VSS)에 연결되고 게이트 전극은 제2 노드(N2)에 연결된다. 제8 박막 트랜지스터(T8)의 드레인 전극과 소스 전극은 각각 제2 노드(N2)와 전원단(VSS)에 연결되고 게이트 전극은 제1 노드(N1)와 연결된다. 제9 박막 트랜지스터(T9)의 드레인 전극과 소스 전극은 각각 제1 출력단(OUT1)과 전원단(VSS)에 연결되고 게이트 전극은 제2 노드(N2)에 연결된다. 제10 박막 트랜지스터(T10)의 드레인 전극과 소스 전극 은 각각 제2 출력단(OUT2)과 전원단(VSS)에 연결되고 게이트 전극은 제2 노드(N2)에 연결된다. 제3 커패시터(C3)는 제1 클럭단(CK1)과 제2 노드(N2) 사이에 형성된다. 유지부(470)는 한번 턴 온 되었다가 턴 오프된 게이트 배선이 다음 프레임에서 턴온될 때까지 게이트 오프 전압(Voff)을 안정적으로 유지하도록 하는 역할을 한다.

본 실시예의 스테이지 회로는 7개의 박막 트랜지스터와 2개의 커패시터로 구성된 종래 스테이지 구조에 3개의 박막 트랜지스터와 1개의 트랜지스터를 추가하여 변형시킨 것이나 본 발명의 기술적 사상은 스테이지의 구동부를 전 후단 스테이지를 제어하는 역할을 하는 제1 구동부와 게이트 배선 신호를 출력하는 역할을 하는 제2 구동부로 병렬 구성하여 부분 구동이 가능하도록 하는 것에 있는 것으로 본 발명의 기술적 사상은 구동부를 제1 구동부와 제2 구동부로 병렬 구성할 수 있는 모든 스테이지 회로에 적용할 수 있다.

한편, 본 발명에 따른 게이트 구동부는 표시 셀 어레이 회로 형성시 표시 기판상의 주변 영역에 동시에 형성하거나 별도의 집적회로(IC)로 구성하여 표시 기판에 결합할 수 있으며 또는 표시 셀 어레이 형성 공정에 별도의 추가 공정을 더하여 형성할 수도 있다.

또한, 본 발명의 게이트 구동부를 구성하는 박막 트랜지스터, 커패시터, 신호선 등은 게이트 구동부의 안정적인 동작을 위해 그 크기, 두께, 길이 등이 최적화될 수 있으며 신호 지연이나 간섭 등을 최소하기 위해 기판상의 배치 구조 또한 최적화 될 수 있다. 예를 들어 상기 실시예의 캐리 신호(Ci) 및 리셋 신호(Ri)는 각 스테이지(SGi)간 신호 전달 역할만 수행 하므로 제1, 5, 9 박막 트랜지스터(T1, T5, T9)는 제2, 6, 10 박막 트랜지스터(T2, T6, T10)에 비해 상대적으로 작게 설계 할 수 있으며 제5, 6 박막 트랜지스터(T5, T6)는 1개씩 또는 둘 다 생략할 수 있다.

이하 도 2 내지 도 4을 참고하여 본 발명에 따른 게이트 구동부(400)의 동작 과정을 설명한다.

도 4은 본 발명에 따른 게이트 구동부(400)에 입력되는 신호들과 그 결과 발생하는 캐리(Ci) 및 리셋(Ri) 신호와 게이트 신호(Gouti)의 출력파형을 도시한 것이며, 도 5은 이 경우 결과적으로 나타날 수 있는 화면 표시 상태의 일례를 나타낸 것이다. 도 4에 도시된 바와 같이 표시 구간(Ⅰ)의 경우 파셜 클럭 신호(CKV_P)는 클럭 신호(CKV)와 동일한 위상으로 하이 레벨과 로우 레벨을 반복하고 파셜 반전 클럭 신호(CKVB-_P)는 반전 클럭 신호(CKVB)와 동일한 위상으로 하이 레벨과 로우 레벨을 반복하며, 비 표시 구간(Ⅱ)에서는 파셜 클럭 신호(CKV_P) 및 파셜 반전 클럭 신호(CKVB_P)가 클럭 신호(CKV) 및 반전 클럭 신호(CKVB)와 무관하게 모두 로우 상태를 유지한다.

먼저, 표시 구간(I)에서 게이트 구동부(400)가 동작하는 과정을 설명한 후, 이어서 비 표시 구간(Ⅱ)에서 게이트 구동부(400)가 동작하는 과정을 설명한다. 초기 각 스테이지(SGi)의 모든 노드는 저전압 상태임을 가정한다.

먼저 표시 구간(Ⅰ)의 A 영역에서 제1 스테이지(SG1)의 제1 입력단(IN1)과 제3 클럭단(CK3)에 각각 하이 레벨의 수직 개시 신호(STV)와 하이 레벨의 반전 클 럭 신호(CKVB)가 입력되고, 제1 클럭단(CK1)과 제2 클럭단(CK2)에 각각 로우 레벨의 클럭 신호(CKV)와 로우 레벨의 파셜 클럭 신호(CKV_P)가 입력되면, 제3 박막 트랜지스터(T3)가 턴온되어 제1 노드(N1)에 고전압이 인가 되고, 제5 박막 트랜지스터(T5)와 제6 박막 트랜지스터(T6)가 턴온되어 제1 출력단(OUT1) 및 제2 출력단(OUT2)에 저전압인 게이트 오프 전압(Voff)이 인가되어 로우 레벨을 유지한다.

한편, 제1 노드(N1)에 고전압이 인가됨에 따라 제8 박막 트랜지스터(T8)가 턴온되어 제2 노드(N2)에는 저전압인 게이트 오프 전압(Voff)이 인가 되며, 그 결과 제7 박막 트랜지스터(T7), 제9 박막 트랜지스터(T9) 및 제10 박막 트랜지스터(T10)는 턴오프 상태를 유지한다. 이와 동시에 제1 노드(N1)가 고전압 상태이므로 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)가 턴온되어 제1 출력단(OUT1)과 제2 출력단(OUT2)에 각각 클럭 신호(CKV)와 파셜 클럭 신호(CKV_P)가 인가된다. 이때, 클럭 신호(CKV)와 파셜 클럭 신호(CKV_P)는 모두 로우 레벨이므로 턴온된 제5 박막 트랜지스터(T5)와 제6 박막 트랜지스터(T6)를 통해 제1 출력단(OUT1)과 제2 출력단(OUT2)에 인가된 게이트 오프 전압(Voff)과 충돌을 일으키지 않게 되며 제1 출력단(OUT1)과 제2 출력단(OUT2)은 로우 레벨을 유지한다.

이때, 제1 커패시터(C1) 및 제2 커패시터(C2)의 양단에는 고전압과 저전압이 인가되므로 전압차 만큼의 전하가 충전되며, 제3 커패시터(C3)의 양단에는 동일 레벨의 저전압이 인가되므로 전하가 충전되지 않는다.

한편, 제2 스테이지(SG2)의 경우 A 영역에서 전단 스테이지(SG1)의 제1 출력단(OUT1)과 연결된 1 입력단(IN1)이 저전압을 유지하므로 제1 노드(N1)는 초기 저 전압을 유지한다. 따라서, 제8 박막 트랜지스터(T8)는 턴오프 상태이며 이로 인해 제2 노드(N2)는 부유상태를 유지한다. 제2 스테이지(SG2)는 짝수 번째 스테이지이므로 제1 클럭단(CK1)에는 반전 클럭 신호(CKVB)가 입력되고 제3 클럭단(CK3)에는 클럭 신호(CKV)가 입력되며, 부유 상태인 제2 노드(N2)의 전압은 제3 커패시터(C3)로 인해 반전 클럭 신호(CKVB)에 동기 되어 변하게 된다. 이때, A 영역에서 반전 클럭 신호(CKVB)는 하이 레벨이고 클럭 신호(CKV)는 로우 레벨이므로 제9 박막 트랜지스터(T9)와 제10 박막 트랜지스터(T10)는 턴온 되고 제5 박막 트랜지스터(T5)와 제6 박막 트랜지스터(T6)는 턴오프 상태를 유지하게 된다. 또한, 제1 노드(N1)는 A 영역에서 저전압 상태이므로 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)는 턴오프 상태를 유지하게 되며 결과적으로 제1 출력단(OUT1)과 제2 출력단(OUT2)은 각각 제9 박막 트랜지스터(T9)와 제10 박막 트랜지스터(T10)를 통해 저전압인 게이트 오프 전압(Voff)과 연결된다.

한편, 제3 스테이지(SG3)도 제2 스테이지(SG2)와 마찬가지로 제1 입력단(IN1)이 저전압을 유지하므로 제1 노드는 저전압을 유지하게 되고 제2 노드는 부유 상태를 유지하게 된다. 제3 스테이지(SG3)는 홀수 번째 스테이지이므로 제1 클럭단(CK1)에는 클럭 신호(CKV)가 입력되고 제3 클럭단(CK3)에는 반전 클럭 신호(CKVB)가 입력된다. 이때, A 영역에서 클럭 신호(CKV)는 로우 레벨이고 반전 클럭 신호(CKVB)는 하이 레벨이므로 제1 출력단(OUT1)과 제2 출력단(OUT2)은 각각 제5 박막 트랜지스터(T5)와 제6 박막 트랜지스터(T6)를 통해 저전압과 연결된다.

뒤이은 짝수 번째 스테이지(SG2K)들은 제2 스테이지(SG2)와 동일한 원리로 A 영역에서 제1, 2 출력단(OUT1, OUT2)으로 저전압을 출력하며, 뒤이은 홀수 번째 스테이지(SG2K-1)들은 제3 스테이지(SG3)와 동일한 원리로 A 영역에서 제1, 2 출력단(OUT1, OUT2)으로 저전압을 출력한다.

한편, A 영역에서 제2 스테이지(SG2)의 제1 출력단(OUT1)이 저전압 상태이므로 제1 스테이지의(SG1)의 제2 입력단(IN2)도 저전압을 유지하게 되고, 결과적으로 A 영역에서 제1 스테이지(SG1)의 제4 박막 트랜지스터(T4)가 턴오프 상태를 유지하게 되어 제1 스테이지(SG1)의 제1 입력단(IN1)으로 입력되는 하이 레벨의 수직 개시 신호(STV)와 전원단(VSS)으로 입력되는 게이트 오프 전압(Voff)이 제1 노드(N1)에서 충돌을 일으키지 않게 된다.

이어서, B 영역에서의 게이트 구동부(400)의 구동을 설명한다.

제1 스테이지(SG1)의 경우 반전 클럭 신호(CKVB) 및 수직 개시 신호(STV)가 로우 레벨로 천이하면, 제3 박막 트랜지스터(T3), 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)가 턴오프 되고 이에 따라 제1 노드(N1)는 부유 상태가 되며 전하가 충전된 제1 커패시터(C1)와 제2 커패시터(C2)에 의해 제1 노드(N1)는 B 영역에서 고전압 상태를 유지하게 되어 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)도 턴온 상태를 유지하게 된다.

한편, 제1 노드(N1)가 지속적으로 고전압을 유지함에 따라 제8 박막 트랜지스터(T8)는 턴온 상태를 유지한다. 이에 따라 제2 노드(N2)는 저전압을 유지하게 되어 제7 박막 트랜지스터(T7), 제9 박막 트랜지스터(T9) 및 제10 박막 트랜지스터(T10) 모두 턴오프 상태를 유지하게 된다. 결국, B 영역에서 제1 박막 트랜지스 터(T1) 및 제2 박막 트랜지스터(T2)는 턴온 상태를 유지하고 제 5, 6, 9, 10 박막 트랜지스터(T5, T6, T9, T10)는 턴오프 상태를 유지하므로 제1 출력단(OUT1)과 제2 출력단(OUT2)은 각각 로우 레벨에서 하이 레벨로 천이한 클럭 신호(CKV)와 파셜 클럭 신호(CKV_P)를 출력하게 된다. 결과적으로, B 영역에서, 제2 출력단(OUT2)은 첫 번째 게이트 배선으로 하이 레벨의 제1 게이트 신호(Gout1)를 출력하고, 제1 출력단(OUT1)은 후단 스테이지(SG2)의 제1 입력단(IN1)으로 하이 레벨의 제1 캐리 신호(C1)를 출력한다. 한편, 제 1 출력단(OUT1) 및 제2 출력단(OUT2)이 하이 레벨로 천이하게 되면 제1 노드(N1)에는 제1 커패시터(C1) 및 제2 커패시터(C2)에 의해 더 높은 고전압이 인가되며, 제3 커패시터(C3)에는 하이 레벨인 클럭 신호(CKV)와 저전압 상태인 제2 노드(N2)간의 전압차 만큼 전하가 충전된다. 이러한 제1 커패시터(C1)와 제2 커패시터(C2)에 의한 부트 스트랩핑(BOOT STRAPPING)에 의해 제1,2 박막 트랜지스터(T1, T2)는 B 영역에서 완전 도통 상태를 유지하게 된다.

한편, 제2 스테이지(SG2)의 경우, 제1 스테이지(SG1)의 제1 출력단(OUT1)과 연결된 제1 입력단(IN1)에 하이 레벨의 제1 캐리 신호(C1)가 입력되고, 제1 클럭단(CK1)과 제2 클럭단(CK2)에는 각각 로우 레벨의 반전 클럭 신호(CKVB)와 로우 레벨의 반전 파셜 클럭 신호(CKVB_P)가 입력되며, 제3 클럭단(CK3)에는 하이 레벨의 클럭 신호(CKV)가 입력되므로, B 영역에서의 제2 스테이지(SG2)의 구동조건은 A 영역에서의 제1 스테이지(SG1)와 동일하다. 따라서, 제2 스테이지(SG2)의 제1 출력단(OUT1)과 제2 출력단(OUT2)은 B 영역에서 저전압 상태를 유지하게 되고 나머지 모든 스테이지(SGi)의 제1 출력단(OUT1)과 제2 출력단(OUT2) 역시 A 영역의 원리와 동일하게 저전압 상태를 유지하게 된다.

이어서, C 영역에서의 게이트 구동부(400)의 구동을 설명한다.

설명의 명확성을 위해 제2 스테이지(SG2)의 구동을 먼저 설명한다.

제2 스테이지(SG2)의 경우, C 영역에서 B 영역의 제1 스테이지(SG1)와 동일한 구동 조건을 가지므로 동일하게 구동한다. 따라서, C 영역에서 제2 스테이지(SG2)의 제1 출력단(OUT1)과 제2 출력단(OUT2)은 하이 레벨의 제2 캐리/리셋 신호(C2/R2)와 제2 게이트 신호(Gout2)를 출력한다.

한편, 제1 스테이지(SG1)의 경우, 제2 입력단(IN2)으로 제2 스테이지(SG2)의 제1 출력단(OUT1)을 통해 하이 레벨의 제2 리셋 신호(R2)가 입력되므로 제4 박막 트랜지스터(T4)가 턴온 되어 제1 노드(N1)가 저전압으로 천이하게 된다. 따라서 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제8 박막 트랜지스터(T8)는 턴오프 되고 제2 노드(N2)는 부유 상태가 된다. 이때, 제1 클럭단(CK1)으로는 로우 레벨의 클럭 신호(CKV)가 입력되므로 제3 커패시터(C3) 양단에 걸리는 전압은 0V가 되고 제2 노드(N2)는 저전압 상태가 되어 제7 박막 트랜지스터(T7), 제9 박막 트랜지스터(T9) 및 제10 박막 트랜지스터(T10)는 모두 턴오프 상태를 유지한다. 한편, 제3 클럭단(CK3)으로는 하이 레벨의 반전 클럭 신호(CKVB)가 입력되므로 제5 박막 트랜지스터(T5)와 제6 박막 트랜지스터(T6)가 턴온 되어 저전압인 게이트 오프 전압(Voff)을 제1 출력단(OUT1)과 제2 출력단(OUT2)에 전달하게 된다.

제3 스테이지(SG3)의 경우, C영역에서 A 영역의 제1 스테이지(SG1)와 동일한 구동 조건을 가지므로 동일하게 구동한다. 따라서, C 영역에서 제3 스테이지(SG3) 의 제1 출력단(OUT1)과 제2 출력단(OUT2)은 로우 레벨의 제3 캐리/리셋 신호(C3/R3)와 제3 게이트 신호(Gout3)를 출력한다.

기타 나머지 스테이지의 경우 제1 입력단(IN1)으로 하이 레벨의 캐리 신호(Ci)가 입력되기 전의 구동에 대한 앞선 서술과 마찬가지 원리로 C영역에서 제1 출력단(OUT1)과 제2 출력단(OUT2) 모두 저전압 상태를 유지한다.

이어서, D 영역에서의 게이트 구동부(400)의 구동상태를 설명한다.

먼저 제 1 스테이지(SG1)의 경우, 제1 클럭단(CK1)으로 입력되는 클럭 신호(CKV)가 하이 레벨이 되므로, 제3 커패시터(C3)의 일단의 전압이 고전압으로 바뀌면서 제3 커패시터(C3)의 타단인 제2 노드(N2)의 전압도 고전압으로 천이한다. 이에 따라, 제7 박막 트랜지스터(T7)가 턴온되면서 제1 노드(N1)로 저전압을 전달하게 되어 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)는 계속하여 턴오프 상태를 유지하고, 제9 박막 트랜지스터(T9) 및 제10 박막 트랜지스터가 턴온되어 저전압을 제1 출력단(OUT1)과 제2 출력단(OUT2)으로 전달하므로 제1 게이트 신호(Gout1)는 저전압 상태를 유지한다.

제2 스테이지(SG2)의 경우 C 영역에서의 제1 스테이지(SG1)의 구동과 동일하며 제3 스테이지(SG3)의 경우 C 영역에서의 제2 스테이지(SG2)의 구동과 동일하다. 기타 나머지 스테이지의 경우 제1 입력단(IN1)으로 하이 레벨의 캐리 신호(Ci)가 입력되기 전의 구동에 대한 앞선 서술과 마찬가지로 D 영역에서 제1 출력단(OUT1)과 제2 출력단(OUT2) 모두 저전압 상태를 유지한다.

한편, 한번 제1 출력단(OUT1)이 턴오프된 스테이지는 제1 입력단(IN1)으로 하이 레벨의 캐리 신호(Ci) 또는 수직 개시 신호(STV)가 다시 입력될 때까지 제1 노드(N1)가 저전압을 유지하게 되며, 제2 노드(N2)의 전압은 제3 커패시터(C3)로 인해 제1 클럭단(CK1)으로 입력되는 클럭 신호(CKV) 또는 반전 클럭 신호(CKVB)에 동기 되어 변한다. 따라서, 홀수 번째 스테이지(SG2k-1)의 경우 제1 출력단(OUT)과 제2 출력단(OUT2)은 클럭 신호(CKV)와 파셜 클럭 신호(CKV_P)가 하이 레벨이고 반전 클럭 신호(CKVB)가 로우 레벨일 때 각각 제9 박막 트랜지스터(T9)와 제10 박막 트랜지스터(T10)를 통해 저전압과 연결되고, 그 반대의 경우에는 각각 제5 박막 트랜지스터(T5)와 제6 박막 트랜지스터(T6)를 통하여 저전압과 연결되므로 제2 출력단(OUT2)과 연결된 홀수 번째 게이트 배선은 제1 입력단(IN1)으로 하이 레벨의 캐리 신호(Ci) 또는 수직 개시 신호(STV)가 입력되어 스테이지가 재차 턴온될 때까지 지속적으로 턴오프 상태를 유지한다. 짝수 번째 스테이지(SG2k)의 제1 출력단(OUT1)과 제2 출력단(OUT2)도 마찬가지로 반전 클럭 신호(CKVB)와 파셜 반전 클럭 신호(CKVB_P)가 하이 레벨이고 클럭 신호(CKV)가 로우 레벨일 때는 각각 제9 박막 트랜지스터(T9)와 제10 박막 트랜지스터(T10)를 통해 저전압과 연결되고, 그 반대의 경우에는 각각 제5 박막 트랜지스터(T5)와 제6 박막 트랜지스터(T6)를 통하여 저전압과 연결되므로 제2 출력단(OUT2)과 연결된 짝수 번째 게이트 배선도 마찬가지로 제1 입력단(IN1)에 하이 레벨의 캐리 신호(Ci)가 입력되어 스테이지가 재차 턴온될 때까지 지속적으로 턴오프 상태를 유지한다.

이상 설명한 A 영역에서 D 영역까지의 각 스테이지(SGi)의 구동 원리는 표시 구간(I)의 나머지 영역에도 동일한 방식으로 적용되므로 결과적으로 표시 구간(Ⅰ) 에서는 매 프레임마다 각 스테이지(SGi)가 클럭 주파수에 동기화된 하이 레벨의 게이트 신호(Gi)를 순차적으로 생성하여 게이트 배선에 인가함을 알 수 있다.

이어서, 비 표시 구간(Ⅱ)에서의 게이트 구동부(400)의 작동을 설명한다.

비 표시 구간(Ⅱ)의 구동 조건은 기본적으로 표시 구간(Ⅰ)과 동일하며 단지 제2 클럭단(CK2)으로 입력되는 파셜 클럭 신호(CKV_P) 또는 파셜 반전 클럭 신호(CKVB_P)가 표시 구간(Ⅰ)과 다르게 로우 레벨을 유지한다. 스테이지(SGi)를 도시한 도 6을 보면 알 수 있듯이 후단 스테이지 및 전단 스테이지를 제어하는 역할은 제1 구동부가 담당하고 제2 구동부는 단지 게이트 배선에 게이트 신호(Gout i)를 인가하는 역할을 담당하며, 제1 구동부와 제2 구동부는 서로 병렬관계이고 상호 영향을 미치지 않도록 구성되어 있다. 따라서, 비 표시 구간(Ⅱ)의 경우 각 스테이지(SGi)가 순차적으로 턴온 되는 것은 표시 구간(Ⅰ)과 동일하나 제2 클럭단(CK2)으로 입력되는 파셜 클럭 신호(CKV_P) 및 파셜 반전 클럭 신호(CKVB_P)가 로우 레벨을 유지하므로 비 표시 구간(Ⅱ)내 모든 스테이지(SGi)의 제2 출력단(OUT2)이 저전압 상태를 유지하게 되어 게이트 배선에 하이 레벨의 게이트 신호(Gout i)가 인가 되지 않는다. 따라서 비 표시 구간(Ⅱ)에 대응하는 화면 영역인 비 표시 영역은 표시 정보가 갱신되지 않게 된다.

도 5는 상기 실시 예에 따른 액정 표시 장치의 화면 표시 상태의 실례를 도시한 것이다. 본 실시 예에서는 표시 영역은 화면의 상부에 위치하고 비 표시 영역은 화면의 하부에 위치하도록 하였으나 파셜 클럭 신호(CKV_P) 및 반전 파셜 클럭 신호(CKVB_P)를 변경함으로써 화면의 어느 영역에든 형성할 수 있을 뿐만 아니라 비 표시 영역의 크기 및 개수 또한 자유롭게 조절할 수 있다. 도 6은 비 표시 영역을 두 군데 형성한 또 다른 실례이다.

도 7은 본 발명의 다른 실시예에 따른 게이트 구동부의 시프트 레지스터를 구성하는 스테이지이다.

본 실시예는 양방향 게이트 구동부에 본 발명의 기술적 사상이 적용된 예이다. 상기 실시예는 제1 구동 제어부(410') 및 제2 구동 제어부(420')를 제외하고는 이전 실시예와 구성이 동일하므로 제1 구동 제어부(410') 및 제2 구동 제어부(420')의 구성 및 동작에 대해서만 간단히 설명한다. 본 실시예의 제1 구동 제어부(410')는 제3 박막 트랜지스터(T3)로 구성되고 제2 구동 제어부(420')는 제4 박막 트랜지스터(T4)로 구성된다. 제3 박막 트랜지스터의 제어단(T3)은 제1-1 입력단(IN1-1)을 통해 이전 스테이지의 제1 출력단(OUT1)과 연결되고 입력단은 제1-2 입력단(IN1-1)과 연결되며 출력단은 제1 노드(N1)와 연결된다. 한편, 제4 박막 트랜지스터(T4)의 제어단은 제2-1 입력단(IN2-1)을 통해 이전 스테이지의 제1 출력단(OUT1)과 연결되고 입력단은 제2-2 입력단(IN2-2)과 연결되며 출력단은 제1 노드(N1)와 연결된다. 본 실시예의 스테이지는 게이트 구동부의 구동 방향에 따라 제1-2 입력단(IN1-2)과 제2-2 입력단(IN2-2)에 입력되는 전압의 레벨이 결정된다. 예를 들어 아래 방향으로 순차 구동 하는 경우에는 수직 개시 신호(STV)가 맨 위의 스테이지에 인가되고 제1-2 입력단(IN1-2)에는 하이 레벨의 전압이 인가되며 제2-2 입력단(IN2-2)에는 로우 레벨의 전압이 인가된다. 반면, 윗 방향으로 순차 구동 하는 경우에는 수직 개시 신호(STV)가 맨 아래 스테이지에 인가되고 제1-2 입력 단(IN1-2)에는 로우 레벨의 전압이 인가되며 제2-2 입력단(IN2-2)에는 하이 레벨의 전압이 인가된다. 기타 자세한 작동 과정은 이전 실시예를 통해 자명하므로 설명을 생략한다.

다음으로 비 표시 영역에 발생할 수 있는 잔상 문제의 해결책에 대해 설명한다.

비 표시 영역의 경우 액정 커패시터가 일정한 극성을 장시간 유지하게 됨에 따라 액정 내에 존재하는 이온이 어느 한쪽으로 흡착되어 잔상이 발생할 수 있다. 잔상 현상은 노멀리 화이트 모드에서 블랙이 구현되어 있는 비 표시 영역의 경우 특히 심각하다. 도 8은 이러한 잔상 문제를 해결하기 위한 비 표시 영역의 전압 갱신 과정을 도시한 것이다. 액정의 점성, 액정 내 이온 극성의 세기, 액정셀 양단에 걸리는 전위차 등을 고려할 때 이온의 흡착은 단 시간에 이루어지는 것은 아니며 몇 시간 단위로 발생한다. 따라서, 잔상현상은 도 8에 도시한 것과 같이 비 표시 영역의 액정셀에 홀딩되어 있는 전압의 극성을 수분 간격으로 바꿔주는 것으로 간단하게 해결할 수 있다. 이때 전압 극성의 갱신을 위해 소비되는 전력은 무시할 수 있는 수준이다. 예를 들어 액정 표시 패널이 60Hz로 구동하는 경우 1분에 한번 비 표시 영역의 전압 갱신을 수행하게 되면 1/(60(frame rate) x 60(second)) = 1/3600 이므로 비 표시 영역의 전압을 1분 마다 한번씩 갱신한다 해도 비 표시 영역에 의한 소비 전력은 표시 영역의 1/3600 밖에 되지 않는다. 따라서, 수분에 한번 정도로 비 표시 영역의 전압을 갱신해줌으로써 실질적인 소비전력의 상승 없이 부분화면 표시 모드에서 전화면 표시 모드로 전환 시 발생할 수 있는 잔상문제를 해결할 수 있다.

마지막으로, 도 9 및 도 10을 참고하여 전 화면 표시 모드에서 부분 화면 표시 모드로의 전환 및 부분 화면 표시 모드에서의 비 표시 영역의 전압갱신 알고리즘에 대하여 설명한다.

도 9는 화면 표시 모드 전환 알고리즘을 도시한 플로우 차트이며 도 10는 이에 따른 화면의 변화를 도시한 것이다.

최초 전 화면 표시 모드에서는 전 표시 영역의 표시 정보가 전 프레임에 대하여 갱신된다(S1). 그러다가 부분 화면 표시 모드로 전환되면 부분 화면 표시모드의 최초 프레임에서는 표시 영역은 물론 비 표시 영역의 모든 화소에 대한 표시 정보가 갱신된다(S2). 이때, 비 표시 영역의 화소에 대한 표시 정보는 대게 블랙 정보일 것이다. 다음, 부분 화면 표시 모드의 두 번째 프레임부터는 표시 영역의 화소에 대한 표시 정보만 갱신되며 비 표시 영역의 화소에 대한 표시 정보는 부분 화면 표시 모드의 최초 프레임의 정보가 유지된다(S3). 이때 지속적으로 부분화면 표시 모드 진입 이후의 프레임 수를 계산하여 특정 프레임 횟수 예를 들어 3600 프레임에 도달하면 (S4) 표시 영역과 함께 비 표시 영역의 표시 정보를 갱신한다(S2). 이때 표시 영역의 갱신 표시 정보는 전 프레임의 표시 정보와 극성이 반대이며 비 표시 영역의 갱신 표시 정보는 이전 갱신 표시 정보와 극성이 반대이다.

이상 상술한 실시 예는 본 발명의 이해를 돕기 위한 것으로 그 권리범위를 한정하는 것은 아니다.

본 발명에 따른 액정 표시 장치는 종래의 아모퍼스 실리콘 게이트 구조와 다르게 부분 구동이 가능하여 소비전류를 감소시킬 수 있다.

또한, 부분 구동이 가능한 종래의 아모퍼스 실리콘 게이트 구조보다 동작이 안정적이며 비 표시 영역의 위치, 크기 및 개수를 자유롭게 조절할 수 있는 장점이 있다.

Claims

게이트 배선과 데이터 배선을 포함하는 표시 기판과,

상기 표시 기판의 게이트 배선에 연결되어 게이트 신호를 출력하는 게이트 구동부를 포함하고,

상기 게이트 구동부는 복수의 스테이지로 이루어진 시프트 레지스터를 포함하며,

상기 스테이지 중 적어도 하나는 전단 스테이지로부터 인가 되는 캐리 신호에 의해 제1 제어 신호를 발생시키는 제1 구동 제어부, 후단 스테이지로부터 인가되는 리셋 신호에 의해 제2 제어신호를 발생시키는 제2 구동 제어부, 상기 제1 제어신호 및 상기 제2 제어신호에 의해 전단 스테이지와 후단 스테이지로 각각 리셋 신호 및 캐리 신호를 출력하는 제1 구동부 및 상기 제1 제어신호 및 상기 제2 제어신호에 의해 상기 게이트 배선으로 게이트 신호를 출력하는 제2 구동부를 포함하는 것을 특징으로 하는 표시 장치.
제1항에서,

상기 제1 구동 제어부는 전단 스테이지의 캐리 신호가 인가되는 제어단, 상기 제어단으로 인가되는 상기 캐리 신호에 의해 상기 제1 제어 신호를 출력하는 출력단을 포함하는 것을 특징으로 하는 표시 장치.
제1항에서,

상기 제1 구동 제어부는 전단 스테이지의 캐리 신호가 인가되는 제어단, 상기 제어단과 연결되어 상기 캐리 신호가 입력되는 입력단, 상기 제어단으로 인가되는 상기 캐리 신호에 의해 상기 입력단으로 입력되는 상기 캐리 신호를 상기 제1 제어 신호로 출력하는 출력단을 포함하는 것을 특징으로 하는 표시 장치.
제1항에서,

상기 제2 구동 제어부는 게이트 오프 전압이 입력되는 입력단, 후단 스테이지의 리셋 신호가 인가되는 제어단, 상기 제어단으로 인가되는 상기 리셋 신호에 의해 상기 입력단으로 입력되는 상기 게이트 오프 전압을 상기 제2 제어 신호로 출력하는 출력단을 포함하는 것을 특징으로 하는 표시 장치.
제1항에서,

상기 제1 구동부는 하이 레벨의 캐리 신호 및 리셋 신호를 생성하는 제1 풀업 구동부 및 로우 레벨의 캐리 신호 및 리셋 신호를 생성하는 제1 풀다운 구동부를 포함하는 것을 특징으로 하는 표시 장치.
제5항에서,

상기 제1 풀업 구동부는 클럭 신호가 입력되는 입력단, 상기 제1 제어 신호 및 상기 제2 제어 신호가 인가되는 제어단, 상기 제어단으로 인가되는 상기 제1 제어 신호 및 상기 제2 제어 신호에 의해 상기 입력단으로 입력되는 상기 클럭 신호를 상기 하이 레벨의 캐리 신호 및 리셋 신호로 출력하는 출력단을 포함하는 것을 특징으로 하는 표시 장치.
제6항에서

상기 제1 풀업 구동부는 상기 제어단과 출력단 사이에 형성되어 상기 제어단을 부트 스트랩 시키고 상기 제1 제어 신호가 일정기간 유지되게 하는 제1 커패시터를 더 포함하는 표시 장치.
제5항에서,

상기 제1 풀다운 구동부는 게이트 오프 전압이 입력되는 입력단, 반전 클럭 신호가 인가 되는 제어단, 상기 제어단으로 인가되는 상기 반전 클럭 신호에 의해 상기 입력단으로 입력되는 상기 게이트 오프 전압을 상기 로우 레벨의 캐리 신호 및 리셋 신호로 출력하는 출력단을 포함하는 것을 특징으로 하는 표시 장치.
제1항에서,

상기 제2구동부는 표시 영역에서는 하이 레벨의 게이트 신호를 생성하고 비 표시 영역에서는 로우 레벨의 게이트 신호를 생성하는 제2 풀업 구동부 및 전 영역에서 로우 레벨의 게이트 신호를 생성하는 제2 풀다운 구동부를 포함하는 것을 특 징으로 하는 표시 장치.
제9항에서,

상기 제2 풀업 구동부는 파셜 클럭 신호가 입력되는 입력단, 상기 제1 제어 신호 및 상기 제2 제어 신호가 인가되는 제어단, 상기 제어단으로 인가되는 상기 제1 제어 신호 및 상기 제2 제어 신호에 의해 상기 입력단으로 입력되는 상기 파셜 클럭 신호를 상기 게이트 신호로 출력하는 출력단을 포함하는 것을 특징으로 하는 표시 장치.
제10항에서

상기 제2 풀업 구동부는 상기 제어단과 출력단 사이에 형성되어 상기 제어단을 부트 스트랩 시키고 상기 제1 제어 신호가 일정기간 유지되게 하는 제2 커패시터를 더 포함하는 표시 장치.
제9항에서,

상기 제2 풀다운 구동부는 게이트 오프 전압이 입력되는 입력단, 반전 클럭 신호가 인가 되는 제어단, 상기 제어단으로 인가되는 상기 반전 클럭 신호에 의해 상기 입력단으로 입력되는 상기 게이트 오프 전압을 상기 게이트 신호로 출력하는 출력단을 포함하는 것을 특징으로 하는 표시 장치.
제1구동제어부가 전단 스테이지로부터 캐리 신호를 받아 제1 제어 신호를 생성하는 단계;

제1 풀업 구동부가 상기 제1 제어 신호에 의해 클럭 신호를 제1 출력단을 통해 캐리 신호로 출력하고, 동시에 제2 풀업 구동부가 상기 제1 제어 신호에 의해 파셜 클럭 신호를 제2 출력단을 통해 게이트 신호로 출력하는 단계;

제2 구동 제어부가 후단 스테이지의 리셋 신호를 받아 제2 제어 신호를 생성하는 단계;

상기 제2 제어 신호에 의해 상기 클럭 신호가 상기 제1 출력단과 차단되고 제1 풀다운 구동부가 상기 제1 출력단으로 게이트 오프 전압을 출력하는 동시에, 상기 제2 제어 신호에 의해 상기 파셜 클럭 신호가 상기 제2 출력단과 차단되고 제2 풀다운 구동부가 제2 출력단으로 게이트 오프 전압을 출력하는 단계;

를 포함하는 표시장치의 구동방법.
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