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KR101256921B1 - 게이트 구동유닛 및 이를 갖는 표시장치 - Google Patents

게이트 구동유닛 및 이를 갖는 표시장치 Download PDF

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KR101256921B1
KR101256921B1 KR1020060011333A KR20060011333A KR101256921B1 KR 101256921 B1 KR101256921 B1 KR 101256921B1 KR 1020060011333 A KR1020060011333 A KR 1020060011333A KR 20060011333 A KR20060011333 A KR 20060011333A KR 101256921 B1 KR101256921 B1 KR 101256921B1
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gate
signal
odd
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precharging
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하정훈
이종혁
강신택
김유진
서진숙
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삼성디스플레이 주식회사
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Abstract

게이트 구동유닛 및 이를 갖는 표시장치에서, 제1 게이트 구동회로는 다수의 게이트 라인의 제1 단부에 연결되고, 제1 게이트 구동회로 다수의 게이트 라인의 제2 단부에 연결되고, 제1 게이트 구동회로와 동시에 턴-온된다. 제1 및 제2 게이트 구동회로는 홀수번째 게이트 라인에 제1 프리챠징 구간과 제1 프리챠징 구간에 인접한 제1 액티브 구간을 갖는 제1 게이트 신호를 인가하고, 짝수번째 게이트 라인에 상기 제1 액티브 구간에 대응하는 제2 프리챠징 구간과 제2 프리챠징 구간에 인접하는 제2 액티브 구간을 갖는 제2 게이트 신호를 인가한다. 따라서, 게이트 신호의 지연으로 인한 구동불량을 방지하면서, 프리챠징 기능을 가짐으로써 표시특성을 개선할 수 있다.

Description

게이트 구동유닛 및 이를 갖는 표시장치{GATE DRIVING UNIT AND DISPLAY APPARATUS HAVING THE SAME}
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.
도 2는 도 1에 도시된 제1 및 제2 게이트 구동회로의 블럭도이다.
도 3은 도 2에 도시된 제1 및 제2 게이트 구동회로의 입/출력 파형도이다.
도 4는 도 2에 도시된 스테이지의 내부 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 액정표시패널 110 : 하부기판
120 : 상부기판 111 : 화소
210 : 제1 게이트 구동회로 220 : 제2 게이트 구동회로
310 : TCP 320 : 데이터 구동칩
330 : 인쇄회로기판 400 : 액정표시장치
본 발명은 게이트 구동유닛 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 프리챠징 기능을 갖는 게이트 구동유닛 및 이를 갖는 표시장치에 관한 것 이다.
일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다.
액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다. 액정표시패널에는 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동회로가 박막 공정을 통해 직접적으로 형성된다.
일반적으로, 게이트 구동회로는 다수의 스테이지가 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터로 이루어진다. 즉, 각 스테이지는 대응하는 게이트 라인에 게이트 신호를 제공하고, 이전 스테이지와 다음 스테이지의 구동을 제어한다.
그러나, 액정표시패널이 점차 대형화됨에 따라서 다수의 게이트 라인의 길이도 길어지고, 다수의 게이트 라인에 연결되는 화소의 개수도 증가한다. 이러한, 게이트 라인들의 길이가 증가하거나 화소의 개수의 증가하면, 게이트 구동회로로부터 출력되는 게이트 신호가 지연된다. 또한, 지연된 게이트 신호가 다음 스테이지 및 이전 스테이지로 제공되면, 각 스테이지로부터 출력되는 게이트 신호가 왜곡되어 표시장치의 구동 불량이 발생한다.
따라서, 본 발명의 목적은 게이트 신호 지연을 방지하고, 프리챠징 기능을 갖는 게이트 구동유닛을 제공하는 것이다.
본 발명의 다른 목적은 상기한 게이트 구동유닛을 갖는 표시장치를 제공하는 것이다.
본 발명에 따른 게이트 구동유닛은 다수의 게이트 라인의 제1 단부에 연결된 제1 게이트 구동회로 및 상기 다수의 게이트 라인의 제2 단부에 연결되고, 상기 제1 게이트 구동회로와 동시에 턴-온되는 제2 게이트 구동회로를 포함한다.
상기 제1 게이트 구동회로는 상기 다수의 게이트 라인 중 홀수번째 게이트 라인에 제1 프리챠징 구간과 상기 제1 프리챠징 구간에 인접한 제1 액티브 구간을 갖는 제1 게이트 신호를 인가하고, 상기 다수의 게이트 라인 중 짝수번째 게이트 라인에 상기 제1 액티브 구간에 대응하는 제2 프리챠징 구간과 상기 제2 프리챠징 구간에 인접하는 제2 액티브 구간을 갖는 제2 게이트 신호를 인가한다. 상기 제2 게이트 구동회로는 상기 홀수번째 게이트 라인에 상기 제1 게이트 신호를 인가하고, 상기 짝수번째 게이트 라인에 상기 제2 게이트 신호를 인가한다.
본 발명에 따른 표시장치는 표시패널, 제1 게이트 구동회로, 제2 게이트 구동회로 및 데이터 구동회로를 포함한다. 상기 표시패널은 다수의 게이트 라인, 다수의 데이터 라인 및 상기 다수의 게이트 라인과 상기 다수의 데이터 라인에 연결된 다수의 화소로 이루어져 영상을 표시한다. 상기 제1 게이트 구동회로는 상기 다수의 게이트 라인의 제1 단부에 연결되고, 상기 제2 게이트 구동회로는 상기 다수의 게이트 라인의 제2 단부에 연결되고, 상기 제1 게이트 구동회로와 동시에 턴-온 된다.
상기 제1 게이트 구동회로는 상기 다수의 게이트 라인 중 홀수번째 게이트 라인에 제1 프리챠징 구간과 상기 제1 프리챠징 구간에 인접한 제1 액티브 구간을 갖는 제1 게이트 신호를 인가하고, 상기 다수의 게이트 라인 중 짝수번째 게이트 라인에 상기 제1 액티브 구간에 대응하는 제2 프리챠징 구간과 상기 제2 프리챠징 구간에 인접하는 제2 액티브 구간을 갖는 제2 게이트 신호를 인가한다. 상기 제2 게이트 구동회로는 상기 다수의 게이트 라인의 제2 단부에 연결되고, 상기 제1 게이트 구동회로와 동시에 턴-온되어 상기 홀수번째 게이트 라인에 상기 제1 게이트 신호를 인가하고, 상기 짝수번째 게이트 라인에 상기 제2 게이트 신호를 인가한다.
상기 데이터 구동회로는 상기 제1 및 제2 액티브 구간 동안 상기 다수의 데이터 라인에 제1 및 제2 데이터 신호를 출력한다.
이러한 게이트 구동유닛 및 이를 갖는 표시장치에 따르면, 제1 및 제2 게이트 구동회로가 게이트 라인의 양단부에 각각 연결되어 게이트 신호를 인가하는 구조에서, 현재단 화소에 제1 데이터 신호가 충전되는 시간동안 다음단 화소를 상기 제1 데이터 신호로 프리챠징시킴으로써, 게이트 신호의 지연을 방지하면서 화소의 충전시간을 충분히 확보할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.
도 1을 참조하면, 액정표시장치는 영상을 표시하는 액정표시패널(100), 상기 액정표시패널(100)에 데이터 신호를 출력하는 다수의 데이터 구동칩(320), 상기 액정표시패널(100)에 게이트 신호를 출력하는 제1 및 제2 게이트 구동회로(210, 220)를 포함한다.
상기 액정표시패널(100)은 하부기판(110), 상기 하부기판(110)과 마주보는 상부기판(120) 및 상기 하부기판(110)과 상기 상부기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 액정표시패널(100)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)과 인접한 제1 내지 제3 주변영역(SA1, SA2)으로 이루어진다.
상기 표시영역(DA)에는 제1 방향(D1)으로 연장된 다수의 게이트 라인(GL1 ~ GLn) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되어 상기 다수의 게이트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)에 의해서 매트릭스 형태의 다수의 화소영역이 정의된다. 상기 각 화소영역에는 박막 트랜지스터(Tr) 및 액정 커패시터(Clc)로 이루어진 화소(111)가 구비된다. 본 발명의 일 예로, 상기 박막 트랜지스터(Tr)의 게이트 전극은 제4 게이트 라인(GL4)에 전기적으로 연결되고, 소오스 전극은 제1 데이터 라인(DL1)에 전기적으로 연결되며, 드레인 전극은 상기 액정 커패시터(Clc)의 제1 전극에 전기적으로 연결된다.
상기 제1 주변영역(PA1)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 제1 단부와 인접하고, 상기 제2 주변영역(PA2)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 제2 단부에 인접한다. 상기 제1 주변영역(PA1)에는 상기 제1 게이트 구동회로(210)가 구비되고, 상기 제2 주변영역(PA2)에는 상기 제2 게이트 구동회로(220)가 구비된 다. 상기 제1 게이트 구동회로(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 제1 단부에 전기적으로 연결되고, 상기 제2 게이트 구동회로(220)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 제2 단부에 전기적으로 연결된다.
상기 제1 및 제2 게이트 구동회로(210, 220)는 서로 동시에 턴-온되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 상기 게이트 신호를 상기 제1 및 제2 단부를 통해 각각 제공한다.
한편, 상기 제3 주변영역(PA3)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부와 인접한다. 상기 액정표시패널(100)상기 제3 주변영역(PA3)에는 다수의 테이프 캐리어 패키지(Tape Carrier Package: TCP)(310)가 부착된다. 상기 다수의 TCP 상에는 상기 다수의 데이터 구동칩(320)이 각각 실장된다. 상기 다수의 데이터 구동칩(320)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 전기적으로 연결되어 상기 다수의 데이터 라인(DL1 ~ DLm)에 데이터 신호를 출력한다.
상기 액정표시장치(400)는 상기 제1 및 제2 게이트 구동회로(210, 220)와 상기 다수의 데이터 구동칩(320)의 구동을 제어하기 위한 인쇄회로기판(330)을 더 구비한다. 구체적으로, 상기 인쇄회로기판(330)은 상기 다수의 데이터 구동칩(320)의 구동을 제어하는 데이터측 제어신호와 영상 데이터를 출력하고, 상기 제1 및 제2 게이트 구동회로(210, 220)의 구동을 제어하는 제1 및 제2 게이트측 제어신호를 출력한다. 상기 데이터측 제어신호와 영상 데이터는 상기 다수의 TCP(310)를 통해 상기 다수의 데이터 구동칩(320)으로 인가된다. 상기 제1 및 제2 게이트측 제어신호는 상기 제1 및 제2 게이트 구동회로(210, 220)에 인접하는 TCP를 통해 상기 제1 및 제2 게이트 구동회로(210, 220)로 인가된다.
이후, 도 2 및 도 3을 참조하여 상기 제1 및 제2 게이트 구동회로(210, 220)에 대해서 구체적으로 설명하기로 한다.
도 2는 도 1에 도시된 제1 및 제2 게이트 구동회로의 블럭도이고, 도 3은 도 2에 도시된 제1 및 제2 게이트 구동회로의 입/출력 파형도이다.
도 2를 참조하면, 상기 제1 게이트 구동회로(210)는 제1 내지 제4 게이트 라인(GL1, GL2, GL3, GL4)의 제1 단부에 전기적으로 연결되고, 상기 제2 게이트 구동회로(220)는 상기 제1 내지 제4 게이트 라인(GL1 ~ GL4)의 제2 단부에 전기적으로 연결된다.
상기 제1 게이트 구동회로(210)는 다수의 좌측 스테이지(SL1, SL2, SL3, SL4)로 이루어지고, 상기 제2 게이트 구동회로(220)는 다수의 우측 스테이지(SR1, SR2, SR3, SR4)로 이루어진다. 여기서, 좌측 홀수번째 스테이지들(SL1, SL3)은 서로 종속적으로 연결되고, 좌측 짝수번째 스테이지들(SL2, SL4)은 서로 종속적으로 연결된다. 또한, 우측 홀수번째 스테이지들(SR1, SR3)은 서로 종속적으로 연결되고, 우측 짝수번째 스테이지들(SR2, SR4)은 서로 종속적으로 연결된다.
본 발명의 일 예로, 상기 제1 및 제2 게이트 구동회로(210, 220)는 서로 동일한 구조를 갖는다. 따라서, 상기 제1 게이트 구동회로(210)에 대해서만 설명하고, 상기 제2 게이트 구동회로(220)에 대한 설명은 반복되므로 생략한다.
상기 다수의 좌측 스테이지(SL1 ~ SL4)는 입력단자(IN), 제1 및 제2 클럭단자(CK1, CK2), 제어단자(CT), 전압입력단자(Vin), 리셋단자(RE), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.
도 2 및 도 3에 도시된 바와 같이, 좌측 홀수번째 스테이지(SL1, SL3)에는 제1 홀수클럭(CK-0), 제2 홀수클럭(CKB-O), 제1 개시신호(STV-O) 및 접지전압(VSS)이 제공되고, 좌측 짝수번째 스테이지(SL2, SL4)에는 제1 짝수클럭(CK-E), 제2 짝수클럭(CKB-E), 제2 개시신호(STV2) 및 상기 접지전압(VSS)이 제공된다.
여기서, 상기 제1 홀수클럭(CK-O)은 상기 제2 홀수클럭(CKB-O)과 반전된 위상을 갖고, 상기 제1 짝수클럭(CK-E)은 상기 제2 짝수클럭(CKB-E)과 반전된 위상을 갖는다. 또한, 제1 짝수클럭(CK-E)은 상기 제1 홀수클럭(CK-O)의 한 주기(T)의 T/4 주기만큼 딜레이된 신호이고, 상기 제2 짝수클럭(CKB-E)은 상기 제2 홀수클럭(CKB-E)의 한 주기(T)의 T/4 주기만큼 딜레이된 신호이다.
제1 좌측 스테이지(SL1)의 제1 클럭단자(CK1)에는 상기 제1 홀수클럭(CK-O)이 제공되고, 제2 클럭단자(CK2)에는 상기 제2 홀수클럭(CKB-O)이 제공된다. 제2 좌측 스테이지(SL2)의 제1 클럭단자(CK1)에는 상기 제1 짝수클럭(CK-E)이 제공되고, 제2 클럭단자(CK2)에는 상기 제2 짝수클럭(CKB-E)이 제공된다. 제3 좌측 스테이지(SL3)의 제1 클럭단자(CK1)에는 상기 제2 홀수클럭(CKB-O)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 홀수클럭(CK-O)이 제공된다. 또한, 제4 좌측 스테이지(SL4)의 제1 클럭단자(CK1)에는 상기 제2 짝수클럭(CKB-E)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 짝수클럭(CK-E)이 제공된다.
한편, 상기 제1 좌측 스테이지(SL1)의 입력단자(IN)에는 상기 제1 개시신호(STV-O)가 제공되고, 상기 제2 좌측 스테이지(SL2)의 입력단자(IN)는 상기 제2 개 시신호(STV-E)가 제공된다. 여기서, 상기 제2 개시신호(STV-E)는 상기 제1 개시신호(STV-O)로부터 T/4 주기만큼 딜레이된 신호이다. 상기 제3 좌측 스테이지(SL3)의 입력단자(IN)는 상기 제1 좌측 스테이지(SL1)의 캐리단자(CR)에 전기적으로 연결되고, 상기 제4 좌측 스테이지(SL4)의 입력단자(IN)는 상기 제2 좌측 스테이지(SL2)의 캐리단자(CR)에 전기적으로 연결된다.
상기 제1 좌측 스테이지(SL1)의 제어단자(CT)는 상기 제3 좌측 스테이지(SL3)의 출력단자(OUT)에 전기적으로 연결되고, 상기 제2 좌측 스테이지(SL2)의 제어단자(CT)는 상기 제4 좌측 스테이지(SL4)의 출력단자(OUT)에 전기적으로 연결된다. 도면에 도시하지는 않았지만, 상기 제3 좌측 스테이지(SL3)의 제어단자(CT)는 다음단 홀수번째 스테이지의 출력단자에 전기적으로 연결되고, 상기 제4 좌측 스테이지(SL4)의 제어단자(IN)는 다음단 짝수번째 스테이지의 출력단자에 전기적으로 연결된다.
한편, 상기 제1, 제2, 제3 및 제4 좌측 스테이지(SL1, SL2, SL3, SL4)의 출력단자들(OUT)은 상기 제1, 제2, 제3 및 제4 게이트 라인(GL1, GL2, GL3, GL4)에 각각 전기적으로 연결된다. 따라서, 상기 제1, 제2, 제3 및 제4 좌측 스테이지(SL1, SL2, SL3, SL4)은 상기 제1, 제2, 제3 및 제4 게이트 라인(GL1, GL2, GL3, GL4)에 제1, 제2, 제3 및 제4 게이트 신호(GS1, GS2, GS3, GS4)를 각각 인가한다.
도 3에 도시된 바와 같이, 상기 제1 및 제3 게이트 신호(GS1, GS3)의 하이구간은 제1 프리챠징 구간(P1)과 제1 액티브 구간(A1)을 포함하고, 상기 제2 및 제4 게이트 신호(GS2, GS4)의 하이구간은 제2 프라챠징 구간(P2)과 제2 액티브 구간 (A2)을 포함한다. 여기서, 상기 제1 내지 제4 게이트 신호(GS1 ~ GS4)는 T/2 구간만큼 하이 상태를 유지한다. 이때, 상기 제1 및 제2 프리챠징 구간(P1, P2)은 상기 제1 내지 제4 게이트 신호(GS1 ~ GS4)의 하이구간의 초기 T/4 구간에 대응하며, 상기 제1 및 제2 액티브 구간(A1, A2)은 상기 제1 내지 제4 게이트 신호(GS1 ~ GS4)의 하이구간의 후기 T/4 구간에 대응한다.
또한, 상기 제2 및 제4 게이트 신호(GS2, GS4)의 하이 구간은 상기 제1 및 제3 게이트 신호(GS1, GS3)의 하이구간보다 각각 T/4 구간만큼 딜레이된 신호이다. 따라서, 상기 제2 및 제4 게이트 신호(GS2, GS4)의 제2 프리챠징 구간(P2)들은 상기 제1 및 제3 게이트 신호(GS1, GS3)의 제1 액티브 구간(A1)들에 각각 대응한다.
데이터 구동칩(320, 도 1에 도시됨)은 상기 제1 액티브 구간(A1)동안 다수의 데이터 라인(DL1 ~ DLm)에 제1 데이터 신호(DATA1)를 제공하여 상기 홀수번째 게이트 라인(GL1, GL3)에 연결된 다수의 화소를 충전시킨다. 또한, 상기 데이터 구동칩(320)은 상기 제2 액티브 구간(A2)동안 상기 다수의 데이터 라인(DL1 ~ DLm)에 제2 데이터 신호(DATA2)를 출력하여 상기 짝수번째 게이트 라인(GL2, GL4)에 연결된 다수의 화소를 충전시킨다. 이때, 상기 제2 프리챠징 구간(P2)동안 상기 제1 및 제2 게이트 라인(GL2, GL4)에 연결된 다수의 화소는 상기 제1 및 제3 데이터 신호(DATA1, DATA3)로 각각 프리챠징되고, 상기 제1 프리챠징 구간(P1)동안 상기 제3 게이트 라인(GL3)에 연결된 다수의 화소는 상기 제2 데이터 신호(DATA2)로 프리챠징된다.
따라서, 이전단 게이트 신호와 현재단 게이트 신호를 부분적으로 오버랩시킴 으로써, 이전단 데이터 신호로 현재단 게이트 라인에 연결된 다수의 화소를 프리챠징시킬 수 있다. 결과적으로, 상기 다수의 화소의 충전시간이 증가되어 상기 액정표시장치(400)의 표시품질을 개선할 수 있다.
또한, 상기 제1 및 제2 게이트 구동회로(210, 220)는 상기 다수의 게이트 라인(GL1 ~ GL4)의 양단부에서 서로 동일한 게이트 신호를 인가하므로, 게이트 신호의 지연을 방지할 수 있고, 그 결과 신호 왜곡에 의한 액정표시장치(400)의 구동 불량을 방지할 수 있다.
도 4는 도 2에 도시된 스테이지의 내부 회로도이다. 단, 제1 및 제2 게이트 구동회로의 좌측 및 우측 스테이지들은 서로 동일한 구성을 가진다.
도 4를 참조하면, 각 스테이지는 풀업부(211), 풀다운부(212), 풀업 구동부(213), 리플 방지부(214), 캐리부(215), 홀딩부(216), 스위칭부(217) 및 리셋부(218)를 포함한다.
상기 풀업부(211)는 상기 풀업 구동부(213)에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진 풀업 트랜지스터(NT1)를 포함한다. 따라서, 상기 풀업부(211)는 상기 출력단자(OUT)로 출력되는 현재단 게이트 신호를 제1 클럭단자(CK1)를 통해 제공된 클럭만큼 풀-업시킨다.
상기 캐리부(215)는 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 캐리단자(CR)에 연결된 출력전극으로 이루어진 캐리 트랜지스터(NT8)를 포함한다. 따라서, 상기 캐리부(215)는 상기 캐 리단자(CR)로 출력되는 현재단 캐리신호를 상기 클럭만큼 풀-업시킨다.
상기 풀다운부(212)는 제어단자(CT)에 연결된 제어전극, 상기 출력단자(OUT)에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진 풀다운 트랜지스터(NT2)를 포함한다. 따라서, 상기 풀다운부(212)는 이전단 캐리신호에 응답하여 상기 클럭만큼 풀업된 상기 현재단 게이트 신호를 접지전압으로 풀다운시킨다.
상기 풀업 구동부(213)는 버퍼 트랜지스터(NT3), 제1 커패시터(C1), 제2 커패시터(C2) 및 방전 트랜지스터(NT4)를 포함한다. 상기 버퍼 트랜지스터(NT3)는 상기 입력단자(IN)에 연결된 입력전극과 제어전극 및 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제1 커패시터(C1)는 상기 풀업 트랜지스터(NT1)의 제어전극과 출력전극 사이에 연결된다. 상기 제2 커패시터(C2)는 상기 캐리 트랜지스터(NT8)의 제어전극과 출력전극 사이에 연결된다. 상기 방전 트랜지스터(NT4)는 상기 버퍼 트랜지스터(NT3)의 출력전극에 연결된 입력전극, 상기 제어단자(CT)에 연결된 제어전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진다.
상기 버퍼 트랜지스터(NT3)가 이전단 캐리신호에 응답하여 턴-온되면, 상기 제1 및 제2 커패시터(C1, C2)가 충전된다. 상기 제1 및 제2 커패시터(C1, C2)에 상기 풀업 트랜지스터(NT1)의 문턱전압 이상의 전하가 충전되면, 상기 풀업 트랜지스터(NT1)와 상기 캐리 트랜지스터(NT8)가 턴온된다. 따라서, 상기 제1 클럭단자(CK1)로 제공되는 상기 클럭이 상기 출력단자(OUT) 및 상기 캐리단자(CR)로 출력된 다. 이후, 상기 방전 트랜지스터(NT4)가 다음단 게이트 신호에 응답하여 턴-온되면, 상기 제1 및 제2 커패시터(C1, C2)에 충전된 전하는 상기 방전 트랜지스터(NT4)를 통해 접지전압으로 방전된다. 따라서, 상기 풀업 트랜지스터(NT1)와 상기 캐리 트랜지스터(NT14)는 상기 다음단 게이트 신호에 의해서 턴-오프된다.
상기 리플 방지부(214)는 제1 내지 제3 리플 방지 트랜지스터(NT5, NT6, NT7)로 이루어진다. 상기 제1 리플 방지 트랜지스터(NT5)는 상기 제1 클럭단자(CK1)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 출력전극에 연결된 입력전극 및 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제2 리플 방지 트랜지스터(NT6)는 제2 클럭단자(CK2)에 연결된 제어전극, 상기 입력단자(IN)에 연결된 입력전극 및 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 리플 방지 트랜지스터(NT7)는 상기 제2 클럭단자(C2)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 출력전극에 연결된 입력전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진다.
상기 제1 리플 방지 트랜지스터(NT5)는 클럭에 응답하여 상기 출력단자(OUT)로부터 출력된 현재단 게이트 신호를 상기 풀업 트랜지스터(NT1)의 제어전극으로 제공함으로써, 상기 현재단 게이트 신호의 리플을 방지한다. 상기 제2 리플 방지 트랜지스터(NT6)는 제2 클럭단자(CK2)를 통해 제공된 클럭바에 응답하여 이전단 캐리신호를 상기 풀업 트랜지스터(NT1)의 제어전극으로 제공함으로써, 상기 현재단 게이트 신호의 리플을 방지한다. 또한, 상기 제3 리플 방지 트랜지스터(NT7)는 상r기 클럭바에 응답하여 상기 현재단 게이트 신호를 접지전압으로 방전시킴으로써, 상기 현재단 게이트 신호의 리플을 방지한다.
상기 홀딩부(216)는 상기 스위칭부(217)의 출력단에 연결된 제어전극, 상기 출려단자(OUT)에 연결된 입력전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진 홀딩 트랜지스터(NT9)를 포함한다.
상기 스위칭부(217)는 제1 내지 제4 스위칭 트랜지스터(NT10, NT11, NT12, NT13), 제3 및 제4 커패시터(C3, C4)로 이루어져, 상기 홀딩 트랜지스터(NT9)를 턴-온 또는 턴-오프시킨다.
상기 제1 스위칭 트랜지스터(NT10)는 상기 제1 클럭단자에 연결된 입력전극과 제어전극, 상기 제4 커패시터(C4)를 통해 상기 제2 스위칭 트랜지스터(NT11)의 출력전극에 연결된 출력전극으로 이루어진다. 상기 제2 스위칭 트랜지스터(NT11)는 상기 제1 클럭단자(CK1)에 연결된 입력전극, 상기 제3 커패시터(C3)를 통해 입력전극과 연결된 제어전극 및 상기 홀딩 트랜지스터(NT9)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 스위칭 트랜지스터(NT12)는 상기 제1 스위칭 트랜지스터(NT10)의 출력전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진다. 상기 제4 스위칭 트랜지스터(NT13)는 상기 홀딩 트랜지스터(NT9)의 제어전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진다.
상기 제1 및 제2 스위칭 트랜지스터(NT10, NT11)는 상기 클럭에 응답하여 턴-온되어 상기 제1 클럭을 출력한다. 이때, 상기 제3 및 제4 스위칭 트랜지스터 (NT12, NT13)는 상기 출력단자(OUT)로 출력되는 하이 상태의 현재단 게이트 신호에 응답하여 턴-온되어 상기 클럭을 상기 접지전압으로 방전시킨다. 따라서, 상기 홀딩 트랜지스터(NT9)는 턴-오프 상태로 유지된다. 이후, 상기 현재단 게이트 신호가 로우 상태로 전환되면, 상기 제3 및 제4 스위칭 트랜지스터(NT12, NT13)는 턴-오프되므로, 상기 제1 및 제2 스위칭 트랜지스터(NT10, NT11)로부터 출력된 상기 클럭에 응답하여 상기 홀딩 트랜지스터(NT9)가 턴-온된다. 따라서, 상기 현재단 게이트 신호는 상기 홀딩 트랜지스터(NT9)에 의해서 접지전압으로 홀딩될 수 있다.
한편, 상기 리셋부(218)는 리셋단자(RE)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 입력전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진 리셋 트랜지스터(NT14)를 포함한다. 상기 리셋 트랜지스터(NT14)는 상기 리셋단자(RE)를 통해 입력된 마지막 트랜지스터의 캐리신호에 응답하여 상기 입력단자(IN)를 통해 입력된 노이즈를 상기 접지전압으로 방전시킨다. 따라서, 상기 풀업 트랜지스터(NT1) 및 캐리 트랜지스터(NT8)는 상기 마지막 스테이지의 마지막 캐리신호에 응답하여 턴-온된다. 결과적으로, 마지막 캐리신호는 이전단에 존재하는 n개의 스테이지의 리셋단자(RE)로 제공되어 n개의 스테이지의 풀업 트랜지스터(NT1) 및 캐리 트랜지스터(NT8)를 턴-오프시켜, 게이트 신호와 캐리신호를 리셋시킨다.
이와 같은 게이트 구동유닛 및 이를 갖는 표시장치에 따르면, 제1 및 제2 게이트 구동회로는 게이트 라인의 양단부에 각각 연결되어 게이트 신호를 인가하고, 현재단 화소에 제1 데이터 신호가 충전되는 시간동안 다음단 화소를 상기 제1 데이터 신호로 프리챠징시킨다.
따라서, 게이트 신호의 지연을 방지하여 신호 왜곡에 의한 표시장치의 구동불량을 방지할 수 있고, 프리챠징에 의해서 화소의 충전시간이 충분히 확보되어 표시장치의 표시품질이 개선될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 다수의 게이트 라인의 제1 단부에 연결되고, 상기 다수의 게이트 라인 중 홀수번째 게이트 라인에 제1 프리챠징 구간과 상기 제1 프리챠징 구간에 인접한 제1 액티브 구간을 갖는 제1 게이트 신호를 인가하고, 상기 다수의 게이트 라인 중 짝수번째 게이트 라인에 상기 제1 액티브 구간에 대응하는 제2 프리챠징 구간과 상기 제2 프리챠징 구간에 인접하는 제2 액티브 구간을 갖는 제2 게이트 신호를 인가하는 제1 게이트 구동회로; 및
    상기 다수의 게이트 라인의 제2 단부에 연결되고, 상기 제1 게이트 구동회로와 동시에 턴-온되어 상기 홀수번째 게이트 라인에 상기 제1 게이트 신호를 인가하고, 상기 짝수번째 게이트 라인에 상기 제2 게이트 신호를 인가하는 제2 게이트 구동회로를 포함하고,
    상기 제1 및 제2 게이트 구동회로 각각은,
    서로 종속적으로 연결되어 상기 홀수번째 게이트 라인에 상기 제1 게이트 신호를 출력하는 다수의 홀수 스테이지; 및
    서로 종속적으로 연결되어 상기 짝수번째 게이트 라인에 상기 제2 게이트 신호를 출력하는 다수의 짝수 스테이지를 포함하고,
    상기 다수의 홀수 스테이지 중 현재 홀수 스테이지는 이전 홀수 스테이지로부터 수신한 신호에 의해 턴-온되고, 다음 홀수 스테이지로부터 수신한 신호에 의해 턴-오프되며,
    상기 다수의 짝수 스테이지 중 현재 짝수 스테이지는 이전 짝수 스테이지로부터 수신한 신호에 의해 턴-온되고, 다음 짝수 스테이지로부터 수신한 신호에 의해 턴-오프되는 것을 특징으로 하는 게이트 구동유닛.
  2. 제1항에 있어서, 상기 제2 게이트 신호는 상기 제1 게이트 신호보다 상기 제1 프리챠징 구간만큼 딜레이된 신호인 것을 특징으로 하는 게이트 구동유닛.
  3. 삭제
  4. 제1항에 있어서, 상기 다수의 홀수 스테이지 중 첫번째 홀수 스테이지는 외부로부터 제1 개시신호를 입력받아 동작을 개시하고,
    상기 다수의 짝수 스테이지 중 첫번째 짝수 스테이지는 외부로부터 상기 제1 개시신호보다 상기 제1 프리챠징 구간 만큼 딜레이된 제2 개시신호를 입력받아 동작을 개시하는 것을 특징으로 하는 게이트 구동유닛.
  5. 제4항에 있어서, 상기 다수의 홀수 스테이지는 외부로부터 제1 홀수클럭 및 상기 제1 홀수클럭과 반전된 위상을 갖는 제2 홀수클럭을 입력받고,
    상기 다수의 짝수 스테이지는 외부로부터 제1 짝수클럭 및 상기 제1 짝수클럭과 반전된 위상을 갖는 제2 짝수클럭을 입력받는 것을 특징으로 하는 게이트 구동유닛.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 다수의 게이트 라인, 다수의 데이터 라인 및 상기 다수의 게이트 라인과 상기 다수의 데이터 라인에 연결된 다수의 화소로 이루어져 영상을 표시하는 표시패널;
    상기 다수의 게이트 라인의 제1 단부에 연결되고, 상기 다수의 게이트 라인 중 홀수번째 게이트 라인에 제1 프리챠징 구간과 상기 제1 프리챠징 구간에 인접한 제1 액티브 구간을 갖는 제1 게이트 신호를 인가하고, 상기 다수의 게이트 라인 중 짝수번째 게이트 라인에 상기 제1 액티브 구간에 대응하는 제2 프리챠징 구간과 상기 제2 프리챠징 구간에 인접하는 제2 액티브 구간을 갖는 제2 게이트 신호를 인가하는 제1 게이트 구동회로;
    상기 다수의 게이트 라인의 제2 단부에 연결되고, 상기 제1 게이트 구동회로와 동시에 턴-온되어 상기 홀수번째 게이트 라인에 상기 제1 게이트 신호를 인가하고, 상기 짝수번째 게이트 라인에 상기 제2 게이트 신호를 인가하는 제2 게이트 구동회로; 및
    상기 제1 및 제2 액티브 구간 동안 상기 다수의 데이터 라인에 제1 및 제2 데이터 신호를 출력하는 데이터 구동회로를 포함하고,
    상기 제1 및 제2 게이트 구동회로 각각은,
    서로 종속적으로 연결되어 상기 홀수번째 게이트 라인에 상기 제1 게이트 신호를 출력하는 다수의 홀수 스테이지; 및
    서로 종속적으로 연결되어 상기 짝수번째 게이트 라인에 상기 제2 게이트 신호를 출력하는 다수의 짝수 스테이지를 포함하고,
    상기 다수의 홀수 스테이지 중 현재 홀수 스테이지는 이전 홀수 스테이지로부터 수신한 신호에 의해 턴-온되고, 다음 홀수 스테이지로부터 수신한 신호에 의해 턴-오프되며,
    상기 다수의 짝수 스테이지 중 현재 짝수 스테이지는 이전 짝수 스테이지로부터 수신한 신호에 의해 턴-온되고, 다음 짝수 스테이지로부터 수신한 신호에 의해 턴-오프되는 것을 특징으로 하는 표시장치.
  10. 제9항에 있어서, 상기 제2 프리챠징 구간동안 상기 짝수번째 게이트 라인에 연결된 다수의 화소는 상기 제1 데이터 신호로 프리챠징되고, 상기 제1 프리챠징 구간동안 상기 홀수번째 게이트 라인에 연결된 다수의 화소는 상기 제2 데이터 신 호로 프리챠징되는 것을 특징으로 하는 표시장치.
  11. 제9항에 있어서, 상기 제2 게이트 신호는 상기 제1 게이트 신호보다 상기 제1 프리챠징 구간만큼 딜레이된 신호인 것을 특징으로 하는 표시장치.
  12. 삭제
  13. 제9항에 있어서, 상기 다수의 홀수 스테이지 중 첫번째 홀수 스테이지는 외부로부터 제1 개시신호를 입력받아 동작을 개시하고,
    상기 다수의 짝수 스테이지 중 첫번째 짝수 스테이지는 외부로부터 상기 제1 개시신호보다 상기 제1 프리챠징 구간 만큼 딜레이된 제2 개시신호를 입력받아 동작을 개시하는 것을 특징으로 하는 표시장치.
  14. 삭제
  15. 삭제
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