[go: up one dir, main page]

JP3124480B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法

Info

Publication number
JP3124480B2
JP3124480B2 JP07346702A JP34670295A JP3124480B2 JP 3124480 B2 JP3124480 B2 JP 3124480B2 JP 07346702 A JP07346702 A JP 07346702A JP 34670295 A JP34670295 A JP 34670295A JP 3124480 B2 JP3124480 B2 JP 3124480B2
Authority
JP
Japan
Prior art keywords
silicon film
region
amorphous silicon
parallel
metal element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP07346702A
Other languages
English (en)
Other versions
JPH09162416A (ja
Inventor
宏勇 張
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP07346702A priority Critical patent/JP3124480B2/ja
Priority to TW085115091A priority patent/TW326574B/zh
Priority to US08/763,225 priority patent/US5922125A/en
Priority to CN2008101337939A priority patent/CN101393858B/zh
Priority to KR1019960064599A priority patent/KR100308611B1/ko
Priority to CNB961239131A priority patent/CN100419948C/zh
Publication of JPH09162416A publication Critical patent/JPH09162416A/ja
Priority to US09/304,975 priority patent/US6225645B1/en
Application granted granted Critical
Publication of JP3124480B2 publication Critical patent/JP3124480B2/ja
Priority to KR1020010003999A priority patent/KR100297319B1/ko
Priority to US09/804,654 priority patent/US7569433B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6731—Top-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H10D86/0223—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials
    • H10D86/0225—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials using crystallisation-promoting species, e.g. using a Ni catalyst

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本明細書で開示する発明は、結晶
性珪素膜を用いた半導体装置およびその作製方法に関す
る。例えば、ガラス基板や石英基板上に形成された結晶
性珪素膜を用いた薄膜トランジスタおよびその作製方法
に関する。また結晶性珪素膜を用いた半導体装置の構成
およびその作製方法に関する。
【０００２】
【従来の技術】従来より、ガラス基板や石英基板上に珪
素膜をプラズマＣＶＤ法や減圧熱ＣＶ法で成膜し、この
珪素膜を用いて薄膜トランジスタを作製する技術が知ら
れている。またこの技術は、ガラス基板や石英基板を用
いる場合のみではなく、単結晶シリコンウエハーを用い
た集積回路においても、多層構造を実現する場合にも利
用されている。
【０００３】特に、アクティブマトリクス型の液晶表示
装置（ＬＣＤ）にこの薄膜トランジスタを利用する技術
が研究されている。
【０００４】一般に気相法または蒸着等の方法でもっ
て、単結晶珪素膜を得ることは困難である。（微小な面
積においては実現できる技術もあるがが一般てきではな
い）
【０００５】そこで、プラズマＣＶＤ法や減圧熱ＣＶＤ
法でもって非晶質珪素膜（アモルファスシリコン膜）を
成膜し、それを加熱やレーザー光の照射によって結晶化
させる技術が利用されている。
【０００６】結晶性珪素膜を得る方法として一般に利用
されているのは、基板として石英基板を用い、この石英
基板上に形成された非晶質珪素膜を加熱によって結晶化
させる技術である。この方法においては、加熱を９００
℃〜１１００℃という高温で行なうことにより、非晶質
珪素膜を結晶性珪素膜に変成している。
【０００７】しかし、石英基板は高価であり、低価格化
が求められている液晶表示装置に利用するには問題があ
る。一方、基板としてはガラス基板を利用する技術もし
られている。しかしガラス基板は耐熱性が低いので、上
記のような高温処理ができず、必要とする結晶性が得ら
れないのが現状である。
【０００８】ガラス基板の耐熱温度は、種類にもよる
が、６００〜７５０℃程度である。従って、この温度以
下のプロセスでもって、必要とする特性を有する結晶性
珪素膜を得ることが必要となる。
【０００９】また、レーザー光を照射することにより、
非晶質珪素膜を結晶性珪素膜に変成する技術が知られて
いる。この技術によれば、基板に熱ダメージをほとんど
与えないで、非晶質珪素膜を結晶性珪素膜に変成するこ
とができる。しかし、レーザー発振器の安定性や照射面
における均一性に問題があり、工業的に利用するには問
題がある。
【００１０】この問題を解決する方法としては、プロセ
スマージンを高くするために、加熱処理とレーザー光の
照射とを併用する方法がある。しかし、加熱処理を併用
した場合は、前述の処理温度の高さの問題が発生するの
で、やはりガラス基板を用いることは困難となる。
【００１１】このような問題を解決する技術として、特
開平０７−０７４３６６号公報に記載された技術が公知
である。この技術は珪素の結晶化を助長する金属元素を
用いて、６００℃以下のプロセス温度で非晶質珪素膜を
結晶化させる技術である。
【００１２】この技術においては、結晶成長の形態が二
つある。一つは、金属元素を添加した領域において起こ
る縦成長（基板に垂直な方向に進行する）である。二つ
目は、当該領域から周辺に結晶成長が進行する横成長
（基板に平行な方向に結晶成長が進行する）である。
【００１３】縦成長は、単なる加熱に比較して低温度
（結晶化温度を５０℃程度下げれる）で結晶性珪素膜え
られ、またプロセスが比較的簡便ではあるという特徴が
ある。しかし、金属元素の濃度がどうしても高くなりや
すく、また金属元素の偏析の問題がある。
【００１４】金属元素の偏析は、得られる半導体デバイ
スの特性を大きくばらつかせる要因となる。また、薄膜
トランジスタを作製した場合のリーク電流の増加の要因
ともなる。
【００１５】一方、横成長によって領域は、膜質の良
さ、またその内部における金属元素の濃度の低さ（比較
的にという意味ではあるが）、といった有意性がある。
しかし、この横成長領域を選択的に複数形成した場合、
それらが互いにぶつかり合い、結晶粒界が形成されてし
まったり、他の領域の成長を阻害してしまったりする。
【００１６】特に結晶粒界には、ニッケルシリサイド成
分が形成されるので、その領域が薄膜トランジスタの活
性層と重なると、薄膜トランジスタの特性が大きく阻害
されてしまう。また、ことなる元が異なる横成長領域
は、その結晶成長形態が異なり、例えば、Ｘ線回折によ
る計測でも各結晶方位を示す信号強度が異なるものであ
ることが明らかになっている。
【００１７】このことは、基板上に多数の薄膜トランジ
スタを作製しなければならない場合に、それぞれの薄膜
トランジスタの特性がばらついたり、また回路を構成し
た場合の動作不良といった問題の発生原因となる。
【００１８】今後ますます回路構成は集積化されていく
ので、上記横成長領域同士のぶつかりや干渉は、大きな
問題となる。
【００１９】また、成長方向が違うと、得られるデバイ
スの特性に違いが出やすく、複数のデバイスで所定の機
能を有する回路を構成しようとする場合、問題となる。
【００２０】
【発明が解決しようとする課題】本明細書で開示する発
明は、珪素の結晶化を助長する金属元素を利用して結晶
性珪素膜を得る技術において、その結晶成長領域を高い
制御性でもって得ることを課題とする。
【００２１】例えば、横成長領域の成長幅を制御する技
術を提供することを課題とする。また、微細化が要求さ
える構成に前記金属元素を利用した結晶成長技術を適用
できる技術を提供することを課題とする。
【００２２】
【課題を解決するための手段】本明細書で開示する発明
の一つは、絶縁表面を有する基板上に形成され、前記基
板に平行または概略平行な方向に結晶成長した領域を利
用して少なくとも一つの機能を有する電子回路が形成さ
れており、前記領域は同一の結晶成長形態を有している
ことを特徴とする。
【００２３】上記構成において、基板に平行または概略
平行な方向に結晶成長した領域には、珪素の結晶化を助
長する金属元素が５×１０15〜１×１０19ｃｍ-3の濃度
で含まれていることが好ましい。またさらに好ましく
は、珪素の結晶化を助長する金属元素が１×１０17〜５
×１０18ｃｍ-3の濃度で含まれているのがよい。
【００２４】また珪素の結晶化を助長する金属元素とし
て、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉ
ｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種類
の元素を利用することができる。
【００２５】特にＮｉ（ニッケル）を利用することがそ
の効果や再現性から有用である。
【００２６】少なくとも一つの機能を有する電子回路と
しては、インバータ回路、バッファー回路、スイッチ回
路、デコーダー回路、シフトレジスタ回路、サンプリン
グ回路、サンプリングホールド回路、フリップフロップ
回路、その他各種演算回路やメモリ回路を挙げることが
できる。またこれらの機能を複合化した回路を挙げるこ
とができる。またＮＡＮＤ回路やＮＯＲ回路等の各種論
理回路を挙げることができる。
【００２７】他の発明の構成は、絶縁表面を有する同一
基板上に形成されたアクティブマトリクス回路と周辺駆
動回路とを有する表示装置であって、前記周辺駆動回路
を構成する少なくも一つの回路機能は、同一の結晶成長
形態を有する基板に平行または概略平行な方向に結晶成
長した結晶性珪素膜を用いて構成されていることを特徴
とする。
【００２８】上記構成においても同一の結晶成長形態を
有する基板に平行または概略平行な方向に結晶成長した
結晶性珪素膜は、珪素の結晶化を助長する金属元素が５
×１０15〜１×１０19ｃｍ-3の濃度で含まれていること
が好ましい。
【００２９】またさらに好ましくは、同一結晶形態を有
する基板に平行または概略平行な方向に結晶成長した結
晶性珪素膜は、珪素の結晶化を助長する金属元素が１×
１０17〜５×１０18ｃｍ-3の濃度で含まれていることが
よい。
【００３０】少なくも一つの回路機能としては、インバ
ータ回路、バッファー回路、スイッチ回路、デコーダー
回路、シフトレジスタ回路、フリップフロップ回路、サ
ンプリング回路、サンプリングホールド回路、その他各
種演算回路やメモリ回路を挙げることができる。またこ
れらの機能を複合化した回路を挙げることができる。ま
たＮＡＮＤ回路やＮＯＲ回路等の各種論理回路を挙げる
ことができる。
【００３１】他の発明の構成は、非晶質珪素膜の表面ま
たは裏面に接して、複数の領域において珪素の結晶化を
助長する金属元素を選択的に接して保持させる工程と、
加熱処理を加え前記複数の領域において前記珪素膜の膜
に垂直または概略垂直な方向に結晶成長させると同時
に、前記複数の領域の少なくも一つから前記珪素膜の面
に平行または概略平行な方向に結晶成長を行わす工程
と、前記複数の領域を除去する工程と、を有し、前記複
数の領域の他の少なくとも一つを珪素膜の面に平行また
は概略平行な方向に行われる結晶成長のストッパーとし
て利用し、前記珪素膜の面に平行または概略平行な方向
に行われる結晶成長の成長を制限することを特徴とす
る。
【００３２】他の発明の構成は、非晶質珪素膜の表面ま
たは裏面に接して、複数の領域において珪素の結晶化を
助長する金属元素を選択的に接して保持させる工程と、
加熱処理を加え前記複数の領域において前記珪素膜の膜
に垂直または概略垂直な方向に結晶成長させると同時
に、前記複数の領域の少なくも一つから前記珪素膜の面
に平行または概略平行な方向に結晶成長を行わす工程
と、前記複数の領域を除去する工程と、再度の加熱処理
を加え、前記珪素膜の面に平行または概略平行な方向に
結晶成長が行われた領域から再度前記珪素膜の面に平行
または概略平行な方向に結晶成長を行わす工程と、を有
していることを特徴とする。
【００３３】
【作用】縦成長領域にぶつかると横成長がそこから先へ
は成長しないことを利用して、横成長領域の位置や成長
幅を制御することができる。
【００３４】図１（Ａ）及び図１（Ｂ）に示すのは、１
０１と１０２の領域において非晶質珪素膜１０３の表面
にニッケルを接して保持させ、そこから１０４〜１０７
で示されるような基板１１に平行な方向への結晶成長
（横成長）を加熱処理によって行なう場合の例である。
なお、図１（Ａ）のＡ−Ａ’で切った断面が図１（Ｂ）
に相当する。
【００３５】図１の１０４〜１０７で示される結晶成長
は、非晶質珪素膜の表面にニッケルが接して保持された
１０１と１０２の領域から基板１１に平行な方向に行な
われる。また、１０１と１０２の領域では縦成長が行な
われる。
【００３６】ここで、１０１と１０２の領域は幅が２０
μｍ以上で、長さが任意の細長いスリット状を有してい
る。
【００３７】また、１０８〜１１０で示されるのは、酸
化珪素膜でなるマスク１４でもって形成された幅が５μ
ｍ以下のスリット状の領域である。即ち、幅が５μｍ以
下で細長い領域で非晶質珪素膜１０３が露出している
（ニッケルがその表面に接して保持されている）領域で
ある。この領域においても縦成長が行なわれる。
【００３８】このような構成において、１０８〜１１０
で示される領域においては、縦成長にみが行なわれる。
これは、ニッケルの接して保持される面積が小さいと、
横成長が起こらないことによる。
【００３９】また、縦成長が行なわれる１０８〜１１０
で示される領域に横成長がぶつかると、横成長はそこで
停止する。従って、１０８〜１１０で示される領域を適
時設定配置することで、１０４〜１０７で示される横成
長によって形成される横成長領域を予め設定した領域に
限定することができる。
【００４０】即ち、１０８〜１１０で示される領域を横
成長のストッパー領域として利用することにより、横成
長領域を高い制御性でもって得ることができる。
【００４１】図１に示すような状態で結晶成長をさせれ
ば、横成長領域同士がぶつかり合う問題を回避すること
ができ、特性の高い薄膜トランジスタをその特性をそろ
えて多数形成することができる。
【００４２】一般に横成長の先端部分は、珪素の結晶化
を助長する金属元素が横成長した他の領域に比較して、
当該金属元素の濃度は１桁程度多いことが観察されてい
る。また、縦成長領域においても高濃度に当該金属元素
が存在することが確認されている。
【００４３】従って、横成長が縦成長にぶつかる１０８
〜１１０で示される領域には、他の領域に比較して非常
に高濃度に当該金属元素（この場合はニッケル元素）が
存在することになる。
【００４４】ここで、結晶成長の終了後、マスクの酸化
珪素膜１４を利用してドライエッチングまたはウェット
エッチングを行なうことにより、上記高濃度に当該金属
元素が含まれた領域を除去することができる。
【００４５】この工程は、１０８〜１１０で示される縦
成長領域に結晶成長に利用した当該金属元素を集中さ
せ、その後にまとめて当該金属元素を除去する工程とい
うこともできる。当該金属元素は、珪素膜の結晶化に際
して有用なものであっても、その後においては好ましい
存在ではない。従って、上記のような構成は、有用なも
のであるといえる。
【００４６】
【実施例】
〔実施例１〕本実施例は、ガラス基板上に形成された結
晶性珪素膜の横成長領域を利用して薄膜トランジスタを
作製する工程に関する。
【００４７】最初にガラス基板上に横成長領域を有する
結晶性珪素膜を得る工程について図１（Ａ）及び図１
（Ｂ）を参照して説明する。なお図１（Ａ）のＡ−Ａ’
で切った断面が図１（Ｂ）である。
【００４８】まずガラス基板（コーニング１７３７ガラ
ス基板）１１上に下地膜１２として酸化珪素膜または窒
化珪素膜または酸化窒化珪素膜をプラズマＣＶＤ法でも
って成膜する。この下地膜はその厚さを３０００Åとす
る。
【００４９】次に後に結晶性珪素膜となる非晶質珪素膜
１０３をプラズマＣＶＤ法または減圧熱ＣＶＤ法でもっ
て成膜する。
【００５０】そして厚さ１５００Åの酸化珪素膜をプラ
ズマＣＶＤ法でもって成膜し、パターニングを施すこと
により、マスク１３を形成する。このマスク１３でもっ
て、１０８〜１１０で示される細いスリットと、１０１
と１０２で示される領域が形成される。即ち、１０８〜
１１０で示される細いスリットの領域と、１０１と１０
２で示される領域（この領域も図１（Ａ）に示すように
細長い）において、非晶質珪素膜が露呈した状態を得
る。
【００５１】ここで、１０８〜１１０で示される領域の
幅は５μｍとする。また１０１と１０２で示される領域
の幅は３０μｍとする。
【００５２】１０８〜１１０で示される領域の幅は５μ
ｍ以下とすることが好ましい。その下限はパターニング
精度によって制限される。一般に0.5 μｍ程度がその下
限となる。
【００５３】また、１０１と１０２で示される領域の幅
は２０μｍ以上とすることが好ましい。しかし、その幅
を余り大きくすることは、微細化に不利となるので注意
が必要である。また、その幅の寸法を５０μｍ以上とし
ても、横成長距離は飽和するので、成長距離には関係な
くなる。従って、１０１と１０２で示される領域の幅を
５０μｍ以上とすることは特に有用なことではない。
（勿論その幅をいくら大きくしてもよい）
【００５４】下記表１にニッケル元素を導入した領域の
幅と横成長量（μｍ）との関係を示す。
【００５５】
【表１】
【００５６】上記表１に示すのは、ニッケル元素が接し
て保持された領域の幅（細長い領域の幅、例えば図１の
１０１で示す領域の幅）と、その領域から行なわれた横
成長距離の関係を示したものである。
【００５７】即ち、非晶質珪素膜の表面がスリット状に
露呈するように酸化珪素によるマスクを設け、このスリ
ット状の領域においてニッケル元素が接して保持される
ようにし、そして６００℃、４時間の加熱処理を施すこ
とにより、前記スリット状に非晶質珪素膜が露呈した領
域から基板に平行な方向（面方向）に横成長させた場合
におけるスリット状の領域の幅と横成長距離との関係を
示したものである。
【００５８】表１を見れば明らかなように、ニッケル添
加領域の幅が５μｍ以下の場合は、横成長は行なわれな
い。またニッケル添加領域の幅を２０μｍ以上とした場
合には、１００μｍ以上の横成長距離を得られる。ま
た、ニッケル添加領域の幅を５０μｍ以上とした場合に
は、得られる横成長距離がほぼ飽和する。
【００５９】マスクとなる酸化珪素膜１４により、１０
８〜１１０及び１０１と１０２で示される領域の非晶質
珪素膜１０３が露呈した状態を得たら、ＵＶオゾン処理
を行う。このＵＶオゾン処理によって、緻密性の高い酸
化珪素膜を露呈した非晶質珪素膜１０３の表面に形成す
る。
【００６０】次に１０ｐｐｍ（重量換算）のニッケル元
素を含む酢酸ニッケル溶液をスピンコート法により全面
に塗布する。
【００６１】このニッケル酢酸塩溶液の塗布により、１
０８〜１１０及び１０１と１０２で示される領域におい
て、非晶質珪素膜１０３の表面にニッケル元素が接して
保持される状態が実現される。この時、先の緻密性のよ
い酸化珪素膜の親水性により、溶液が弾かれず、ニッケ
ル元素が非晶質珪素膜１０３の表面に接して保持された
状態となる。
【００６２】この溶液を用いて金属元素を導入する方法
は、制御性や再現性に優れている。なお、上記溶液を用
いる方法ではなく、スパッタ法やプラズマ処理、さらに
ＣＶＤ法や吸着法を用いて、珪素の結晶化を助長する金
属元素を導入してもよい。
【００６３】そして、加熱処理を行なうことにより、非
晶質珪素膜１０３の結晶化を行い、結晶性珪素膜を得
る。ここでは、窒素雰囲気中において６００℃、４時間
の加熱処理を行なう。この結晶成長において、１０８と
１０９と１１０の領域においては、その幅が５μｍと狭
いために１１１で示されるように縦成長しか行なわれな
い。
【００６４】また、１０１と１０２の領域においては、
縦成長が行なわれるとともに、その領域から基板に平行
な方向に横成長が行なわれる。横成長は、矢印１０４〜
１０７で示されるような方向に行なわれる。
【００６５】ここで、１０８〜１１０の領域において
は、縦成長が行なわれており、この領域において、１０
４や１０５で示される横成長は、成長が停止する。
【００６６】縦成長領域は比較的高濃度にニッケル元素
を含んでおり、また横成長の先端部も高濃度にニッケル
元素が含まれている。従って、１０８〜１１０で示され
る横成長がぶつかった縦成長領域には、非常に高濃度に
ニッケル元素が存在することになる。
【００６７】具体的には、１０８〜１１０で示される領
域におけるニッケル濃度は、１０５や１０６で示される
横成長領域に比較して、１〜２桁の高い値を示す。（Ｓ
ＩＭＳ（２次イオン分析方法）により計測による）
【００６８】また、縦成長と横成長とがぶつかった部分
には、ニッケルシリサイドを含んだ結晶粒界が形成され
る。
【００６９】そして結晶化の終了後、珪素を選択的にエ
ッチングするエッチャント（例えばＨＦ：ＨＮＯ3 ＝
１：２００のフッ硝酸）を用いてウェットエッチングを
行う。すると、酸化珪素膜でなるマスク１４がマスクと
なって、縦成長した領域のみが選択的に取り除かれる。
この領域は、前述したように高濃度にニッケルを含んだ
領域である。
【００７０】そしてフッ酸系のエッチャント（例えばバ
ッファーフッ酸）によってエッチングを行なう。この工
程においては、酸化珪素膜でなるマスク１４が除去され
る。
【００７１】そしてさらに横成長領域を有する、または
横成長領域のみとなった結晶性珪素膜をパターニングし
て、薄膜トランジスタの活性層を形成する。
【００７２】図１（Ａ）に示すように細長い領域から横
成長を行なわせると、デバイスに利用せんとする領域に
おける結晶状態をその結晶成長方向がそろったものとし
て得ることができる。このことは、多数のデバイスを形
成し、その特性をそろったものとする場合に非常に重要
なこととなる。
【００７３】〔実施例２〕本実施例は、実施例１で作製
した横成長領域を用いて、多数の薄膜トランジスタを作
製する場合の例を示す。図２に薄膜トランジスタの活性
層の位置取りの例を示す。
【００７４】図２において、２０１で示されるのが薄膜
トランジスタの活性層である。図２に示すように薄膜ト
ランジスタを配置することにより、所定の方向に横成長
した結晶性珪素膜でもって、多数の薄膜トランジスタを
構成することができる。そして、その特性をそろえるこ
とができる。
【００７５】また、縦成長領域を横成長ストッパーとし
て利用し、さらに図２に示すような配置とすることで、
横成長領域同士がぶつかる領域に形成される結晶粒界の
影響を排除することができる。
【００７６】また、横成長した方向にキャリアが移動す
るように薄膜トランジスタの活性層の位置取りを決める
とで、高移動度を有する薄膜トランジスタを作製するこ
とができる。これは、横成長した方向においては、結晶
粒界の影響が少なく、キャリアが移動しやすいからであ
る。
【００７７】本実施例に示すような構成は、アクティブ
マトリクス型の液晶表示装置やアクティブマトリクス型
ＥＬ表示装置における周辺周辺駆動回路に好適である。
【００７８】即ち、シフトレジスト回路やアナログバッ
ファー回路といった同じ回路構成の繰り返しが横一列に
ならぶような場合に非常に有効なものとなる。
【００７９】例えばシフトレジスタ回路の幅は８０μｍ
程度とし、横成長距離を１００μｍ程度以上得られる本
実施例に示す構成を利用することで、一つの横成長領域
を用いてシフトレジスタ回路を形成することができる。
即ち、同一の結晶成長形態を有する領域を用いて、所定
の機能を有する回路を形成することができる。
【００８０】このように本実施例に示す構成を利用する
ことにより、一つの横成長領域内に所定の機能を有した
回路を集積化して設けることができる。この所定の機能
をとしては、上述のシフトレジスト機能の他に、増幅機
能、スイッチング機能、インピーダーンス変換機能、フ
リップフロップ回路、サンプリング回路、サンプリング
ホールド回路、メモリー機能、演算機能、から選ばれた
一つまたは複数、またはこれら機能を複合化した機能を
挙げることができる。
【００８１】このような所定の機能を有した集積化され
た構成は、構成素子のそれぞれの特性がそろっているこ
とが重要となる。従って、本実施例に示すように、同一
の結晶成長状態を有した領域内にこのような集積回路を
形成することは有用なこととなる。
【００８２】〔実施例３〕本実施例は、図２に示すよう
な構成を採用した場合における薄膜トランジスタの作製
工程を示す。
【００８３】本実施例に示すのは、隣合う２つの異なる
横成長領域にそれぞれ１つの薄膜トランジスタを作製す
る工程である。ここでは、Ｎチャネル型の薄膜トタンジ
スタを作製する場合の例を示す。
【００８４】まず、ガラス基板３０１上に下地膜として
酸化珪素膜３０２を０００Åの厚さに成膜し、さらに非
晶質珪素膜３０３を５００Åの厚さに成膜する。この非
晶質珪素膜３０３の成膜方法は、減圧熱ＣＶＤ法を用い
ることが望ましい。
【００８５】次にプラズマＣＶＤ法で成膜された厚さ１
５００Åの酸化珪素膜でもってマスク３０４を形成す
る。このマスク３０４を構成する酸化珪素膜は、のエッ
チングレートが下地膜を構成する酸化珪素膜３０２より
エッチングレートが速い膜質とする。
【００８６】マスク３０４としては、下地膜とのエッチ
ングレートの差をとるために下側を薄い酸化珪素膜、上
側を窒化珪素膜というような積層構造としてもよい。
【００８７】こうして、幅が５μｍのスリット３０６と
３０７、さらに幅が３０μｍのスリット３０５を得る。
この状態においては、これらのスリットにおいて、非晶
質珪素膜３０３が露呈している。
【００８８】なお、各スリットの状態を上面から見た様
子は、図１（Ａ）と同じである。即ち、３０６と３０７
が図１の１０８と１０９に相当し、３０５が図１の１０
１に相当する。
【００８９】こうして図３（Ａ）に示す状態を得る。そ
して、１０ｐｐｍのニッケルを含んだニッケル酢酸塩溶
液をスピンコート法で塗布し、３０６、３０５、３０７
で示される領域の非晶質珪素膜３０３の表面にニッケル
元素が接して保持された状態とする。
【００９０】そして５５０℃、４時間の加熱処理を窒素
雰囲気中で施すことにより、図３（Ｂ）で示すような結
晶成長を行わせる。この加熱処理により、３０８、３１
０、３１２で示される領域は縦成長する。また、３０
９、３１１で示される領域が横成長する。（図３
（Ｂ））
【００９１】そして、縦成長した領域３０８、３１０、
３１２をフッ硝酸を用いたウェットエッチングによって
除去する。この工程は、ドライエッチングによるもので
もよい。
【００９２】こうして図３（Ｃ）に示す状態を得る。さ
らに残存したマスク３０４を除去する。マスク３０４が
酸化珪素膜でなる場合には、バッファーフッ酸を用いて
マスク３０４を除去する。
【００９３】こうして図３（Ｄ）に示す状態を得る。そ
して薄膜トランジスタの活性層を形成するためのパター
ニングを行い、図３（Ｅ）に示す状態を得る。図３
（Ｅ）において、３１３と３１４が薄膜トランジスタの
活性層を構成する横成長した結晶性珪素膜でなるパター
ンである。
【００９４】こうして図３（Ｅ）（図４（Ａ）に同じ）
に示す状態を得たら、ゲイト絶縁膜として機能する酸化
珪素膜４０１を成膜する。この酸化珪素膜４０１は、プ
ラズマＣＶＤ法やスパッタ法によって、例えば１０００
Åの厚さに成膜する。
【００９５】次に後にゲイト電極を構成する図示しない
アルミニウム膜を成膜する。このアルミニウム膜中に
は、スカンジウムを0.2 重量％含有させる。さらに図示
しない緻密な陽極酸化膜を１００Åの厚さに形成する。
【００９６】この陽極酸化膜は、アンモニア水で中和し
た３％の酒石酸を含んだエチレングルコール溶液中にお
いて、アルミニウム膜を陽極とした陽極酸化を行うこと
によって形成される。この緻密な陽極酸化膜の膜厚は印
加電圧によって制御することができる。
【００９７】さらにこのアルミニウム膜のパターニング
を行い、図４（Ｂ）に示す状態を得る。
【００９８】図４（Ｂ）に示す状態において、４０２と
４０３が後にゲイト電極を形成するためのパターンであ
る。
【００９９】図４（Ｂ）に示す状態を得たら、再度の陽
極酸化を行い、多孔質状の陽極酸化膜４０４と４０５を
形成する。この多孔質状の陽極酸化膜は、３％のシュウ
酸を含んだ水溶液中でアルミニウムパターン４０２と４
０３を陽極とした陽極酸化によって形成する。この陽極
酸化膜の膜厚は、陽極酸化時間によって制御することが
できる。
【０１００】さらに緻密な陽極酸化膜４０６と４０７を
前述した条件により形成する。この緻密な陽極酸化膜の
膜厚は８００Åとする。この陽極酸化は、多孔質状の陽
極酸化膜４０４と４０５の内部に電解溶液が進入するの
で、図４（Ｃ）に示すような状態で陽極酸化膜４０６と
４０７が形成される。
【０１０１】この陽極酸化膜４０６と４０７の膜厚を２
０００Å以上とすると、その膜厚でもって、後にオフセ
ットゲイト領域を形成することができる。
【０１０２】こうして図４（Ｃ）に示す状態を得ること
ができる。ここで、４０８と４０９がゲイト電極とな
る。
【０１０３】そして不純物イオンの注入を行い、ソース
／ドレイン領域の形成を行う。ここではＮチャネル型の
薄膜トランジスタを作製するためにＰイオンの注入を行
う。こうして、一方の薄膜トランジスタのソース領域４
１０とドレイン領域４１１を形成する。また他方の薄膜
トランジスタのソース領域４１２とドレイン領域４１３
を形成する。
【０１０４】次に多孔質状の陽極酸化膜４０４と４０５
を燐酸と酢酸と硝酸とを混合した混酸を用いて選択的に
エッチングする。こうして図４（Ｄ）に示す状態を得
る。
【０１０５】ここで再度の不純物イオンの注入を行う。
ここでは、最初のドーズ量よりも低いドーズ量でもって
Ｐイオンを注入する。こうして、一方の薄膜トランジス
タにおいて、ライトドープ領域４１４と４１６を形成す
る。また他方の薄膜トランジスタにおいて、ライトドー
プ領域４１７と４１９を形成する。
【０１０６】ここで、ドレイン領域に隣接するライトド
ープ領域４１６と４１９がＬＤＤ（ライトドープドレイ
ン）と呼ばれる領域である。
【０１０７】こうして図４（Ｄ）に示す状態を得る。さ
らに層間絶縁膜４２０を酸化珪素膜等でもって形成す
る。さらにコンタクトホールの形成を行い、ソース電極
４２１と４２３、ドレイン電極４２２と４２４を形成す
る。（図４（Ｅ））
【０１０８】ここでは、一対のＮチャネル型の薄膜トラ
ンジスタを作製する例を示した。しかし、実際には、図
面の奥行き方向また手前方向に多数の薄膜トランジスタ
が図２に示されるように配置されて形成される。
【０１０９】なおここでは、非晶質珪素膜上に珪素の結
晶化を助長する金属元素を接して保持させる構成を示し
た。しかし、非晶質珪素膜の成膜前の下地膜上に所定の
パターンでもって当該金属元素を接して保持させる構成
としてもよい。
【０１１０】〔実施例４〕本実施例は、最終的に残留す
る珪素の結晶化を助長する金属元素の濃度を低減するた
めの技術に関する。勿論、実施例１において説明した有
意性を本実施例は有している。
【０１１１】本実施例に示す構成においては、まず図５
（Ａ）に示すようにガラス基板（例えばコーニング１７
３７ガラス基板）５０１上に下地膜として酸化珪素膜５
０２を３０００Åの厚さに成膜する。
【０１１２】次に非晶質珪素膜５０３を５００Åの厚さ
にプラズマＣＶＤ法または減圧熱ＣＶＤ法でもって成膜
する。
【０１１３】さらに厚さ１５００Åの図示しない酸化珪
素膜を成膜する。この酸化珪素膜は後のニッケル元素の
導入において、マスクとして機能する。
【０１１４】ここでは酸化珪素膜を利用する場合の例を
示すが、他に窒化珪素膜や酸化窒化珪素膜、さらに各種
金属膜や金属シリサイド等を利用することができう。こ
のマクスとして機能させる膜としては、結晶化に際する
加熱の際に珪素と反応することがなく、また珪素の結晶
化を促進させる金属元素の拡散係数が珪素膜に対して極
力小さいものを用いることが望ましい。
【０１１５】この酸化珪素膜をパターニングして、マス
ク５０４を形成する。この酸化珪素膜は、下地の酸化珪
素膜５０２よりのエッチングレートが速い膜質を有する
ものとすることが望ましい。
【０１１６】この酸化珪素膜でなるマクス５０４は、図
面の奥行き方向に長手方向を有する細長いスリット５０
５〜５０７を有している。ここでは、５０５と５０７の
スリットの幅は３μｍとする。また５０６で示される領
域のスリットの幅は２０μｍとする。
【０１１７】こうして図５（Ａ）に示す状態を得る。こ
の状態において、ＵＶオゾン酸化を行い、露呈した非晶
質珪素膜の表面に緻密な酸化膜を形成する。この酸化膜
は、後に塗布されるニッケル酢酸塩溶液の濡れ性を向上
させるために機能する。
【０１１８】そしてスピンコート法により、１０ｐｐｍ
のニッケル濃度（重量換算）を有するニッケル酢酸塩溶
液を塗布する。
【０１１９】この状態において、５８０℃、１時間の加
熱処理を行なう。この加熱処理は、２０〜３０μｍ程度
の横成長が行なわれる条件で行なう。この加熱処理を行
なうことで、図５（Ｂ）に示すように５０５と５０６と
５０７の領域においては、珪素膜の表面から下に向かっ
て縦成長が起こる。また、５０６の領域から基板に平行
な方向へと２０〜３０μｍ程度の横成長が起こる。
【０１２０】上記の加熱処理は、５００〜６００℃の加
熱を１０分〜２４０分（２時間）行なえばよい。上記条
件より、加熱温度が高く、また加熱時間が長いと、結晶
成長が進行してしまい、後述する２段階目の結晶成長が
困難になる。
【０１２１】この結晶成長の結果、縦成長が行なわれた
５０５〜５０７の領域は、高濃度にケッケル元素を含有
した縦成長した結晶性を有した領域となる。また５０６
の領域から横成長した領域も比較的に高濃度にニッケル
元素が含まれたものとなる。（図５（Ｂ））
【０１２２】なお、ＳＩＭＳ（２次イオン分析方法）に
よる計測によれば、５０５〜５０７で示される縦成長し
た領域におけるニッケル濃度は平均値で５×１０19ｃｍ
-3程度である。また、５０７から横成長した領域におけ
るニッケル濃度は平均値で１０18ｃｍ-3のオーダーであ
る。
【０１２３】次にフッ硝酸を用いて縦成長した領域を除
去する。さらにフッ酸系のエッチャント（例えばバッフ
ァーフッ酸）を用いて酸化珪素でなるマスク５０４をエ
ッチング除去する。
【０１２４】こうして、図５（Ｃ）に示す状態を得る。
ここで、５０８と５０９が先の工程で横成長した高濃度
にニッケル元素を含有した領域である。ここで、５０９
と５１０で示される領域は横成長しており、結晶性を有
している。また、その他の領域は非晶質状態のままであ
る。これは、５８０℃、１時間の加熱処理では、普通の
非晶質珪素膜は結晶化しないからである。
【０１２５】図５（Ｃ）に示す状態を得たら、再度の加
熱処理を行なう。この加熱処理は、２段階目の結晶成長
を行なわすためのものである。この加熱処理は、６００
℃の温度で４時間行なう。
【０１２６】この工程の結果、５０９と５１０で示され
る領域から再度の結晶成長（横成長）が進行する。この
結晶成長の状態を図５（Ｄ）に示す。この結晶成長は、
先に除去された５０５と５０７の領域において停止す
る。こうして、同一の結晶成長形態を有する細長い結晶
性珪素膜の領域が得られる。（図１（Ａ）参照）
【０１２７】このようにして得られた結晶性珪素膜は、
含まれるニッケル濃度を１０17ｃｍ-3のオーダーとする
ことができる。この値は、実施例１に示す１段階の結晶
成長方法の場合に比較して、約１桁低い値である。この
ことは、デバイスの安定性や再現性を考えた場合、非常
に有用なことである。
【０１２８】この後、得られた結晶性珪素膜を５１０や
５１１で示されるようにパターニングし、薄膜トランジ
スタの活性層を形成する。
【０１２９】なお、デバイスの作製に当たっては、５０
８や５０９で示される領域は避けた方がよい。即ち、５
０８や５０９の領域は除去し、他の領域を用いてデバイ
スを作製することが好ましい。これは、５０８や５０９
の領域は、比較的ではあるが、高濃度にニッケル元素が
含まれているからである。
【０１３０】本実施例に示す構成を利用することによ
り、高い特性が得られる横成長領域を利用し、しかもそ
の領域中におけるニッケル濃度（金属元素濃度）を１×
１０17〜５×１０18ｃｍ-3の濃度に抑えることができ
る。
【０１３１】特に条件を最適化することにより、薄膜ト
ランジスタの活性層中におけるニッケル濃度（金属元素
濃度）を１×１０17ｃｍ-3台に抑えることが容易とな
る。
【０１３２】このことは、高い特性を有すると同時に、
高い信頼性を有するデバイスを得る意味で有用なことと
なる。
【０１３３】〔実施例５〕本実施例は、アクティブマト
リクス型の液晶表示装置において、周辺駆動回路をもア
クティブマトリクス回路と同一基板上に集積化した構成
に関する。
【０１３４】このような構成においては、周辺駆動回路
は高速動作が要求されるので、横成長を利用した薄膜ト
ランジスタが好適なものとなる。一方、アクティブマト
リクス回路に配置される薄膜トランジスタは、移動度は
さほど必要とさず、また低リーク電流特性が要求される
ので、低移動度（１０ｃｍ2 ／Ｖｓ程度）の特性を有す
るものとすることが望ましい。（一般に高移動度となる
ほど、リーク電流は増加する）
【０１３５】そこで、本実施例においては、周辺駆動回
路を図１や図２、さらに図５に示す技術を利用した横成
長領域でもって形成する。即ち、周辺駆動回路を構成す
る薄膜トランジスタの活性層を横成長した結晶性珪素膜
でもって構成する。このようにすることで、周辺駆動回
路を高移動度を有する薄膜トランジスタでもって構成す
ることができる。
【０１３６】周辺駆動回路は集積度が高いので、図１や
図２、さらに図５に示した技術を利用することが非常に
有用なものとなる。
【０１３７】また、アクティブマトリクス回路に配置さ
れる薄膜トランジスタは、ニッケルを利用しないで得ら
れた結晶性珪素膜を用いて作製する。これは、アクティ
ブマトリクス回路においては、第１に低リーク電流特性
が必要とされるからである。
【０１３８】実験によれば、ニッケル元素を利用して得
られた結晶性珪素膜を用いて作製された薄膜トランジス
タは、ニッケル元素を利用しないで加熱のみ、またレー
ザー光の照射のみによって得られた結晶性珪素膜を用い
て作製された薄膜トランジスタに比較して、リーク電流
の値が高いことが観察されている。これは、ニッケルが
トラップ準位となることに原因があると考えられる。
【０１３９】そこで、ここでは、結晶性が多少悪く、高
い移動度が得られなくても、ニッケル元素を利用しない
ことで、リーク電流（ＯＦＦ電流）の増加を抑制した薄
膜トランジスタをアクティブマトリクス回路に採用す
る。なお、このアクティブマトリクス回路（画素回路）
に配置された薄膜トランジスタは、レーザー光の照射に
よって得られた結晶性珪素膜を用いて作製する。
【０１４０】本実施例に示す構成を採用することで、周
辺回路は高速動作可能な薄膜トランジスタで構成し、画
素マトリクス領域は低リーク電流特性を有した薄膜トラ
ンジスタで構成したアクティブマトリクス型の液晶表示
装置を得ることができる。
【０１４１】なお本実施例に示す構成は、アクティブマ
トリクス型の他のフラットパネルディスプレイに利用す
ることができる。例えば、プラズマディスプレイやＥＬ
型のディスプレイに利用することができる。
【０１４２】本実施例に示すような構成を実現するに
は、横成長を行なう加熱工程の後にレーザー光の照射に
よるアニール工程を行なえばよい。
【０１４３】横成長を行なう工程は、例えば６００℃、
４時間というようなものであり、この工程のみでは、ニ
ッケル（またはその他珪素の結晶化を助長する金属元
素）を添加していない非晶質珪素膜は結晶化しない。
【０１４４】しかしレーザー光の照射を併用することに
より、横成長した領域の結晶化の助長、並びに得られる
膜質の安定化を図ると同時に、加熱処理により結晶化し
なかった非晶質領域（この領域はニッケル添加がなされ
ていない領域である）を結晶化させることができる。
【０１４５】この際、ニッケル添加をしていない領域を
用いて得られる薄膜トランジスタの移動度がＮチャネル
型で１０ｃｍ2 ／Ｖｓ程度となるように、レーザー照射
条件を最適化する。
【０１４６】レーザー光の照射による非晶質珪素膜の結
晶化は、一般にその効果の再現性に問題があるが、上記
のような比較的ライトアニールとなる条件では、高い再
現性を得ることができる。
【０１４７】こうして、画素マトリクス領域は主にレー
ザーアニールによって得られた低リーク電流特性を有す
る薄膜トランジスタを、周辺回路領域には、横成長を用
いた高移動度（後述するように平均で１００ｃｍ2 ／Ｖ
ｓ程度のものが得られる）を有する薄膜トランジスタを
配置することができる。
【０１４８】〔実施例６〕本実施例は、特別な工程の付
加を行なわずに位置合わせ用のマーカーを形成する技術
に関する。薄膜トランジスタの作製においては、ゲイト
電極の形成やコンタクトホールの形成、さらにソース／
ドレイン電極の形成の際にマスク合わせを行なう必要が
ある。この際、何らかの位置合わせの目印用のマーカー
が必要となる。
【０１４９】位置合わせのマーカーは、最初の位置合わ
せが必要とされる工程で形成することが望ましい。
【０１５０】そこで、本実施例に示す構成においては、
このマーカーの形成を、図１のマスク１４の形成の際
に、同時に行う。
【０１５１】ここではニッケル元素の導入に際して、そ
のマークのパターンにニッケル元素（または適当な珪素
の結晶化を助長する金属元素）が導入されるようにす
る。即ち、酸化珪素膜でなるマスク１４の一部に位置合
わせのためのマークのパターンを形成する。
【０１５２】さらに加熱処理により、そのマークのパタ
ーンに縦成長が行なわれる。そして、マスク１４の除去
と同時にこのパターンの部分もエッチング除去される。
こうして、所定のパターンに除去された領域を得る。こ
のパターンは、特に新しい工程を付加することなく得る
ことができる有意性がある。
【０１５３】〔実施例６〕本実施例では、横成長の成長
距離と加熱条件との関係を調べた結果を示す。まず、試
料の作製条件を示す。
【０１５４】まず、コーニング１７３７ガラス基板に対
して、窒素雰囲気中において６４０℃、２時間の加熱処
理を施す。これは、後の工程におけるガラス基板の縮み
を抑制するためである。
【０１５５】次にＴＥＯＳガスを用いたプラズマＣＶＤ
方により、酸化珪素膜を下地膜として２０００Åの厚さ
に成膜する。さらにプラズマＣＶＤ法により、非晶質珪
素膜を５００Åの厚さに成膜する。さらにＴＥＯＳガス
を用いたプラズマＣＶＤ法により、ニッケル元素の導入
に用いるマスク用の酸化珪素膜を成膜する。
【０１５６】そしてこの酸化珪素膜をパターニングし、
ニッケル元素の添加パターンを形成する。このパターン
の幅は２０μｍとし、細長いスリット状の開口を形成す
る。
【０１５７】そしてＵＶオゾン酸化により、極薄い酸化
膜を露呈した非晶質珪素膜の表面に形成する。そして窒
素雰囲気中において加熱処理を行なう。この加熱処理の
結果、ニッケル元素が添加された領域から基板に平行な
方向に結晶成長（横成長）が起こる。こうして得られた
結果を下記表２に示す。
【０１５８】
【表２】
【０１５９】上記表２に示すように、加熱温度を高め、
さらに加熱時間を長くすることにより、横成長の距離を
長くすることができる。しかし、加熱温度が６００℃の
場合、８時間以上の加熱によって、ニッケルの作用によ
らない結晶化が進行する。
【０１６０】このニッケルの作用によらない結晶化は、
縦成長と同様に横成長の成長を停止させる作用を有して
いる。従って、加熱温度を６００℃以上とする場合は、
加熱時間を短くすることが好ましい。
【０１６１】いずれにしても、横成長距離は２００μ程
度得られる。従って、ニッケル元素の添加領域を細長い
もの（例えば図１の１０１で示されるような領域）とす
ることで、長さが任意で幅が２００μｍの細長い横成長
領域を得ることができる。
【０１６２】この横成長領域は、一様な結晶成長状態を
有している。例えば、Ｘ線回折による計測では、各結晶
方位の信号強度比が概略同じものが得られる。このよう
な状態は、この領域内であれば、特性のそろったデバイ
スを形成できることを意味し、非常に好ましいものとい
える。
【０１６３】〔実施例７〕本実施例は、横成長の長さを
選択的に異ならせる構成に関する。前述の表１から分か
るようにニッケルの添加する領域の幅によって、その横
成長の距離が異なる。この事実を利用し、ここでは、異
なる横成長量（横成長の長さ）を得る。
【０１６４】例えば、細長いスリット状を有する添加領
域の幅を変化させることで、この添加領域から成長する
横成長領域の成長距離を制御することができる。
【０１６５】〔実施例８〕本実施例は、アクティブマト
リクス型の構成において、各画素に配置される薄膜トラ
ンジスタを横成長領域で形成する場合の例を示す。アク
ティブマトリクス型の液晶表示装置やＥＬ表示装置にお
いて、画素ピッチが５０μｍ以下といように狭くなった
場合、隣接した横成長領域同士がぶつかり合い、互いの
結晶成長を阻害したり、場合によっては、薄膜トランジ
スタの形成部に結晶粒界が形成されてしまうようなこと
が生じる。
【０１６６】この状態を回避し、各画素の所定の領域に
横成長領域をそれぞれ形成するために、ここでは前述し
た縦成長領域を利用した横成長ストッパーを利用する。
【０１６７】即ち、所定の領域のみにおいて横成長領域
が形成されるように、５μｍ以下（例えば３μｍ）のス
リット状に縦成長領域を形成するのである。このように
することにより、所定の領域において、横成長領域を形
成することができ、前述した不良の発生を抑制すること
ができる。即ち、横成長領域を制御して形成することが
できる。
【０１６８】〔実施例９〕本実施例は、プロセスマージ
ンを高めるために加熱処理によって得た結晶性珪素膜に
対して、さらにレーザー光の照射を行なう構成に関す
る。
【０１６９】本明細書に開示する発明を用いて加熱によ
り結晶性珪素膜を得た場合、少なからず、膜質にばらつ
きが存在する。
【０１７０】本実施例においては、このバラツキを是正
するためにレーザー光の照射によるアニールを重ねて行
なう。レーザー光は紫外領域の波長を有するエキシマレ
ーザーを用いることが望ましい。
【０１７１】本実施例に示すようにレーザー光の照射を
併用することで、得られる結晶性珪素膜の膜質を均一な
ものとすることができる。また、レーザー光の照射では
なく、赤外光や紫外光の強光を照射し、光アニールを行
なうのでもよい。
【０１７２】〔実施例１０〕本実施例は、横成長領域を
利用して得られた薄膜トランジスタと縦成長領域を利用
して得られた薄膜トランジスタとの特性を比較した例を
示す。
【０１７３】下記表３に得られたＮチャネル型の薄膜ト
ランジスタからランダムに選別した１８試料の移動度の
値を示す。
【０１７４】
【表３】
【０１７５】表３を見れば明らかなように、Ａで示され
る縦成長を用いた薄膜トランジスタでは、移動度が７５
〜１０１ｃｍ2 ／Ｖｓの範囲内でばらついている。しか
し、Ｂで示される横成長を用いた薄膜トランジスタで
は、その値そのものが高く、さらに非常にバラツキが小
さい。
【０１７６】即ち、横成長を利用した場合は、デバイス
自体の特性も高く、またその特性のバラツキも小さくで
きる。
【０１７７】なお、上記のデータを得た結晶性珪素膜
は、珪素の結晶化を助長する金属元素として、ニッケル
を用い、６００℃、４時間の加熱処理によって結晶化さ
せ、さらに２５０ｍＪ／ｃｍ2 の照射エネルギー密度で
もってＫｒＦエキシマレーザーを照射し得たものであ
る。
【０１７８】また、比較のため上記のプロセスと同一ロ
ットでニッケルを利用しないサンプルを流した場合の例
を示す。この場合、加熱処理では当然結晶化しない。し
かし、レーザー光の照射によって結晶性珪素膜にするこ
とができる。
【０１７９】このサンプルを用いて作製したＮチャネル
型の薄膜トランジスタは、移動度が１０ｃｍ2 ／Ｖｓ以
下である。このような低移動度の薄膜トランジスタは、
ニッケルを利用していなこともあり、液晶表示装置のア
クティブマトリクス領域には最適なものとなる。
【０１８０】なお、比較のために６４０℃、４８時間の
加熱処理のみ（ニッケル利用せず）によって得た結晶性
珪素膜を用いて、同様のＮチャネル型の薄膜トランジス
タを作製した。この場合、移動度が２０〜３０ｃｍ2 ／
Ｖｓのものが得られた。このことからも横成長を利用す
ることの有意性が理解される。
【０１８１】まＰチャネル型においても、３割程その値
が小さくなるが、全体の傾向としては、表３に示すもの
と同様なものが得られた。
【０１８２】〔実施例１１〕本実施例は、Ｎチャネル型
の薄膜トランジスタとＰチャネル型の薄膜トランジスタ
を同時に作製する場合の例を示す。この構成は、ＣＭＯ
Ｓ回路を構成する場合に利用することができる。
【０１８３】まず下地膜６０２が形成されたガラス基板
６０１上に横成長でなる結晶性を有した活性層６０３と
６０４を形成する。この２つの活性層を形成する工程
は、図３に示す工程、または図５に示す工程に従えばよ
い。
【０１８４】そして図４（Ａ）〜（Ｃ）に示す工程に従
って、図６（Ｂ）に示すような状態を得る。ここで、左
側の薄膜トランジスタがＮチャネル型、右側の薄膜トラ
ンジスタがＰチャネル型になる。
【０１８５】図６（Ｂ）に示す状態は、Ｎ型の高濃度不
純物領域６０５と６０８、さらに６０９と６１２、Ｎ型
の低濃度不純物領域６０７と６１１、チャネル形成領域
となる６０６と６１０の領域が形成された状態である。
【０１８６】この状態で、レジストマスク６１３を形成
し、今度はＢイオンの注入を行う。すると、６１４と６
１５の領域の導電型が反転し、Ｐ型となる。こうして、
Ｐチャネル型の薄膜トランジスタのソース領域６１５と
ドレイン領域６１４を得る。
【０１８７】そしてレジストマスクを除去し、レーザー
光の照射を行うことにより、不純物イオンが注入された
領域のアニールを行う。
【０１８８】次に層間絶縁膜６１６を形成し、コンタク
トホールの形成を行う。そしてソース電極６１７と６２
０を形成する。また、ドレイン電極６１８と９１９を形
成する。ここで、ドレイン電極６１８と６１９を接続す
れば、ＣＭＯＳ構造が得られる。
【０１８９】こうして、左側のＮチャネル型の薄膜トラ
ンジスタと右側のＮチャネル型の薄膜トランジスタとを
同時に形成することができる。
【０１９０】図６に示すような構成は、Ｎチャネル型の
みにＬＤＤ領域を配置し、Ｎチャネル型とＰチャネル型
との特性のアンバランスを是正することができる。
【０１９１】〔実施例１２〕本実施例は、図１で示すよ
うな同一の結晶成長形態を有した領域を用いて、所定の
機能を有する回路を構成する例である。
【０１９２】ここでは示すのは、デコーダー回路の一部
である。図６に実際の回路パターンを示す。また図７に
電気的な回路ブロック図を示す。
【０１９３】図６及び図７において、６０１と６０３が
ニッケルが添加されて、そこから横成長が行われる領域
である。即ち、図１における１０１や１０２の領域に相
当する領域である。
【０１９４】６０２がその幅を５μｍ以下とし、横成長
を停止させる成長ストッパーとして機能する領域であ
る。
【０１９５】図６及び図７から分かるように、６０１か
ら横成長した同一の結晶成長形態を有する領域を用い
て、２つのＮＡＮＤ回路が形成されている。また、６０
３から結晶成長した同一の結晶成長形態を有する領域を
用いて、１つのＮＯＲ回路が形成されている。
【０１９６】この構成において、二つの横成長領域は、
６０２で示される領域で遮断され、互いに影響を与えな
いものとなっている。
【０１９７】こうすることにより、個々の回路の特性を
高くし、また全体の信頼性を高いものとすることができ
る。
【０１９８】
【発明の効果】本明細書で開示する発明を利用すること
で、横成長領域を高い制御性でもって得ることができ
る。
【０１９９】例えば、横成長領域の成長幅を制御するこ
とができる。また、微細化が要求さえる構成に珪素の結
晶化を助長する金属元素を利用した結晶成長技術を利用
しやすくすることができる。
【０２００】また、非晶質珪素膜の所定の領域から横成
長を行なわせる構成において、縦成長領域を横成長のス
トッパーとして利用することにより、同一の結晶成長形
態を有した横成長領域を利用して所定の機能を有した回
路を構成することができる。
【０２０１】この領域内では、形成されるデバイスの特
性をそろったものとすることができるので、形成される
回路の特性や信頼性を高めることができる。
【図面の簡単な説明】
【図１】 結晶性珪素膜の結晶成長の状態を示す図。
【図２】 結晶性珪素膜の結晶成長の状態と薄膜トラン
ジスタの活性層の位置取りを示した図。
【図３】 薄膜トランジスタの作製工程を示した図。
【図４】 薄膜トランジスタの作製工程を示した図。
【図５】 薄膜トランジスタの作製工程を示した図。
【図６】 回路パターンを示す図。
【図７】 図６の回路ブロック図。
【符号の説明】
１０１、１０２ ニッケルが添加され横成長
の元となる領域 １０３ 非晶質珪素膜 １０４、１０５ 横成長の方向 １０６、１０７ 横成長の方向 １０８、１０９、１１０ 横成長のストッパーとして
機能する領域 １１１ 縦成長の方向 ２０１ 活性層

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 非晶質珪素膜の表面または裏面に選択的
    に珪素の結晶化を助長する金属元素を保持させ、 加熱処理により前記金属元素を保持させた領域の前記非
    晶質珪素膜を前記非晶質珪素膜の表面または裏面に垂直
    または概略垂直な方向に結晶成長させるとともに、前記
    非晶質珪素膜を前記非晶質珪素膜の表面または裏面に平
    行または概略平行な方向に結晶成長させる半導体装置の
    作製方法であって、 前記 平行または概略平行な方向の結晶成長を、前記垂直
    または概略垂直な方向に結晶成長させた領域において停
    止させることを特徴とする半導体装置の作製方法。
  2. 【請求項２】 非晶質珪素膜の表面または裏面に選択的
    に珪素の結晶化を助長する金属元素を保持させ、 加熱処理により前記金属元素を保持させた領域の前記非
    晶質珪素膜を前記非晶質珪素膜の表面または裏面に垂直
    または概略垂直な方向に結晶成長させるとともに、前記
    非晶質珪素膜を前記非晶質珪素膜の表面または裏面に平
    行または概略平行な方向に結晶成長させ、 前記金属元素を保持させた領域の珪素膜を除去する半導
    体装置の作製方法であって、 前記平行または概略平行な方向の結晶成長を、前記垂直
    または概略垂直な方向に結晶成長させた領域において停
    止させることを特徴とする半導体装置の作製方法。
  3. 【請求項３】 請求項１または請求項２において、前記
    非晶質珪素膜の表面または裏面に垂直または概略垂直な
    方向に結晶成長させた領域の幅は５μｍ以下であること
    を特徴とする半導体装置の作製方法。
  4. 【請求項４】 非晶質珪素膜の表面または裏面に選択的
    に珪素の結晶化を助長する金属元素を保持させ、 加熱処理により前記金属元素を保持させた領域の前記非
    晶質珪素膜を前記非晶質珪素膜の表面または裏面に垂直
    または概略垂直な方向に結晶成長させるとともに、前記
    非晶質珪素膜を前記非晶質珪素膜の表面または裏面に平
    行または概略平行な方向に結晶成長させ、 前記金属元素を保持させた領域の珪素膜を除去し、前記珪素膜を除去した後、前記 平行または概略平行な方
    向に結晶成長させた領域から前記非晶質珪素膜を前記非
    晶質珪素膜の表面または裏面に平行または概略平行な方
    向に結晶成長させることを特徴とする半導体装置の作製
    方法。
  5. 【請求項５】 請求項４において、前記平行または概略
    平行な方向に結晶成長させた領域からの結晶成長を、前
    記珪素膜を除去した領域において停止させることを特徴
    とする半導体装置の作製方法。
  6. 【請求項６】 非晶質珪素膜の表面または裏面に選択的
    に珪素の結晶化を助長する金属元素を保持させ、 加熱処理により前記金属元素を保持させた領域の前記非
    晶質珪素膜を前記非晶質珪素膜の表面または裏面に垂直
    または概略垂直な方向に結晶成長させるとともに、前記
    非晶質珪素膜を前記非晶質珪素膜の表面または裏面に平
    行または概略平行な方向に結晶成長させる半導体装置の
    作製方法であって、 前記平行または概略平行な方向の結晶成長を、前記垂直
    または概略垂直な方向に結晶成長させた領域において停
    止させ、 前記平行または概略平行な方向に結晶成長させた一つの
    領域を用いて、複数の薄膜トランジスタの活性層を形成
    することを特徴とする半導体装置の作製方法。
  7. 【請求項７】 非晶質珪素膜の表面または裏面に選択的
    に珪素の結晶化を助長する金属元素を保持させ、 加熱処理により前記金属元素を保持させた領域の前記非
    晶質珪素膜を前記非晶質珪素膜の表面または裏面に垂直
    または概略垂直な方向に結晶成長させるとともに、前記
    非晶質珪素膜を前記非晶質珪素膜の表面または裏面に平
    行または概略平行な方向に結晶成長させ、 前記金属元素を保持させた領域の珪素膜を除去する半導
    体装置の作製方法であって、 前記平行または概略平行な方向の結晶成長を、前記垂直
    または概略垂直な方向に結晶成長させた領域において停
    止させ、 前記平行または概略平行な方向に結晶成長させた一つの
    領域を用いて、複数の薄 膜トランジスタの活性層を形成
    することを特徴とする半導体装置の作製方法。
  8. 【請求項８】 請求項６または請求項７において、前記
    非晶質珪素膜の表面または裏面に垂直または概略垂直な
    方向に結晶成長させた領域の幅は５μｍ以下であること
    を特徴とする半導体装置の作製方法。
  9. 【請求項９】 非晶質珪素膜の表面または裏面に選択的
    に珪素の結晶化を助長する金属元素を保持させ、 加熱処理により前記金属元素を保持させた領域の前記非
    晶質珪素膜を前記非晶質珪素膜の表面または裏面に垂直
    または概略垂直な方向に結晶成長させるとともに、前記
    非晶質珪素膜を前記非晶質珪素膜の表面または裏面に平
    行または概略平行な方向に結晶成長させ、 前記金属元素を保持させた領域の珪素膜を除去し、 前記珪素膜を除去した後、前記平行または概略平行な方
    向に結晶成長させた領域から前記非晶質珪素膜を前記非
    晶質珪素膜の表面または裏面に平行または概略平行な方
    向に結晶成長させ、 前記平行または概略平行な方向に結晶成長させた一つの
    領域を用いて、複数の薄膜トランジスタの活性層を形成
    することを特徴とする半導体装置の作製方法。
  10. 【請求項１０】 請求項９において、前記平行または概
    略平行な方向に結晶成長させた領域からの結晶成長を、
    前記珪素膜を除去した領域において停止させることを特
    徴とする半導体装置の作製方法。
  11. 【請求項１１】 請求項１乃至１０のいずれか一におい
    て、前記珪素の結晶化を助長する金属元素として、Fe、
    Co、Ni、Ru、Rh、Pd、Os、Ir、Pt、CuまたはAuを用いる
    ことを特徴とする半導体装置の作製方法。
JP07346702A 1995-12-12 1995-12-12 半導体装置の作製方法 Expired - Fee Related JP3124480B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP07346702A JP3124480B2 (ja) 1995-12-12 1995-12-12 半導体装置の作製方法
TW085115091A TW326574B (en) 1995-12-12 1996-12-06 Semiconductor apparatus and process thereof
US08/763,225 US5922125A (en) 1995-12-12 1996-12-10 Semiconductor device and method of manufacturing the same
KR1019960064599A KR100308611B1 (ko) 1995-12-12 1996-12-12 반도체장치제작방법
CN2008101337939A CN101393858B (zh) 1995-12-12 1996-12-12 半导体器件、场致发光器件及场致发光显示装置的制法
CNB961239131A CN100419948C (zh) 1995-12-12 1996-12-12 半导体器件及其制造方法
US09/304,975 US6225645B1 (en) 1995-12-12 1999-05-03 Semiconductor device and method of manufacturing the same
KR1020010003999A KR100297319B1 (ko) 1995-12-12 2001-01-29 반도체장치
US09/804,654 US7569433B2 (en) 1995-12-12 2001-03-12 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP07346702A JP3124480B2 (ja) 1995-12-12 1995-12-12 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2000034783A Division JP3265297B2 (ja) 1995-12-12 2000-02-14 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JPH09162416A JPH09162416A (ja) 1997-06-20
JP3124480B2 true JP3124480B2 (ja) 2001-01-15

Family

ID=18385240

Family Applications (1)

Application Number Title Priority Date Filing Date
JP07346702A Expired - Fee Related JP3124480B2 (ja) 1995-12-12 1995-12-12 半導体装置の作製方法

Country Status (5)

Country Link
US (3) US5922125A (ja)
JP (1) JP3124480B2 (ja)
KR (2) KR100308611B1 (ja)
CN (2) CN101393858B (ja)
TW (1) TW326574B (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3124480B2 (ja) * 1995-12-12 2001-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645378B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6478263B1 (en) * 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6465287B1 (en) 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
US6140166A (en) * 1996-12-27 2000-10-31 Semicondutor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor and method for manufacturing semiconductor device
US6011275A (en) * 1996-12-30 2000-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW386238B (en) * 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6830616B1 (en) * 1997-02-10 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor and manufacturing method of semiconductor device
WO1998057372A1 (en) * 1997-06-10 1998-12-17 The Board Of Trustees Of The Leland Stanford Junior University LATERALLY CRYSTALLIZED TFTs AND METHODS FOR MAKING LATERALLY CRYSTALLIZED TFTs
KR100269312B1 (ko) * 1997-10-14 2000-10-16 윤종용 실리콘막의결정화방법및이를이용한박막트랜지스터-액정표시장치(tft-lcd)의제조방법
KR100453176B1 (ko) * 1998-06-13 2005-04-08 엘지.필립스 엘시디 주식회사 액정표시장치의제조방법
US6858898B1 (en) * 1999-03-23 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US6475836B1 (en) * 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6461899B1 (en) * 1999-04-30 2002-10-08 Semiconductor Energy Laboratory, Co., Ltd. Oxynitride laminate “blocking layer” for thin film semiconductor devices
US6680487B1 (en) * 1999-05-14 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
JP4298131B2 (ja) * 1999-05-14 2009-07-15 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
TW459275B (en) 1999-07-06 2001-10-11 Semiconductor Energy Lab Semiconductor device and method of fabricating the same
US7071041B2 (en) * 2000-01-20 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
CN100414664C (zh) * 2000-08-29 2008-08-27 松下电器产业株式会社 等离子体显示面板及其制造方法和等离子体显示面板显示装置
TW582005B (en) * 2001-05-29 2004-04-01 Semiconductor Energy Lab Pulse output circuit, shift register, and display device
US7294478B1 (en) 2001-06-06 2007-11-13 Rosetta Inpharmatics Llc Microarray reaction cartridge
JP4338948B2 (ja) * 2002-08-01 2009-10-07 株式会社半導体エネルギー研究所 カーボンナノチューブ半導体素子の作製方法
US20040259111A1 (en) * 2002-12-10 2004-12-23 Rosetta Inpharmatics Llc Automated system and method for preparing an assay ready biological sample
KR100721956B1 (ko) * 2005-12-13 2007-05-25 삼성에스디아이 주식회사 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법
KR100721957B1 (ko) * 2005-12-13 2007-05-25 삼성에스디아이 주식회사 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법
TWI377620B (en) * 2007-09-26 2012-11-21 Chunghwa Picture Tubes Ltd Fabricating method for a polysilicon layer

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0762789B2 (ja) 1984-08-17 1995-07-05 セイコーエプソン株式会社 ドライバ−内蔵アクテイブマトリクスパネル
JPS6425555A (en) * 1987-07-22 1989-01-27 Matsushita Electronics Corp Trench forming method
JPS6425555U (ja) 1987-08-06 1989-02-13
US4996523A (en) 1988-10-20 1991-02-26 Eastman Kodak Company Electroluminescent storage display with improved intensity driver circuits
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JP2784615B2 (ja) 1991-10-16 1998-08-06 株式会社半導体エネルギー研究所 電気光学表示装置およびその駆動方法
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5604360A (en) * 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
JPH06296023A (ja) * 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
EP0612102B1 (en) * 1993-02-15 2001-09-26 Semiconductor Energy Laboratory Co., Ltd. Process for the fabrication of a crystallised semiconductor layer
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
KR100203982B1 (ko) * 1993-03-12 1999-06-15 야마자끼 순페이 반도체장치 및 그의 제작방법
TW241377B (ja) * 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
US5624851A (en) * 1993-03-12 1997-04-29 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device in which one portion of an amorphous silicon film is thermally crystallized and another portion is laser crystallized
JP3193803B2 (ja) * 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
TW278219B (ja) * 1993-03-12 1996-06-11 Handotai Energy Kenkyusho Kk
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
JP3403811B2 (ja) * 1993-05-26 2003-05-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5488000A (en) * 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
TW357415B (en) * 1993-07-27 1999-05-01 Semiconductor Engrgy Lab Semiconductor device and process for fabricating the same
US5663077A (en) * 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
US5492843A (en) * 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
JP2975973B2 (ja) * 1993-08-10 1999-11-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2762215B2 (ja) * 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JP2814049B2 (ja) * 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (ja) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5612250A (en) * 1993-12-01 1997-03-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a catalyst
JP3562590B2 (ja) * 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法
JP2860869B2 (ja) * 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5654203A (en) * 1993-12-02 1997-08-05 Semiconductor Energy Laboratory, Co., Ltd. Method for manufacturing a thin film transistor using catalyst elements to promote crystallization
JP3269734B2 (ja) 1994-06-21 2002-04-02 シャープ株式会社 半導体装置及びその製造方法
JP3234714B2 (ja) 1994-04-27 2001-12-04 シャープ株式会社 半導体装置およびその製造方法
JP3048829B2 (ja) * 1994-03-31 2000-06-05 シャープ株式会社 半導体装置の製造方法
TW272319B (ja) 1993-12-20 1996-03-11 Sharp Kk
JP3076490B2 (ja) * 1993-12-20 2000-08-14 シャープ株式会社 半導体装置の製造方法
KR100319332B1 (ko) * 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3378078B2 (ja) * 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3072000B2 (ja) * 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
US5942768A (en) * 1994-10-07 1999-08-24 Semionductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
JP3942651B2 (ja) * 1994-10-07 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3486240B2 (ja) * 1994-10-20 2004-01-13 株式会社半導体エネルギー研究所 半導体装置
US5550066A (en) 1994-12-14 1996-08-27 Eastman Kodak Company Method of fabricating a TFT-EL pixel
US5684365A (en) 1994-12-14 1997-11-04 Eastman Kodak Company TFT-el display panel using organic electroluminescent media
DE69535970D1 (de) 1994-12-14 2009-08-06 Eastman Kodak Co Elektrolumineszente Vorrichtung mit einer organischen elektrolumineszenten Schicht
JP3175521B2 (ja) * 1995-01-27 2001-06-11 日本電気株式会社 シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路
JPH08241057A (ja) 1995-03-03 1996-09-17 Tdk Corp 画像表示装置
JPH08241997A (ja) 1995-03-03 1996-09-17 Tdk Corp 薄膜トランジスタ
US5640067A (en) 1995-03-24 1997-06-17 Tdk Corporation Thin film transistor, organic electroluminescence display device and manufacturing method of the same
TW448584B (en) * 1995-03-27 2001-08-01 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same
JP3124480B2 (ja) * 1995-12-12 2001-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
US6225645B1 (en) 2001-05-01
TW326574B (en) 1998-02-11
US5922125A (en) 1999-07-13
US7569433B2 (en) 2009-08-04
JPH09162416A (ja) 1997-06-20
CN101393858B (zh) 2010-06-16
KR100308611B1 (ko) 2001-11-30
CN1161566A (zh) 1997-10-08
US20010022364A1 (en) 2001-09-20
CN100419948C (zh) 2008-09-17
KR100297319B1 (ko) 2001-11-03
CN101393858A (zh) 2009-03-25

Similar Documents

Publication Publication Date Title
JP3124480B2 (ja) 半導体装置の作製方法
JP3431033B2 (ja) 半導体作製方法
KR100285020B1 (ko) 반도체장치 제작방법
KR100209198B1 (ko) 반도체장치 및 그 제조방법
US6504174B1 (en) Semiconductor device and method for fabricating the same
JPH07335906A (ja) 薄膜状半導体装置およびその作製方法
JP3983334B2 (ja) 半導体装置の作製方法
JP3265297B2 (ja) 半導体装置の作製方法
JP3645387B2 (ja) 半導体回路
JP3394406B2 (ja) 結晶性珪素膜の作製方法
JP3547353B2 (ja) 半導体装置の製造方法
JP2001196307A (ja) 半導体装置の製造方法
JP3316180B2 (ja) 薄膜半導体装置の作製方法
JP4055831B2 (ja) 半導体装置の作製方法
JP4321828B2 (ja) 半導体装置の作製方法
JP3602430B2 (ja) 半導体装置の作製方法
JP3602344B2 (ja) 薄膜トランジスタ及びその作製方法
JP3734582B2 (ja) アナログスイッチ回路の作製方法
JPH11261077A (ja) 半導体装置
JPH09148251A (ja) 半導体および半導体装置の作製方法
JP4067752B2 (ja) 半導体装置の作製方法
JP2001135574A (ja) 半導体装置の製造方法
JP4104901B2 (ja) アクティブマトリクス型表示装置
JP4152738B2 (ja) 半導体装置の作製方法
JP2001338877A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081027

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081027

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091027

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091027

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091027

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101027

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101027

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111027

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111027

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121027

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121027

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131027

Year of fee payment: 13

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees