JP2784615B2

JP2784615B2 - 電気光学表示装置およびその駆動方法

Info

Publication number: JP2784615B2
Application number: JP29633191A
Authority: JP
Inventors: 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1991-10-16
Filing date: 1991-10-16
Publication date: 1998-08-06
Anticipated expiration: 2013-08-06
Also published as: US5828429A; US20030058212A1; KR0125450B1; US6023308A; US7116302B2; JPH05107561A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶ディスプレー等の
マトリクス状に画素の配置された電気光学表示装置に、
特にアクティブマトリクス方式の電気光学表示装置に関
して、各画素の薄膜トランジスタ等のアクティブ素子の
特性のばらつきや、素子本来の抱える問題点によっても
たらされる画質の劣化を解消するための、新しい画素お
よび表示装置と、その作製方法、駆動方法に関するもの
である。

【０００２】

【従来の技術】近年、普及し始めた薄膜トランジスタ型
液晶ディスプレー（ＴＦＴＬＣＤ）は、それ以前の単純
マトリクス型の液晶ディスプレーよりも彩度・コントラ
ストがよく、視野角も広くて見やすいという特徴を有し
ており、液晶ディスプレーのカラー化に伴い、近年、特
に力を入れて生産されている。

【０００３】従来のＴＦＴＬＣＤの画素セルの回路は、
図２（Ａ）に示すような構造で、縦横に張り巡らされた
配線の交点に薄膜トランジスタ（ＴＦＴ）を設け、その
ゲイト電極を選択線（ゲイト線ともいう）に、ドレイン
領域を信号線（ドレイン線ともいう）に接続し、ソース
領域は画素電極に接続した構造となっていた。この構造
自体は、すでにＤＲＡＭで採用されたものと同じであ
り、その信頼性については十分に認識されていたように
考えられていたが、ＤＲＡＭは完全なデジタル動作であ
るのに、液晶ディスプレーの動作には一部アナログ的な
部分もあって、実際には、さまざまな問題を抱えてい
た。

【０００４】選択線と信号線に入力される信号は図２
（Ｂ）に、それぞれＶ_G、Ｖ_Dで示される。液晶に長時
間にわたって、直流をかけると電気分解によって特性が
劣化するので、周期的に（通常は、１フレームごとに）
液晶にかかる電圧が反転するように、信号線に印加する
電圧信号を反転させる。

【０００５】図には、そのような信号が印加されたとき
の画素電極の電圧（Ｖ_LC）の変化も示したが、これから
従来のアクティブ方式のかかえる問題が読み取れる。

【０００６】まず、選択線に電圧パルスが印加され、同
時に信号線にも電圧が加えられていたので、トランジス
タがＯＮ状態となり、画素電極の電圧が上昇し始める
（ｔ₁の領域）。しかしながら、その動作は、一般に緩
慢である。特にアモルファスシリコンを用いたＴＦＴで
は、移動度が小さいため、場合によっては、必要な電圧
に達する前に選択線のパルスがきれてしまうこともあ
る。ポリシリコンＴＦＴでは、事態は改善されるが、そ
れでも、パルス幅が１μｓｅｃを切るような高速動作に
おいてはほとんど追従できない状態となる。通常の動作
では、１フレームは３０ｍｓｅｃであるので、例えば、
選択線が４８０本あるようなディスプレー（４８０行デ
ィスプレー）では、パルスの幅は約５０μｓｅｃであ
る。しかし、より高精細な、あるいは高階調な画像を得
ようとすれば、フレームの周波数を高める必要がある。
したがって、より付加価値の高い製品においては、上述
のように、パルス幅が１μｓｅｃ以下の条件が要求され
る。

【０００７】次に、選択線のパルスが切れると同時に画
素電極の電圧は、図に示すように、ΔＶだけ下落する。
これは、ゲイト電極とソース領域の重なりによって生じ
た寄生容量によって、もたらされるもので、“飛び込み
電圧”と呼ばれるものである。この効果は寄生容量が大
きいほど著しく、したがって、寄生容量の大きいアモル
ファスＴＦＴを用いた画素では、図２（Ａ）に示すよう
に画素と並列にわざわざキャパシタを入れて飛び込み電
圧効果を低めている。しかしながら、このようなキャパ
シタを設けることはＴＦＴや周辺回路の負荷の増加の原
因でありこのキャパシタの配線のために開口率が低下し
て、暗い画面となる。

【０００８】ポリシリコンＴＦＴでは、そのような問題
は顕著ではない。それは作製に際して、セルフアライン
プロセスが採用できるからである。しかし、それでも、
現在の技術では、１Ｖ程度のΔＶが存在し、将来におい
て、より高画質を要求された場合には大きな問題とな
る。

【０００９】次に、選択線のパルスが切られてから次の
パルスが来るまで（ｔ₂の領域）は画素電極の電圧は放
電によって、次第に低下する。この放電の主な原因はＴ
ＦＴからの放電とされている。そして、再び、選択線に
パルスが印加される。このときには、信号線の電圧は反
転しているので、画素電極の電圧も逆転する。そして、
先に問題となったようにだらだらと画素電極の電圧が変
化する。

【００１０】さらに、選択線のパルスが切られると、こ
んどはΔＶだけ、マイナス電圧が大きくなる。そして、
その後は放電によって徐々にゼロに近づく。このよう
に、画素電極の電圧は、非対称であり、それゆえ、フリ
ッカーや液晶の劣化といった問題をもたらす。

【００１１】さらに、注目すべきはこのような複雑な電
圧の変化が、個々の画素によって大きく違うことがある
ということである。例えば、ｔ₁での電圧の立ち上がり
は、ＴＦＴの移動度、チャネル幅、チャネル長、活性化
領域の厚さ、ゲイト電圧（選択線の電圧）やドレイン電
圧（信号線の電圧）の大きさといった要因の影響を受け
る。ＴＦＴの移動度は、作製プロセスに大きく依存し、
同じパネルの中で顕著に異なることは考えにくいが、将
来の大画面液晶ディスプレーでは、その場所依存性がか
なり大きくなることが考えられる。活性化領域の厚さに
ついても大画面化にともなって大きな問題となるであろ
う。チャネル幅とチャネル長は、マスクプロセスの誤差
によって、通常、１０％程度の狂いがある。ゲイト電圧
は、選択線が延びるにしたがって減衰し、ドライバの近
くと最も遠い部分では１０％以上の違いがある。ドレイ
ン電圧に関しても同様である。

【００１２】また、飛び込み電圧は、ＴＦＴの寄生容量
に依存するが、これは、現在のプロセスでは、非セルフ
アラインプロセスで２０％の誤差が、また、セルフアラ
インプロセスでも１０％内外の差が発生するうえ、飛び
込み電圧はゲイト電圧に比例するので、先に述べたよう
にゲイト電圧がパネルの場所によって異なってしまうと
いうことは飛び込み電圧には、寄生容量の誤差にゲイト
電圧の誤差が相乗した効果がもたらされるということで
ある。

【００１３】一方、放電による画素電圧の低下は、ＴＦ
Ｔのチャネル長、チャネル幅、活性化領域の特性によっ
て大きく左右される。以上の結果として、画素電圧は、
実線で示されるものから、点線で示されるものまで、幅
広くばらつくのである。以上のような電圧の差が目的と
する範囲内に収まるように装置を作製するには、厳密な
品質管理が要求されるが、その結果、製品歩留りが著し
く低下する。現在のような性能が低くても構わない付加
価値の低い製品では、採算が取れるような歩留りであっ
ても、将来要求されるような高付加価値製品を製造する
には現在の製品レベルでは、採算をとることは不可能で
ある。

【００１４】現在、ＴＦＴＬＣＤでは、階調表示は、信
号線の電圧を適切なレベルにコントロールすることによ
ってなされているが、以上のような現実を前にすると、
その階調表示は１６階調ですら不可能であると見られ
る。通常のＴＮ液晶のしきい値電圧は５Ｖ程度であり、
これを１６等分すると３００ｍＶであり、上述の電圧の
立ち上がりとそのばらつき、上述の飛び込み電圧の大き
さとそのばらつき、さらに、放電のばらつきを考慮する
と、よほど絞り込まないかぎり、３００ｍＶ程度の誤差
が生じてしまうものである。

【００１５】このような観点から、従来のようなアナロ
グ的な階調表示にかわって、本発明人らは、デジタル階
調表示方法を提唱している。これは、液晶に電圧を印加
する時間を制御することによって階調表示するものであ
り、例えば特願平３−１６９３０５、特願平３−１６９
３０６、特願平３−１６９３０７、特願平３−２０９８
６９等に述べられている。しかしながら、そのためには
現状の駆動速度に比べて、２０倍から３００倍の高速の
動作が必要とされていた。そのためには、ＮＭＯＳのＴ
ＦＴだけで駆動することはもはや困難で、ＴＦＴをＣＭ
ＯＳ化する必要があった。しかしながら、このような方
法を採用したとしても、現状では、各ＴＦＴの特性のば
らつきから来る階調の乱れは防ぐことは困難であった。

【００１６】例えば、１フレームの４５％だけ電圧状態
とすることによって、中間的な表示をおこなおうとして
も、ある画素には目的とする電圧の１１０％の電圧が印
加され、他の画素には９０％の電圧しか印加されないさ
れない場合には、前者では、１．１×４５％＝４９．５
％、後者では０．９×４５％＝４０．５％というように
その明るさに２０％以上もの違いがでてしまい、実際の
ところ８階調が精一杯である。

【００１７】この問題を解決するには、例えば、本発明
人らの発明である特願平３−２０９８７０に記述されて
いるように、予め外部記憶装置に、各画素の特性をイン
プットしておいて、画像信号をこのデータによって演算
処理し、画素に送るという方法があるが、これはそのデ
ータの演算処理が煩雑であり、したがって、周辺駆動回
路にかける負担が大きく、また、個々の画素を検査して
その補正データを入力するのに用する時間が膨大で（１
画素の検査・入力に１秒要するとすると、６４０×４８
０のパネルで、８５時間かかる）、コスト上昇の一因と
なる。

【００１８】

【発明が解決しようとする課題】本発明は、以上のよう
な現状のＴＦＴＬＣＤ、あるいはそれを改良したデジタ
ル階調方式のＬＣＤの欠点を補おうとして成されるもの
である。本発明では、まず、ＬＣＤパネルの特性が、各
ＴＦＴの影響を直接受けないような構造を提案する。個
々のＴＦＴの特性が画質に直接反映されないということ
は、ＴＦＴのばらつきの許容範囲が広がるということ
で、歩留りを上げ、製品のコストを下げることができ
る。また、本発明では、特にデジタル階調方式の駆動方
法に適した構造を提唱し、また、その駆動方法について
言及する。また、本発明では、上述のデジタル階調方式
を含めて、その他の高速動作によって高い付加価値を得
るのに適した構造を提案する。そして、以上のような構
造を作製するのに適したプロセスについても言及する。

【００１９】

【問題を解決する方法】本発明の思想は、画素電極が電
圧状態にあるときには常に定常的な電圧が供給されるべ
きである、というものである。したがって、従来のよう
な時間とともに放電によって減少するような電圧を印加
することは避ける。そのためには、図１（Ａ）に示すよ
うな駆動回路を採用する。

【００２０】この回路は２つのトランジスタを有してお
り、第１のトランジスタＴｒ₁のゲイト（Ｇ₁）は選択
線Ｖ_Gに、ドレイン（Ｄ₁）は信号線Ｖ_Dに接続されて
いる。この状態は従来のＴＦＴＬＣＤと同様であるが、
本発明では、Ｔｒ₁のソースを第２のトランジスタＴｒ
₂のゲイト電極に接続する。そして、Ｔｒ₂のドレイン
は電圧供給線Ｖ_LCに接続される。また、Ｔｒ₂のソース
は画素電極に接続される。このように、信号線の信号を
間接的に画素電極に伝達する機構を採用したことが本発
明の特徴とすることであり、従来のように信号線の信号
が直接、画素に接続されている場合には動作時間の点で
極めて制約が多かったのであるが、間接的に画素に接続
することによって時間に余裕が出る。

【００２１】すなわち、信号線の信号は、それ自体は画
素電極に印加されないので、Ｔｒ₁を通過した信号が予
定されていたものより大きく変動してしまっていても、
Ｔｒ₂の制御に適する範囲に収まっていれば、画素電極
に印加される電圧は常に一定の値をとる。

【００２２】すなわち、先に述べたように選択線の信号
パルスの幅は極めて短く、通常で７０μｓｅｃ、デジタ
ル階調をおこなうような特殊な場合には、その１０数分
の１から数１００分の１の幅しかない。このような短時
間では、各ＴＦＴの特性のばらつきによって、最終的
に、画素電極に保持される電圧は大きく異なってしまう
ことがよくある。

【００２３】一方、本発明の動作を解析してみると、Ｔ
ｒ₁に印加される電圧パルスの幅はやはりそのように極
めて短時間であるので、そのソース電圧も大きく異なっ
てしまうのであるが、しかしながら、その電圧は、画素
電極に印加されるのではなく、第２のＴＦＴ、Ｔｒ₂の
ゲイト電極に印加されるのであるため、ある程度、ＴＦ
Ｔごとにばらつきがあったとしても、最悪の特性を有す
るＴＦＴのソースの電圧がＴｒ₂を制御できるのに十分
であればよい。

【００２４】もし、そのように条件を設定できれば、Ｔ
ｒ₂のＯＮ／ＯＦＦを制御することによって、画素電極
には電圧供給線Ｖ_LCから一定の電圧を供給できる。すな
わち、画素電極に印加される電圧の大きさについては信
号線の信号は関与しない。信号線の信号はＯＮかＯＦＦ
かを伝えるだけである。

【００２５】また、このＴｒ₂の動作自体はＴｒ₁に比
べて十分遅くても構わないことに注目すべきである。す
なわち、Ｔｒ₁のＯＮ／ＯＦＦの動作が終了してから、
Ｔｒ₂が動作するようなことも可能である。というの
は、Ｔｒ₁によってＴｒ₂のゲイト電極には電荷が閉じ
込められており、したがって、次に再びＴｒ₁に信号が
送られるまでの十分に長い時間の間にＴｒ₂は反応すれ
ばよい。したがって、例えば３２階調程度のデジタル階
調をおこなう場合においても、Ｔｒ₂には、アモルファ
スシリコンＴＦＴのような動作の遅いものを使用するこ
とも可能である。

【００２６】さらに、図１（Ａ）の構成では、Ｔｒ₁の
負担を従来のＴＦＴに比べて格段に削減する。従来の方
式では、画素電極に送られる電荷は、全てＴＦＴを通過
しなければならなかった。しかも、最大でも７０μｓｅ
ｃの短い時間に通過する必要があった。しかしながら、
本発明では、Ｔｒ₁を通過する電荷はＴｒ₂のゲイトと
ドレイン間の容量に相当する電荷である。例えば、画素
の大きさを、３００μｍ×３００μｍであり、厚さが６
μｍであるとし、Ｔｒ₂のゲイト電極の大きさを１０μ
ｍ×１０μｍとし、ゲイト絶縁膜の厚さを０．２μｍと
すれば、前者の静電容量は、後者の実に３０倍であり、
また、ゲイト電極の大きさをより小さく、例えば５μｍ
×５μｍとすれば、実に１２０倍にもなる。

【００２７】明らかに、従来の方法にはＴＦＴに過大な
負担がかかっていることが分かる。一方、本発明では、
Ｔｒ₁の負担は従来のＴＦＴの３０〜１２０分の１、あ
るいはそれ以下で済む。このことは、従来の方式に比べ
てＴｒ₁の速度を３０〜１２０倍、あるいはそれ以上と
することが可能となる。例えば、従来の方式を採用する
限りにおいては、アモルファスシリコンＴＦＴでデジタ
ル階調をおこなうことは不可能であった。それは、アモ
ルファスシリコンの移動度が極めて小さいため従来のよ
うに大きな電荷移動を伴う高速動作ができなかったから
である。

【００２８】しかしながら、本発明では、電荷の量は従
来に比べて格段に小さいのでそのことは全く問題ではな
い。したがって、アモルファスシリコンＴＦＴを従来の
１００倍程度の速度で駆動して、６４階調やそれ以上の
デジタル階調をおこなうことができる。アモルファシシ
リコンＴＦＴの作製温度はポリシリコンＴＦＴに比べて
低いので量産性に優れ、生産コストが抑制される。

【００２９】一方、Ｔｒ₂の動作はどうかというと、そ
の動作速度はＴｒ₁の１００分の１以上、好ましくは２
０分の１以上であれば十分である。この場合にはＴｒ₂
を通過する電荷は従来と同様であるが、速度が遅くても
よいので、例えば、３２階調のデジタル階調をおこなう
場合に、Ｔｒ₂にアモルファスシリコンＴＦＴを用いて
もよい。その場合には、Ｔｒ₂のスイッチング速度が、
従来のアモルファスシリコンＴＦＴと同じく７０μｓｅ
ｃとすれば、デジタル階調の最小周期は３３ｍｓｅｃの
３２分の１、約１ｍｓｅｃであるが、Ｔｒ₂の動作速度
はそのわずか７％であるので、全く問題なく動作する。
もちろん、ポリシリコンＴＦＴであれば十分な容量を確
保できることは言うまでもない。

【００３０】また、より高階調表示のためにＴｒ₂の動
作に余裕を持たせる目的で、Ｔｒ₂のチャネル幅を大き
くしてもよいが、その場合には、Ｔｒ₁の負荷であるＴ
ｒ₂のゲイト−ドレイン容量が大きくなるので注意が必
要である。例えば、チャネル幅を５倍にするとＴｒ₂の
駆動能力は５倍になるが、Ｔｒ₁の負荷も５倍になり、
Ｔｒ₁の動作速度は２０％になる。

【００３１】図１（Ａ）の駆動方法の例を図１（Ｂ）に
よって説明する。まず、選択線と信号線には従来と同様
に信号が送られる。ただ、信号線に入力される信号は純
粋なデジタル信号である。一方、電圧供給線には、正と
負が交互に現れる信号が送られる。この信号は選択線と
同じ周期で繰り返される。電圧供給線の信号は、この例
では選択線にパルスが印加されている間は０となるよう
にする。選択線、信号線、電圧供給線の信号をそれぞれ
図中のＶ_G、Ｖ_D、Ｖ_LCに示す。

【００３２】このとき、回路の各点での電圧の変化を調
べる。図１（Ａ）中の点Ｖ₁とＶ₂の電圧を図 1（Ｂ）
のＶ₁、Ｖ₂に示す。まず、Ｔｒ₁のソース側の電圧Ｖ
₁は、選択線と信号線の信号によって、実線のように電
圧が立ち上がり、選択線のパルスが切れることによって
飛び込み電圧による軽い電圧降下があり、その後、放電
によって減衰してゆく。

【００３３】一方、Ｔｒ₂のソース側の電圧、すなわち
画素電極の電圧は、Ｖ₁が電圧状態になったことによっ
て、Ｔｒ₂がオン状態となる。次に、電圧供給線に電圧
が印加されるので、画素電極はその電圧によって、充電
される。ここで、注意しなければならないことは、既に
Ｔｒ₂はＯＮ状態であるので、その充電は、実質的に
は、Ｔｒ₂のオン抵抗と画素電極の容量によって決定さ
れ、極めて立ち上がりが早いということである。

【００３４】さて、本発明では通常は、選択線のパルス
が切れてから一定時間が経過してから電圧供給線に信号
を送るようにする。もちろんパルスが切れると同時に電
圧供給線に電圧を印加してもよいが、特にＴｒ₂に動作
速度の遅いＴＦＴを使用して、デジタル方式（特に本発
明人等の発明である特願平３−１６３８７０、同３−１
６３８７１、同３−１６３８７２、同３−１６３８７３
に述べられた方式）で高階調表示をおこなおうとする場
合には賢明な方法ではない。

【００３５】例えば、６４階調のデジタル階調表示をす
ることを考える。選択線のパルスの繰り返し周期は、最
短で５００μｓｅｃである。選択パルスの幅は、４８０
行のマトリクスでは１μｓｅｃであるが、先述したよう
にＴｒ₁の負荷は小さいので、十分に駆動できる。ま
た、Ｔｒ₁のソース側の電圧が、仮に十分に電圧が上が
りきらなくても、Ｔｒ₂を駆動するに十分な電圧が供給
されていれば問題はない。したがって、Ｔｒ₁までは何
の問題も生じない。すなわち、選択線のパルスがきれた
とき（選択線のパルスが送られてから１μｓｅｃ後）に
はＴｒ₁のソース側は十分な高電圧状態となっている。

【００３６】さて、Ｔｒ₂の駆動能力は最低のもので、
ＯＮ状態となるのに７０μｓｅｃ要するとしよう。しか
しながら、パネルには、より特性の優れたＴＦＴが存在
することがある。ある画素のＴｒ₂に対応するＴＦＴ
は、６０μｓｅｃでＯＮ状態となるかもしれない。この
ような違いは、活性化層の膜質の微妙なちがいによって
もたらされる移動度の差に、フォトマスクの微妙なちが
いによってチャネル幅やチャネル長が異なることが重畳
されて生じる。

【００３７】もし、そのようなさまざまな特性のＴＦＴ
を搭載したパネルにおいて、選択パルスが切れると同時
に、あるいは選択パルスが持続している間から電圧供給
線Ｖ_LCに電圧を印加したとすると、ある画素では、６０
μｓｅｃ後には充電が完了し、ある画素では充電が完了
するまで７０μｓｅｃの時間がかかる。その差は１０μ
ｓｅｃで、充分、小さいように思えるが、これは、上記
最小繰り返し周期５００μｓｅｃの２％である。

【００３８】６４階調を達成するには、画素ごとのパル
スの持続時間は１．６％以内に抑えなければならないの
にこのように２％もの大きな差が生じてしまうと、実
際、６４階調の表示はもはや意味がない。もちろん、Ｔ
ＦＴの特性をそろえることによって対処できるが、その
結果、歩留りが低下することは本発明の意図することで
はない。

【００３９】一方、選択線のパルスが切れてから８０μ
ｓｅｃや１００μｓｅｃ後に、電圧供給線に電圧を印加
した場合はというと、すでに全てのＴｒ₂はＯＮ状態で
あるので、全ての画素が問題なくほぼ同一時間に電圧状
態となる。このときの充電までに要する時間に関して、
画素の関与するパラメータは、画素容量と、Ｔｒ₂のＯ
Ｎ抵抗である。ＯＮ抵抗は１０⁶Ω程度、画素電極の容
量は１０^-13Ｆ程度であるので、この時定数は１００ｎ
ｓｅｃである。

【００４０】したがって、どんなに画素ごとの時定数が
ばらついても、そのばらつきが時定数の５０％以内であ
れば、それは１００ｎｓｅｃの違いであり、繰り返し周
期５００μｓｅｃに比べると極めて小さく（０．０２
％）、上述の６４階調の条件（ばらつき、１．６％以
内）を満たす。したがって、このように、一定の猶予を
もってから電圧供給線に電圧を供給する方法は高階調表
示に有利である。

【００４１】電圧供給線の電圧を切る時も同じ配慮を払
わなければならない。この過程では選択線にパルスが印
加される前に電圧供給線の電圧を解除することが望まれ
る。そのようにすることによって、画素に保持されてい
た電荷を確実に放出できるからである。

【００４２】例えば、選択パルス印加時も電圧供給線に
電圧がかかったままであると、Ｔｒ₁が選択されなかっ
た場合（すなわち、信号線には信号がこなかった場合）
には、Ｔｒ₂のゲイト電極にあった電荷はなくなり、自
動的にＴｒ₂はＯＦＦ状態となり、結局、意図に反して
画素に電荷が取り残されることとなる。

【００４３】そのようなことをを避けるには、選択線に
パルスがくる前に、電圧供給線の電圧を０として、画素
の電荷を全て放出しておくことが望まれる。すなわち、
電圧供給線の電圧を０にしてから選択パルスを印加する
までに時間τだけ間を置く。もっとも、この電荷放出に
要する時間は先の時定数程度であるので、それほど神経
質になる必要はない。

【００４４】第２の周期では、電圧供給線の電圧は負と
し、交流化をおこなう。やはり、選択パルスが切れてか
ら一定の時間が経過したのちに電圧供給線に負の電圧を
供給する。従来の方法では、交流化をおこなうには信号
線の信号の極性を反転させていたが、本発明では、図１
（Ｂ）に示すように信号線の信号の極性を反転させる必
要はない。

【００４５】また、図から明らかなように、従来のよう
な飛び込み電圧による電圧の変動はＶ₁に限られ、画素
に印加される電圧にはそのような変動はまったくない。
また、自然放電による減衰もない。これは、従来の方式
では、画素に印加される電圧は画素電極に保持された静
電気であったのに対し、本発明では、画素に印加されて
いる電圧が常に定電圧の電圧供給線から供給されたもの
であるからである。この違いはまさに本発明の特徴とす
るところである。

【００４６】また、素子のばらつきを考慮する目的でＴ
ｒ₁の特性が良くない場合を図中に点線で示した。すな
わち、素子の特性が良くないため、Ｔｒ₁のソース電圧
は、立ち上がりが悪くて、ドレインの電圧に達せず、ま
た、寄生容量が大きくて飛び込み電圧の影響が大きく、
さらに、自然放電も大きい様子を示している。このよう
なＴＦＴと実線で示すような特性のＴＦＴを同じパネル
に搭載した場合には、従来の方式では、色むらがひどく
て、使用できないのであったが、本発明では何ら問題と
ならない。

【００４７】すなわち、例え、点線で示されたような特
性を示すＴＦＴであっても、最終的な（電圧供給線の電
圧が０になるときの）ソースの電圧がＴｒ₂の制御をお
こなうに十分なものであれば何ら画素電極には影響がな
いからである。

【００４８】図にも示したように、Ｖ₁が点線で示され
るような場合でも、Ｖ₂にはその影響はほとんどない。
従来は、このＶ₁の電圧のばらつきをいかに小さくする
かということが最大の問題であった。そのため歩留りが
上がらず、生産コストが高かった。本発明では、従来に
は不良とされていたようなパネルであっても、十分に使
用できる。

【００４９】例えば、図１（Ｂ）のＶ₁で点線で示され
るような特性のＴＦＴが多く含まれているようなパネル
であっても、例えば、その電圧が、Ｔｒ₂のしきい値電
圧以上となるように、選択線および信号線の電圧を高く
設定してやればよい。当然のことながら、電圧を高く設
定し過ぎた為に、良品のＴＦＴを破壊するようなことが
あってはならない。

【００５０】実際には、本発明人らの試作では、１０行
１０列（１００素子）の小規模なパネルにおいて選択パ
ルスの高さを１５Ｖ、信号線の電圧を１０Ｖとしたと
き、Ｖ₁が、５Ｖ以上であるＴＦＴを９０％以上形成す
ることは極めて容易なことであった。この過程での歩留
りは９５％以上であった。この場合には、さらに、ＴＦ
Ｔのゲイト電圧およびドレイン電圧を５Ｖ引き上げる
と、９９％のＴＦＴにおいて５Ｖ以上が達成できた。し
かも、このような操作によって破壊されるＴＦＴはなか
った。

【００５１】しかしながら、従来の方式を採用したので
あれば、このようなパネルでは、白黒の表示すらおぼつ
かないものであった。すなわち、上記のパネルでは、Ｖ
₁は、平均値が７．２Ｖで±０．９Ｖの範囲には６０％
しかなかった。その場合には、たった８階調の階調表示
をおこなうのであっても４０％のＴＦＴは適さないとい
うことであった。もし、９０％以上のＴＦＴが、Ｖ₁＝
（７．２±０．９）Ｖの範囲に入るようにパネルを選別
すれば、歩留りは著しく低下した。もちろん、この試作
は条件の不十分なものであったので、条件を最適化すれ
ば歩留りを上げることは可能であるが、より大規模なデ
ィスプレーを作製するにあたっては非常な労力を要する
ものである。

【００５２】本発明では、１つの画素に最低２つのＴＦ
Ｔを形成しなければならないので、その分、歩留りが低
下することが懸念されるが、そのＴＦＴに要求される特
性は、上述のように従来の方式によるものに比べて基準
が緩いのでそのこと自体が歩留りの低下につながること
はほとんどない。

【００５３】図１の場合には各列ごとに選択線と電圧供
給線が設けられている。そのために従来の方法に比べて
配線が２倍となり、画素の開口率が低下するおそれがあ
る。実際には既存の液晶ディスプレー装置でも、選択線
に平行に配線を形成して、これを付加容量配線としても
ちいることが、特にＴＦＴでの寄生容量が問題となった
アモルファスシリコンＴＦＴを用いたものでは必要とさ
れていたので、配線の密度が増加して開口率が低下する
ということは従来の技術に比べて不利なことではない
が、その端子接続を考慮した場合、確かに２倍の実装密
度が要求される。この問題を解決するには、図３に示す
ような方法を採用することが出来る。

【００５４】図３（Ａ）では、隣接した２列の画素列の
電圧供給線を共有した構造とした。このような構造をと
ることによって、配線の密度を図１の方法に比べて２５
％削減でき、従来の理想的なアクティブマトリクス方式
の１．５倍の実装密度に抑えることができる。同様に、
隣接する３列の画素列ごとに１つの電圧供給線をもうけ
るという方法も、あるいは、それ以上の多くの列で１つ
の電圧供給線を共有することも可能である。全ての画素
列が電圧供給線を共有することは可能であるが、その場
合には画素の構造が特殊なものであると同時に、特殊な
駆動をする必要がある。

【００５５】図３（Ａ）の駆動例を同図（Ｂ）を用いて
説明する。Ｖ_G、Ｖ_G’は、それぞれ上と下の選択線の
信号を、Ｖ_Dは、信号線の信号を、Ｖ_LCは電圧供給線の
信号を示し、また、Ｖ₁、Ｖ₂において実線は、図３
（Ａ）中の点Ｖ₁、Ｖ₂の電圧（上の画素）の、破線は
点Ｖ₁’、Ｖ₂’の電圧（下の画素）の電圧を示す。選
択線の信号および信号線の信号は従来あるいは図１の場
合と同様である。しかしながら、電圧供給線の信号は図
１の場合とは異なり、上下２つの信号線のパルスが持続
している間は電圧状態ではない。すなわち、上下２つの
画素の電荷が移動する必要があるからである。

【００５６】まず、上の選択線にパルスが送られる。こ
のとき、信号線には信号が来ているので、上の画素のＴ
ＦＴ（Ｔｒ₁）はオン状態となり、Ｖ₁は電圧状態とな
る。したがって、上の画素の第２のＴＦＴ（Ｔｒ₂）も
ＯＮ状態となる。続いて、下の選択線にパルスが送られ
るが、そのときには信号線は電圧状態でないので、
Ｖ₁’は電圧状態とはならない。したがって、下の画素
のＴＦＴ（Ｔｒ₁’）はＯＦＦ状態のままであり、ま
た、下の画素の第２のＴＦＴ（Ｔｒ₂’）もＯＦＦ状態
を保つ。

【００５７】一方、両選択線のパルスが途切れてから、
共通の電圧供給線に信号が送られる。その結果、ＯＮ状
態であるＴｒ₂を通って上の画素電極に電圧が供給さ
れ、画素は定電圧状態となる。一方、下の画素では、Ｔ
ｒ₂’がＯＦＦ状態であるので画素電極は電圧状態では
ない。

【００５８】このようにして、１周期が経過して、再
び、この画素の選択線にパルスが送られる。その直前
に、あるいは同時に電圧供給線のパルスが切られるの
で、電圧状態であった上の画素の電荷は、ＯＮ状態のＴ
ｒ₂を経由して流れ、上の画素は電圧状態でなくなる。

【００５９】さて、今度は、選択線のパルスと信号線の
信号から上の画素は選択されず、下の画素が選択される
こととなる。したがって、Ｔｒ₁はＯＦＦ状態のまま
で、また、Ｔｒ₂もＯＦＦ状態を保つ。一方、Ｔｒ₁’
はＯＮ状態となり、したがって、Ｔｒ₂’はＯＮ状態を
持続することとなる。その後、電圧供給線に電圧が加え
られ、ＯＮ状態のＴｒ₂’を経由して下の画素電極に電
圧が加えられる。上の画素電極には電圧は印加されな
い。

【００６０】図３では、Ｖ₁とＶ₁’での電圧の比較に
よって２つのＴＦＴ、Ｔｒ₁とＴｒ₁’のトランジスタ
特性が著しく異なる様子が示されている。Ｔｒ₁は、電
圧の立ち上がりもよく、飛び込み電圧の低下も少なく、
自然放電も小さく、極めて優れた特性を示す。一方、Ｔ
ｒ₁’は、これらの全てにわたって特性が劣っている。
通常は、このような特性の大きく異なるＴＦＴを同じデ
ィスプレー上に形成するとむらがひどくて階調表示等の
精密な動作の必要なディスプレーには使用できなかった
のである。

【００６１】しかしながら、本発明では、例えＴｒ₁’
の特性が他と比べて劣っていたとしても、１周期の間、
第２のＴＦＴ、Ｔｒ₂’のしきい値電圧以上であれば、
また望ましくは、電圧供給線に印加される以上の電圧で
あれば、画素電極には一定の電圧を供給でき、そのため
にむら等の問題はない。すなわち、従来であれば不良と
されていたパネル（ＴＦＴ）を使用できる。そのために
は、最も特性の悪いＴＦＴが上記の条件を満たすように
信号線の電圧や選択線の電圧を調整すればよいのであ
る。このようにして、結果的にそれまで不良とされてき
たパネルを使用できるので、歩留りの向上や製造コスト
の低下をもたらす。

【００６２】本発明によって、従来ではとても使用に耐
えられないと考えられてきたような特性の悪いＴＦＴで
も十分に使用できる例を図４を用いて説明しよう。図４
（Ａ）には、本発明で使用する回路を示してあるが、必
要なＴＦＴや画素（キャパシタとして機能する。Ｃ₃と
表示する。）以外にＴＦＴの寄生容量が存在することが
知られており、このような寄生容量はしばしば、液晶デ
ィスプレーでは問題を引き起こしていた。

【００６３】代表的な問題は、既に何度も説明した飛び
込み電圧である。これは、ＴＦＴのゲイトとソースの間
の寄生容量Ｃ₁によって、ソース側のキャパシタ（従来
の回路では画素電極の容量、本発明では第２のＴＦＴ、
Ｔｒ₂のゲイトとドレイン間の容量）とゲイト配線が容
量結合し、電圧を変動させるものである。その電圧幅Δ
Ｖは、図４の例では、 ΔＶ＝Ｃ₁Ｖ_G／（Ｃ₁＋Ｃ₂）で示される。本発明では、Ｃ₂の大きさは、Ｔｒ₂のゲ
イト電極の大きさとゲイト絶縁膜の厚さ、誘電率によっ
て決定される。特に本発明では、第１のＴＦＴ、Ｔｒ₁
の駆動の負担を低減するために、この容量は小さく設定
することが有利である。例えば、画素の持つ容量の１％
以下とする場合がある。このような小さな負荷とするこ
とによって、従来の１００倍の高速で動作させることが
出来る。

【００６４】しかしながら、そのような場合には、Ｔｒ
₁の寄生容量を無視できなくなることがある。典型的に
は、Ｃ₁とＣ₂の大きさが同等となる場合もある。従来
のＴＦＴでは、Ｃ₁はどのような場合においても画素容
量よりも１桁程度小さかったので、電圧の変動は問題で
はあったが、これほど、その比率が大きくなることはな
かった。例えばＣ₁とＣ₂が同じであるとすると、ゲイ
ト電極に印加される電圧の半分の電圧が変動することと
なる。図４（Ｂ）にその例を示す。

【００６５】同図において上には、Ｎチャネル型ＴＦ
Ｔ、Ｔｒ₁のゲイト電極にかけられる電圧Ｖ_G（実線）
と信号線（ドレイン配線）に印加される電圧Ｖ_D（破
線）が示されている。また、下にはソース側の電圧の変
化が示されている。例えば、Ｖ_Gを３０Ｖ、Ｖ_Dを２０
Ｖとしよう。ゲイト電極に電圧が印加されている間は、
電圧は増加して、やがて２０Ｖで一定となる。しかしな
がら、ゲイト電圧が０になると同時に、上記の飛び込み
電圧効果によって、Ｖ_Gの電圧の半分の電圧が失われ、
降下する。すなわち、１５Ｖの電圧降下がおこり、結果
的には５Ｖの電圧しか残らない。

【００６６】このようなことは本発明にとって致命的な
ことではない。というのは、最悪の特性を有するＴＦＴ
によっても５Ｖ程度の電圧が残るのであれば、これはＴ
ｒ₂のしきい値電圧以上であるから、画素に電圧を供給
することが出来る。もちろん他にはもっと特性のよいＴ
ＦＴもあって、電圧降下も小さく、１０Ｖ以上の電圧が
Ｔｒ₂のゲイト電極にかかる場合もあるだろうが、どの
ようなＴＦＴによっても、等しく電圧供給線に印加され
た電圧が画素に供給され、したがって、色むら等の問題
はない。従来の方式では、ＴＦＴの特性がばらばらであ
ると、それが、そのまま画質の劣化となった。最も特性
の悪いＴＦＴに合わせるために電圧を大きくすると、最
も特性のよいＴＦＴを有する画素では液晶に過大な電圧
がかかることがあった。本発明ではそのような心配はな
い。というのは、最悪のＴＦＴを基準にしたときに最も
高い電圧が印加されるのはＴｒ₂のゲイト電極である
が、その耐圧は液晶材料よりも数倍から十数倍高いから
である。

【００６７】さて、本発明ではこのような電圧降下は特
に問題とはならないという見方を紹介したが、別な考え
ではこれは重大な問題となる。すなわち、極めて電圧の
高いパルスが行き交うのであるからその消費電力が増大
するという考えである。また、３０Ｖもの電圧が漏れる
ことがあれば、他の駆動回路や装置に重大なダメージを
与え、また人体にも損傷を与える恐れがある。そこで、
この問題を解決する方法を図４（Ｃ）に示す。

【００６８】図４（Ｃ）では、ゲイト電極には正の、ド
レインには負の電圧を印加するようにした。このように
すると、ゲイト電極とドレイン電極の間の電位差は１０
Ｖであるので、図４（Ｂ）の場合と同じだけのＴＦＴの
駆動能力が期待される。例えば、Ｖ_Gを５Ｖ、Ｖ_Dを−
５Ｖとしよう。

【００６９】次に、ソース側の電圧の変化を見ると、ゲ
イト電極に電圧が印加されている間は、最初は、電圧は
負に増大して、やがて、ドレイン電圧に等しくなる。そ
して、ゲイト電極の電圧が０になると、ソースの電圧は
寄生容量の効果によって逆に負の電圧が増加することで
ある。その大きさはゲイトの電圧の半分の２．５Ｖであ
り、結局、ソース側の電圧は−７．５Ｖとなる。もし、
Ｔｒ₂が負の電圧で駆動するＰチャネル型トランジスタ
やデプレッション型のトランジスタであれば、選択線と
信号線の電圧を５Ｖの単一電圧として使用でき、極めて
低消費電力であり、また、安全面からの問題も解決され
る。

【００７０】注意しなければならないのは、この場合に
は、信号線の電圧が０であっても、ソース側には、ゲイ
ト電圧の変化によって−２．５Ｖの電圧がかかることで
ある。通常のアモルファスシリコンのＴＦＴではこの程
度の電圧では問題が起こることは少ないかもしれない
が、ポリシリコンＴＦＴによってＴｒ₂のしきい値電圧
が小さいとＯＮ状態となってしまう。そのため、信号が
ないことを意図したつもりであっても信号状態となるこ
ともありうる。このような問題を避けるためには、信号
状態には負の電圧を、非信号状態には正の電圧をＴｒ₁
のドレインに印加するようにすればよい。その場合に
は、信号状態は図４（Ｃ）に示した通りであるが、非信
号状態では、ソース側の電圧は＋２．５Ｖとなり、Ｔｒ
₂がＰチャネル型あるいはデプレッション型であった場
合には反応しない。

【００７１】本発明では、従来の方式と違って、画素の
キャパシタに蓄積される電荷を直接選択線のパルスによ
って除去することはできない。したがって、先に説明し
たように、Ｔｒ₂がＯＮ状態であるときに電圧供給線の
電圧を０にすることによって放電させるという手法を使
用する。この程度の方法でも十分であるが、もっと、積
極的に放電をおこなわせるには図５（Ａ）に示すよう
に、画素電極に接続し、選択線によって制御される第３
のＴＦＴ、Ｔｒ₃を設けてもよい。この場合には、Ｔｒ
₃は選択線にパルスが印加されている間に画素電極に蓄
えられていた電荷を放電させる。しかし、この場合に
は、Ｔｒ₃の寄生容量による飛び込み電圧によって、画
素電圧が思いもよらない変動を受ける事がある。もっと
も、寄生容量が画素電極の容量に比して十分小さければ
その影響は問題はない。

【００７２】また、図５（Ｂ）のように、画素に並列に
抵抗によって自然放電を促進させるような構造としても
よい。このときには、抵抗Ｒの値を、例えば、画素との
時定数が１フレーム程度になるように設定すると良い。
具体的には通常のモ−ドで使用するのであれば３３ｍｓ
ｅｃ、デジタル階調をおこなう場合には、より早く減衰
するように、例えば、６４階調であれば５００μｓｅ
ｃ、２５６階調の場合には１２５μｓｅｃ程度で減衰す
るように設計すると、残像や画像のぼけがなく、鮮明な
画像が得られる。

【００７３】従来のように、画素電極に電荷を蓄えた状
態によって表示をおこなう場合には、このような短時間
で電圧（電荷）が減衰してしまうような回路を設けるこ
とは画素電圧の不安定性をもたらすので、実施すること
は困難であった。すなわち、このような抵抗をもうける
としてもその抵抗値には２０％程度のばらつきがでるこ
とは必至であったので、すると、１フレームの間に電圧
がばらばらの速度で減衰し、１フレーム完了後の電圧の
大きさは２０％程度異なってしまった。

【００７４】しかしながら、本発明では、画素電極の電
圧は電圧供給線の電圧であるので、ほとんどの時間にお
いて一定であるので、この抵抗値のちがいによる表示の
ばらつきということは問題としなくともよい。

【００７５】図５（Ｂ）では、抵抗は、画素電極と並列
に設けられているが、このような配線を形成するとさら
に余分に配線を形成しなければならないので開口率が低
下することに注意しなければならない。

【００７６】図４に関連する説明で述べたが、本発明で
は、ＮＭＯＳとＰＭＯＳの組合せ（ＣＭＯＳ）や、エン
ハンスメント型とデプレッション型の組合せによって、
効率的な動作をおこなうことができる。

【００７７】図６には、そのうち、エンハンスメント型
とデプレッション型の組合せについて示した。すなわ
ち、Ｔｒ₁としてエンハンスメント型ＴＦＴを使用し、
Ｔｒ₂としてデプレッション型ＴＦＴを使用する。この
ときの動作を下の図に示す。

【００７８】ここで、信号線Ｖ_Dの電圧表示において、
正の信号はＯＮ、負の信号はＯＦＦとする。最初は画素
にＯＮの情報を伝えるために、選択線のパルスが印加さ
れたときの信号線の電圧は正とされる。このときには、
Ｖ₁の電圧は正となるが、飛び込み電圧の効果によって
大きく低下する。例えば、選択パルスは１０Ｖ、信号線
の電圧は±８Ｖとする。また、飛び込み電圧の大きさを
選択パルスの半分とする。すなわち５Ｖである。したが
って、Ｖ₁は３Ｖである。選択パルスの持続時間の間に
十分に充電ができなかった場合にはそれ以下となる。

【００７９】Ｔｒ₂はＮＭＯＳのデプレッション型であ
るので、Ｖ₁が正であれば、ＯＮ状態である。この後、
電圧供給線に正の電圧が印加されるが、Ｔｒ₂はＯＮ状
態であるので、画素電極はただちに正に帯電する。次の
選択パルスが来る前に電圧供給線の電圧が０となり、画
素電極の電圧はただちに０となる。そして、今後は、実
線のように信号線に負の電圧が印加されたとしよう。す
ると、Ｖ₁は負の値を示す。そして、飛び込み電圧の効
果も加わり、−１３Ｖの電圧が印加される。するとＴｒ
₂はＯＦＦ状態となる。したがって、電圧供給線に、今
度は負の電圧が供給されても、画素は帯電しない。

【００８０】もし、点線のように、引続き信号線に正の
電圧が供給されればＶ₁は、点線に示すように、最初の
周期と同じように正の信号が示されるので、Ｔｒ₂はＯ
Ｎ状態のままであり、したがって、電圧供給線に供給さ
れた負の電圧によって画素電極が直ちに充電される。

【００８１】ＣＭＯＳの場合については図７に示す。こ
こで、Ｔｒ₁がＮＭＯＳで、Ｔｒ₂がＰＭＯＳである
が、これは逆であってもよい。図７の下の部分にはその
動作例を示した。ここで、信号線Ｖ_Dの電圧表示におい
て、正の信号はＯＦＦ、負の信号はＯＮとする。最初は
画素にＯＦＦの情報を伝えるために、実線のように選択
線のパルスが印加されたときの信号線の電圧は正とされ
る。このときには、Ｖ₁の電圧は正となるが、飛び込み
電圧の効果によって大きく低下する。例えば、選択パル
スは１０Ｖ、信号線の電圧は±８Ｖとする。また、飛び
込み電圧の大きさを選択パルスの半分とする。すなわち
５Ｖである。したがって、Ｖ₁は３Ｖである。選択パル
スの持続時間の間に十分に充電ができなかった場合には
それ以下となる。

【００８２】Ｔｒ₂はＰＭＯＳであるので、Ｖ₁が正で
あれば、ＯＦＦ状態である。この後、電圧供給線に正の
電圧が印加されるが、Ｔｒ₂はＯＦＦ状態であるので、
画素電極は充電されない。次の選択パルスが来る前に電
圧供給線の電圧が０となる。そして、今後は、実線のよ
うに信号線に負の電圧が印加されたとしよう。すると、
Ｖ₁は負の値を示す。そして、飛び込み電圧の効果も加
わり、−１３Ｖの電圧が印加される。するとＴｒ₂はＯ
Ｎ状態となる。したがって、電圧供給線に、今度は負の
電圧が供給され、画素電極は直ちにこの電圧によって充
電される。

【００８３】もし、この２つの周期にわたって、画素を
ＯＮ状態とするのであれば、点線のように信号線に電圧
を印加すればよい。すなわち、Ｖ₁は、いずれも点線に
示すように、負の信号となり、Ｔｒ₂はＯＮ状態を継続
する。したがって、電圧供給線に供給された電圧によっ
て、最初は正に、２度目は負に、画素電極が充電され
る。

【００８４】本発明を用いてデジタル階調をおこなう場
合の信号の例を図８を用いて説明する。回路としては、
図７で示されるような、Ｔｒ₁にＮＭＯＳを、Ｔｒ₂に
ＰＭＯＳを用いたＣＭＯＳ型を採用する。図８の例は３
２階調表示の場合であるが、より高階調表示をおこなう
ことももちろん可能である。詳細については、本発明人
らの発明の特願平３−２０９８６９を参照にすればよ
い。

【００８５】デジタル階調にはいくつかの方式が考えら
れるが、駆動装置への負担を低減するのに最適な方法
は、液晶画素に電圧が印加される時間を、複数のパルス
の和によって実現し、表現する方法であり、図８の例で
は、液晶画素に印加される最短パルス幅を、３３ｍｓｅ
ｃの３２分の１、１ｍｓｅｃ程度とする。これを図８で
は、Ｔ₀と表現する。もちろん、その時間は多少の減少
があっても構わない。例えば、先に説明したように、本
発明の特徴であるＴｒ₂の動作が均等におこなわれるよ
うに、画素に電圧の印加される時間を遅らせる場合に
は、当然のことながら上記の時間より短くなる。例え
ば、１ｍｓｅｃの７０〜９０％が用いられることがあ
る。

【００８６】しかしながら、選択線のパルスの最小繰り
返し周期は、１フレーム周期（例えば３３ｍｓｅｃ）の
３２分の１程度であり、それが著しく少なかったり、多
かったりすることは望ましくない。

【００８７】図８では、最初に選択線にパルスが印加さ
れてから、Ｔ₀秒後に、再びパルスが印加される。その
後、選択線に印加されるパルスの間隔は１６Ｔ₀、２Ｔ
₀、８Ｔ₀、４Ｔ₀と変化し、１フレームが終了する。
選択線のパルスの幅はＬＣＤマトリクスの行数を考慮し
て決定される。ここでは、行数を４８０行とすると、１
行あたりに許される最小の時間は、２μｓｅｃである
が、パルスの重なりをさけるため、１μｓｅｃとする。
これは従来の通常のアナログ表示方法の３０〜７０μｓ
ｅｃに比べると十分に速い。しかしながら、このような
高速動作が要求されるけれども、負荷が従来の方式に比
べて著しく小さいと何ら問題とならない。これも本発明
の特徴である。なお、選択線のパルスの高さは１０Ｖと
した。

【００８８】一方、信号線には正あるいは負の信号が入
力される。正の信号が入力される場合には、画素に供給
される電圧は０に、逆に負の場合には画素が電圧状態と
なるように設計される。信号線に印加される信号の電圧
は±８Ｖとした。

【００８９】Ｔｒ₁としては、飛び込み電圧の変動（電
圧降下）が、ゲイト電圧の２５％、また、時間Ｔ₀後の
電圧は９０％（時間１６Ｔ₀経過後は５０％）に減衰す
る特性を有するものを用いた。この特性は、かなり悪い
もので、従来のＴＦＴ方式のＬＣＤでは使用できないも
のであった。しかしながら、以下に示すように、本発明
では十分に使用に耐える。

【００９０】図８中のＶ₁に示すように、Ｔｒ₁のソー
ス側の電圧は、最初のＴ₀と次の１６Ｔ₀の間は正の電
圧を示すが、続く２Ｔ₀と８Ｔ₀の間は、負の電圧を示
す。そして、最後の４Ｔ₀の間は、再び正の電圧とな
る。

【００９１】一方、電圧供給線には、選択線に同期した
パルス信号が送られる。そのタイミングは、その持続時
間が、選択パルスの間隔に比例するように、例えば、最
初の選択パルスから次の選択パルスの間では選択パルス
が終了してから１０μｓｅｃ後に開始し、次の選択パル
スが開始する１０μｓｅｃ前に終了し、さらに、２つめ
の選択パルスが終了してから１６０μｓｅｃ後に開始し
て、３つ目の選択パルスの開始する１６０μｓｃ前に終
了するようにしてもよい。このようにすると、各パルス
の持続時間が、きれいな整数比で表現される。

【００９２】しかしながら、そのような面倒なことをし
なくとも、単に選択パルスが終了してから、一定時間後
に開始して、次の選択パルスが開始する一定時間前に終
了するというようにしても実質的には問題はない。

【００９３】例えば、選択パルスの終了後、１０μｓｅ
ｃ後に、電圧供給線のパルスを開始して、次の選択パル
スの開始前、１０μｓｅｃ後に、電圧供給線のパルスを
終了するというようにした場合、最初の電圧供給線のパ
ルスの持続時間は、０．９８ｍｓｅｃであり、次のパル
スの持続時間は１５．８ｍｓｅｃであり、その比率は、
１：１６．１２であり、理想的な比率１：１６とは違う
のであるが、その違いは、最小パルス幅の１２％であ
り、１６階調表示にはほとんど問題とならない。したが
って、ここでは、図８に示すように後者の方式を採用す
る。

【００９４】この電圧供給線のパルスを、フレームごと
にその符号を反転してやれば交流化表示ができることは
言うまでもない。対向電極の電位は、常に接地レベルに
保っておくことが望ましい。画素電極の電圧は、Ｖ₁と
Ｖ_LCによって決定され、最初の２つの期間、Ｔ₀と１６
Ｔ₀では、Ｖ₁が正であるので、画素の電圧Ｖ₂は０で
あるが、続く２Ｔ₀と８Ｔ₀の期間では、Ｖ₁が負であ
るので、Ｖ₂は電圧状態となる。しかし、最後の４Ｔ₀
ではＶ₂は再び０となる。

【００９５】結局、この３１Ｔ₀（３１μｓｅｃ）の間
に、電圧状態が１０Ｔ₀（１０μｓｅｃ）だけあったの
で、３２段階のうちの１１段階目の表示（１段階目の表
示は電圧状態が全くなかった状態である）ができたこと
になる。このように、本発明によってデジタル階調を精
度良くおこなうことができる。

【００９６】本発明では、マトリクスの列数は、従来と
同じであるが、行数は、電圧供給線の分だけ多い。ま
た、そのドライバー回路との接続にあたっては、従来の
ＴＡＢによる装着のように、画一的に行うことはほとん
ど不可能であるので、特別な実装方法を用いる必要があ
る。ＴＦＴに、セルフアライン方式のポリシリコンＴＦ
Ｔを用いた場合には、ドライバーのような周辺回路も画
素の駆動回路を形成する時に同時に形成でき、そのため
各配線の接続による歩留りの低下を心配する必要はな
い。

【００９７】しかしながら、アモルファスシリコンＴＦ
ＴやポリシリコンＴＦＴであってもセルフアライン方式
でないものを使用する場合には、別にドライバーＩＣを
各端子に接続する必要がある。あるいは、セルフアライ
ン方式のポリシリコンＴＦＴであっても、２５６階調の
ような高階調表示をおこなう場合には高速のドライバー
が要求され、その場合には、もはやポリシリコンＴＦＴ
でも動作させることができない。したがって、外部のド
ライバーＩＣが必要となる。

【００９８】そのような場合には、例えば、図９に示す
ように選択線に接続したドライバーＩＣ９０４をパネル
９０１の左側に、電圧供給線に接続したドライバーＩＣ
９０５をパネルの右側に装着し、左側には、選択線の端
子だけを、右側には、電圧供給線の端子だけを露出させ
ることによって、各配線の接続をおこなえばよい。

【００９９】図９では、従来によくおこなわれたよう
に、マトリクス９０２を上下に２分割し、パネルの上下
に信号線に接続するドライバーＩＣ０３をそれぞれ接続
する。このようにすると、見掛け上、独立なパネルが２
枚あることになり、各パネルの選択線および電圧供給線
の配線数を半分に減らすことができる。このことによっ
て、選択パルスの幅を大きくすることができ、特に高階
調表示をおこなう場合には有効である。

【０１００】本発明を実施せんとすれば、公知のＴＦＴ
作製技術を使用すればよい。その詳細については以下の
実施例で説明する。

【０１０１】

【実施例】

『実施例１』図１０および図１１は、予め１画素に２
つのＴＦＴを作製した上で、各電極間を金属配線によっ
て接続する方法を示すものである。図１０はその作製過
程の断面図を、図１１はその作製過程の上面図（上から
見た図面）を示す。予め作製するＴＦＴは、２つとも同
じ種類のＴＦＴであってもよいし、ＰＭＯＳとＮＭＯＳ
のＴＦＴ、また、デプレッション型とエンハンスメント
型のＴＦＴというように、違う種類のＴＦＴであっても
よい。図では、プレーナー型のＴＦＴを示したが、スタ
ガー型でも、逆スタガー型でもよく、また、セルフアラ
イン方式を用いて不純物領域（ソース、ドレイン）が形
成されたものでも、非セルフアライン方式によるもので
もよい。

【０１０２】従来の方法によって、アナログ階調やデジ
タル階調等を行う場合には、ＴＦＴの寄生容量が問題と
なるためにセルフアライン方式を採用することが望ま
れ、また、アモルファスシリコンＴＦＴでは、セルフア
ライン方式が採用できないので、極めて微細なマスク合
わせ技術を駆使して寄生容量を削減することがなされて
いたが、本発明では、寄生容量が適当に存在していて
も、むしろ、寄生容量によって、効果的な動作が期待で
きることもある。そのことが本発明の特徴ともなりえる
ことは先に述べたとおりである。もちろん、寄生容量は
少ない方が周辺回路の負担は少ないので望ましいことは
言うまでもない。

【０１０３】このような、ＴＦＴを作製した様子を図１
０（Ａ）および図１１（Ａ）に示す。ここには、既に２
つのＴＦＴ、１０７と１０８が形成されている様子を示
した。ここで、１０１はガラス等の基板であり、１０２
は、基板からＴＦＴにナトリウム等の可動イオンが侵入
することを防ぐためのブロッキング層であり、窒化珪素
や酸化アルミニウム等が適している。

【０１０４】また、１０３は、このようなブロッキング
層とＴＦＴの半導体との界面準位の形成を防止する目的
で設けられる酸化珪素等の絶縁膜である。１０４は半導
体被膜であり、図では、プレーナー方式を採用したの
で、ここに、不純物領域が形成されている。被膜の厚さ
は２０〜１００ｎｍが好適であった。セルフアライン方
式を採用する場合には、この被膜は最終的にはポリシリ
コンとなることが望まれる。１０５はゲイト絶縁膜とし
て機能する絶縁膜で、スパッタ法によって形成された酸
化珪素膜やＥＣＲ−ＣＶＤ法によって形成された酸化珪
素膜がその目的には適している。厚さは５０〜２００ｎ
ｍが好適であった。１０６は、ゲイト電極であり、不純
物導入にセルフアライン方式を採用する場合には、高濃
度不純物ドープされたシリコン等の半導体材料やクロ
ム、タングステン等の耐熱金属等がその目的に適してい
る。そして、図１０（Ａ）および図１１（Ａ）の段階で
は、これらのゲイト電極は露出してある。

【０１０５】次に、図１０（Ｂ）および図１１（Ｂ）に
示すように、ＴＦＴ１０７のソース領域とドレイン領域
に穴を明け、金属被膜を形成して、エッチングし、ドレ
イン領域を信号線１１０に接続する。また、同時にソー
ス領域を金属配線１０９によって、もう一方のＴＦＴ、
１０８のゲイト電極に接続する。このとき、ＴＦＴ１０
８のゲイト電極は露出されているので、穴明けの工程は
不必要である。

【０１０６】その後、層間絶縁膜１１１を形成して、図
１０（Ｃ）および図１１（Ｃ）に示すように、ＴＦＴ１
０７のゲイト電極とＴＦＴ１０８のドレイン領域に穴を
開け、金属被膜を形成して、ＴＦＴ１０８のゲイト電極
を信号線１１３に、またＴＦＴ１０８のドレイン領域を
電圧供給線１１２に接続する。層間絶縁膜は絶縁特性の
よいものが本発明を実施するうえで適している。なぜな
らば、本発明では、Ｔｒ₂として機能するＴＦＴのゲイ
ト電極には１フレームの間、電荷が保持されることが望
まれるからである。電荷のリークが全くないことは必要
ではないが、あまりにリークが大きいことは本発明を実
施するうえで重大な障害となる。

【０１０７】最後に、表面平坦化膜１１４を形成したの
ち、図１０（Ｄ）および図１１（Ｄ）に示すように、Ｔ
ＦＴ１０８のソース領域に穴を開け、画素電極とその配
線１１５をＩＴＯ（酸化インディウム−酸化錫合金）等
の透明導電性材料で形成する。以上の工程によって、本
発明を実施できる画素を作製することが出来た。

【０１０８】『実施例２』図１２に本実施例を示す。
図１２は、逆スタガー型のＴＦＴを２つ用いて本発明を
実施する例を説明する断面図である。

【０１０９】図１２（Ａ）に示すように、ガラス基板２
０１上に逆スタガー型のＴＦＴ２０９と２１０が形成さ
れている。ここで、２０２は基板からの可動イオンの侵
入を防ぐブロッキング層であり、窒化珪素等が適してい
る。また、２０３はゲイト電極であり、アルミニウム等
の金属やシリコン等の半導体材料で形成される。特に低
温プロセスによって、歩留りの向上を計る際は、導電率
の低いアルミニウムを選択できる。アルミニウムを使用
する場合、このゲイト電極のうち、ＴＦＴ２０９のゲイ
ト電極は、パターニングのときに既に選択線に接続され
た状態で形成されていることが望ましい。一方、ＴＦＴ
２１０のゲイト電極は電気的に絶縁された状態にある。
また、ゲイト電極の表面には陽極酸化法、その他の方法
で厚さ１０〜３０ｎｍの酸化膜を形成しておくと都合良
かった。

【０１１０】２０４はゲイト絶縁膜であり、これは、層
間絶縁膜としても機能するものを使用するとよい。ま
た、ＴＦＴの活性化領域に関しては、ＴＦＴ２０９で
は、Ｉ型のアモルファスシリコン膜２０５を、ＴＦＴ２
１０では、Ｎ型のアモルファスシリコン膜２０６を形成
した。アモルファスシリコンの代わりにポリシリコンを
使用してもよい。そして、両方のＴＦＴには、Ｎ⁺型の
微結晶シリコン膜２０７を、エッチングストッパー２０
８を使用して形成し、ソース、ドレインとした。このよ
うな構成とすることによって、ＴＦＴ２０９はエンハン
スメント型ＴＦＴとして、また、ＴＦＴ２１０はデプレ
ッション型ＴＦＴとして動作する。

【０１１１】もし、ＣＭＯＳ化をおこなって、図７に示
すような回路を構成しようとすれば、活性化領域（すな
わち２０５と２０６）をどちらもＩ型とし、ソース、ド
レインをＰ型とＮ型にすればよい。ＣＭＯＳ化の場合に
は、アモルファスシリコンを使用するとＰチャネルＴＦ
Ｔの移動度が著しく小さいので、ポリシリコンの方が望
ましい。しかしながら、デプレッション型の場合もそう
であるが、レーザーアニールのような特殊な方法でなけ
れば、ポリシリコンの低温作製は困難である。例えば、
ゲイト電極にアルミニウムを使用する場合にはプロセス
温度が５５０℃以上となると、アルミニウムが劣化する
ので注意が必要である。

【０１１２】図１２（Ａ）の段階では、ＴＦＴ２１０の
ゲイト電極は層間絶縁膜２０４によって、外部との電気
的な接続は一切無い状態になっている。次に図１２
（Ｂ）に示すように、金属被膜を形成して、パターニン
グすることによって、ＴＦＴ２０９のドレインを信号線
２１１に接続し、一方、ＴＦＴ２１０のゲイト電極に穴
を開けて、金属配線２１２を形成して、ＴＦＴ２０９の
ソースとＴＦＴ２１０のゲイトを接続する。

【０１１３】さらに、層間絶縁膜２１３を形成した後、
ＴＦＴ２１０のドレインに穴を開けて、図１２（Ｃ）に
示すように、電圧供給線と接続する金属配線２１４を形
成する。最後に、平坦化膜２１６を形成してから、透明
導電材料によって、画素電極２１７を形成して（図１２
（Ｄ））、本発明を実施する画素の作製を終了する。

【０１１４】『実施例３』図１３に本実施例を示す。
図１３も逆スタガー型のＴＦＴを２つ用いて本発明を実
施する例を説明する。図１３は上面図である。図１３
（Ａ）に示すように、ガラス基板上に選択線として機能
し、かつ、第１のＴＦＴのゲイト電極としても機能する
金属配線３０１と第２のＴＦＴのゲイト電極として機能
する金属配線３０１’を同一被膜のパターニングによっ
て形成する。パターニングの前に上記金属被膜の表面
に、陽極酸化法、その他の方法で厚さ１０〜３０ｎｍの
酸化膜を形成しておくと都合良かった。

【０１１５】さらに、層間絶縁膜としても機能するゲイ
ト絶縁膜を形成した後、半導体被膜３０２を形成した。
さらに、第２のＴＦＴのゲイト電極にコンタクトホール
３０４を形成して、第１のＴＦＴのソース、ドレイン電
極としての高濃度不純物ドープ半導体膜３０５と、第２
のＴＦＴのソース、ドレイン電極としての高濃度不純物
ドープ半導体膜３０３を形成した。このとき、この２つ
の半導体被膜３０３と３０５は同一材料、同一被膜、同
一導電型であっても、異種導電型であっても構わない。
異種導電型とするとＣＭＯＳ化が可能である。

【０１１６】また、半導体被膜３０５のうち、第１のＴ
ＦＴのソースとして機能する部分は、コンタクトホール
３０４を介して第２のＴＦＴのゲイト電極と接続する。
このようにして図１３（Ａ）を得る。次に図１３（Ｂ）
に示すように、金属被膜を形成して、パターニングする
ことによって、第１のＴＦＴのドレインを信号線３０６
に接続する。さらに、層間絶縁膜を形成した後、図１３
（Ｃ）に示すように、第２のＴＦＴのドレインにコンタ
クトホール３０７を、また、ソースにコンタクトホール
３０９を開けて、それぞれ、電圧供給線３０８、画素電
極３１０と接続する。こうして本発明を実施する画素の
作製を終了する。

【０１１７】以上の工程をＣＭＯＳ化した回路の場合に
ついてまとめると以下のようになる。〔〕内数字はマス
の枚数である。（１）選択線３０１、ゲイト電極３０１’の形成
〔１〕（２）ゲイト絶縁膜（層間絶縁膜）の形成（３）半導体層３０２の形成〔２〕（４）エッチングストッパー（図示せず）の形成
〔３〕（５）コンタクトホール３０４の形成〔４〕（６）半導体層３０５の形成〔５〕（７）半導体層３０３の形成〔６〕（８）信号線３０６の形成〔７〕（９）層間絶縁膜の形成（１０）コンタクトホール３０７、３０９の形成
〔８〕（１１）電圧供給線３０８の形成

〔９〕（１２）画素電極３１０の形成〔１０〕すなわち、１０個のマスク工程を経て作製することが出
来る。

【０１１８】『実施例４』図１４に、本発明を実施す
るための実際の回路例を示す。図１４（Ａ）には、その
断面図を、また、同図（Ｂ）は、その上面図を示す。こ
の回路を作製するには以下のようにおこなう。

【０１１９】まず、基板４０１上に第１のＴＦＴのゲイ
ト電極となり、選択線としても機能する配線４０２を形
成する。配線形成後、陽極酸化法等によって、配線の表
面に厚さ１０〜２００ｎｍ程度の酸化膜を形成しておい
てもよい。また、そのゲイト電極あるいは選択線は、図
に示すようにその側面をテーパー状に加工しておいても
よい。このようなテーパー状の断面とすることによっ
て、その段差を緩和し、上に積層される被膜の密着性を
上げ、さらに、微細加工を再現良くおこなうことができ
る。

【０１２０】特に、この例のように、ゲイト電極が選択
線を兼ねる場合には、選択線の抵抗を下げるためにはそ
の幅を広くするか、厚みを増すことが要求されるが、開
口率を維持し、また、チャネル長を短くする意味から、
選択線の幅を広くすることは問題がある。したがって、
選択線の厚みを厚くすることが要求されるのであるが、
選択線の厚さがあまりに大きいとその上に形成する被膜
が、その段差によって障害を受けることとなる。そのよ
うな意味からも、このようなテーパー状の断面は好まし
いものである。

【０１２１】さて、選択線（第１のＴＦＴのゲイト電
極）４０２の上には、ゲイト絶縁膜４０３を形成する。
このゲイト絶縁膜は、層間絶縁膜としても機能するもの
で、その形成後、あるいは形成中に、エッチバック法に
よってその表面の平坦化をおこなうことが望ましい。

【０１２２】そして、このような平坦なゲイト絶縁膜上
に、第１のＴＦＴの活性化半導体膜としてアモルファス
シリコンあるいはポリシリコン、あるいはそれらの中間
状態のものの被膜４０５を形成する。その厚さは２０〜
１００ｎｍとする。また、その上に窒化珪素等の被膜を
形成し、パターニングして、これをエッチングストッパ
ー４０６とする。特に同じ材質の多層の被膜をエッチン
グするにあたって、下層の被膜が上記の如く極めて薄い
場合には、誤って、下層の被膜を切断してしまう恐れが
あるので、このようなエッチングストッパーをもうける
ことは意味がある。また、ＴＦＴのチャネル長は実質的
に、このエッチングストッパーの幅によって決定され
る。

【０１２３】ついで、例えばＮ⁺型のマイクロクリスタ
ルシリコン膜を形成して、これをパターニングして、第
１のＴＦＴのドレイン４０８と、第１のＴＦＴのソース
と第２のＴＦＴのゲイト電極を兼ねた配線４０７を形成
する。本発明では、この配線４０７に蓄積される電荷に
よって、その動作特性が大きく影響を受け、したがっ
て、この部分の配線のキャパシタンスが大きいと、第１
のＴＦＴ（Ｔｒ₁）の負荷が大きくなる。したがって、
高速動作という点からすれば、このように、できるだけ
表面積が小さくなるように配置することが望まれ、本実
施例のように一体物として形成することは、本発明の利
点をさらに強調することとなる。

【０１２４】さて、この状態から、信号線４０９をアル
ミニウム等の金属材料で形成する。第１のＴＦＴのドレ
インは露出されているので、その上に金属配線を重ねて
形成するだけで十分なコンタクトが得られる。

【０１２５】次に、第２のＴＦＴのゲイト絶縁膜として
機能し、さらに、層間絶縁物としても機能する絶縁被膜
４１０を形成する。その材料としては酸化珪素等が望ま
しい。そして、その上に活性化半導体膜４１１としてポ
リシリコン、あるいはアモルファスシリコンとポリシリ
コンの中間状態のものの被膜４１１を形成する。その厚
さは２０〜１００ｎｍとする。また、その上に窒化珪素
等の被膜を形成し、パターニングして、これをエッチン
グストッパー４１２とする。

【０１２６】そして、たとえばＰ⁺型のマイクロクリス
タルシリコン膜を形成し、これをパターンニングして、
第２のＴＦＴのソース、ドレイン４１３を形成する。こ
の状態では、このソース領域およびドレイン領域は露出
した状態であるので、ドレインの上に電圧供給線４１４
をアルミニウムのような金属材料で形成し、また、ソー
スの上にＩＴＯのような透明導電性材料の被膜で、画素
電極４１５を形成するだけで良好なコンタクトが得られ
る。

【０１２７】以上の工程をまとめると以下のようにな
る。ただし、〔〕内数字はマスクの枚数である。（１）選択線４０２の形成〔１〕（２）ゲイト絶縁膜（層間絶縁膜）４０３の形成（３）半導体層４０５の形成〔２〕（４）エッチングストッパー４０６の形成〔３〕（５）半導体層４０７、４０８の形成〔４〕（６）信号線４０９の形成〔５〕（７）ゲイト絶縁膜（層間絶縁膜）４１０の形成（８）半導体層４１１の形成〔６〕（９）エッチングストッパー４１２の形成〔７〕（１０）半導体層４１３の形成〔８〕（１１）電圧供給線４１４の形成

〔９〕（１２）画素電極４１５の形成〔１０〕

【０１２８】すなわち、１０個のマスク工程を経て作製
することが出来る。上記の方法の特徴は１度もコンタク
トホールを形成しないで、回路を作製できることであ
る。コンタクトホールによる配線の接続は、しばしば、
ホールの段差による断線や接触不良をもたらした。本実
施例ではそのような問題は生じない。

【０１２９】

【発明の効果】本発明によって、従来のアナログ階調あ
るいはデジタル階調方式に比べて、著しく歩留りをあげ
ることができるようになった。すなわち、従来の方式で
は不良とされたような粗悪なＴＦＴ素子を使用しても、
以上に説明したような理由から十分な階調表示を得るこ
とができた。その結果、歩留りが向上し、生産コストが
引き下げられるのが本発明の特徴である。しかしなが
ら、低コストでありながら、従来と同様の階調表示、あ
るいは従来以上の階調表示が達成できることも本発明の
特徴である。

【０１３０】本発明を適用する際に、２つのＴＦＴにセ
ルフアライン方式で作製されたポリシリコンＴＦＴを用
いると、高速動作性、高階調表示性に極めて優れたＬＣ
Ｄを作製することができる。

【０１３１】また、２つのＴＦＴに、非セルフアライン
方式のポリシリコンＴＦＴを採用した場合でも、６４階
調以上の階調表示は難無くおこなえ、また、その生産コ
ストも、従来のアナログ方式の１６階調のＬＣＤと同
等、あるいはそれをはるかに下回るコストで生産でき
る。

【０１３２】さらに、２つのＴＦＴに、非セルフアライ
ン方式のアモルファスシリコンＴＦＴを採用した場合に
も、１６階調以上の階調表示能力を有する大面積ＬＣＤ
を安価に製造できる。

【０１３３】このように本発明は、先の見えない低歩留
り高コストによって、先行投資の償却費負担に苦しみ、
赤字垂れ流しで採算の見通しの立たなかった泥沼状態の
液晶ディスプレー業界の救世主となるとともに、従来の
高価な液晶ディスプレーでは想像もできなかった新たな
利用分野を開拓し、従来の経済予想を上回る液晶ディス
プレーマーケットを築く引き金となると本発明人は信じ
るのである。

【図面の簡単な説明】

【図１】本発明のＴＦＴＬＣＤの画素の回路例とその動
作例を示す。

【図２】従来のＴＦＴＬＣＤの画素の回路例とその動作
例を示す。

【図３】本発明のＴＦＴＬＣＤの画素の回路例とその動
作例を示す。

【図４】本発明のＴＦＴＬＣＤの画素の回路例とその動
作例を示す。

【図５】本発明のＴＦＴＬＣＤの画素の回路の例を示
す。

【図６】本発明のＴＦＴＬＣＤの画素の回路例とその動
作例を示す。

【図７】本発明のＴＦＴＬＣＤの画素の回路例とその動
作例を示す。

【図８】本発明を使用して、デジタル階調をおこなう際
の信号波形の例を示す。

【図９】本発明を有するＴＦＴＬＣＤの実装例を示す。

【図１０】本発明の回路を作製する方法の例を示す。

【図１１】本発明の回路を作製する方法の例を示す。

【図１２】本発明の回路を作製する方法の例を示す。

【図１３】本発明の回路を作製する方法の例を示す。

【図１４】本発明の回路を作製する方法の例を示す。

【符号の説明】

１０４・・・・半導体被膜１０６・・・・ゲイト電極１０７・・・・第１のＴＦＴ１０８・・・・第２のＴＦＴ１０９・・・・金属配線１１０・・・・信号線１１２・・・・電圧供給線１１３・・・・選択線１１５・・・・画素電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＧ０９Ｇ 3/36 Ｇ０９Ｇ 3/36

Claims

(57)【特許請求の範囲】

【請求項１】アクティブマトリクス型電気光学表示装置
であって画素と、選択線と、信号線と、電圧供給線と、
第１のトランジスタと、第２のトランジスタとを有し、前記第１のトランジスタは、ゲイトが前記選択線に接続
され、ソースまたはドレインの一方が、前記信号線に接
続され、前記第２のトランジスタは、ソースまたはドレインの一
方が、前記電圧供給線に接続され、ソースまたはドレイ
ンの他方が前記画素に接続され、前記第１のトランジスタの、ソースまたはドレインの他
方が、前記第２のトランジスタのゲイトに接続され、前記第１のトランジスタと第２のトランジスタは、一方
がＮＭＯＳトランジスタであり、他方がＰＭＯＳトラン
ジスタであることを特徴とする電気光学表示装置。
【請求項２】画素と、選択線と、信号線と、電圧供給線
と、第１のトランジスタと、第２のトランジスタとを有
し、前記第１のトランジスタは、ゲイトが前記選択線に接続
され、ソースまたはドレインの一方が、前記信号線に接
続され、前記第２のトランジスタは、ソースまたはドレインの一
方が、前記電圧供給線に接続され、ソースまたはドレイ
ンの他方が前記画素に接続され、前記第１のトランジスタの、ソースまたはドレインの他
方が、前記第２のトランジスタのゲイトに接続され、前記第１のトランジスタと第２のトランジスタは、一方
がＮＭＯＳトランジスタであり、他方がＰＭＯＳトラン
ジスタであるアクティブマトリクス型電気光学表示装置
を駆動するに際し、前記電圧供給線の信号が非電圧状態のときに、前記画素
の電荷の放電がなされること、を特徴とする電気光学表示装置の駆動方法。
【請求項３】請求項２において、前記電荷は、前記放電
前に前記画素電極に充電されることを特徴とする電気光
学表示装置の駆動方法。
【請求項４】アクティブマトリクス型電気光学表示装置
であって画素と、選択線と、信号線と、電圧供給線と、
第１のトランジスタと、第２のトランジスタとを有し、前記第１のトランジスタは、ゲイトが前記選択線に接続
され、ソースまたはドレインの一方が、前記信号線に接
続され、前記第２のトランジスタは、ソースまたはドレインの一
方が、前記電圧供給線に接続され、ソースまたはドレイ
ンの他方が前記画素に接続され、前記第１のトランジスタの、ソースまたはドレインの他
方が、前記第２のトランジスタのゲイトに接続され、前記第１のトランジスタと第２のトランジスタは、一方
がＮＭＯＳトランジスタであり、他方がＰＭＯＳトラン
ジスタであり、前記第２のトランジスタの、ゲイト電極と前記ソースま
たはドレインの一方との間の容量は、前記画素の容量の
１％以下であることを特徴とする電気光学表示装置。