JP4845281B2 - 表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は表示装置に関し、特に携帯可能な表示装置に用いて好適な表示装置に関する。
【０００２】
【従来の技術】
近年、携帯可能な表示装置、例えば携帯テレビ、携帯電話等が市場ニーズとして要求されている。かかる要求に応じて表示装置の小型化、軽量化、省消費電力化に対応すべく研究開発が盛んに行われている。
【０００３】
図５に従来例に係る液晶表示装置の一表示画素の回路構成図を示す。絶縁性基板（不図示）上に、ゲート信号線５１、ドレイン信号線６１とが交差して形成されており、その交差部近傍に両信号線５１、６１に接続された画素選択薄膜トランジスタ７２が設けられている。以下、薄膜トランジスタをＴＦＴと略す。画素選択ＴＦＴ７２のソース１１ｓは液晶２１の表示電極８０に接続されている。
【０００４】
また、表示電極８０の電圧を１フィールド期間、保持するための補助容量８５が設けられており、この補助容量８５の一方の端子８６は画素選択ＴＦＴ７２のソース１１ｓに接続され、他方の電極８７には各表示画素に共通の電位が印加されている。
【０００５】
ここで、ゲート信号線５１に走査信号（Ｈレベル）が印加されると、画素選択ＴＦＴ７２はオン状態となり、ドレイン信号線６１からアナログ映像信号が表示電極８０に伝達されると共に、補助容量８５に保持される。表示電極８０に印加された映像信号電圧が液晶２１に印加され、その電圧に応じて液晶２１が配向することにより液晶表示を得ることができる。
【０００６】
したがって、動画像、静止画像に関係なく液晶表示を行うことができる。かかる液晶表示装置に静止画像を表示する場合は、例えば携帯電話の液晶表示部の一部に携帯電話を駆動するためのバッテリの残量表示として、乾電池の画像を表示する。
【０００７】
しかしながら、上述した構成の液晶表示装置においては、静止画像を表示する場合であっても、動画像を表示する場合と同様に、走査信号で画素選択ＴＦＴ７２をオン状態にして、映像信号を各表示画素に再書き込みする必要が生じていた。
【０００８】
そのため、走査信号及び映像信号等の駆動信号を発生するためのドライバ回路、及びドライバ回路の動作タイミングを制御するための各種信号を発生する外部ＬＳＩは常時動作するため、常に大きな電力を消費していた。このため、限られた電源しか備えていない携帯電話等では、その使用可能時間が短くなるという欠点があった。
【０００９】
これに対して、各表示画素にスタティック型メモリを備えた液晶表示装置が特開平８−１９４２０５号に開示されている。同公報の一部を引用して説明すると、この液晶表示装置は、図６に示すように、２段インバータＩＮＶ１，ＩＮＶ２を正帰還させた形のメモリ、即ちスタティック型メモリをデジタル映像信号の保持回路として用いることにより、消費電力を低減するものである。
【００１０】
ここで、スタティック型メモリに保持された２値デジタル映像信号に応じて、スイッチ素子２４は参照線Ｖrefと表示電極８０との間の抵抗値を制御し、液晶２１のバイアス状態を調整している。一方、共通電極には交流信号Ｖcomを入力する。本装置は理想上、静止画像のように表示画像に変化がなければ、メモリへのリフレッシュは不要である。
【００１１】
【発明が解決しようとする課題】
上述したように、従来の液晶表示装置ではアナログ映像信号に対応してフルカラーの動画像を表示するのに適している。一方、デジタル映像信号を保持するためのスタティック型メモリを備えた液晶表示装置では、低階調度の静止画像を表示すると共に、消費電力を低減するのに適している。
【００１２】
しかし、両液晶表示装置は映像信号源を異にしているため、１つの表示装置において、両者を同時に実現することができなかった。
【００１３】
そこで、本願出願人はアナログ表示とデジタル表示という２種類の表示を選択可能な表示装置を提案した。かかる表示装置においては、表示モード切換信号に応じて、デジタル映像信号とアナログ映像信号を切換えて液晶表示パネルに供給するという構成が採られる。アナログ表示時にアナログ映像信号は補助容量を有した第１の表示回路に入力され、デジタル表示時にデジタル映像信号は液晶表示パネル内の各表示画素内に設けられたスタティック型メモリに書き込まれる。そこで、これらの映像信号の振幅を増幅して液晶表示パネルに供給するための増幅器が必要となる。
【００１４】
図７に、本発明者が検討した増幅器の構成を示す。入力アナログ映像信号は、アナログアンプ１０で増幅される。また、入力デジタル映像信号はレベルシフタ１１によってその振幅が増幅される。通常、入力デジタル映像信号は３Vp-pの電圧振幅を有するが、通常のパネル駆動周波数（６０Ｈｚ）で、液晶表示パネル内の各表示画素に設けられたスタティック型メモリ回路にデジタル映像信号を書き込むためには、スタティック型メモリ回路の電源電圧として６Ｖ程度が必要となる。そこで、入力デジタル映像信号（３Vp-p）の電圧振幅を６Vp-pに電圧増幅するためのレベルシフタ１１が必要となる。
【００１５】
そして、表示モード切替信号ＭＤに応じて、スイッチ１２が切り換えられる。これにより、通常表示時（アナログ表示時）にはアナログアンプ１０で増幅されたアナログ映像信号が液晶表示パネルに出力され、デジタル表示時にはレベルシフタ１１によって増幅されたデジタル映像信号が液晶表示パネルに出力される。
【００１６】
しかしながら、レベルシフタ１１を設ける分、回路規模が大きくなるという問題があった。
【００１７】
【課題を解決するための手段】
本発明の表示装置は、上述した課題に鑑みて為されたものであり、デジタル映像信号を出力する画像メモリと、表示パネル内の複数の表示画素毎に設けられたスタティック型メモリ回路と、該スタティック型メモリ回路にデジタル映像信号を書き込む際のタイミングを制御するパネル駆動信号を供給するパネル駆動回路と、備え、前記スタティック型メモリ回路に保持されたデジタル映像信号に応じて表示を行う表示装置であって、前記パネル駆動信号の周波数を低減することにより、前記画像メモリからスタティック型メモリ回路にデジタル映像信号をレベルシフトすることなく書き込むようにしたことを特徴とする。
【００１８】
かかる構成によれば、画像メモリから出力されるデジタル映像信号を電圧増幅するレベルシフタが不要となるため、その分回路規模を小さくすることができる。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照しながら説明する。図１に、本実施形態に係る表示装置の回路構成を示す。
【００２０】
信号処理回路１はＣＰＵインターフェースを介して入力されるデジタル映像信号に対して、コントラスト調整、ブライト調整等の各種信号処理を施す。信号処理されたデジタル映像信号は一旦フレームメモリ２に記憶される。フレームメモリ２は一種の画像メモリであり、ＤＲＡＭ、フラッシュメモリ等で構成される。
【００２１】
このフレームメモリ２から所定のタイミングで出力されたデジタル映像信号は、ＤＡ変換器３によってアナログ映像信号に変換された後、増幅器４に入力される。
【００２２】
図２に示すように、このアナログ映像信号は増幅器４内に設けられたアナログアンプ１０によって増幅される。一方で、フレームメモリ２から出力されたデジタル映像信号（電圧振幅3Vp-p）はレベルシフタを介さないで直接スイッチ１２に入力される。そして、表示モード切替信号ＭＤに応じて、スイッチ１２が切り換えられる。
【００２３】
これにより、通常表示時（アナログ表示時）にはアナログアンプ１０で増幅されたアナログ映像信号が液晶表示パネル１００に出力され、デジタル表示時には電圧振幅3Vp-pのデジタル映像信号が液晶表示パネル１００に出力される。
【００２４】
タイミング制御回路６は、発振器５からのシステムクロックＣＬＫ、水平同期信号Ｈsync及び垂直同期信号Ｖsyncに基づいて、パネル駆動信号ＰＣや信号処理回路１、フレームメモリ２及びＤＡ変換器３の制御信号を出力する。
【００２５】
前述したように、通常のパネル駆動周波数（６０Ｈｚ）で、液晶表示パネル１００内の各表示画素に設けられたスタティック型メモリ回路にデジタル映像信号を書き込むためには、スタティック型メモリ回路の電源電圧として６Ｖ程度が必要となり、そのためレベルシフタ１０が必要であった。ここで、パネル駆動周波数は、具体的には、後述するサンプリングパルスの周波数である。
【００２６】
しかしながら、デジタルデータ書き込み時には、パネル駆動周波数を６０Ｈｚから２０Ｈｚ〜３０Ｈｚに低減することにより、スタティック型メモリの電源電圧を３Ｖ程度に下げてもデジタル映像信号の書き込みが十分可能である。そこで本発明によれば、フレームメモリ２から出力されたデジタル映像信号はレベルシフタを介さずに、直接液晶表示パネル１００に出力することができる。
【００２７】
なお、図１において、白／黒電圧発生回路７はタイミング制御回路６からの信号に応じて、白信号（後述する信号Ａ）及び黒信号（後述する信号Ｂ）を液晶表示パネル１００に出力する。また、８は液晶の対極駆動信号を増幅するための増幅器である。
【００２８】
次に液晶表示装置の構成、特に液晶表示パネル１００の詳細な構成について、図３の回路図を参照しながら説明する。
【００２９】
絶縁基板１０上に、走査信号を供給するゲートドライバ５０に接続された複数のゲート信号線５１が一方向に配置されており、これらのゲート信号線５１と交差する方向に複数のドレイン信号線６１が配置されている。
【００３０】
ドレイン信号線６１には、ドレインドライバ６０から出力されるサンプリングパルスのタイミングに応じて、サンプリングトランジスタＳＰ１，ＳＰ２，…，ＳＰｎがオンし、データ信号線６２のデータ信号（アナログ映像信号又はデジタル映像信号）が供給される。
【００３１】
液晶表示パネル１００は、ゲート信号線５１からの走査信号により選択されると共に、ドレイン信号線６１からのデータ信号が供給される複数の表示画素２００がマトリックス状に配置されて構成されている。
【００３２】
以下、表示画素２００の詳細な構成について説明する。ゲート信号線５１とドレイン信号線６１の交差部近傍には、Ｐチャネル型ＴＦＴ４１及びＮチャネル型ＴＦＴ４２から成る回路選択回路４０が設けられている。ＴＦＴ４１，４２の両ドレインはドレイン信号線６１に接続されると共に、それらの両ゲートは回路選択信号線８８に接続されている。ＴＦＴ４１，４２は、回路選択信号線８８からの選択信号に応じていづれか一方がオンする。また、後述するように回路選択回路４０と対を成して、回路選択回路４３が設けられている。
【００３３】
これにより、後述するアナログ表示モード（フルカラー動画像対応）とデジタル表示モード（低消費電力、静止画像対応）とを選択して切換えることが可能となる。また、回路選択回路４０に隣接して、Ｎチャネル型ＴＦＴ７１及びＮチャネル型ＴＦＴ７２から成る画素選択回路７０が配置されている。画素選択ＴＦＴ７１，７２はそれぞれ回路選択回路４０の回路選択ＴＦＴ４１，４２と縦列に接続されると共に、それらの両ゲートにはゲート信号線５１が接続されている。画素選択ＴＦＴ７１，７２はゲート信号線５１からの走査信号に応じて両方が同時にオンするように構成されている。
【００３４】
また、アナログ映像信号を保持するための補助容量８５が設けられている。補助容量８５の一方の電極８６は画素選択ＴＦＴ７１のソース７１ｓに接続されている。他方の電極８７は共通の補助容量線ＳＣＬに接続され、バイアス電圧Ｖscが供給されている。画素選択ＴＦＴ７１のゲートが開いてアナログ映像信号が液晶２１に印加されると、その信号は１フィールド期間保持されなければならないが、液晶２１のみではその信号の電圧は時間経過とともに次第に低下してしまう。そうすると、表示むらとして現れてしまい良好な表示が得られなくなる。そこで、その電圧を１フィールド期間保持するために補助容量８５を設けている。
【００３５】
この補助容量８５と液晶２１との間には、回路選択回路４３のＰチャネル型ＴＦＴ４４が設けられ、回路選択回路４０のＴＦＴ４１と同時にオンオフするように構成されている。また、画素選択回路７０のＴＦＴ７２と液晶２１の表示電極８０との間には、スタティック型メモリ回路１１０、信号選択回路１２０が設けられている。
【００３６】
スタティック型メモリ回路１１０は、正帰還ループを構成する第１及び第２のインバータ回路ＩＮＶ１，ＩＮＶ２から成る。第１のインバータ回路ＩＮＶ１の入力には、画素選択ＴＦＴ７２のソース７２ｓが接続され、その出力は第２のインバータ回路ＩＮＶ２に入力されている。そして第２のインバータ回路ＩＮＶ２の出力は、第１のインバータ回路ＩＮＶ１の入力に接続されている。
【００３７】
デジタル表示モードにおいては、回路選択信号線８８の電位が「Ｈ」となり、かつゲート信号線５１の走査信号が「Ｈ」となると、スタティック型メモリ回路１１０は書き込み可能となる。
【００３８】
信号選択回路１２０は、スタティック型メモリ回路１１０に保持されたデジタル映像信号に応じて信号を選択する回路であって、２つのＮチャネル型ＴＦＴ１２１、１２２で構成されている。ＴＦＴ１２１、１２２のゲートにはスタティック型メモリ回路１１０からの相補的な出力信号がそれぞれ印加されているので、ＴＦＴ１２１、１２２は相補的にオンオフする。
【００３９】
ここで、ＴＦＴ１２２がオンすると交流駆動信号（信号Ｂ）が選択され、ＴＦＴ１２１がオンするとその対向電極信号ＶCOM（信号Ａ）が選択され、回路選択回路４３のＴＦＴ４５を介して、液晶２１に電圧を印加する表示電極８０に供給される。
【００４０】
次に、表示画素２００の周辺回路について説明すると、表示画素２００の絶縁性基板１０とは別基板の外付け回路基板９０には、ドライバスキャン用ＬＳＩ９１が設けられている。この外付け回路基板９０のドライバスキャン用ＬＳＩ９１から垂直スタート信号ＳＴＶがゲートドライバ５０に入力され、水平スタート信号ＳＴＨがドレインドライバ６０に入力される。また映像信号がデータ信号線６２に入力される。
【００４１】
次に、図３乃至図４を参照しながら、上述した構成の表示装置の駆動方法について説明する。図４は、液晶表示装置がデジタル表示モードに選択された場合のタイミング図である。
（１）アナログ表示モードの場合
モード切換信号ＭＤに応じて、アナログ表示モードが選択されると、データ信号線６２に、前述したＤＡ変換器３からのアナログ映像信号が出力される状態に設定されると共に、回路選択信号線８８が「Ｌ」となり、回路選択回路４０，４３のＴＦＴ４１，４４がオンする。
【００４２】
また、水平スタート信号ＳＴＨに基づくサンプリング信号に応じてサンプリングトランジスタＳＰがオンしデータ信号線６２のアナログ映像信号がドレイン信号線６１に供給される。このサンプリング信号は前述したパネル駆動信号に相当するものであり、アナログ表示モードにおいてはその周波数は６０Ｈｚである。
【００４３】
また、垂直スタート信号ＳＴＶに基づいて、走査信号がゲート信号線５１に供給される。走査信号に応じて、ＴＦＴ７１がオンすると、ドレイン信号線６１からアナログ映像信号Ｓｉｇが表示電極８０に伝達されると共に、補助容量８５に保持される。表示電極８０に印加された映像信号電圧が液晶２１に印加され、その電圧に応じて液晶２１が配向することにより液晶表示を得ることができる。
【００４４】
このアナログ表示モードではフルカラーの動画像を表示するのに好適である。
（２）デジタル表示モード
モード切換信号ＭＤに応じて、デジタル表示モードが選択されると、データ信号線６２に、前述したフレームメモリ２からのデジタル映像信号が出力される状態に設定されると共に、回路選択信号線８８の電位が「Ｈ」となり、スタティック型メモリ回路１１０が動作可能な状態になる。また、回路選択回路４０，４３のＴＦＴ４１，４４がオフすると共に、ＴＦＴ４２，４５がオンする。
【００４５】
また、外付け回路基板９０のドライバスキャン用ＬＳＩ９１から、ゲートドライバ５０及びドレインドライバ６０にスタート信号ＳＴＶ，ＳＴＨがそれぞれ入力される。それに応じてサンプリング信号が順次発生し、それぞれのサンプリング信号に応じてサンプリングトランジスタＳＰ１，ＳＰ２，…，ＳＰｎが順にオンしてデジタル映像信号Ｓｉｇをサンプリングして各ドレイン信号線６１に供給する。
【００４６】
ここで第１行、即ち走査信号Ｇ１が印加されるゲート信号線５１について説明する。まず、走査信号Ｇ１によってゲート信号線５１に接続された各表示画素Ｐ１１、Ｐ１２、…Ｐ１ｎの各ＴＦＴが１水平走査期間オンする。
【００４７】
第１行第１列の表示画素Ｐ１１に注目すると、サンプリング信号ＳＰ１によってサンプリングしたデジタル映像信号Ｓ１１がドレイン信号線６１に入力される。そして走査信号Ｇ１が「Ｈ」になり、ＴＦＴ７０がオン状態になるとそのドレイン信号Ｄ１がスタティック型メモリ回路１１０に書き込まれる。
【００４８】
デジタル表示モードにおいては、前述したタイミング制御回路６によってサンプリング信号の周波数は２０Ｈｚ〜３０Ｈｚに低減される。このため、レベルシフタによって増幅することなく、スタティック型メモリ回路１１０に書き込まれる。
【００４９】
このスタティック型メモリ回路１１０で保持された信号は、信号選択回路１２０に入力されて、この信号選択回路１２０で信号Ａ又は信号Ｂを選択して、その選択した信号が表示電極８０に印加され、その電圧が液晶２１に印加される。こうしてゲート信号線５１から最終行のゲート信号線５１まで走査することにより１画面分（１フィールド期間）の書き込みが終了する。
【００５０】
その後、スタティック型メモリ回路１１０に保持されたデータに基づく表示（静止画像の表示）を行う。なお、デジタル表示モード時には、ゲートドライバ５０並びにドレインドライバ６０及び外付けのドライバスキャン用ＬＳＩ９１への電圧供給を停止しそれらの駆動を止める。スタティック型メモリ回路１１０には常に電圧ＶDD，ＶSSを供給して駆動し、また対向電極電圧を対向電極３２に、各信号Ａ及びＢを信号選択回路１２０に供給する。
【００５１】
即ち、スタティック型メモリ回路１１０にこのスタティック型メモリ回路１１０を駆動するためのＶDD、ＶSSを供給し、対向電極には対向電極電圧ＶCOM（信号Ａ）を印加し、液晶表示パネル１００がノーマリーホワイト（ＮＷ）の場合には、信号Ａには対向電極３２と同じ電位の電圧を印加し、信号Ｂには液晶を駆動するための交流電圧（例えば６０Ｈｚ）を印加するのみである。
【００５２】
これにより、１画面分を保持して静止画像として表示することができる。また他のゲートドライバ５０、ドレインドライバ６０及び外付けＬＳＩ９１には電圧が印加されていない状態である。
【００５３】
このとき、ドレイン信号線６１にデジタル映像信号で「Ｈ（ハイ）」がスタティック型メモリ回路１１０に入力された場合には、信号選択回路１２０において第１のＴＦＴ１２１には「Ｌ」が入力されることになるので第１のＴＦＴ１２１はオフとなり、他方の第２のＴＦＴ１２２には「Ｈ」が入力されることになるので第２のＴＦＴ１２２はオンとなる。
【００５４】
そうすると、信号Ｂが選択されて液晶には信号Ｂの電圧が印加される。即ち、信号Ｂの交流電圧が印加され、液晶が電界によって立ち上がるため、ＮＷの表示パネルでは表示としては黒表示として観察できる。
【００５５】
ドレイン信号線６１にデジタル映像信号で「Ｌ」がスタティック型メモリ回路１１０に入力された場合には、信号選択回路１２０において第１のＴＦＴ１２１には「Ｈ」が入力されることになるので第１のＴＦＴ１２１はオンとなり、他方の第２のＴＦＴ１２２には「Ｌ」が入力されることになるので第２のＴＦＴ１２２はオフとなる。そうすると、信号Ａが選択されて液晶には信号Ａの電圧が印加される。即ち、対向電極３２と同じ電圧が印加されるため、電界が発生せず液晶は立ち上がらないため、ＮＷの表示パネルでは表示としては白表示として観察できる。
【００５６】
なお、上述の実施の形態においては、デジタル表示モードにおいて、１ビットのデジタルデータ信号を入力した場合について説明したが、本発明はそれに限定されるものではなく、複数ビットのデジタルデータ信号の場合でも適用することが可能である。これにより、多階調の表示を行うことができる。その際、入力するビット数に応じた保持回路及び信号選択回路の数にする必要がある。
【００５７】
【発明の効果】
本発明の表示装置によれば、パネル駆動信号の周波数を低減することにより、画像メモリからスタティック型メモリ回路にデジタル映像信号をレベルシフトすることなく書き込むようにしたので、画像メモリから出力されるデジタル映像信号を電圧増幅するレベルシフタが不要となるため、その分回路規模を小さくすることができるとと共に、アナログ信号処理部とデジタル信号処理回路とを容易に１チップ化することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る液晶表示装置を示す回路ブロック図である。
【図２】図１における増幅器４の構成を示すブロック図である。
【図３】本発明の実施形態に係る液晶表示装置を示す回路図である。
【図４】デジタル表示モードに選択された場合のタイミング図である。
【図５】従来例に係る液晶表示装置の回路構成図である。
【図６】従来例に係る液晶表示装置の回路構成図である。
【図７】液晶表示装置の増幅器の構成を示すブロック図である。
【符号の説明】
１ 信号処理回路
２ フレームメモリ
３ ＤＡ変換器
４ 増幅器
５ 発振器
６ タイミング制御回路
７ 白／黒電圧発生回路
８ 増幅器
１０ アナログアンプ
１１ レベルシフタ
２１ 液晶
４０，４３ 回路選択回路
４１，４２ 回路選択ＴＦＴ
５０ ゲートドライバ
５１ ゲート信号線
６０ ドレインドライバ
６１ ドレイン信号線
６２ データ信号線
７０ 画素選択回路
７１，７２ 画素選択ＴＦＴ
８０ 表示電極
８５ 補助容量
８８ 回路選択信号線
１００ 液晶表示パネル
１１０ スタティック型メモリ回路
１２０ 信号選択回路
２００ 表示画素
【発明の属する技術分野】
本発明は表示装置に関し、特に携帯可能な表示装置に用いて好適な表示装置に関する。
【０００２】
【従来の技術】
近年、携帯可能な表示装置、例えば携帯テレビ、携帯電話等が市場ニーズとして要求されている。かかる要求に応じて表示装置の小型化、軽量化、省消費電力化に対応すべく研究開発が盛んに行われている。
【０００３】
図５に従来例に係る液晶表示装置の一表示画素の回路構成図を示す。絶縁性基板（不図示）上に、ゲート信号線５１、ドレイン信号線６１とが交差して形成されており、その交差部近傍に両信号線５１、６１に接続された画素選択薄膜トランジスタ７２が設けられている。以下、薄膜トランジスタをＴＦＴと略す。画素選択ＴＦＴ７２のソース１１ｓは液晶２１の表示電極８０に接続されている。
【０００４】
また、表示電極８０の電圧を１フィールド期間、保持するための補助容量８５が設けられており、この補助容量８５の一方の端子８６は画素選択ＴＦＴ７２のソース１１ｓに接続され、他方の電極８７には各表示画素に共通の電位が印加されている。
【０００５】
ここで、ゲート信号線５１に走査信号（Ｈレベル）が印加されると、画素選択ＴＦＴ７２はオン状態となり、ドレイン信号線６１からアナログ映像信号が表示電極８０に伝達されると共に、補助容量８５に保持される。表示電極８０に印加された映像信号電圧が液晶２１に印加され、その電圧に応じて液晶２１が配向することにより液晶表示を得ることができる。
【０００６】
したがって、動画像、静止画像に関係なく液晶表示を行うことができる。かかる液晶表示装置に静止画像を表示する場合は、例えば携帯電話の液晶表示部の一部に携帯電話を駆動するためのバッテリの残量表示として、乾電池の画像を表示する。
【０００７】
しかしながら、上述した構成の液晶表示装置においては、静止画像を表示する場合であっても、動画像を表示する場合と同様に、走査信号で画素選択ＴＦＴ７２をオン状態にして、映像信号を各表示画素に再書き込みする必要が生じていた。
【０００８】
そのため、走査信号及び映像信号等の駆動信号を発生するためのドライバ回路、及びドライバ回路の動作タイミングを制御するための各種信号を発生する外部ＬＳＩは常時動作するため、常に大きな電力を消費していた。このため、限られた電源しか備えていない携帯電話等では、その使用可能時間が短くなるという欠点があった。
【０００９】
これに対して、各表示画素にスタティック型メモリを備えた液晶表示装置が特開平８−１９４２０５号に開示されている。同公報の一部を引用して説明すると、この液晶表示装置は、図６に示すように、２段インバータＩＮＶ１，ＩＮＶ２を正帰還させた形のメモリ、即ちスタティック型メモリをデジタル映像信号の保持回路として用いることにより、消費電力を低減するものである。
【００１０】
ここで、スタティック型メモリに保持された２値デジタル映像信号に応じて、スイッチ素子２４は参照線Ｖrefと表示電極８０との間の抵抗値を制御し、液晶２１のバイアス状態を調整している。一方、共通電極には交流信号Ｖcomを入力する。本装置は理想上、静止画像のように表示画像に変化がなければ、メモリへのリフレッシュは不要である。
【００１１】
【発明が解決しようとする課題】
上述したように、従来の液晶表示装置ではアナログ映像信号に対応してフルカラーの動画像を表示するのに適している。一方、デジタル映像信号を保持するためのスタティック型メモリを備えた液晶表示装置では、低階調度の静止画像を表示すると共に、消費電力を低減するのに適している。
【００１２】
しかし、両液晶表示装置は映像信号源を異にしているため、１つの表示装置において、両者を同時に実現することができなかった。
【００１３】
そこで、本願出願人はアナログ表示とデジタル表示という２種類の表示を選択可能な表示装置を提案した。かかる表示装置においては、表示モード切換信号に応じて、デジタル映像信号とアナログ映像信号を切換えて液晶表示パネルに供給するという構成が採られる。アナログ表示時にアナログ映像信号は補助容量を有した第１の表示回路に入力され、デジタル表示時にデジタル映像信号は液晶表示パネル内の各表示画素内に設けられたスタティック型メモリに書き込まれる。そこで、これらの映像信号の振幅を増幅して液晶表示パネルに供給するための増幅器が必要となる。
【００１４】
図７に、本発明者が検討した増幅器の構成を示す。入力アナログ映像信号は、アナログアンプ１０で増幅される。また、入力デジタル映像信号はレベルシフタ１１によってその振幅が増幅される。通常、入力デジタル映像信号は３Vp-pの電圧振幅を有するが、通常のパネル駆動周波数（６０Ｈｚ）で、液晶表示パネル内の各表示画素に設けられたスタティック型メモリ回路にデジタル映像信号を書き込むためには、スタティック型メモリ回路の電源電圧として６Ｖ程度が必要となる。そこで、入力デジタル映像信号（３Vp-p）の電圧振幅を６Vp-pに電圧増幅するためのレベルシフタ１１が必要となる。
【００１５】
そして、表示モード切替信号ＭＤに応じて、スイッチ１２が切り換えられる。これにより、通常表示時（アナログ表示時）にはアナログアンプ１０で増幅されたアナログ映像信号が液晶表示パネルに出力され、デジタル表示時にはレベルシフタ１１によって増幅されたデジタル映像信号が液晶表示パネルに出力される。
【００１６】
しかしながら、レベルシフタ１１を設ける分、回路規模が大きくなるという問題があった。
【００１７】
【課題を解決するための手段】
本発明の表示装置は、上述した課題に鑑みて為されたものであり、デジタル映像信号を出力する画像メモリと、表示パネル内の複数の表示画素毎に設けられたスタティック型メモリ回路と、該スタティック型メモリ回路にデジタル映像信号を書き込む際のタイミングを制御するパネル駆動信号を供給するパネル駆動回路と、備え、前記スタティック型メモリ回路に保持されたデジタル映像信号に応じて表示を行う表示装置であって、前記パネル駆動信号の周波数を低減することにより、前記画像メモリからスタティック型メモリ回路にデジタル映像信号をレベルシフトすることなく書き込むようにしたことを特徴とする。
【００１８】
かかる構成によれば、画像メモリから出力されるデジタル映像信号を電圧増幅するレベルシフタが不要となるため、その分回路規模を小さくすることができる。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照しながら説明する。図１に、本実施形態に係る表示装置の回路構成を示す。
【００２０】
信号処理回路１はＣＰＵインターフェースを介して入力されるデジタル映像信号に対して、コントラスト調整、ブライト調整等の各種信号処理を施す。信号処理されたデジタル映像信号は一旦フレームメモリ２に記憶される。フレームメモリ２は一種の画像メモリであり、ＤＲＡＭ、フラッシュメモリ等で構成される。
【００２１】
このフレームメモリ２から所定のタイミングで出力されたデジタル映像信号は、ＤＡ変換器３によってアナログ映像信号に変換された後、増幅器４に入力される。
【００２２】
図２に示すように、このアナログ映像信号は増幅器４内に設けられたアナログアンプ１０によって増幅される。一方で、フレームメモリ２から出力されたデジタル映像信号（電圧振幅3Vp-p）はレベルシフタを介さないで直接スイッチ１２に入力される。そして、表示モード切替信号ＭＤに応じて、スイッチ１２が切り換えられる。
【００２３】
これにより、通常表示時（アナログ表示時）にはアナログアンプ１０で増幅されたアナログ映像信号が液晶表示パネル１００に出力され、デジタル表示時には電圧振幅3Vp-pのデジタル映像信号が液晶表示パネル１００に出力される。
【００２４】
タイミング制御回路６は、発振器５からのシステムクロックＣＬＫ、水平同期信号Ｈsync及び垂直同期信号Ｖsyncに基づいて、パネル駆動信号ＰＣや信号処理回路１、フレームメモリ２及びＤＡ変換器３の制御信号を出力する。
【００２５】
前述したように、通常のパネル駆動周波数（６０Ｈｚ）で、液晶表示パネル１００内の各表示画素に設けられたスタティック型メモリ回路にデジタル映像信号を書き込むためには、スタティック型メモリ回路の電源電圧として６Ｖ程度が必要となり、そのためレベルシフタ１０が必要であった。ここで、パネル駆動周波数は、具体的には、後述するサンプリングパルスの周波数である。
【００２６】
しかしながら、デジタルデータ書き込み時には、パネル駆動周波数を６０Ｈｚから２０Ｈｚ〜３０Ｈｚに低減することにより、スタティック型メモリの電源電圧を３Ｖ程度に下げてもデジタル映像信号の書き込みが十分可能である。そこで本発明によれば、フレームメモリ２から出力されたデジタル映像信号はレベルシフタを介さずに、直接液晶表示パネル１００に出力することができる。
【００２７】
なお、図１において、白／黒電圧発生回路７はタイミング制御回路６からの信号に応じて、白信号（後述する信号Ａ）及び黒信号（後述する信号Ｂ）を液晶表示パネル１００に出力する。また、８は液晶の対極駆動信号を増幅するための増幅器である。
【００２８】
次に液晶表示装置の構成、特に液晶表示パネル１００の詳細な構成について、図３の回路図を参照しながら説明する。
【００２９】
絶縁基板１０上に、走査信号を供給するゲートドライバ５０に接続された複数のゲート信号線５１が一方向に配置されており、これらのゲート信号線５１と交差する方向に複数のドレイン信号線６１が配置されている。
【００３０】
ドレイン信号線６１には、ドレインドライバ６０から出力されるサンプリングパルスのタイミングに応じて、サンプリングトランジスタＳＰ１，ＳＰ２，…，ＳＰｎがオンし、データ信号線６２のデータ信号（アナログ映像信号又はデジタル映像信号）が供給される。
【００３１】
液晶表示パネル１００は、ゲート信号線５１からの走査信号により選択されると共に、ドレイン信号線６１からのデータ信号が供給される複数の表示画素２００がマトリックス状に配置されて構成されている。
【００３２】
以下、表示画素２００の詳細な構成について説明する。ゲート信号線５１とドレイン信号線６１の交差部近傍には、Ｐチャネル型ＴＦＴ４１及びＮチャネル型ＴＦＴ４２から成る回路選択回路４０が設けられている。ＴＦＴ４１，４２の両ドレインはドレイン信号線６１に接続されると共に、それらの両ゲートは回路選択信号線８８に接続されている。ＴＦＴ４１，４２は、回路選択信号線８８からの選択信号に応じていづれか一方がオンする。また、後述するように回路選択回路４０と対を成して、回路選択回路４３が設けられている。
【００３３】
これにより、後述するアナログ表示モード（フルカラー動画像対応）とデジタル表示モード（低消費電力、静止画像対応）とを選択して切換えることが可能となる。また、回路選択回路４０に隣接して、Ｎチャネル型ＴＦＴ７１及びＮチャネル型ＴＦＴ７２から成る画素選択回路７０が配置されている。画素選択ＴＦＴ７１，７２はそれぞれ回路選択回路４０の回路選択ＴＦＴ４１，４２と縦列に接続されると共に、それらの両ゲートにはゲート信号線５１が接続されている。画素選択ＴＦＴ７１，７２はゲート信号線５１からの走査信号に応じて両方が同時にオンするように構成されている。
【００３４】
また、アナログ映像信号を保持するための補助容量８５が設けられている。補助容量８５の一方の電極８６は画素選択ＴＦＴ７１のソース７１ｓに接続されている。他方の電極８７は共通の補助容量線ＳＣＬに接続され、バイアス電圧Ｖscが供給されている。画素選択ＴＦＴ７１のゲートが開いてアナログ映像信号が液晶２１に印加されると、その信号は１フィールド期間保持されなければならないが、液晶２１のみではその信号の電圧は時間経過とともに次第に低下してしまう。そうすると、表示むらとして現れてしまい良好な表示が得られなくなる。そこで、その電圧を１フィールド期間保持するために補助容量８５を設けている。
【００３５】
この補助容量８５と液晶２１との間には、回路選択回路４３のＰチャネル型ＴＦＴ４４が設けられ、回路選択回路４０のＴＦＴ４１と同時にオンオフするように構成されている。また、画素選択回路７０のＴＦＴ７２と液晶２１の表示電極８０との間には、スタティック型メモリ回路１１０、信号選択回路１２０が設けられている。
【００３６】
スタティック型メモリ回路１１０は、正帰還ループを構成する第１及び第２のインバータ回路ＩＮＶ１，ＩＮＶ２から成る。第１のインバータ回路ＩＮＶ１の入力には、画素選択ＴＦＴ７２のソース７２ｓが接続され、その出力は第２のインバータ回路ＩＮＶ２に入力されている。そして第２のインバータ回路ＩＮＶ２の出力は、第１のインバータ回路ＩＮＶ１の入力に接続されている。
【００３７】
デジタル表示モードにおいては、回路選択信号線８８の電位が「Ｈ」となり、かつゲート信号線５１の走査信号が「Ｈ」となると、スタティック型メモリ回路１１０は書き込み可能となる。
【００３８】
信号選択回路１２０は、スタティック型メモリ回路１１０に保持されたデジタル映像信号に応じて信号を選択する回路であって、２つのＮチャネル型ＴＦＴ１２１、１２２で構成されている。ＴＦＴ１２１、１２２のゲートにはスタティック型メモリ回路１１０からの相補的な出力信号がそれぞれ印加されているので、ＴＦＴ１２１、１２２は相補的にオンオフする。
【００３９】
ここで、ＴＦＴ１２２がオンすると交流駆動信号（信号Ｂ）が選択され、ＴＦＴ１２１がオンするとその対向電極信号ＶCOM（信号Ａ）が選択され、回路選択回路４３のＴＦＴ４５を介して、液晶２１に電圧を印加する表示電極８０に供給される。
【００４０】
次に、表示画素２００の周辺回路について説明すると、表示画素２００の絶縁性基板１０とは別基板の外付け回路基板９０には、ドライバスキャン用ＬＳＩ９１が設けられている。この外付け回路基板９０のドライバスキャン用ＬＳＩ９１から垂直スタート信号ＳＴＶがゲートドライバ５０に入力され、水平スタート信号ＳＴＨがドレインドライバ６０に入力される。また映像信号がデータ信号線６２に入力される。
【００４１】
次に、図３乃至図４を参照しながら、上述した構成の表示装置の駆動方法について説明する。図４は、液晶表示装置がデジタル表示モードに選択された場合のタイミング図である。
（１）アナログ表示モードの場合
モード切換信号ＭＤに応じて、アナログ表示モードが選択されると、データ信号線６２に、前述したＤＡ変換器３からのアナログ映像信号が出力される状態に設定されると共に、回路選択信号線８８が「Ｌ」となり、回路選択回路４０，４３のＴＦＴ４１，４４がオンする。
【００４２】
また、水平スタート信号ＳＴＨに基づくサンプリング信号に応じてサンプリングトランジスタＳＰがオンしデータ信号線６２のアナログ映像信号がドレイン信号線６１に供給される。このサンプリング信号は前述したパネル駆動信号に相当するものであり、アナログ表示モードにおいてはその周波数は６０Ｈｚである。
【００４３】
また、垂直スタート信号ＳＴＶに基づいて、走査信号がゲート信号線５１に供給される。走査信号に応じて、ＴＦＴ７１がオンすると、ドレイン信号線６１からアナログ映像信号Ｓｉｇが表示電極８０に伝達されると共に、補助容量８５に保持される。表示電極８０に印加された映像信号電圧が液晶２１に印加され、その電圧に応じて液晶２１が配向することにより液晶表示を得ることができる。
【００４４】
このアナログ表示モードではフルカラーの動画像を表示するのに好適である。
（２）デジタル表示モード
モード切換信号ＭＤに応じて、デジタル表示モードが選択されると、データ信号線６２に、前述したフレームメモリ２からのデジタル映像信号が出力される状態に設定されると共に、回路選択信号線８８の電位が「Ｈ」となり、スタティック型メモリ回路１１０が動作可能な状態になる。また、回路選択回路４０，４３のＴＦＴ４１，４４がオフすると共に、ＴＦＴ４２，４５がオンする。
【００４５】
また、外付け回路基板９０のドライバスキャン用ＬＳＩ９１から、ゲートドライバ５０及びドレインドライバ６０にスタート信号ＳＴＶ，ＳＴＨがそれぞれ入力される。それに応じてサンプリング信号が順次発生し、それぞれのサンプリング信号に応じてサンプリングトランジスタＳＰ１，ＳＰ２，…，ＳＰｎが順にオンしてデジタル映像信号Ｓｉｇをサンプリングして各ドレイン信号線６１に供給する。
【００４６】
ここで第１行、即ち走査信号Ｇ１が印加されるゲート信号線５１について説明する。まず、走査信号Ｇ１によってゲート信号線５１に接続された各表示画素Ｐ１１、Ｐ１２、…Ｐ１ｎの各ＴＦＴが１水平走査期間オンする。
【００４７】
第１行第１列の表示画素Ｐ１１に注目すると、サンプリング信号ＳＰ１によってサンプリングしたデジタル映像信号Ｓ１１がドレイン信号線６１に入力される。そして走査信号Ｇ１が「Ｈ」になり、ＴＦＴ７０がオン状態になるとそのドレイン信号Ｄ１がスタティック型メモリ回路１１０に書き込まれる。
【００４８】
デジタル表示モードにおいては、前述したタイミング制御回路６によってサンプリング信号の周波数は２０Ｈｚ〜３０Ｈｚに低減される。このため、レベルシフタによって増幅することなく、スタティック型メモリ回路１１０に書き込まれる。
【００４９】
このスタティック型メモリ回路１１０で保持された信号は、信号選択回路１２０に入力されて、この信号選択回路１２０で信号Ａ又は信号Ｂを選択して、その選択した信号が表示電極８０に印加され、その電圧が液晶２１に印加される。こうしてゲート信号線５１から最終行のゲート信号線５１まで走査することにより１画面分（１フィールド期間）の書き込みが終了する。
【００５０】
その後、スタティック型メモリ回路１１０に保持されたデータに基づく表示（静止画像の表示）を行う。なお、デジタル表示モード時には、ゲートドライバ５０並びにドレインドライバ６０及び外付けのドライバスキャン用ＬＳＩ９１への電圧供給を停止しそれらの駆動を止める。スタティック型メモリ回路１１０には常に電圧ＶDD，ＶSSを供給して駆動し、また対向電極電圧を対向電極３２に、各信号Ａ及びＢを信号選択回路１２０に供給する。
【００５１】
即ち、スタティック型メモリ回路１１０にこのスタティック型メモリ回路１１０を駆動するためのＶDD、ＶSSを供給し、対向電極には対向電極電圧ＶCOM（信号Ａ）を印加し、液晶表示パネル１００がノーマリーホワイト（ＮＷ）の場合には、信号Ａには対向電極３２と同じ電位の電圧を印加し、信号Ｂには液晶を駆動するための交流電圧（例えば６０Ｈｚ）を印加するのみである。
【００５２】
これにより、１画面分を保持して静止画像として表示することができる。また他のゲートドライバ５０、ドレインドライバ６０及び外付けＬＳＩ９１には電圧が印加されていない状態である。
【００５３】
このとき、ドレイン信号線６１にデジタル映像信号で「Ｈ（ハイ）」がスタティック型メモリ回路１１０に入力された場合には、信号選択回路１２０において第１のＴＦＴ１２１には「Ｌ」が入力されることになるので第１のＴＦＴ１２１はオフとなり、他方の第２のＴＦＴ１２２には「Ｈ」が入力されることになるので第２のＴＦＴ１２２はオンとなる。
【００５４】
そうすると、信号Ｂが選択されて液晶には信号Ｂの電圧が印加される。即ち、信号Ｂの交流電圧が印加され、液晶が電界によって立ち上がるため、ＮＷの表示パネルでは表示としては黒表示として観察できる。
【００５５】
ドレイン信号線６１にデジタル映像信号で「Ｌ」がスタティック型メモリ回路１１０に入力された場合には、信号選択回路１２０において第１のＴＦＴ１２１には「Ｈ」が入力されることになるので第１のＴＦＴ１２１はオンとなり、他方の第２のＴＦＴ１２２には「Ｌ」が入力されることになるので第２のＴＦＴ１２２はオフとなる。そうすると、信号Ａが選択されて液晶には信号Ａの電圧が印加される。即ち、対向電極３２と同じ電圧が印加されるため、電界が発生せず液晶は立ち上がらないため、ＮＷの表示パネルでは表示としては白表示として観察できる。
【００５６】
なお、上述の実施の形態においては、デジタル表示モードにおいて、１ビットのデジタルデータ信号を入力した場合について説明したが、本発明はそれに限定されるものではなく、複数ビットのデジタルデータ信号の場合でも適用することが可能である。これにより、多階調の表示を行うことができる。その際、入力するビット数に応じた保持回路及び信号選択回路の数にする必要がある。
【００５７】
【発明の効果】
本発明の表示装置によれば、パネル駆動信号の周波数を低減することにより、画像メモリからスタティック型メモリ回路にデジタル映像信号をレベルシフトすることなく書き込むようにしたので、画像メモリから出力されるデジタル映像信号を電圧増幅するレベルシフタが不要となるため、その分回路規模を小さくすることができるとと共に、アナログ信号処理部とデジタル信号処理回路とを容易に１チップ化することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る液晶表示装置を示す回路ブロック図である。
【図２】図１における増幅器４の構成を示すブロック図である。
【図３】本発明の実施形態に係る液晶表示装置を示す回路図である。
【図４】デジタル表示モードに選択された場合のタイミング図である。
【図５】従来例に係る液晶表示装置の回路構成図である。
【図６】従来例に係る液晶表示装置の回路構成図である。
【図７】液晶表示装置の増幅器の構成を示すブロック図である。
【符号の説明】
１ 信号処理回路
２ フレームメモリ
３ ＤＡ変換器
４ 増幅器
５ 発振器
６ タイミング制御回路
７ 白／黒電圧発生回路
８ 増幅器
１０ アナログアンプ
１１ レベルシフタ
２１ 液晶
４０，４３ 回路選択回路
４１，４２ 回路選択ＴＦＴ
５０ ゲートドライバ
５１ ゲート信号線
６０ ドレインドライバ
６１ ドレイン信号線
６２ データ信号線
７０ 画素選択回路
７１，７２ 画素選択ＴＦＴ
８０ 表示電極
８５ 補助容量
８８ 回路選択信号線
１００ 液晶表示パネル
１１０ スタティック型メモリ回路
１２０ 信号選択回路
２００ 表示画素
Claims (4)
- デジタル映像信号を出力する画像メモリと、該画像メモリから出力されるデジタル映像信号をアナログ映像信号に変換するＤＡ変換器と、該ＤＡ変換器からのアナログ映像信号と前記画像メモリから出力されるデジタル映像信号とを択一的に表示パネルに供給する信号選択部と、前記表示パネルにパネル駆動信号を供給するタイミング制御回路と、表示パネル内の複数の表示画素毎に設けられ、前記パネル駆動信号に基づいて入力されるアナログ映像信号に応じて表示を行う第１の表示回路と、該表示画素毎に設けられ、前記パネル駆動信号に基づいてデジタル映像信号が書き込まれるスタティック型メモリ回路を有し、該デジタル映像信号に応じて表示を行う第２の表示回路と、備え、前記第１の表示回路と第２の表示回路とが選択可能な表示回路であって、
前記第１の表示回路または前記第２の表示回路はそれぞれ前記パネル駆動信号の周波数によってアナログ表示またはデジタル表示を行い、前記パネル駆動信号の周波数を、前記アナログ表示を行うときに前記表示パネルに供給される前記パネル駆動信号の周波数よりも低減することにより、前記画像メモリからスタティック型メモリ回路にデジタル映像信号をレベルシフトすることなく書き込むようにしたことを特徴とする表示装置。 - 前記タイミング制御回路により、前記第２の表示回路が選択された時のパネル駆動信号の周波数を、前記第１の表示回路が選択された時のパネル駆動信号の周波数より低くすることを特徴とする請求項１に記載の表示装置。
- 前記スタティック型メモリ回路は、正帰還された第１及び第２のインバータ回路から成ることを特徴とする請求項１または２に記載の表示装置。
- 前記第１及び第２のインバータ回路は、薄膜トランジスタで構成されていることを特徴とする請求項３に記載の表示装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001112724A JP4845281B2 (ja) | 2001-04-11 | 2001-04-11 | 表示装置 |
| TW091101944A TW548466B (en) | 2001-04-11 | 2002-02-05 | Display device |
| KR10-2002-0018911A KR100522060B1 (ko) | 2001-04-11 | 2002-04-08 | 표시 장치 |
| US10/120,141 US7038650B2 (en) | 2001-04-11 | 2002-04-11 | Display device |
| CNB021059497A CN100559445C (zh) | 2001-04-11 | 2002-04-11 | 显示装置 |
| EP02008318A EP1249819A3 (en) | 2001-04-11 | 2002-04-11 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001112724A JP4845281B2 (ja) | 2001-04-11 | 2001-04-11 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002311903A JP2002311903A (ja) | 2002-10-25 |
| JP4845281B2 true JP4845281B2 (ja) | 2011-12-28 |
Family
ID=18964081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001112724A Expired - Lifetime JP4845281B2 (ja) | 2001-04-11 | 2001-04-11 | 表示装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7038650B2 (ja) |
| EP (1) | EP1249819A3 (ja) |
| JP (1) | JP4845281B2 (ja) |
| KR (1) | KR100522060B1 (ja) |
| CN (1) | CN100559445C (ja) |
| TW (1) | TW548466B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3925467B2 (ja) * | 2003-06-20 | 2007-06-06 | セイコーエプソン株式会社 | 電気光学装置及びその駆動方法並びに電子機器 |
| JP4466606B2 (ja) | 2005-09-07 | 2010-05-26 | エプソンイメージングデバイス株式会社 | 電気光学装置および電子機器 |
| JP5161670B2 (ja) * | 2008-06-25 | 2013-03-13 | 株式会社ジャパンディスプレイイースト | 表示装置 |
| KR101480617B1 (ko) * | 2013-06-05 | 2015-01-12 | 현대자동차주식회사 | 영상 신호 처리 장치 및 방법 |
| TWI514349B (zh) * | 2014-06-05 | 2015-12-21 | Au Optronics Corp | 顯示裝置及切換顯示模式的方法 |
| JP6631614B2 (ja) * | 2017-12-27 | 2020-01-15 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5823091A (ja) | 1981-08-04 | 1983-02-10 | セイコーインスツルメンツ株式会社 | 画像表示装置 |
| JPS59116790A (ja) * | 1982-12-24 | 1984-07-05 | シチズン時計株式会社 | マトリクス型表示装置の駆動回路 |
| JP2784615B2 (ja) | 1991-10-16 | 1998-08-06 | 株式会社半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
| JPH08194205A (ja) | 1995-01-18 | 1996-07-30 | Toshiba Corp | アクティブマトリックス型表示装置 |
| JP3630489B2 (ja) * | 1995-02-16 | 2005-03-16 | 株式会社東芝 | 液晶表示装置 |
| US5945972A (en) * | 1995-11-30 | 1999-08-31 | Kabushiki Kaisha Toshiba | Display device |
| KR100270147B1 (ko) | 1996-03-01 | 2000-10-16 | 니시무로 타이죠 | 액정표시장치 |
| JP3319561B2 (ja) | 1996-03-01 | 2002-09-03 | 株式会社東芝 | 液晶表示装置 |
| JP3305946B2 (ja) | 1996-03-07 | 2002-07-24 | 株式会社東芝 | 液晶表示装置 |
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| EP0852372B1 (en) * | 1996-06-20 | 2004-09-08 | Seiko Epson Corporation | Image display apparatus |
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| JP2001242819A (ja) | 2000-12-28 | 2001-09-07 | Seiko Epson Corp | 電気光学装置及び電子機器 |
-
2001
- 2001-04-11 JP JP2001112724A patent/JP4845281B2/ja not_active Expired - Lifetime
-
2002
- 2002-02-05 TW TW091101944A patent/TW548466B/zh not_active IP Right Cessation
- 2002-04-08 KR KR10-2002-0018911A patent/KR100522060B1/ko not_active IP Right Cessation
- 2002-04-11 CN CNB021059497A patent/CN100559445C/zh not_active Expired - Fee Related
- 2002-04-11 EP EP02008318A patent/EP1249819A3/en not_active Withdrawn
- 2002-04-11 US US10/120,141 patent/US7038650B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100522060B1 (ko) | 2005-10-18 |
| EP1249819A2 (en) | 2002-10-16 |
| EP1249819A3 (en) | 2006-06-21 |
| KR20020081061A (ko) | 2002-10-26 |
| CN100559445C (zh) | 2009-11-11 |
| JP2002311903A (ja) | 2002-10-25 |
| US20020158858A1 (en) | 2002-10-31 |
| US7038650B2 (en) | 2006-05-02 |
| CN1380636A (zh) | 2002-11-20 |
| TW548466B (en) | 2003-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080403 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110415 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110613 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110719 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110830 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110914 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111011 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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