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Description
本発明は、液晶表示装置やＥＬ表示装置などの表示装置に係り、特に、各表示画素毎にメモリを配置した表示装置に関する。
液晶表示パネル内の各表示画素にメモリ部を配置し、当該メモリ部に表示データを記憶しておき、外部からの入力信号がない場合でも、液晶表示パネルに画像が表示できる、低消費電力で、高機能の液晶表示装置が知られている。（下記、特許文献１参照）
前述の特許文献１に記載した液晶表示装置では、Ｘアドレス回路及びＹアドレス回路を配置し、Ｘアドレス回路及びＹアドレス回路で選択した位置の表示画素のメモリ部に映像データを書き込むものである。
さらに、前述の特許文献１に記載した液晶表示装置は、各表示画素のメモリ部と、Ｘアドレス回路、およびＹアドレス回路とを、半導体層としてポリシリコンを用いた薄膜トランジスタ（以下、Poly-Si TFTという。）を用いて構成し、しかも、液晶表示パネルの各表示画素のメモリ部が形成されている基板と同一の基板上に、Ｘアドレス回路およびＹアドレス回路を一体に構成したものである。
前述の特許文献１に記載した液晶表示装置では、Ｘアドレス回路及びＹアドレス回路を配置し、Ｘアドレス回路及びＹアドレス回路で選択した位置の表示画素のメモリ部に映像データを書き込むものである。
さらに、前述の特許文献１に記載した液晶表示装置は、各表示画素のメモリ部と、Ｘアドレス回路、およびＹアドレス回路とを、半導体層としてポリシリコンを用いた薄膜トランジスタ（以下、Poly-Si TFTという。）を用いて構成し、しかも、液晶表示パネルの各表示画素のメモリ部が形成されている基板と同一の基板上に、Ｘアドレス回路およびＹアドレス回路を一体に構成したものである。
なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００６−２８５１１８号公報
液晶表示パネルの各表示画素にメモリ部を配置した液晶表示装置において、各表示画素のメモリ部に記憶されたデータ値を読み出すことが可能であれば、読み出したデータ値を直接他の表示画素のメモリ部に書き込むことにより、ソフトウェアの助けがなくてもハードウェアのみで映像の移動やスクロールが可能である。
しかしながら、例えば、前述の特許文献１等に開示されている、液晶表示パネルの各表示画素にメモリ部を配置した液晶表示装置では、各表示画素のメモリ部に記憶されたデータ値を読み出すことができなかった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、各表示画素毎にメモリ部を配置した表示装置において、各表示画素のメモリ部に記憶されたデータ値を読み出すことが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
しかしながら、例えば、前述の特許文献１等に開示されている、液晶表示パネルの各表示画素にメモリ部を配置した液晶表示装置では、各表示画素のメモリ部に記憶されたデータ値を読み出すことができなかった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、各表示画素毎にメモリ部を配置した表示装置において、各表示画素のメモリ部に記憶されたデータ値を読み出すことが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の表示画素と、前記表示画素に映像データを入力する映像線とを有する表示パネルを備え、前記表示画素は、前記映像データを記憶するメモリ部を有し、前記メモリ部に記憶された前記映像データの保持状態において、前記メモリ部は、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータ回路と、入力端子が前記第２のノードに接続され、出力端子が前記第１のノードに接続される第２のインバータ回路とで構成される表示装置であって、前記表示画素は、前記第２のインバータ回路の前記出力端子と前記映像線との間に接続される第１トランジスタと、前記第１のノードと前記映像線との間に接続される第２トランジスタを有し、前記映像データの読み出し時に、前記第２トランジスタはオフ、前記第１トランジスタはオンとなり、前記メモリ部に記憶された前記映像データを前記映像線に出力し、前記映像データの書き込み時に、前記第１トランジスタはオフ、前記第２トランジスタはオンとなり、前記映像線に供給される前記映像データを前記第１のノードに入力する。
（２）（１）において、前記表示画素は、前記第１のノードと前記第２のインバータ回路の前記出力端子との間に接続される第３トランジスタを有し、前記第３トランジスタは、前記映像データの書き込み・読み出し時にオフ、前記映像データの保存時にオンとなる。
（１）複数の表示画素と、前記表示画素に映像データを入力する映像線とを有する表示パネルを備え、前記表示画素は、前記映像データを記憶するメモリ部を有し、前記メモリ部に記憶された前記映像データの保持状態において、前記メモリ部は、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータ回路と、入力端子が前記第２のノードに接続され、出力端子が前記第１のノードに接続される第２のインバータ回路とで構成される表示装置であって、前記表示画素は、前記第２のインバータ回路の前記出力端子と前記映像線との間に接続される第１トランジスタと、前記第１のノードと前記映像線との間に接続される第２トランジスタを有し、前記映像データの読み出し時に、前記第２トランジスタはオフ、前記第１トランジスタはオンとなり、前記メモリ部に記憶された前記映像データを前記映像線に出力し、前記映像データの書き込み時に、前記第１トランジスタはオフ、前記第２トランジスタはオンとなり、前記映像線に供給される前記映像データを前記第１のノードに入力する。
（２）（１）において、前記表示画素は、前記第１のノードと前記第２のインバータ回路の前記出力端子との間に接続される第３トランジスタを有し、前記第３トランジスタは、前記映像データの書き込み・読み出し時にオフ、前記映像データの保存時にオンとなる。
（３）（２）において、前記表示パネルは、論理回路と、１表示ライン毎に設けられ、前記論理回路に接続される第１走査線、第２走査線および第３走査線とを有し、前記第１走査線には第１トランジスタの制御電極が接続され、前記第２走査線には第２トランジスタの制御電極が接続され、前記第３走査線には第３トランジスタの制御電極が接続され、前記論理回路には、前記映像データの書き込み・読み出しを実行する表示ラインを選択する表示ライン選択信号と、前記映像データの読み出しを制御する読み出し制御信号が入力され、前記論理回路は、入力される前記読み出し制御信号と前記表示ライン選択信号とが有効の場合に、前記第１トランジスタをオンとする電圧を前記第１走査線に、前記第２トランジスタと前記第３トランジスタとをオフとする電圧を前記第２走査線と前記第３走査線に出力し、また、入力される前記読み出し制御信号が無効で、前記表示ライン選択信号が有効の場合に、前記第２トランジスタをオンとする電圧を前記第２走査線に、前記第１トランジスタと前記第３トランジスタとをオフとする電圧を前記第１走査線と前記第３走査線に出力する。
（４）（３）において、前記論理回路は、入力される前記読み出し制御信号と前記表示ライン選択信号とが無効の場合に、前記第３トランジスタをオンとする電圧を前記第３走査線に、前記第１トランジスタと前記第２トランジスタとをオフとする電圧を前記第１走査線と前記第２走査線に出力する。
（４）（３）において、前記論理回路は、入力される前記読み出し制御信号と前記表示ライン選択信号とが無効の場合に、前記第３トランジスタをオンとする電圧を前記第３走査線に、前記第１トランジスタと前記第２トランジスタとをオフとする電圧を前記第１走査線と前記第２走査線に出力する。
（５）複数の表示画素と、前記表示画素に映像データを入力する映像線とを有する表示パネルを備え、前記表示画素は、前記映像データを記憶するメモリ部を有し、前記メモリ部に記憶された前記映像データの保持状態において、前記メモリ部は、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータ回路と、入力端子が前記第２のノードに接続され、出力端子が前記第１のノードに接続される第２のインバータ回路とで構成される表示装置であって、前記表示画素は、前記第２のインバータ回路の前記出力端子と前記第１のノードとの間に接続される第１トランジスタと、前記第１トランジスタの第１電極と前記映像線との間に接続される第２トランジスタとを有し、前記映像データの読み出し時に、前記第１トランジスタはオフ、前記第２トランジスタはオンとなり、前記メモリ部に記憶された前記映像データを前記映像線に出力し、前記映像データの書き込み時に、前記第１トランジスタと前記第２トランジスタはオンとなり、前記映像線に供給される前記映像データを前記第１のノードに入力する。
（６）（５）において、
前記表示画素は、前記第１トランジスタの第１電極と前記第２のインバータ回路の前記出力端子との間に接続される第３トランジスタを有し、前記第３トランジスタは、前記映像データの書き込み時にオフ、前記映像データの読み出し・保存時にオンとなる。
（６）（５）において、
前記表示画素は、前記第１トランジスタの第１電極と前記第２のインバータ回路の前記出力端子との間に接続される第３トランジスタを有し、前記第３トランジスタは、前記映像データの書き込み時にオフ、前記映像データの読み出し・保存時にオンとなる。
（７）（６）において、前記表示パネルは、論理回路と、１表示ライン毎に設けられ、前記論理回路に接続される第１走査線、第２走査線および第３走査線とを有し、前記第１走査線には第１トランジスタの制御電極が接続され、前記第２走査線には第２トランジスタの制御電極が接続され、前記第３走査線には第３トランジスタの制御電極が接続され、前記論理回路には、前記映像データの書き込み・読み出しを実行する表示ラインを選択する表示ライン選択信号と、前記映像データの読み出しを制御する読み出し制御信号が入力され、前記論理回路は、入力される前記読み出し制御信号と前記表示ライン選択信号とが有効の場合に、前記第２トランジスタと前記第３トランジスタとをオンとする電圧を前記第２走査線と前記第３走査線に、前記第１トランジスタをオフとする電圧を前記第１走査線に出力し、また、入力される前記読み出し制御信号が無効で、前記表示ライン選択信号が有効の場合に、前記第１トランジスタと前記第２トランジスタとをオンとする電圧を前記第１走査線と前記第２走査線に、前記第３トランジスタをオフとする電圧を前記第３走査線に出力する。
（８）（７）において、前記論理回路は、入力される前記読み出し制御信号と前記表示ライン選択信号とが無効の場合に、前記第１トランジスタと前記第３トランジスタとをオンとする電圧を前記第１走査線と前記第３走査線に、前記第２トランジスタをオフとする電圧を前記第２走査線に出力する。
（８）（７）において、前記論理回路は、入力される前記読み出し制御信号と前記表示ライン選択信号とが無効の場合に、前記第１トランジスタと前記第３トランジスタとをオンとする電圧を前記第１走査線と前記第３走査線に、前記第２トランジスタをオフとする電圧を前記第２走査線に出力する。
（９）（３）、（４）、（７）、または（８）の何れかにおいて、前記表示ライン選択信号を出力する走査線シフトレジスタ回路、あるいは、走査線アドレス回路を有し、前記走査線シフトレジスタ回路、あるいは、前記走査線アドレス回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成されていることを特徴とする。
（１０）（９）において、前記映像データを供給すべき前記映像線を選択する映像線シフトレジスタ回路、あるいは、映像線アドレス回路を有し、前記映像線シフトレジスタ回路、あるいは、前記映像線アドレス回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成されている。
（１０）（９）において、前記映像データを供給すべき前記映像線を選択する映像線シフトレジスタ回路、あるいは、映像線アドレス回路を有し、前記映像線シフトレジスタ回路、あるいは、前記映像線アドレス回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成されている。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、各表示画素毎にメモリ部を配置した表示装置において、各表示画素のメモリ部に記憶されたデータ値を読み出すことが可能となる。
本発明によれば、各表示画素毎にメモリ部を配置した表示装置において、各表示画素のメモリ部に記憶されたデータ値を読み出すことが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［本発明の前提となる液晶表示装置］
図１は、本発明の前提となる液晶表示装置の概略構成を示すブロック図である。
図１において、１００は表示部、１２０はＸ−アドレス回路（映像線アドレス回路ともいう）、１３０はＹ−アドレス回路（走査線アドレス回路ともいう）、１０は表示画素である。
表示部１００は、マトリクス状に配置される複数個の表示画素１０と、各表示画素１０に表示データを供給する映像線（ドレイン線ともいう）（Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ）と、各表示画素１０に走査信号を供給する走査線（ゲート線ともいう）（Ｙ１，Ｙ２，Ｙ３，．．．ＹＧｍ）とを有する。
Ｘ−アドレス回路１２０は、ｎ個の出力端子を有し、Ｘ−アドレス回路１２０の各出力端子は、スイッチング素子（ＳＷ１，ＳＷ２，ＳＷ３，．．．，ＳＷｎ）を構成する薄膜トランジスタのゲートに接続される。
選択した位置の表示画素１０に映像データを書き込む場合、Ｘ−アドレス回路１２０により、スイッチング素子（ＳＷ１，ＳＷ２，ＳＷ３，．．．，ＳＷｎ）の中で、選択した位置の表示画素１０に対応するスイッチング素子ＳＷをオンとし、映像データが供給されるデータ線（Ｄａｔａ）から、映像線（Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ）の中の選択した位置の表示画素１０に対応する映像線に映像データを供給する。
同様に、Ｙ−アドレス回路１３０により、走査線（Ｙ１，Ｙ２，Ｙ３，．．．，Ｙｍ）の中の選択した位置の表示画素１０に対応する走査線に選択走査電圧を供給する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［本発明の前提となる液晶表示装置］
図１は、本発明の前提となる液晶表示装置の概略構成を示すブロック図である。
図１において、１００は表示部、１２０はＸ−アドレス回路（映像線アドレス回路ともいう）、１３０はＹ−アドレス回路（走査線アドレス回路ともいう）、１０は表示画素である。
表示部１００は、マトリクス状に配置される複数個の表示画素１０と、各表示画素１０に表示データを供給する映像線（ドレイン線ともいう）（Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ）と、各表示画素１０に走査信号を供給する走査線（ゲート線ともいう）（Ｙ１，Ｙ２，Ｙ３，．．．ＹＧｍ）とを有する。
Ｘ−アドレス回路１２０は、ｎ個の出力端子を有し、Ｘ−アドレス回路１２０の各出力端子は、スイッチング素子（ＳＷ１，ＳＷ２，ＳＷ３，．．．，ＳＷｎ）を構成する薄膜トランジスタのゲートに接続される。
選択した位置の表示画素１０に映像データを書き込む場合、Ｘ−アドレス回路１２０により、スイッチング素子（ＳＷ１，ＳＷ２，ＳＷ３，．．．，ＳＷｎ）の中で、選択した位置の表示画素１０に対応するスイッチング素子ＳＷをオンとし、映像データが供給されるデータ線（Ｄａｔａ）から、映像線（Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ）の中の選択した位置の表示画素１０に対応する映像線に映像データを供給する。
同様に、Ｙ−アドレス回路１３０により、走査線（Ｙ１，Ｙ２，Ｙ３，．．．，Ｙｍ）の中の選択した位置の表示画素１０に対応する走査線に選択走査電圧を供給する。
図２は、図１に示す表示画素１０の等価回路を示す回路図である。
同図において、第１のインバータ回路（ＩＮＶ１）と、第２のインバータ回路（ＩＮＶ２）は、メモリ部を構成する。
第１のインバータ回路（ＩＮＶ１）は、入力端子がノード１（ｎｏｄｅ１）に接続され、出力端子がノード２（ｎｏｄｅ２）に接続される。また、第２のインバータ回路（ＩＮＶ２）は、入力端子がノード２（ｎｏｄｅ２）に接続され、出力端子がノード１（ｎｏｄｅ１）に接続される。
尚、第２のインバータ回路（ＩＮＶ２）の出力端子はｐ型トランジスタ（ＴＭ２）を介して第１のインバータ回路（ＩＮＶ１）の入力端子と接続されているが、このｐ型トランジスタ（ＴＭ２）は通常の状態、すなわち、メモリ部が保持動作の状態の時はオンになっている。
したがって、ｐ型トランジスタ（ＴＭ２）を省略し、第２のインバータ回路（ＩＮＶ２）の出力端子と、第１のインバータ回路（ＩＮＶ１）の入力端子とを直接接続するようにしてもよい。
同図において、第１のインバータ回路（ＩＮＶ１）と、第２のインバータ回路（ＩＮＶ２）は、メモリ部を構成する。
第１のインバータ回路（ＩＮＶ１）は、入力端子がノード１（ｎｏｄｅ１）に接続され、出力端子がノード２（ｎｏｄｅ２）に接続される。また、第２のインバータ回路（ＩＮＶ２）は、入力端子がノード２（ｎｏｄｅ２）に接続され、出力端子がノード１（ｎｏｄｅ１）に接続される。
尚、第２のインバータ回路（ＩＮＶ２）の出力端子はｐ型トランジスタ（ＴＭ２）を介して第１のインバータ回路（ＩＮＶ１）の入力端子と接続されているが、このｐ型トランジスタ（ＴＭ２）は通常の状態、すなわち、メモリ部が保持動作の状態の時はオンになっている。
したがって、ｐ型トランジスタ（ＴＭ２）を省略し、第２のインバータ回路（ＩＮＶ２）の出力端子と、第１のインバータ回路（ＩＮＶ１）の入力端子とを直接接続するようにしてもよい。
ノード１（ｎｏｄｅ１）に、ｎ型トランジスタ（ＴＭ１）のドレインと、ｐ型トランジスタ（ＴＭ２）のドレインとが接続され、かつ、ｎ型トランジスタ（ＴＭ１）のゲートと、ｐ型トランジスタ（ＴＭ２）のゲートが走査線（Ｙ）に接続される。
したがって、走査線（Ｙ）に選択走査電圧、例えば、Ｈｉｇｈレベル（以下、Ｈレベルという）が印加されると、ｎ型トランジスタ（ＴＭ１）がオン、ｐ型トランジスタ（ＴＭ２）がオフとなり、ノード１（ｎｏｄｅ１）に映像線（Ｄ）に印加される映像データ（「１」か「０」）が書き込まれる。すなわち、書き込み動作が行われる。
また、走査線（Ｙ）に非選択走査電圧、例えば、Ｌｏｗレベル（以下、Ｌレベルという）が印加されると、ｎ型トランジスタ（ＴＭ１）がオフ、ｐ型トランジスタ（ＴＭ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。すなわち、保持動作が行われる。
ゲートがノード１（ｎｏｄｅ１）に接続されるｎ型トランジスタ（ＴＭ３）は、ノード１（ｎｏｄｅ１）の電圧がＨレベルの時にオンとなり、画素電極（ＩＴＯ１）に第１の映像電圧（ここでは、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧）を印加する。
ゲートがノード２（ｎｏｄｅ２）に接続されるｎ型トランジスタ（ＴＭ４）は、ノード２（ｎｏｄｅ２）がＨレベルの時にオンとなり、画素電極（ＩＴＯ１）に第２の映像電圧（ここでは、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧をインバータで反転したＶＣＯＭＢの電圧）を印加する。
したがって、走査線（Ｙ）に選択走査電圧、例えば、Ｈｉｇｈレベル（以下、Ｈレベルという）が印加されると、ｎ型トランジスタ（ＴＭ１）がオン、ｐ型トランジスタ（ＴＭ２）がオフとなり、ノード１（ｎｏｄｅ１）に映像線（Ｄ）に印加される映像データ（「１」か「０」）が書き込まれる。すなわち、書き込み動作が行われる。
また、走査線（Ｙ）に非選択走査電圧、例えば、Ｌｏｗレベル（以下、Ｌレベルという）が印加されると、ｎ型トランジスタ（ＴＭ１）がオフ、ｐ型トランジスタ（ＴＭ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。すなわち、保持動作が行われる。
ゲートがノード１（ｎｏｄｅ１）に接続されるｎ型トランジスタ（ＴＭ３）は、ノード１（ｎｏｄｅ１）の電圧がＨレベルの時にオンとなり、画素電極（ＩＴＯ１）に第１の映像電圧（ここでは、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧）を印加する。
ゲートがノード２（ｎｏｄｅ２）に接続されるｎ型トランジスタ（ＴＭ４）は、ノード２（ｎｏｄｅ２）がＨレベルの時にオンとなり、画素電極（ＩＴＯ１）に第２の映像電圧（ここでは、共通電極（ＩＴＯ２）に印加するＶＣＯＭの電圧をインバータで反転したＶＣＯＭＢの電圧）を印加する。
ノード１（ｎｏｄｅ１）とノード２（ｎｏｄｅ２）との間の関係は、信号レベルが反転した関係にある。そのため、ノード１（ｎｏｄｅ１）の電圧がＨレベルの時、ノード２（ｎｏｄｅ２）の電圧はＬレベルとなり、ｎ型トランジスタ（ＴＭ３）がオン、ｎ型トランジスタ（ＴＭ４）はオフとなる。ノード１（ｎｏｄｅ１）の電圧がＬレベルの時、ノード２（ｎｏｄｅ２）の電圧はＨレベルとなり、ｎ型トランジスタ（ＴＭ３）がオフ、ｎ型トランジスタ（ＴＭ４）はオンである。
このように、スイッチ部（例えば、同一導電型の２つのトランジスタ（ＴＭ３，ＴＭ４）で構成される）は、メモリ部に記憶されたデータ（映像線（Ｄ）からメモリ部に書き込まれたデータ）に応じて、第１の映像電圧または第２の映像電圧を選択して画素電極（ＩＴＯ１）に印加する。
画素電極（ＩＴＯ１）と、これに対向して配置される共通電極（コモン電極、対向電極ともいう）（ＩＴＯ２）との間に発生する電界によって、液晶（ＬＣ）が駆動される。なお、共通電極（ＩＴＯ２）は、画素電極（ＩＴＯ１）が形成された基板と同じ基板に形成されていても良いし、異なる基板に形成されていても良い。
このように、スイッチ部（例えば、同一導電型の２つのトランジスタ（ＴＭ３，ＴＭ４）で構成される）は、メモリ部に記憶されたデータ（映像線（Ｄ）からメモリ部に書き込まれたデータ）に応じて、第１の映像電圧または第２の映像電圧を選択して画素電極（ＩＴＯ１）に印加する。
画素電極（ＩＴＯ１）と、これに対向して配置される共通電極（コモン電極、対向電極ともいう）（ＩＴＯ２）との間に発生する電界によって、液晶（ＬＣ）が駆動される。なお、共通電極（ＩＴＯ２）は、画素電極（ＩＴＯ１）が形成された基板と同じ基板に形成されていても良いし、異なる基板に形成されていても良い。
インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４のトランジスタは、半導体層としてポリシリコンを用いた薄膜トランジスタで構成される。
図１中のＸ−アドレス回路１２０とＹ−アドレス回路１３０は、液晶表示パネル内の回路であり、これらの回路は、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４のトランジスタと同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成され、これらの薄膜トランジスタは、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ等と同時に形成される。
また、走査線（Ｙ）に非選択走査電圧が印加されると、トランジスタ（ＴＭ１）がオフ、トランジスタ（ＴＭ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。これにより、画像入力がない期間内にも表示部１００に画像が表示される。
例えば、ノーマリホワイトの液晶表示パネルの場合、ノード１（ｎｏｄｅ１）に「１」（ノード２（ｎｏｄｅ２）は「０」）が書き込まれたときに「白」、ノード１（ｎｏｄｅ１）に「０」（ノード２（ｎｏｄｅ２）は「１」）が書き込まれた時に「黒」となる。
画像を書き換える必要がない場合には、Ｘ−アドレス回路１２０やＹ−アドレス回路１３０の動作を停止できるため、消費電力の低減が可能である。
図１中のＸ−アドレス回路１２０とＹ−アドレス回路１３０は、液晶表示パネル内の回路であり、これらの回路は、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４のトランジスタと同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成され、これらの薄膜トランジスタは、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ等と同時に形成される。
また、走査線（Ｙ）に非選択走査電圧が印加されると、トランジスタ（ＴＭ１）がオフ、トランジスタ（ＴＭ２）がオンとなり、ノード１（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。これにより、画像入力がない期間内にも表示部１００に画像が表示される。
例えば、ノーマリホワイトの液晶表示パネルの場合、ノード１（ｎｏｄｅ１）に「１」（ノード２（ｎｏｄｅ２）は「０」）が書き込まれたときに「白」、ノード１（ｎｏｄｅ１）に「０」（ノード２（ｎｏｄｅ２）は「１」）が書き込まれた時に「黒」となる。
画像を書き換える必要がない場合には、Ｘ−アドレス回路１２０やＹ−アドレス回路１３０の動作を停止できるため、消費電力の低減が可能である。
図３は、図２に示すＶＣＯＭの電圧と、ＶＣＯＭの電圧を反転したバーＶＣＯＭの電圧の反転周期を説明するための図である。
図１に示す液晶表示装置の交流駆動方法としてコモン反転駆動方法が採用されるが、図１に示す液晶表示装置では、図３に示すように、ＶＣＯＭの電圧（第１の映像電圧）と、ＶＣＯＭの電圧を反転したＶＣＯＭＢの電圧（第２の映像電圧）とを、コモン反転周期に応じて変化させるだけよい。ＶＣＯＭの電圧は、コモン反転周期に応じて、Ｌレベル（例えば、０Ｖ）と、Ｈレベル（例えば、５Ｖ）との間で反転する。ＶＣＯＭＢの電圧は、ＶＣＯＭの電圧をインバータで反転して生成することができる。ＶＣＯＭの電圧がＬレベルの時、ＶＣＯＭＢの電圧はＨレベルであり、ＶＣＯＭの電圧がＨレベルの時、ＶＣＯＭＢの電圧はＬレベルである。すなわち、所定の周期でＶＣＯＭの電圧の大きさとＶＣＯＭＢの電圧の大きさとが互いに入れ替わる。
図１に示す液晶表示装置の交流駆動方法としてコモン反転駆動方法が採用されるが、図１に示す液晶表示装置では、図３に示すように、ＶＣＯＭの電圧（第１の映像電圧）と、ＶＣＯＭの電圧を反転したＶＣＯＭＢの電圧（第２の映像電圧）とを、コモン反転周期に応じて変化させるだけよい。ＶＣＯＭの電圧は、コモン反転周期に応じて、Ｌレベル（例えば、０Ｖ）と、Ｈレベル（例えば、５Ｖ）との間で反転する。ＶＣＯＭＢの電圧は、ＶＣＯＭの電圧をインバータで反転して生成することができる。ＶＣＯＭの電圧がＬレベルの時、ＶＣＯＭＢの電圧はＨレベルであり、ＶＣＯＭの電圧がＨレベルの時、ＶＣＯＭＢの電圧はＬレベルである。すなわち、所定の周期でＶＣＯＭの電圧の大きさとＶＣＯＭＢの電圧の大きさとが互いに入れ替わる。
［実施例１］
図４は、本発明の実施例１の液晶表示装置の概略構成を示す図である。
本実施例の液晶表示装置は、液晶表示パネル内の各表示画素にメモリ部を配置し、当該メモリ部に表示データを記憶しておき、外部からの入力信号がない場合でも、液晶表示パネルに画像が表示できる、低消費電力で、高機能の液晶表示装置において、メモリ部に記憶されたデータ値を読み出せるようにしたものである。
本実施例において、図１に示す液晶表示装置と異なる点は、以下の点である。
（１）メモリ部に記憶されたデータ値の読み出し用にトランジスタ（ＴＭ５）が追加され、このトランジスタ（ＴＭ５）は、映像線（Ｄ）と第２のインバータ回路（ＩＮＶ２）の出力端子との間に接続される点
（２）１表示ライン毎の走査線が１本から、Ｇ１，Ｇ２，Ｇ３の３本に変更され、トランジスタ（ＴＭ５）のゲートは第１の走査線（Ｇ１）に接続され、トランジスタ（ＴＭ１）のゲートは第２の走査線（Ｇ２）に接続され、トランジスタ（ＴＭ６）のゲートは第３の走査線（Ｇ３）に接続される点
（３）第１の走査線（Ｇ１）、第２の走査線（Ｇ２）、および、第３の走査線（Ｇ３）は、論理回路５０に接続される点
（４）新たに、読み出し制御信号（ＲＤ）が追加され、論理回路５０に入力される点
図４は、本発明の実施例１の液晶表示装置の概略構成を示す図である。
本実施例の液晶表示装置は、液晶表示パネル内の各表示画素にメモリ部を配置し、当該メモリ部に表示データを記憶しておき、外部からの入力信号がない場合でも、液晶表示パネルに画像が表示できる、低消費電力で、高機能の液晶表示装置において、メモリ部に記憶されたデータ値を読み出せるようにしたものである。
本実施例において、図１に示す液晶表示装置と異なる点は、以下の点である。
（１）メモリ部に記憶されたデータ値の読み出し用にトランジスタ（ＴＭ５）が追加され、このトランジスタ（ＴＭ５）は、映像線（Ｄ）と第２のインバータ回路（ＩＮＶ２）の出力端子との間に接続される点
（２）１表示ライン毎の走査線が１本から、Ｇ１，Ｇ２，Ｇ３の３本に変更され、トランジスタ（ＴＭ５）のゲートは第１の走査線（Ｇ１）に接続され、トランジスタ（ＴＭ１）のゲートは第２の走査線（Ｇ２）に接続され、トランジスタ（ＴＭ６）のゲートは第３の走査線（Ｇ３）に接続される点
（３）第１の走査線（Ｇ１）、第２の走査線（Ｇ２）、および、第３の走査線（Ｇ３）は、論理回路５０に接続される点
（４）新たに、読み出し制御信号（ＲＤ）が追加され、論理回路５０に入力される点
本実施例では、論理回路５０は、Ｙ−アドレス回路１３０から出力される表示ライン選択信号（Ｈレベルの選択走査電圧、あるいは、Ｌレベルの非選択走査電圧）（ＹＬ）と、読み出し制御信号（ＲＤ）との論理積を取って第１の走査線（Ｇ１）に出力するアンド回路３３と、Ｙ−アドレス回路１３０から出力される表示ライン選択信号と、インバータ回路３０で反転された読み出し制御信号（ＲＤ）の反転信号との論理積を取って第２の走査線（Ｇ２）に出力するアンド回路３２と、Ｙ−アドレス回路１３０から出力される表示ライン選択信号を反転して第３の走査線（Ｇ３）に出力するインバータ回路３１とで構成される。
なお、本実施例１、および後述する実施例２のＸ−アドレス回路１２０とＹ−アドレス回路１３０は、液晶表示パネル内の回路であり、これらの回路は、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＭ１，ＴＭ３，ＴＭ４，ＴＭ５，ＴＭ６のトランジスタと同様、半導体層がポリシリコン層から成る薄膜トランジスタで構成され、これらの薄膜トランジスタは、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ等と同時に形成される。
また、本実施例では、図２に示すｐ型トランジスタ（ＴＭ２）に代えて、ｎ型トランジスタ（ＴＭ６）が使用されが、図２と同様、ｐ型トランジスタ（ＴＭ２）を使用することも可能である。その場合、インバータ回路３１は必要ない。
また、本実施例において、Ｘ−アドレス回路１２０に代えて、Ｘ−シフトレジスタ回路を使用してもよく、また、Ｙ−アドレス回路１３０に代えて、Ｙ−シフトレジスタ回路を使用してもよい。
なお、本実施例１、および後述する実施例２のＸ−アドレス回路１２０とＹ−アドレス回路１３０は、液晶表示パネル内の回路であり、これらの回路は、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＭ１，ＴＭ３，ＴＭ４，ＴＭ５，ＴＭ６のトランジスタと同様、半導体層がポリシリコン層から成る薄膜トランジスタで構成され、これらの薄膜トランジスタは、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ等と同時に形成される。
また、本実施例では、図２に示すｐ型トランジスタ（ＴＭ２）に代えて、ｎ型トランジスタ（ＴＭ６）が使用されが、図２と同様、ｐ型トランジスタ（ＴＭ２）を使用することも可能である。その場合、インバータ回路３１は必要ない。
また、本実施例において、Ｘ−アドレス回路１２０に代えて、Ｘ−シフトレジスタ回路を使用してもよく、また、Ｙ−アドレス回路１３０に代えて、Ｙ−シフトレジスタ回路を使用してもよい。
以下、本実施例の液晶表示装置の動作を、図５のタイミングチャートを用いて説明する。 初めに、メモリ部に記憶されたデータ値の読み出しについて説明する。
メモリ部に記憶されたデータ値を読み出す時には、図５（ａ）に示すように、Ｙ−アドレス回路１３０で読み出す表示ラインを選択する。ここでは、１番目の表示ライン（ＹＬ１）を選択し、表示ライン選択信号を有効とするため、Ｈレベルの選択走査電圧を出力する。
次に、図５（ａ）に示すように、読み出し制御信号（ＲＤ）を有効とするためＨレベルとする。これにより、論理回路５０内の、インバータ回路３１、アンド回路３２、アンド回路３３から、第１の走査線（Ｇ１）、第２の走査線（Ｇ２）、および、第３の走査線（Ｇ３）に、図５（ａ）に示す電圧が出力される。
この時、第１の走査線（Ｇ１）はＨレベル、第２の走査線（Ｇ２）と第３の走査線（Ｇ３）はＬｏｗレベルとなるので、トランジスタ（ＴＭ５）はオン、トランジスタ（ＴＭ１）とトランジスタ（ＴＭ６）はオフとなる。
したがって、映像線（Ｄ）に、メモリ部に記憶されたデータ値（第２のインバータ（ＩＮＶ２）の出力電圧）が読み出される。
メモリ部に記憶されたデータ値を読み出す時には、図５（ａ）に示すように、Ｙ−アドレス回路１３０で読み出す表示ラインを選択する。ここでは、１番目の表示ライン（ＹＬ１）を選択し、表示ライン選択信号を有効とするため、Ｈレベルの選択走査電圧を出力する。
次に、図５（ａ）に示すように、読み出し制御信号（ＲＤ）を有効とするためＨレベルとする。これにより、論理回路５０内の、インバータ回路３１、アンド回路３２、アンド回路３３から、第１の走査線（Ｇ１）、第２の走査線（Ｇ２）、および、第３の走査線（Ｇ３）に、図５（ａ）に示す電圧が出力される。
この時、第１の走査線（Ｇ１）はＨレベル、第２の走査線（Ｇ２）と第３の走査線（Ｇ３）はＬｏｗレベルとなるので、トランジスタ（ＴＭ５）はオン、トランジスタ（ＴＭ１）とトランジスタ（ＴＭ６）はオフとなる。
したがって、映像線（Ｄ）に、メモリ部に記憶されたデータ値（第２のインバータ（ＩＮＶ２）の出力電圧）が読み出される。
次に、この映像線（Ｄ）に読み出されたデータ値を、他のメモリ部に書き込むには、まず、図５（ｂ）に示すように、Ｙ−アドレス回路１３０で書き込む表示ラインを選択する。ここでは、ｎ番目の表示ライン（ＹＬｎ）を選択し、表示ライン選択信号を有効とするため、Ｈレベルの選択走査電圧を出力する。
また、書き込み時には、図５（ｂ）に示すように、読み出し制御信号（ＲＤ）をＬレベルのままとする。これにより、論理回路５０内の、インバータ回路３１、アンド回路３２、アンド回路３３から、第１の走査線（Ｇ１）、第２の走査線（Ｇ２）、および、第３の走査線（Ｇ３）に、図５（ｂ）に示す電圧が出力される。
この時、第２の走査線（Ｇ２）はＨレベル、第１の走査線（Ｇ１）と第３の走査線（Ｇ３）はＬレベルとなるので、トランジスタ（ＴＭ１）はオン、トランジスタ（ＴＭ５）とトランジスタ（ＴＭ６）はオフとなる。
これにより、読み出したデータ値（即ち、１番目の表示ライン（ＹＬ１）のメモリ部に記録されたデータ値）が、ｎ番目の表示ライン（ＹＬｎ）のメモリ部に書き込まれる。このようにして、データの移動が行なはれ、これを連続で行うことによりスクロールを行うことができる。
また、書き込み時には、図５（ｂ）に示すように、読み出し制御信号（ＲＤ）をＬレベルのままとする。これにより、論理回路５０内の、インバータ回路３１、アンド回路３２、アンド回路３３から、第１の走査線（Ｇ１）、第２の走査線（Ｇ２）、および、第３の走査線（Ｇ３）に、図５（ｂ）に示す電圧が出力される。
この時、第２の走査線（Ｇ２）はＨレベル、第１の走査線（Ｇ１）と第３の走査線（Ｇ３）はＬレベルとなるので、トランジスタ（ＴＭ１）はオン、トランジスタ（ＴＭ５）とトランジスタ（ＴＭ６）はオフとなる。
これにより、読み出したデータ値（即ち、１番目の表示ライン（ＹＬ１）のメモリ部に記録されたデータ値）が、ｎ番目の表示ライン（ＹＬｎ）のメモリ部に書き込まれる。このようにして、データの移動が行なはれ、これを連続で行うことによりスクロールを行うことができる。
［実施例２］
図６は、本発明の実施例２の液晶表示装置の概略構成を示す図である。
本実施例において、図４に示す液晶表示装置と異なる点は、以下の点である。
（１）メモリ部に記憶されたデータ値の読み出し用に追加されたトランジスタ（ＴＭ５）が、トランジスタ（ＴＭ１）のドレインと第１のノード（ｎｏｄｅ１）との間に接続される点
（２）論理回路５１は、Ｙ−アドレス回路１３０から出力される表示ライン選択信号（Ｈレベルの選択走査電圧、あるいは、Ｌレベルの非選択走査電圧）（ＹＬ）と、読み出し制御信号（ＲＤ）との一致を取って第３の走査線（Ｇ３）に出力する一致回路３４と、読み出し制御信号（ＲＤ）を反転して第１の走査線（Ｇ１）に出力するインバータ回路３３とで構成される。また、第２の走査線（Ｇ２）に対しては、Ｙ−アドレス回路１３０から出力される表示ライン選択信号（ＹＬ）が出力される。
また、本実施例では、図２に示すｐ型トランジスタ（ＴＭ２）に代えて、ｎ型トランジスタ（ＴＭ６）が使用されが、図２と同様、ｐ型トランジスタ（ＴＭ２）を使用することも可能である。その場合、一致回路３４に代えて、ＥＸ−ＯＲ回路を用いればよい。
また、本実施例においても、Ｘ−アドレス回路１２０に代えて、Ｘ−シフトレジスタ回路を使用してもよく、また、Ｙ−アドレス回路１３０に代えて、Ｙ−シフトレジスタ回路を使用してもよい。
図６は、本発明の実施例２の液晶表示装置の概略構成を示す図である。
本実施例において、図４に示す液晶表示装置と異なる点は、以下の点である。
（１）メモリ部に記憶されたデータ値の読み出し用に追加されたトランジスタ（ＴＭ５）が、トランジスタ（ＴＭ１）のドレインと第１のノード（ｎｏｄｅ１）との間に接続される点
（２）論理回路５１は、Ｙ−アドレス回路１３０から出力される表示ライン選択信号（Ｈレベルの選択走査電圧、あるいは、Ｌレベルの非選択走査電圧）（ＹＬ）と、読み出し制御信号（ＲＤ）との一致を取って第３の走査線（Ｇ３）に出力する一致回路３４と、読み出し制御信号（ＲＤ）を反転して第１の走査線（Ｇ１）に出力するインバータ回路３３とで構成される。また、第２の走査線（Ｇ２）に対しては、Ｙ−アドレス回路１３０から出力される表示ライン選択信号（ＹＬ）が出力される。
また、本実施例では、図２に示すｐ型トランジスタ（ＴＭ２）に代えて、ｎ型トランジスタ（ＴＭ６）が使用されが、図２と同様、ｐ型トランジスタ（ＴＭ２）を使用することも可能である。その場合、一致回路３４に代えて、ＥＸ−ＯＲ回路を用いればよい。
また、本実施例においても、Ｘ−アドレス回路１２０に代えて、Ｘ−シフトレジスタ回路を使用してもよく、また、Ｙ−アドレス回路１３０に代えて、Ｙ−シフトレジスタ回路を使用してもよい。
以下、本実施例の液晶表示装置の動作を、図７のタイミングチャートを用いて説明する。 初めに、メモリ部に記憶されたデータ値の読み出しについて説明する。
メモリ部に記憶されたデータ値を読み出す時には、図７（ａ）に示すように、Ｙ−アドレス回路１３０で読み出す表示ラインを選択する。ここでは、１番目の表示ライン（ＹＬ１）を選択し、表示ライン選択信号を有効とするため、Ｈレベルの選択走査電圧を出力する。
次に、図７（ａ）に示すように、読み出し制御信号（ＲＤ）を有効とするためＨレベルとする。これにより、論理回路５１内の、インバータ回路３５、一致回路３４から、第１の走査線（Ｇ１）と、第３の走査線（Ｇ３）に、図７（ａ）に示す電圧が出力される。また、第２の走査線（Ｇ２）には、図７（ａ）に示すように、Ｈレベルの選択走査電圧が出力される。
この時、第２の走査線（Ｇ２）と第３の走査線（Ｇ３）はＨレベル、第１の走査線（Ｇ１）はＬｏｗレベルとなるので、トランジスタ（ＴＭ５）はオフ、トランジスタ（ＴＭ１）とトランジスタ（ＴＭ６）はオンとなる。
したがって、映像線（Ｄ）に、メモリ部に記憶されたデータ値（第２のインバータ（ＩＮＶ２）の出力電圧）が読み出される。
メモリ部に記憶されたデータ値を読み出す時には、図７（ａ）に示すように、Ｙ−アドレス回路１３０で読み出す表示ラインを選択する。ここでは、１番目の表示ライン（ＹＬ１）を選択し、表示ライン選択信号を有効とするため、Ｈレベルの選択走査電圧を出力する。
次に、図７（ａ）に示すように、読み出し制御信号（ＲＤ）を有効とするためＨレベルとする。これにより、論理回路５１内の、インバータ回路３５、一致回路３４から、第１の走査線（Ｇ１）と、第３の走査線（Ｇ３）に、図７（ａ）に示す電圧が出力される。また、第２の走査線（Ｇ２）には、図７（ａ）に示すように、Ｈレベルの選択走査電圧が出力される。
この時、第２の走査線（Ｇ２）と第３の走査線（Ｇ３）はＨレベル、第１の走査線（Ｇ１）はＬｏｗレベルとなるので、トランジスタ（ＴＭ５）はオフ、トランジスタ（ＴＭ１）とトランジスタ（ＴＭ６）はオンとなる。
したがって、映像線（Ｄ）に、メモリ部に記憶されたデータ値（第２のインバータ（ＩＮＶ２）の出力電圧）が読み出される。
次に、この映像線（Ｄ）に読み出されたデータ値を、他のメモリ部に書き込むには、まず、図７（ｂ）に示すように、Ｙ−アドレス回路１３０で書き込む表示ラインを選択する。ここでは、ｎ番目の表示ライン（ＹＬｎ）を選択し、表示ライン選択信号を有効とするため、Ｈレベルの選択走査電圧を出力する。
また、書き込み時には、図７（ｂ）に示すように、読み出し制御信号（ＲＤ）をＬレベルのままとする。これにより、論理回路５１内の、インバータ回路３５、一致回路３４から、第１の走査線（Ｇ１）と、第３の走査線（Ｇ３）に、図７（ｂ）に示す電圧が出力される。また、第２の走査線（Ｇ２）には、図７（ｂ）に示すように、Ｈレベルの選択走査電圧が出力される。
この時、第１の走査線（Ｇ１）と第２の走査線（Ｇ２）はＨレベル、第３の走査線（Ｇ３）はＬｏｗレベルとなるので、トランジスタ（ＴＭ６）はオフ、トランジスタ（ＴＭ１）とトランジスタ（ＴＭ５）はオンとなる。
これにより、読み出したデータ値（即ち、１番目の表示ライン（ＹＬ１）のメモリ部に記録されたデータ値）が、ｎ番目の表示ライン（ＹＬｎ）のメモリ部に書き込まれる。このようにして、データの移動が行なはれ、これを連続で行うことによりスクロールを行うことができる。
また、書き込み時には、図７（ｂ）に示すように、読み出し制御信号（ＲＤ）をＬレベルのままとする。これにより、論理回路５１内の、インバータ回路３５、一致回路３４から、第１の走査線（Ｇ１）と、第３の走査線（Ｇ３）に、図７（ｂ）に示す電圧が出力される。また、第２の走査線（Ｇ２）には、図７（ｂ）に示すように、Ｈレベルの選択走査電圧が出力される。
この時、第１の走査線（Ｇ１）と第２の走査線（Ｇ２）はＨレベル、第３の走査線（Ｇ３）はＬｏｗレベルとなるので、トランジスタ（ＴＭ６）はオフ、トランジスタ（ＴＭ１）とトランジスタ（ＴＭ５）はオンとなる。
これにより、読み出したデータ値（即ち、１番目の表示ライン（ＹＬ１）のメモリ部に記録されたデータ値）が、ｎ番目の表示ライン（ＹＬｎ）のメモリ部に書き込まれる。このようにして、データの移動が行なはれ、これを連続で行うことによりスクロールを行うことができる。
以上説明したように、本実施例によれば、各表示画素のメモリ部に記録されたデータ値を読み出すことができるため、それを直接他の表示画素のメモリ部に書き込むことにより、ソフトウェアの助けがなくてもハードウェアのみで映像の移動やスクロールができる。これにより、描画速度の向上や表示時の電力低減を図ることが可能となる。
なお、前述の実施例では、本発明を液晶表示装置に適用した場合について説明したが、本発明はこれに限定されるものではなく、本発明は、ＥＬ表示装置など（有機ＥＬ表示装置など）にも適用可能であることはいうまでもない。
また、前述の実施例では、周辺回路（例えば、Ｘ−アドレス回路１２０、あるいは、Ｙ−アドレス回路１３０）を、液晶表示パネルに内蔵（液晶表示パネルの基板上に一体に形成）した場合について説明しているが、本発明はこれに限定されるものではなく、周辺回路の一部の機能を半導体チップを用いて構成しても良い。
さらに、前述の実施例では、薄膜トランジスタとしてＭＯＳトランジスタを用いた場合について説明しているが、ＭＯＳトランジスタよりも広い概念であるＭＩＳトランジスタを用いても良い。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
なお、前述の実施例では、本発明を液晶表示装置に適用した場合について説明したが、本発明はこれに限定されるものではなく、本発明は、ＥＬ表示装置など（有機ＥＬ表示装置など）にも適用可能であることはいうまでもない。
また、前述の実施例では、周辺回路（例えば、Ｘ−アドレス回路１２０、あるいは、Ｙ−アドレス回路１３０）を、液晶表示パネルに内蔵（液晶表示パネルの基板上に一体に形成）した場合について説明しているが、本発明はこれに限定されるものではなく、周辺回路の一部の機能を半導体チップを用いて構成しても良い。
さらに、前述の実施例では、薄膜トランジスタとしてＭＯＳトランジスタを用いた場合について説明しているが、ＭＯＳトランジスタよりも広い概念であるＭＩＳトランジスタを用いても良い。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１０ 表示画素
３０，３１，３５，ＩＮＶ１，ＩＮＶ２ インバータ回路
３２，３３ アンド回路
３４ 一致回路
５０，５１ 論理回路
１００ 表示部
１２０ Ｘ−アドレス回路
１３０ Ｙ−アドレス回路
Ｄａｔａ データ線
Ｄ，Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ 映像線
Ｙ，Ｙ１，Ｙ２，Ｙ３，．．．，Ｙｍ 走査線
Ｇ１ 第１の走査線
Ｇ２ 第２の走査線
Ｇ３ 第３の走査線
ＳＷ１，ＳＷ２，ＳＷ３，．．．，ＳＷｎ スイッチング素子
ｎｏｄｅ１ ノード１
ｎｏｄｅ２ ノード２
ＴＭ２ ｐ型トランジスタ
ＴＭ１，ＴＭ３，ＴＭ４，ＴＭ５，ＴＭ６ ｎ型トランジスタ
ＩＴＯ１ 画素電極
ＩＴＯ２ 共通電極
ＬＣ 液晶
３０，３１，３５，ＩＮＶ１，ＩＮＶ２ インバータ回路
３２，３３ アンド回路
３４ 一致回路
５０，５１ 論理回路
１００ 表示部
１２０ Ｘ−アドレス回路
１３０ Ｙ−アドレス回路
Ｄａｔａ データ線
Ｄ，Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ 映像線
Ｙ，Ｙ１，Ｙ２，Ｙ３，．．．，Ｙｍ 走査線
Ｇ１ 第１の走査線
Ｇ２ 第２の走査線
Ｇ３ 第３の走査線
ＳＷ１，ＳＷ２，ＳＷ３，．．．，ＳＷｎ スイッチング素子
ｎｏｄｅ１ ノード１
ｎｏｄｅ２ ノード２
ＴＭ２ ｐ型トランジスタ
ＴＭ１，ＴＭ３，ＴＭ４，ＴＭ５，ＴＭ６ ｎ型トランジスタ
ＩＴＯ１ 画素電極
ＩＴＯ２ 共通電極
ＬＣ 液晶
Claims (10)
- 複数の表示画素と、
前記表示画素に映像データを入力する映像線とを有する表示パネルを備え、
前記表示画素は、前記映像データを記憶するメモリ部を有し、
前記メモリ部に記憶された前記映像データの保持状態において、前記メモリ部は、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータ回路と、
入力端子が前記第２のノードに接続され、出力端子が前記第１のノードに接続される第２のインバータ回路とで構成される表示装置であって、
前記表示画素は、前記第２のインバータの前記出力端子と前記映像線との間に接続される第１トランジスタと、
前記第１のノードと前記映像線との間に接続される第２トランジスタを有し、
前記映像データの読み出し時に、前記第２トランジスタはオフ、前記第１トランジスタはオンとなり、前記メモリ部に記憶された前記映像データを前記映像線に出力し、
前記映像データの書き込み時に、前記第１トランジスタはオフ、前記第２トランジスタはオンとなり、前記映像線に供給される前記映像データを前記第１のノードに入力することを特徴とする表示装置。 - 前記表示画素は、前記第１のノードと前記第２のインバータ回路の前記出力端子との間に接続される第３トランジスタを有し、
前記第３トランジスタは、前記映像データの書き込み・読み出し時にオフ、前記映像データの保存時にオンとなることを特徴とする請求項１に記載の表示装置。 - 前記表示パネルは、論理回路と、
１表示ライン毎に設けられ、前記論理回路に接続される第１走査線、第２走査線および第３走査線とを有し、
前記第１走査線には第１トランジスタの制御電極が接続され、
前記第２走査線には第２トランジスタの制御電極が接続され、
前記第３走査線には第３トランジスタの制御電極が接続され、
前記論理回路には、前記映像データの書き込み・読み出しを実行する表示ラインを選択する表示ライン選択信号と、前記映像データの読み出しを制御する読み出し制御信号が入力され、
前記論理回路は、入力される前記読み出し制御信号と前記表示ライン選択信号とが有効の場合に、前記第１トランジスタをオンとする電圧を前記第１走査線に、前記第２トランジスタと前記第３トランジスタとをオフとする電圧を前記第２走査線と前記第３走査線に出力し、また、入力される前記読み出し制御信号が無効で、前記表示ライン選択信号が有効の場合に、前記第２トランジスタをオンとする電圧を前記第２走査線に、前記第１トランジスタと前記第３トランジスタとをオフとする電圧を前記第１走査線と前記第３走査線に出力することを特徴とする請求項２に記載の表示装置。 - 前記論理回路は、入力される前記読み出し制御信号と前記表示ライン選択信号とが無効の場合に、前記第３トランジスタをオンとする電圧を前記第３走査線に、前記第１トランジスタと前記第２トランジスタとをオフとする電圧を前記第１走査線と前記第２走査線に出力することを特徴とする請求項３に記載の表示装置。
- 複数の表示画素と、
前記表示画素に映像データを入力する映像線とを有する表示パネルを備え、
前記表示画素は、前記映像データを記憶するメモリ部を有し、
前記メモリ部に記憶された前記映像データの保持状態において、前記メモリ部は、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータ回路と、
入力端子が前記第２のノードに接続され、出力端子が前記第１のノードに接続される第２のインバータ回路とで構成される表示装置であって、
前記表示画素は、前記第２のインバータの前記出力端子と前記第１のノードとの間に接続される第１トランジスタと、
前記第１トランジスタの第１電極と前記映像線との間に接続される第２トランジスタとを有し、
前記映像データの読み出し時に、前記第１トランジスタはオフ、前記第２トランジスタはオンとなり、前記メモリ部に記憶された前記映像データを前記映像線に出力し、
前記映像データの書き込み時に、前記第１トランジスタと前記第２トランジスタはオンとなり、前記映像線に供給される前記映像データを前記第１のノードに入力することを特徴とする表示装置。 - 前記表示画素は、前記第１トランジスタの第１電極と前記第２のインバータ回路の前記出力端子との間に接続される第３トランジスタを有し、
前記第３トランジスタは、前記映像データの書き込み時にオフ、前記映像データの読み出し・保存時にオンとなることを特徴とする請求項５に記載の表示装置。 - 前記表示パネルは、論理回路と、
１表示ライン毎に設けられ、前記論理回路に接続される第１走査線、第２走査線および第３走査線とを有し、
前記第１走査線には第１トランジスタの制御電極が接続され、
前記第２走査線には第２トランジスタの制御電極が接続され、
前記第３走査線には第３トランジスタの制御電極が接続され、
前記論理回路には、前記映像データの書き込み・読み出しを実行する表示ラインを選択する表示ライン選択信号と、前記映像データの読み出しを制御する読み出し制御信号が入力され、
前記論理回路は、入力される前記読み出し制御信号と前記表示ライン選択信号とが有効の場合に、前記第２トランジスタと前記第３トランジスタとをオンとする電圧を前記第２走査線と前記第３走査線に、前記第１トランジスタをオフとする電圧を前記第１走査線に出力し、また、入力される前記読み出し制御信号が無効で、前記表示ライン選択信号が有効の場合に、前記第１トランジスタと前記第２トランジスタとをオンとする電圧を前記第１走査線と前記第２走査線に、前記第３トランジスタをオフとする電圧を前記第３走査線に出力することを特徴とする請求項６に記載の表示装置。 - 前記論理回路は、入力される前記読み出し制御信号と前記表示ライン選択信号とが無効の場合に、前記第１トランジスタと前記第３トランジスタとをオンとする電圧を前記第１走査線と前記第３走査線に、前記第２トランジスタをオフとする電圧を前記第２走査線に出力することを特徴とする請求項７に記載の表示装置。
- 前記表示ライン選択信号を出力する走査線シフトレジスタ回路、あるいは、走査線アドレス回路を有し、
前記走査線シフトレジスタ回路、あるいは、前記走査線アドレス回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成されていることを特徴とする請求項３、請求項４、請求項７、または、請求項８のいずれか１項に記載の表示装置。 - 前記映像データを供給すべき前記映像線を選択する映像線シフトレジスタ回路、あるいは、映像線アドレス回路を有し、
前記映像線シフトレジスタ回路、あるいは、前記映像線アドレス回路は、前記表示パネルの前記メモリ部が形成されている基板と同一の基板に一体に形成されていることを特徴とする請求項９に記載の表示装置。
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