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KR100700331B1 - 셀프 리프레쉬 전류 제어 장치 - Google Patents

셀프 리프레쉬 전류 제어 장치 Download PDF

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KR100700331B1
KR100700331B1 KR1020050075256A KR20050075256A KR100700331B1 KR 100700331 B1 KR100700331 B1 KR 100700331B1 KR 1020050075256 A KR1020050075256 A KR 1020050075256A KR 20050075256 A KR20050075256 A KR 20050075256A KR 100700331 B1 KR100700331 B1 KR 100700331B1
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추신호
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주식회사 하이닉스반도체
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Abstract

본 발명은 셀프 리프레쉬 전류 제어 장치에 관한 것으로서, 특히, 각 회로 블럭의 PMOS트랜지스터와 NMOS트랜지스터의 벌크 전압을 제어하여 셀프 리프레쉬 동작시 오프 누설 전류를 감소시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 전원전압 인가단과 접지전압 인가단 사이에 직렬 연결된 제 1모스 트랜지스터와 제 2모스 트랜지스터를 구비하는 회로블럭을 구비하고, 전류 제어부는 셀프 리프레쉬 동작시 제 1모스 트랜지스터의 벌크에 전원전압보다 높은 레벨의 제 1전원전압을 인가하고 제 2모스 트랜지스터의 벌크에 접지전압보다 낮은 레벨의 제 1접지전압을 인가하며, 셀프 리프레쉬 동작의 종료시 제 1모스 트랜지스터의 벌크에 전원전압을 인가하고 제 2모스 트랜지스터의 벌크에 접지전압을 인가하도록 한다.
메모리, 셀프 리프레쉬, 전류, 제어

Description

셀프 리프레쉬 전류 제어 장치{Device for controlling self refresh current}
도 1은 일반적인 회로 블럭에 관한 회로도.
도 2는 종래의 셀프 리프레쉬 발생 회로에 관한 회로도.
도 3은 본 발명에 따른 셀프 리프레쉬 전류 제어 장치에 관한 회로도.
도 4는 본 발명에 따른 셀프 리프레쉬 전류 제어 장치에 관한 다른 실시예.
도 5a 내지 도 5c는 본 발명에 따른 셀프 리프레쉬 전류 제어 장치에 관한 또 다른 실시예.
도 6은 본 발명에 따른 셀프 리프레쉬 발생 회로에 관한 회로도.
도 7은 본 발명에 따른 셀프 리프레쉬 전류 제어 장치에 관한 동작 타이밍도.
도 8은 도 6의 셀프 리프레쉬 발생 회로에 관한 동작 타이밍도.
본 발명은 셀프 리프레쉬 전류 제어 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 각 회로 블럭의 PMOS트랜지스터와 NMOS트랜지스터의 벌크 전압을 제어하여 셀프 리프레쉬 동작시 오프 누설 전류를 감소시킬 수 있도록 하는 기술을 개시한다.
일반적인 메모리 소자 중에서 디램은 하나의 트랜지스터와 하나의 캐패시터를 이용하여 구성할 수 있기 때문에 여타의 다른 기억소자에 비해 집적도가 매우 크다는 장점을 가지고 있다. 또한, 최근의 고속동작요구에 맞추어 다양한 기술들이 제안되어 디램이 동작속도가 많이 향상되었다.
도 1은 이러한 반도체 메모리 장치의 회로 블럭에 관한 회로도이다. 도 1에서는 회로 블럭의 예로 인버터(10)를 설명하기로 한다.
인버터(10)는 전원전압 VDD 인가단과 접지전압 VSS 인가단 사이에 직렬 연결된 PMOS트랜지스터 P1와 NMOS트랜지스터 N1를 구비한다. 여기서, PMOS트랜지스터 P1는 소스와 벌크에 전원전압 VDD가 인가되고, NMOS트랜지스터 N1는 소스와 벌크에 접지전압 VSS이 인가된다.
도 2는 종래의 셀프 리프레쉬 발생 회로에 관한 회로도이다.
종래의 셀프 리프레쉬 발생 회로는 인버터 IV1,IV2와 낸드게이트 ND1를 구비한다. 여기서, 낸드게이트 ND1는 인버터 IV1에 의해 반전된 내부 셀프 리프레쉬 신호 ISRFP와, 인버터 IV2에 의해 반전된 셀프 리프레쉬 진입 신호 ESRFP를 낸드연산하여 셀프 리프레쉬 신호 SRFP를 출력한다.
이러한 구성을 갖는 종래의 셀프 리프레쉬 회로는 셀프 리프레쉬 진입 신호 ESRFP가 인가되면 셀프 리프레쉬 신호 SRFP가 활성화되어 내부 셀프 리프레쉬 주기 동안 리프레쉬 동작이 곧바로 수행된다. 그리고, 다음 주기, 보통 수십 ㎲ 이후에 리프레쉬 동작을 다시 수행하도록 한다.
이러한 셀프 리프레쉬 동작은 외부에서 인가되는 명령어에 의해 리프레쉬 동작을 수행하는 것이 아니라 일정한 주기마다 또는 일정한 조건을 만족하는 경우에 리프레쉬 동작에 필요한 명령어를 내부에서 생성하여 리프레쉬 동작을 수행하도록 한다.
그런데, 반도체 소자가 점점 고집적화됨에 따라 트랜지스터의 게이트 랭스(Gate Length)는 작아지고 문턱전압 Vt가 낮아지게 되어 트랜지스터의 오프(Off) 누설 전류가 증가하게 됨으로써 소비 전류를 감소시키는데 한계가 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 반도체 소자의 각 회로 블럭에 구비된 PMOS/NMOS트랜지스터의 벌크를 두개로 나누어 제어하고, 셀프 리프레쉬 모드시 PMOS트랜지스터의 벌크 전압은 높이고 NMOS트랜지스터의 벌크 전압을 내림으로써 셀프 리프레쉬 동작시 트랜지스터의 오프 누설 전류를 감소시켜 셀프 리프레쉬 전류를 감소시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 셀프 리프레쉬 전류 제어 장치는, 전원전압 인가단과 접지전압 인가단 사이에 직렬 연결된 제 1모스 트랜지스터와 제 2모스 트랜지스터를 구비하는 회로블럭; 및 셀프 리프레쉬 동작시 제 1모스 트랜지스터의 벌크에 전원전압보다 높은 레벨의 제 1전원전압을 인가하고 제 2모스 트랜지스터의 벌크에 접지전압보다 낮은 레벨의 제 1접지전압을 인가하며, 셀프 리프레쉬 동작의 종료시 제 1모스 트랜지스터의 벌크에 전원전압을 인가하고 제 2모스 트랜지스터의 벌크에 접지전압을 인가하는 전류 제어부를 구비함을 특징으로 한다.
또한, 본 발명은 전원전압 인가단과 접지전압 인가단 사이에 직렬 연결된 제 1모스 트랜지스터와 제 2모스 트랜지스터를 각각 구비하는 복수개의 제 1회로블럭; 전원전압 인가단과 접지전압 인가단 사이에 직렬 연결된 제 3모스 트랜지스터와 제 4모스 트랜지스터를 구비하는 제 2회로블럭; 및 셀프 리프레쉬 동작시 제 1모스 트랜지스터의 벌크에 전원전압보다 높은 레벨의 제 1전원전압을 인가하고 제 2모스 트랜지스터의 벌크에 접지전압보다 낮은 레벨의 제 1접지전압을 인가하며, 셀프 리프레쉬 동작의 종료시 제 1모스 트랜지스터의 벌크에 전원전압을 인가하고 제 2모스 트랜지스터의 벌크에 접지전압을 인가하며, 복수개의 제 1회로블럭에 각각 구비된 복수개의 전류 제어부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 셀프 리프레쉬 전류 제어 장치에 관한 구성도이다.
본 발명은 회로블럭(100)과 전류 제어부(200)를 구비한다. 본 발명에서는 회로블럭(100)의 예로 인버터를 설명하기로 한다.
회로블럭(100)은 전원전압 VDD 인가단과 접지전압 VSS 인가단 사이에 직렬 연결된 PMOS트랜지스터 P2와 NMOS트랜지스터 N2를 구비한다. 여기서, PMOS트랜지스터 P2는 소스에 전원전압 VDD가 인가되고 벌크에 노드 (A)의 전압이 인가된다. 그리고, NMOS트랜지스터 N2는 소스에 접지전압 VSS이 인가되고 벌크에 노드 (B)의 전압이 인가된다.
또한, 전류 제어부(200)는 PMOS트랜지스터 P3,P4와 NMOS트랜지스터 N3,N4를 구비한다.
여기서, PMOS트랜지스터 P3는 전원전압 VDD+α 인가단과 노드 (A) 사이에 연결되어 게이트 단자를 통해 인버터 IV1의 출력이 인가된다. 그리고, PMOS트랜지스터 P4는 전원전압 VDD 인가단과 노드 (A) 사이에 연결되어 게이트 단자를 통해 셀프 리프레쉬 플래그 신호 SREF_F가 인가된다. 또한, NMOS트랜지스터 N3는 노드 (B)와 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 인버터 IV1의 출력이 인가된다. 그리고, NMOS트랜지스터 N4는 노드 (B)와 접지전압 VSS-β 인가단 사이에 연결되어 게이트 단자를 통해 셀프 리프레쉬 플래그 신호 SREF_F가 인가된다.
이때, 전원전압 VDD+α는 워드라인 전압인 펌핑전압 VPP으로 사용될 수 있으며, 접지전압 VSS-β은 셀 트랜지스터의 벌크 전압인 백바이어스 전압 VBB으로 사용될 수 있다.
본 발명의 다른 실시예에 따른 셀프 리프레쉬 전류 제어 장치는, 도 4에서 보는 바와 같이 전체 회로 블럭을 n개의 블럭(100_1~100_n)으로 나누어 각 회로 블럭(100_1~100_n) 마다 전류 제어부(200)를 구비하도록 한다.
이러한 경우 셀프 리프레쉬 진입시 PMOS트랜지스터 P2의 벌크 전압이 전원전압 VDD+α레벨에 빠르게 도달하도록 하고, NMOS트랜지스터 N2의 벌크 전압이 접지전압 VSS-β레벨에 빠르게 도달하도록 한다. 또한, 셀프 리프레쉬 종료시 PMOS트랜지스터 P2의 벌크 전압이 전원전압 VDD 레벨에 빠르게 도달하도록 하고, NMOS트랜지스터 N2의 벌크 전압이 접지전압 VSS 레벨에 빠르게 도달하도록 한다.
도 5a 내지 도 5c는 본 발명에 따른 셀프 리프레쉬 전류 제어 장치에 관한 또 다른 실시예이다.
도 5a 및 도 5b의 실시예에 따른 회로블럭은 전체 회로 블럭을 기능별로 구분할 경우, 로오 액세스 블럭(300)과 컬럼 액세스 블럭(310)에 전류 제어부(200)를 구비하도록 한다. 또한, 도 5c의 실시예에 따른 회로블럭은 테스트 모드 블럭(400)과 같은 비임계블럭(Non critical block)의 벌크 전류를 제어하기 위한 회로도이다.
여기서, 테스트 모드 블럭(400)은 셀프 리프레쉬 플래그 신호 SREF_F가 인가되지 않고, PMOS트랜지스터 P2의 벌크에 전원전압 VDD+α이 인가되고 NMOS트랜지스터 N2의 벌크에 접지전압 VSS-β이 인가된다.
도 6은 본 발명에 따른 셀프 리프레쉬 발생 회로에 관한 회로도이다.
셀프 리프레쉬 발생 회로(500)는 인버터 IV3~IV6와, 낸드게이트 ND2,ND3를 구비한다.
여기서, 낸드게이트 ND2는 인버터 IV4에 의해 반전된 셀프 리프레쉬 플래그 신호 SREF_F와 셀프 리프레쉬 진입 신호 ESRFP를 낸드연산한다. 그리고, 인버터 IV3는 내부 셀프 리프레쉬 신호 ISRFP를 반전한다. 또한, 인버터 IV5,IV6는 낸드게이트 ND2의 출력을 비반전 지연한다. 그리고, 낸드게이트 ND3는 인버터 IV3,IV6의 출력을 낸드연산하여 셀프 리프레쉬 신호 SRFP를 출력한다.
이러한 구성을 갖는 본 발명의 셀프 리프레쉬 전류 제어 장치에 관한 동작 과정을 도 7의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 노말 동작모드시 셀프 리프레쉬 플래그 신호 SREF_F가 로우가 되면 소스단자가 전원전압 VDD 인가단과 연결된 PMOS트랜지스터 P4가 턴온된다. 이에 따라, 회로블럭(100)에서 PMOS트랜지스터 P2의 벌크인 노드 (A)는 전원전압 VDD 레벨이 된다.
그리고, 셀프 리프레쉬 동작 모드시 셀프 리프레쉬 플래그 신호 SREF_F가 하이가 되면, PMOS트랜지스터 P4가 턴오프된다. 그리고, 소스단자가 전원전압 VDD+α 인가단과 연결된 PMOS트랜지스터 P3가 턴온된다. 이에 따라, 회로블럭(100)에서 PMOS트랜지스터 P2의 벌크인 노드 (A)는 전원전압 VDD+ α 레벨이 된다. 이에 따라, PMOS트랜지스터 P2의 문턱전압 Vt가 α에 비례하여 상승하게 되어 PMOS트랜지스터 P2의 오프 누설전류가 감소한다.
마찬가지로, 노말 동작모드시 셀프 리프레쉬 플래그 신호 SREF_F가 로우가 되면, 소스단자가 접지전압 VSS 인가단과 연결된 NMOS트랜지스터 N3가 턴온된다. 이에 따라, 회로블럭(100)에서 NMOS트랜지스터 N2의 벌크인 노드 (B)는 접지전압 VSS 레벨이 된다.
그리고, 셀프 리프레쉬 동작 모드시 셀프 리프레쉬 플래그 신호 SREF_F가 하 이가 되면, NMOS트랜지스터 N3가 턴오프된다. 그리고, 소스단자가 접지전압 VSS-β인 NMOS트랜지스터가 턴온되어 전체회로 NMOS트랜지스터의 벌크는 VSS-β 인가단과 연결된 NMOS트랜지스터 N4가 턴온된다. 이에 따라, NMOS트랜지스터 N2의 문턱전압 Vt가 β에 비례하여 감소하게 되어 NMOS트랜지스터 N2의 오프 누설전류가 감소한다.
한편, 셀프 리프레쉬 동작이 종료되면 tRC 시간 이후에 액티브 명령 ACT이 인가될 수 있다. 그리고, 액티브 명령이 인가되고 tRCD 시간 이후에 라이트/리드 명령 WT/RD이 인가될 수 있다.
여기서, tRC 시간은 라스 사이클 타임(Ras Cycle Time)으로 비트라인 센스앰프 및 워드라인을 프리차지하여 디램의 코아가 프리차지 동작을 완료하는 시점까지 소요되는 시간을 의미한다. 그리고, tRCD 시간은 라스 투 카스 딜레이(Ras to Cas Delay) 시간으로 라스 액티브 동작 이후에 실제로 데이타를 읽을 수 있는 시간까지를 의미한다.
이러한 경우 셀프 리프레쉬 동작이 종료되고 액티브 명령 ACT가 인가되면 도 5a에 도시된 로오 액세스 블럭(300)의 PMOS트랜지스터 P2의 벌크에 전원전압 VDD을 인가하고, NMOS트랜지스터 N2의 벌크에 접지전압 VSS를 인가한다. 그리고, tRCD 시간 이후에 라이트/리드 명령 WT/RD 명령이 인가되면 도 5b에 도시된 컬럼 액세스 블럭(310)의 PMOS트랜지스터 P2의 벌크에 전원전압 VDD를 인가하고, NMOS트랜지스터 N2의 벌크에 접지전압 VSS을 인가하도록 한다.
도 8은 도 6의 셀프 리프레쉬 발생 회로(500)에 관한 동작 타이밍도이다.
셀프 리프레쉬 발생 회로(500)는 셀프 리프레쉬 플래그 신호 SREF_F 신호의 활성화 구간 동안 셀프 리프레쉬 진입 신호 ESRFP가 인가되면 셀프 리프레쉬 동작이 곧바로 수행되지 않는다.
따라서, 내부 셀프 리프레쉬 신호 ISRFP가 활성화되기 이전까지 회로블럭(100)의 PMOS트랜지스터 P2의 벌크에 펌핑전압 VPP을 인가하고, NMOS트랜지스터 N2의 벌크에 백바이어스 전압 VBB를 인가하도록 한다. 이후에, 내부 셀프 리프레쉬 신호 ISRFP가 활성화될 경우 셀프 리프레쉬 신호 SRFP가 활성화되어 리프레쉬 동작이 수행되도록 한다.
이상에서 설명한 바와 같이, 본 발명은 셀프 리프레쉬 모드시 PMOS트랜지스터의 벌크 전압은 높이고 NMOS트랜지스터의 벌크 전압을 내림으로써 셀프 리프레쉬 동작시 트랜지스터의 오프 누설 전류를 감소시켜 저전력 반도체 소자에서 셀프 리프레쉬 전류를 감소시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (21)

  1. 전원전압 인가단과 접지전압 인가단 사이에 직렬 연결된 제 1모스 트랜지스터와 제 2모스 트랜지스터를 구비하는 회로블럭; 및
    셀프 리프레쉬 동작시 상기 제 1모스 트랜지스터의 벌크에 상기 전원전압 보다 높은 레벨의 제 1전원전압을 인가하고 상기 제 2모스 트랜지스터의 벌크에 상기 접지전압보다 낮은 레벨의 제 1접지전압을 인가하며, 상기 셀프 리프레쉬 동작의 종료시 상기 제 1모스 트랜지스터의 벌크에 상기 전원전압을 인가하고 상기 제 2모스 트랜지스터의 벌크에 상기 접지전압을 인가하는 전류 제어부를 구비함을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  2. 제 1항에 있어서, 상기 제 1모스 트랜지스터는 제 1PMOS트랜지스터임을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  3. 제 1항에 있어서, 상기 제 2모스 트랜지스터는 제 1NMOS트랜지스터임을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  4. 제 1항에 있어서, 상기 회로블럭은 기능별로 구분된 복수개의 회로블럭을 구비하며, 상기 복수개의 회로블럭 각각은 대응하는 상기 전류 제어부를 각각 구비함을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  5. 제 1항에 있어서, 상기 전류 제어부는
    셀프 리프레쉬 플래그 신호의 활성화시 턴온되어 상기 제 1모스 트랜지스터의 벌크에 상기 제 1전원전압을 인가하고 상기 제 2모스 트랜지스터의 벌크에 상기 제 1접지전압을 인가하는 제 1전류 제어부; 및
    상기 셀프 리프레쉬 플래그 신호의 비활성화시 턴온되어 상기 제 1모스 트랜지스터의 벌크에 상기 전원전압을 인가하고 상기 제 2모스 트랜지스터의 벌크에 상기 접지전압을 인가하는 제 2전류 제어부를 구비함을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  6. 제 5항에 있어서, 상기 제 1전류 제어부는
    상기 제 1전원전압 인가단과 상기 제 1모스 트랜지스터의 벌크 사이에 연결되어 게이트 단자를 통해 상기 셀프 리프레쉬 플래그 신호의 반전 신호가 인가되는 제 1구동소자; 및
    상기 제 1접지전압 인가단과 상기 제 2모스 트랜지스터의 벌크 사이에 연결 되어 게이트 단자를 통해 상기 셀프 리프레쉬 플래그 신호가 인가되는 제 2구동소자를 구비함을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  7. 제 6항에 있어서, 상기 제 1구동소자는 벌크를 통해 상기 제 1전원전압이 인가되는 제 2PMOS트랜지스터임을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  8. 제 6항에 있어서, 상기 제 2구동소자는 벌크를 통해 상기 제 1접지전압이 인가되는 제 2NMOS트랜지스터임을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  9. 제 5항에 있어서, 상기 제 2전류 제어부는
    상기 전원전압 인가단과 상기 제 1모스 트랜지스터의 벌크 사이에 연결되어 게이트 단자를 통해 상기 셀프 리프레쉬 플래그 신호가 인가되는 제 3구동소자; 및
    상기 접지전압 인가단과 상기 제 2모스 트랜지스터의 벌크 사이에 연결되어 게이트 단자를 통해 상기 셀프 리프레쉬 플래그 신호의 반전신호가 인가되는 제 4구동소자를 구비함을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  10. 제 9항에 있어서, 상기 제 3구동소자는 벌크를 통해 상기 제 1전원전압이 인가되는 제 3PMOS트랜지스터임을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  11. 제 9항에 있어서, 상기 제 4구동소자는 벌크를 통해 상기 제 1접지전압이 인가되는 제 3NMOS트랜지스터임을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  12. 제 1항에 있어서, 상기 제 1전원전압은 펌핑전압 레벨임을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  13. 제 1항에 있어서, 상기 제 1접지전압은 백바이어스 전압 레벨임을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  14. 제 1항에 있어서, 상기 셀프 리프레쉬 동작시 상기 셀프 리프레쉬 진입 신호가 활성화되면 상기 회로블럭에 상기 제 1전원전압과 상기 제 1접지전압이 인가되고, 일정 지연시간 이후에 셀프 리프레쉬 동작이 수행되도록 제어하는 셀프 리프레쉬 발생 회로를 더 구비함을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  15. 전원전압 인가단과 접지전압 인가단 사이에 직렬 연결된 제 1모스 트랜지스터와 제 2모스 트랜지스터를 각각 구비하는 복수개의 제 1회로블럭;
    상기 전원전압 인가단과 상기 접지전압 인가단 사이에 직렬 연결된 제 3모스 트랜지스터와 제 4모스 트랜지스터를 구비하는 제 2회로블럭; 및
    셀프 리프레쉬 동작시 상기 제 1모스 트랜지스터의 벌크에 상기 전원전압 보다 높은 레벨의 제 1전원전압을 인가하고 상기 제 2모스 트랜지스터의 벌크에 상기 접지전압보다 낮은 레벨의 제 1접지전압을 인가하며, 상기 셀프 리프레쉬 동작의 종료시 상기 제 1모스 트랜지스터의 벌크에 상기 전원전압을 인가하고 상기 제 2모스 트랜지스터의 벌크에 상기 접지전압을 인가하며, 상기 복수개의 제 1회로블럭에 각각 구비된 복수개의 전류 제어부를 구비함을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  16. 제 15항에 있어서, 상기 복수개의 제 1회로블럭은 로오 액세스 블럭과 컬럼 액세스 블럭을 포함하는 것을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  17. 제 15항에 있어서, 상기 복수개의 제 1회로블럭은 일정 시간차를 두고 순차적으로 활성화됨을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  18. 제 15항에 있어서, 상기 제 2회로블럭은 테스트 모드 블럭을 포함하는 것을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  19. 제 15항에 있어서, 상기 복수개의 전류 제어부 각각은
    상기 제 1전원전압 인가단과 상기 제 1모스 트랜지스터의 벌크 사이에 연결되어 게이트 단자를 통해 셀프 리프레쉬 플래그 신호의 반전 신호가 인가되는 제 1구동소자;
    상기 제 1접지전압 인가단과 상기 제 2모스 트랜지스터의 벌크 사이에 연결되어 게이트 단자를 통해 상기 셀프 리프레쉬 플래그 신호가 인가되는 제 2구동소자;
    상기 전원전압 인가단과 상기 제 1모스 트랜지스터의 벌크 사이에 연결되어 게이트 단자를 통해 상기 셀프 리프레쉬 플래그 신호가 인가되는 제 3구동소자; 및
    상기 접지전압 인가단과 상기 제 2모스 트랜지스터의 벌크 사이에 연결되어 게이트 단자를 통해 상기 셀프 리프레쉬 플래그 신호의 반전신호가 인가되는 제 4구동소자를 구비함을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  20. 제 19항에 있어서, 상기 제 1구동소자 및 상기 제 3구동소자는 벌크를 통해 상기 제 1전원전압이 인가되는 제 2PMOS트랜지스터임을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
  21. 제 19항에 있어서, 상기 제 2구동소자 및 상기 제 4구동소자는 벌크를 통해 상기 제 1접지전압이 인가되는 제 2NMOS트랜지스터임을 특징으로 하는 셀프 리프레쉬 전류 제어 장치.
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