CN109309494A - 可编程连接点 - Google Patents

Abstract

一种可编程连接点。所述可编程连接点包括：选通单元；所述选通单元包括：NMOS管，以及与所述NMOS管的栅极耦接的配置单元，其中：所述配置单元，适于断开或闭合所述NMOS管；所述NMOS管的衬底与第一背偏信号产生电路耦接，所述NMOS管内注入的深阱为N阱；所述第一背偏信号产生电路，适于在所述选通单元传输信号时，输出正向背偏信号，在所述选通单元不传输信号时，输出零背偏信号。应用上述方案，可以在不增加PIP面积的同时，降低PIP的静态功耗。

Description

可编程连接点

技术领域

本发明涉及可编程逻辑芯片技术领域，具体涉及一种可编程连接点。

背景技术

可编程连接点(Programmable Interconnection Point，PIP)，是可编程逻辑芯片的基本组成单元，用于实现从输入端到输出端的选通功能，广泛应用于复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)、现场可编程门阵列(Field－Programmable Gate Array，FPGA)，以及片上可编程系统(Programmable System-On-Chip，PSoC)等可编程芯片中。

以采用NMOS管作为基本传输元件的PIP为例，在传输高电平信号时存在阈值损失，会使得传输高电平信号的延时大于传输低电平信号的延时，这种延时差会影响信号传输延时，进而限制可编程芯片的最高工作频率。

为了避免传输高电平信号时的阈值损失，目前有两种解决方法：一种是采用互补的NMOS管及PMOS管作为传输元件，另一种是采用更低阈值的NMOS管作为传输元件。前者因增加了一个PMOS管，导致PIP的面积更大，连线更复杂，并且增加了PIP的功耗。后者虽未增加PIP的面积，但采用低阈值的NMOS管，会使得输入信号和输出信号之间的漏电流呈指数性增加，导致PIP的静态功耗超标。

发明内容

本发明解决的技术问题是如何在不增加PIP面积的同时，降低PIP的静态功耗。

为解决上述技术问题，本发明实施例提供一种可编程连接点，所述可编程连接点包括：选通单元；所述选通单元包括：NMOS管，以及与所述NMOS管的栅极耦接的配置单元，其中：所述配置单元，适于断开或闭合所述NMOS管；所述NMOS管的衬底与第一背偏信号产生电路耦接，所述NMOS管内注入的深阱为N阱；所述第一背偏信号产生电路，适于在所述选通单元传输信号时，输出正向背偏信号，在所述选通单元不传输信号时，输出零背偏信号。

可选地，所述第一背偏信号产生电路为所述配置单元；所述配置单元与所述NMOS管的栅极耦接的一端与所述NMOS管的衬底耦接。

可选地，所述选通单元的数量为两个以上。

可选地，所述两个以上的选通单元构成一个第一多路选通器；所述可编程连接点还包括：与所述第一多路选通器的输出端耦接的上拉单元，适于将所述第一多路选通器输出端的电平钳位在高电平；与所述上拉单元及第一多路选通器耦接的缓冲单元，适于对所述第一多路选通器输出端的电压进行缓冲。

可选地，所述两个以上的选通单元中，部分选通单元构成一个以上的第二多路选通器，剩余选通单元构成一个第一多路选通器，所述一个以上的第二多路选通器的输出端与所述第一多路选通器的相应输入端耦接；所述可编程连接点还包括：与所述第一多路选通器的输出端耦接的上拉单元，适于将所述第一多路选通器输出端的电平钳位在高电平；与所述上拉单元及第一多路选通器耦接的缓冲单元，适于对所述第一多路选通器输出端的电压进行缓冲。

可选地，所述一个以上的第二多路选通器中，位于不同第二多路选通器的部分选通单元共用同一配置单元。

可选地，所述上拉单元包括：第一PMOS管，栅极与控制端耦接，源极与电源电压输入端耦接，漏极与所述第一多路选通器的输出端耦接，适于在所述可编程连接点未传输信号时，将所述第一多路选通器的输出端钳位在高电平；第二PMOS管，栅极与所述缓冲单元耦接，源极与所述电源电压输入端耦接，漏极与所述第一多路选通器的输出端耦接，适于在所述可编程连接点传输信号时，将所述第一多路选通器的输出端钳位在高电平。

可选地，所述第一PMOS管及第二PMOS管内注入的深阱为P阱；所述第一PMOS管的衬底与第二背偏信号产生电路耦接，所述第二PMOS管的衬底与第三背偏信号产生电路耦接；所述第二背偏信号产生电路，适于在所述第一PMOS管闭合时，输出正向背偏信号，在所述第一PMOS管断开时，输出零背偏信号；所述第三背偏信号产生电路，适于在所述第二PMOS管闭合时，输出正向背偏信号，在所述第二PMOS管断开时，输出零背偏信号。

可选地，所述缓冲单元，包括：第一反相器及第二反相器，其中：所述第一反相器的输入端与所述第一多路选通器的输出端耦接，输出端与所述第二PMOS管的栅极及第二反相器的输入端耦接；所述第二反相器的输出端作为所述可编程连接点的输出端。

可选地，所述第一反相器及第二反相器分别由互补的NMOS管及PMOS管构成。

可选地，所述第一反相器中的NMOS管及PMOS管的衬底与第四背偏信号产生电路耦接，所述第二反相器中的NMOS管及PMOS管的衬底与第五背偏信号产生电路耦接，其中：所述第四背偏信号产生电路，适于向所述第一反相器中闭合的MOS管输出正向背偏信号，向所述第一反相器中断开的MOS管输出零背偏信号；所述第五背偏信号产生电路，适于向所述第二反相器中闭合的MOS管输出正向背偏信号，向所述第二反相器中断开的MOS管输出零背偏信号。

相对于现有技术，本发明实施例的优点在于：

采用上述方案，由于第一背偏信号产生电路可以在可编程连接点传输信号时，输出正向背偏信号，故可以降低NMOS管的阈值电压，减小可编程连接点传输高电平信号时的延时，使得可编程连接点传输高电平信号时的延时尽量与传输低电平信号时的延时向匹配。并且，由于第一背偏信号产生电路可以在所述可编程连接点不传输信号时，输出零背偏信号，由此可以提高NMOS管的阈值电压，降低静态漏电，实现在不增加可编程连接点面积的同时，降低可编程连接点的静态功耗。

进一步地，将配置单元作为第一背偏信号产生电路，无需额外设置第一背偏信号产生电路，使得整个可编程连接点的实现更为简便，面积更小。

进一步地，将缓冲单元和上拉单元中的NMOS管及PMOS管与第一背偏信号产生电路耦接，可以进一步提升背偏对晶体管阈值电压的调节效果，使得可编程连接点可以在更低阈值电压下仍能够正常工作。

附图说明

图1是现有技术中一种可编程连接点的结构示意图；

图2是现有技术中另一种可编程连接点的结构示意图；

图3是现有技术中可编程连接点传输信号的时延示意图；

图4是本发明实施例中一种可编程连接点的结构示意图；

图5是本发明实施例中另一种可编程连接点的结构示意图；

图6是本发明实施例中又一种可编程连接点的结构示意图；

图7是本发明实施例中再一种可编程连接点的结构示意图。

具体实施方式

参照图1，最基本的PIP包括一个选通单元。该选通单元包括：一个配置单元，以及一个由配置单元11控制的NMOS管12。该PIP结构能够实现A端至B端的连通。

参照图2，较复杂的多路PIP一般包括：多个多路选通器MUX1～MUX3，上拉单管P1及P2，以及输出缓冲器22。其中，每个多路选通器均包括两个以上如图1所示的选通单元。该PIP结构能够实现从输入端In1～Inx到输出端Out的选通功能。

对于上述采用NMOS管作为基本传输元件的PIP，由于在传输高电平信号时存在阈值损失，会使得PIP传输高电平信号时的延时大于传输低电平信号时的延时。

参照图3，td1表示输入in与输出out之间传输高电平信号的延时，td0表示输入in与输出out之间传输地低电平信号时的延时。由于td1明显大于td0，这种延时差会影响信号传输延时，进而限制可编程芯片的最高工作频率。

为了避免传输高电平信号时的阈值损失，目前有两种解决方法：一种是采用互补的NMOS管及PMOS管作为传输元件，另一种是采用更低阈值的NMOS管作为传输元件。前者因增加了一个PMOS管，导致PIP的面积更大，连线更复杂，并且增加了PIP的功耗。后者虽未增加PIP的面积，但采用低阈值的NMOS管，会使得输入信号和输出信号之间的漏电流呈指数性增加，导致PIP的静态功耗超标。

针对上述问题，本发明实施例提供了一种可编程连接点，通过将NMOS管的衬底与第一背偏信号产生电路耦接，由于第一背偏信号产生电路可以在可编程连接点传输信号时，输出正向背偏信号，故可以降低NMOS管的阈值电压，减小可编程连接点传输高电平信号时的延时，使得可编程连接点传输高电平信号时的延时尽量与传输低电平信号时的延时向匹配。并且，由于第一背偏信号产生电路可以在所述可编程连接点不传输信号时，输出零背偏信号，由此可以提高NMOS管的阈值电压，降低静态漏电，实现在不增加可编程连接点面积的同时，降低可编程连接点的静态功耗。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图4，本发明实施例提供了一种可编程连接点，所述可编程连接点可以包括：选通单元；所述选通单元可以包括：NMOS管N1，以及与所述NMOS管N1的栅极耦接的配置单元401。其中：

所述配置单元401，适于断开或闭合所述NMOS管N1；

所述NMOS管N1的衬底与第一背偏信号产生电路耦接，所述NMOS管内注入的深阱为N阱；

所述第一背偏信号产生电路402，适于在所述选通单元传输信号时，输出正向背偏信号，在所述选通单元不传输信号时，输出零背偏信号。

在选通单元传输信号时，通过在注入N阱的NMOS管N1的衬底上施加正向背偏信号，可以降低NMOS管N1的阈值电压，进而减小可编程连接点传输高电平信号时的延时。在选通单元不传输信号时，通过在注入N阱的NMOS管N1的衬底上施加零背偏信号，可以提高NMOS管的阈值电压，降低静态漏电。

在具体实施中，阈值电压调节技术，是指在CMOS晶体管加工完成后，于电路应用过程中，利用不同的偏置电压，对晶体管阈值进行二次调制的一种技术。通过阈值电压调节，能够达到动态调节芯片功耗和性能的目的。

背偏置技术阈值调节技术中的一种，适用于超薄膜绝缘衬底上的硅(Silicon-On-Insulator，SOI)CMOS工艺的技术，通过CMOS晶体管埋氧层下面的深阱进行施加，通过背栅的耦合来影响沟道区的状态，达到阈值调节的目的。

在具体实施中，所述第一背偏信号产生电路402输出的正向背偏信号及零背偏信号的电压可以根据实际需要进行设置。比如，正向背偏信号的电压可以在区间(0，2V]内取值。零背偏信号的电压可以在区间(-0.4V，0V]内取值。

在具体实施中，所述第一背偏信号产生电路402可以是独立于可编程连接点，额外设置的。并且，所述第一背偏信号产生电路402的电路结构不作限制，只要能够在所述选通单元传输信号时，输出正向背偏信号，以及在所述选通单元不传输信号时，输出零背偏信号即可。

在本发明的一实施例中，参照图5，为了简化电路结构，节约芯片面积，可以将所述配置单元401作为第一背偏信号产生电路402，使得所述可编程连接点可以在不增加其它电路的情况下，自动实现动态背偏置。

具体地，可以将所述配置单元401与所述NMOS管N1的栅极耦接的一端与所述NMOS管N1的衬底耦接。

当所述选通单元传输信号时，所述配置单元401输出信号的电压不仅可以使得NMOS管N1闭合，而且可以向NMOS管N1的衬底施加正向背偏信号，使得NMOS管N1的阈值电压降低。比如，所述配置单元401可以输出高电平信号，该高电平信号可以同时使得NMOS管N1闭合以及使得NMOS管N1阈值电压降低。

当所述选通单元不传输信号时，所述配置单元401输出信号的电压不仅可以使得NMOS管N1断开，而且可以向NMOS管N1的衬底施加零背偏信号，使得NMOS管N1的阈值电压升高。比如，所述配置单元401可以输出低电平信号，该低电平信号可以同时使得NMOS管N1断开以及使得NMOS管N1阈值电压升高。

在具体实施中，所述可编程连接点可以仅包括一个选通单元，由此可以实现A端至B端的连通。

在具体实施中，所述可编程连接点还可以同时包括两个以上的选通单元，实现信号输入端至输出端的连通。其中，所述选通单元的具体数量不作限制，可以由本领域技术人员根据实际需要进行设置。

在具体实施中，参照图6，当所述可编程连接点同时包括两个以上的选通单元411～41N(未示出)时，所述两个以上的选通单元411～41N可以构成一个第一多路选通器MUX1。此时，所述可编程连接点还可以包括：

与所述第一多路选通器MUX1的输出端Out耦接的上拉单元42，适于将所述第一多路选通器MUX1输出端的电平钳位在高电平；

与所述上拉单元42及第一多路选通器MUX1耦接的缓冲单元43，适于对所述第一多路选通器MUX1输出端Out的电压进行缓冲。

其中，选通单元的信号输入端为In1，选通单元的信号输入端为In2，……，选通单元4N的信号输入端为InN。选通单元411～41N分别设置有各自的配置单元及NMOS管，同一选通单元的配置单元控制该选通单元内NMOS管断开或闭合。在所述可编程连接点传输信号时，选通单元411～41N中的一个处于连通状态，其它选通单元处于断开状态，实现从N个输入信号选择一个输出至所述可编程连接点的输出端。

在具体实施中，选通单元411～41N中的NMOS管可以分别与不同的第一背偏信号产生电路耦接，也可以均与同一第一背偏信号产生电路耦接，还可以部分与同一第一背偏信号产生电路耦接。比如，参照图6，可以将第一多路选通器MUX1的所有选通单元411～41N均与第一背偏信号产生电路403耦接。

比如，在所述可编程连接点传输信号时，可以将处于断开状态的N-1个选通单元与同一第一背偏信号产生电路耦接，将处于连通状态的选通单元与另一第一背偏信号产生电路耦接。

又如，可以将各个选通单元中的配置单元分别作为所在选通单元的第一背偏信号产生电路，实现每个选通单元分别与不同的第一背偏信号产生电路耦接。当然，也可以将部分选通单元的配置单元作为所在选通单元的第一背偏信号产生电路，其它选通单元可以均与另一第一背偏信号产生电路耦接。

在本发明的另一实施例中，参照图7，当所述可编程连接点同时包括两个以上的选通单元411～41N时，所述两个以上的选通单元411～41N中，部分选通单元可以构成一个以上的第二多路选通器MUX2～MUXK，剩余选通单元可以构成一个第一多路选通器MUX1，所述一个以上的第二多路选通器MUX2～MUXK的输出端Out2～OutK与所述第一多路选通器MUX1的相应输入端耦接。其中，K≥1。上拉单元42与所述第一多路选通器MUX1的输出端Out耦接，缓冲单元43与上拉单元42及第一多路选通器MUX1耦接。

在具体实施中，每个多路选通器可以包括两个以上的选通单元。所述第二多路选通器的数量可以根据选通单元的具体数量进行设置。

比如，所述可编程连接点可以仅包括一个第二多路选通器MUX2，此时，第二多路选通器MUX2的输出端与第一多路选通器MUX1的一个输入端耦接，第一多路选通器MUX1的另一输入端可以接地。

又如，所述可编程连接点可以包括两个以上的第二多路选通器MUX2～MUXK。第二多路选通器MUX2～MUXK的输出端Out2～OutK分别与第一多路选通器MUX1的相应输入端耦接。

以第二多路选通器MUX2为例，在第二多路选通器MUX2需要传输信号时，其内的多个选通单元中只有一个选通单元处于连通状态，剩余选通单元处于断开状态，实现从第二多路选通器MUX2的多个输入信号中选择一个输出至第二多路选通器MUX2的输出端。第一多路选通器MUX1再从接收到的多个输入信号中选择一个输出至第一多路选通器MUX1的输出端。

在具体实施中，第二多路选通器MUX2～MUXK中的选通单元，可以分别与不同的背偏信号产生电路耦接，也可以均与同一背偏信号产生电路耦接，还可以部分与同一第一背偏信号产生电路耦接。比如，可以将位于同一第二多路选通器中的选通单元与同一第一背偏信号产生电路耦接，也可以将其中两个第二多路选通器中的选通单元与同一第一背偏信号产生电路耦接。

参照图7，在具体实施中，可以将第二多路选通器MUX2的选通单元与第一背偏信号产生电路404耦接，将第二多路选通器MUXK的选通单元与第一背偏信号产生电路405耦接。

在具体实施中，与第二多路选通器MUX2～MUXK的选通单元中NMOS管耦接的第一背偏信号产生电路可以为独立于选通单元设置的电路，也可以将所在选通单元的配置单元作为相应的第一背偏信号产生电路。

在具体实施中，为了节约芯片面积，所述一个以上的第二多路选通器MUX2～MUXK中，位于不同第二多路选通器的部分选通单元可以共用同一配置单元。

比如，第二多路选通器MUX2～MUXK中，处于连通状态的选通单元可以共用同一配置单元，其它处于断开状态的选通单元可以共用同一配置单元。此时，所述配置单元可以仅用于控制与其耦接的NMOS管的断开或导通，还可以同时作为相应的背偏信号产生电路。

在本发明的一实施例中，参照图6及图7，所述上拉单元42可以包括：

第一PMOS管P1，栅极与控制端ctrl耦接，源极与电源电压输入端VDD耦接，漏极与所述第一多路选通器MUX1的输出端Out耦接，适于在所述可编程连接点未传输信号时，将所述第一多路选通器MUX1的输出端Out钳位在高电平；

第二PMOS管P2，栅极与所述缓冲单元43耦接，源极与所述电源电压输入端VDD耦接，漏极与所述第一多路选通器MUX1的输出端Out耦接，适于在所述可编程连接点传输信号时，将所述第一多路选通器MUX1的输出端Out钳位在高电平。

在具体实施中，当该可编程连接点未传输信号时，控制端ctrl为低电平，此时第一PMOS管P1开启，将第一多路选通器MUX1输出端Out的电位拉至高电平。当该可编程连接点传输信号时，控制端ctrl为高电平，此时第一PMOS管P1关闭，在第一多路选通器MUX1输出端Out为弱高电平时，使得第二PMOS管P2栅源电压Vgs为负，进而开启第二PMOS管P2，将第一多路选通器MUX1的输出端Out进一步抬升至正常高电平。在上拉单元42中，通过第一PMOS管P1和第二PMOS管P2的共同作用，可以保证可编程连接点对高电平的无损传输。

在具体实施中，为了进一步降低可编程连接点在传输高电平信号时的延时，以及降低静态功耗，可以将第一PMOS管P1以及第二PMOS管P2中至少一个的衬底与相应的背偏信号产生电路耦接。

比如，可以将第一PMOS管P1的衬底第二背偏信号产生电路(未示出)耦接，将第二PMOS管P2的衬底第三背偏信号产生电路(未示出)耦接。所述第一PMOS管P1及第二PMOS管P2内注入的深阱均为P阱。其中：

所述第二背偏信号产生电路，适于在所述第一PMOS管P1闭合时，输出正向背偏信号，在所述第一PMOS管P1断开时，输出零背偏信号；

所述第三背偏信号产生电路，适于在所述第二PMOS管P2闭合时，输出正向背偏信号，在所述第二PMOS管P2断开时，输出零背偏信号。

通过第二背偏信号产生电路在所述第一PMOS管P1闭合时，输出正向背偏信号，可以降低第一PMOS管P1的阈值电压，进而降低第一PMOS管P1传输高电平信号时的传输延时，也就可以降低可编程连接点传输高电平信号时的传输延时。通过第二背偏信号产生电路在所述第一PMOS管P1断开时，输出零背偏信号，可以提高第一PMOS管P1的阈值电压，进而降低第一PMOS管P1的静态功耗，也就可以降低可编程连接点的静态功耗。

通过第三背偏信号产生电路在所述第二PMOS管P2闭合时，输出正向背偏信号，可以降低第二PMOS管P2的阈值电压，进而降低第二PMOS管P2传输高电平信号时的传输延时，也就可以降低可编程连接点传输高电平信号时的传输延时。通过第三背偏信号产生电路在所述第二PMOS管P2断开时，输出零背偏信号，可以提高第二PMOS管P2的阈值电压，进而降低第二PMOS管P2的静态功耗，也就可以降低可编程连接点的静态功耗。

在具体实施中，所述第二背偏信号产生电路可以与所述第三背偏信号产生电路为同一背偏信号产生电路，也可以为不同的背偏信号产生电路。当二者为同一背偏信号产生电路时，该背偏信号产生电路可以向所述第一PMOS管P1及第二PMOS管P2中导通的PMOS管输出正向背偏信号，向所述第一PMOS管P1及第二PMOS管P2中断开的PMOS管输出零背偏信号。

在具体实施中，所述第二背偏信号产生电路或第三背偏信号产生电路可以与第一背偏信号产生电路相同，也可以与第一背偏信号产生电路不同，具体不作限制。比如，可以将某个多路选通器的配置单元同时作为第一背偏信号产生电路、第二背偏信号产生电路及第三背偏信号产生电路。

在具体实施中，可以根据可编程连接点的电路性能和面积，确定是否将第一PMOS管P1及第二PMOS管P2与相应的背偏信号产生电路耦接。

在本发明的一实施例中，参照图6及图7，所述缓冲单元43可以包括：第一反相器431及第二反相器432，其中：

所述第一反相器431的输入端与所述第一多路选通器MUX1的输出端耦接，输出端与所述第二PMOS管P2的栅极及第二反相器432的输入端耦接；

所述第二反相器432的输出端作为所述可编程连接点的输出端。

在具体实施中，当该可编程连接点未传输信号时，第一多路选通器MUX1输出端Out被第一PMOS管P1拉至高电平，经过第一反相器431和第二反相器432提高驱动能力，保证可编程连接点的输出端Out为高电位。当该可编程连接点传输信号时，第一多路选通器MUX1输出信号的驱动能力较弱，经第一反相器431和第二反相器432提升驱动能力后输出至布线通道或者逻辑端口上。在缓冲单元43中，第一反相器431和第二反相器432的主要作用是提升第一多路选通器MUX1输出信号的驱动能力，保证可编程连接点对信号的正常传输。

在具体实施中，所述第一反相器431及第二反相器432可以分别由互补的NMOS管及PMOS管构成。

在本发明的一实施例中，为了进一步降低可编程连接点在传输高电平信号时的延时，以及降低静态功耗，可以将所述第一反相器431及第二反相器432中至少一个MOS管的衬底与相应的背偏信号产生电路耦接。

比如，可以将第一反相器431中的NMOS管及PMOS管的衬底与第四背偏信号产生电路(未示出)耦接，将第二反相器432中NMOS管及PMOS管的衬底与第五背偏信号产生电路(未示出)耦接。其中：

所述第四背偏信号产生电路，适于向所述第一反相器431中闭合的MOS管输出正向背偏信号，向所述第一反相器431中断开的MOS管输出零背偏信号；

所述第五背偏信号产生电路，适于向所述第二反相器432中闭合的MOS管输出正向背偏信号，向所述第二反相器432中断开的MOS管输出零背偏信号。

通过第四背偏信号产生电路向所述第一反相器431中闭合的MOS管输出正向背偏信号，可以降低将闭合的MOS管的阈值电压，进而降低该闭合的MOS管传输高电平信号的传输延时，也就可以降低可编程连接点传输高电平信号的传输延时。通过第四背偏信号产生电路向所述第一反相器431中断开的MOS管输出正向背偏信号，可以提高将断开的MOS管的阈值电压，进而降低该断开的MOS管的静态功耗，也就可以降低可编程连接点的静态功耗。

通过第五背偏信号产生电路向所述第二反相器432中闭合的MOS管输出正向背偏信号，可以降低将闭合的MOS管的阈值电压，进而降低该闭合的MOS管传输高电平信号的传输延时，也就可以降低可编程连接点传输高电平信号的传输延时。通过第五背偏信号产生电路向所述第二反相器432中断开的MOS管输出正向背偏信号，可以提高将断开的MOS管的阈值电压，进而降低该断开的MOS管的静态功耗，也就可以降低可编程连接点的静态功耗。

在具体实施中，所述第四背偏信号产生电路及第五背偏信号产生电路可以为同一背偏信号产生电路，也可以为不同的背偏信号产生电路。另外，所述第二背偏信号产生电路或第三背偏信号产生电路可以与第一背偏信号产生电路相同，也可以与第一背偏信号产生电路不同，具体不作限制。

比如，可以将某个多路选通器的配置单元同时作为第一背偏信号产生电路、第二背偏信号产生电路、第三背偏信号产生电路、第四背偏信号产生电路46及第五背偏信号产生电路。

在具体实施中，可以根据可编程连接点的电路性能和面积，确定是否将第一反相器431及第二反相器432中相应的MOS管与相应的背偏信号产生电路耦接。

由上述内容可知，本发明实施例中的可编程连接点，通过对选通单元中的NMOS管进行动态偏置调节，可以在降低可编程连接点传输高电平信号传输延时的同时，降低可编程连接点的静态功耗。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种可编程连接点，其特征在于，包括：选通单元；所述选通单元包括：NMOS管，以及与所述NMOS管的栅极耦接的配置单元，其中：

所述配置单元，适于断开或闭合所述NMOS管；

所述NMOS管的衬底与第一背偏信号产生电路耦接，所述NMOS管内注入的深阱为N阱；

所述第一背偏信号产生电路，适于在所述选通单元传输信号时，输出正向背偏信号，在所述选通单元不传输信号时，输出零背偏信号。

2.如权利要求1所述的可编程连接点，其特征在于，所述第一背偏信号产生电路为所述配置单元；所述配置单元与所述NMOS管的栅极耦接的一端与所述NMOS管的衬底耦接。

3.如权利要求1所述的可编程连接点，其特征在于，所述选通单元的数量为两个以上。

4.如权利要求3所述的可编程连接点，其特征在于，所述两个以上的选通单元构成一个第一多路选通器；

所述可编程连接点还包括：

与所述第一多路选通器的输出端耦接的上拉单元，适于将所述第一多路选通器输出端的电平钳位在高电平；

与所述上拉单元及第一多路选通器耦接的缓冲单元，适于对所述第一多路选通器输出端的电压进行缓冲。

5.如权利要求3所述的可编程连接点，其特征在于，所述两个以上的选通单元中，部分选通单元构成一个以上的第二多路选通器，剩余选通单元构成一个第一多路选通器，所述一个以上的第二多路选通器的输出端与所述第一多路选通器的相应输入端耦接；

所述可编程连接点还包括：

与所述第一多路选通器的输出端耦接的上拉单元，适于将所述第一多路选通器输出端的电平钳位在高电平；

与所述上拉单元及第一多路选通器耦接的缓冲单元，适于对所述第一多路选通器输出端的电压进行缓冲。

6.如权利要求5所述的可编程连接点，其特征在于，所述一个以上的第二多路选通器中，位于不同第二多路选通器的部分选通单元共用同一配置单元。

7.如权利要求4或5所述的可编程连接点，其特征在于，所述上拉单元包括：

第一PMOS管，栅极与控制端耦接，源极与电源电压输入端耦接，漏极与所述第一多路选通器的输出端耦接，适于在所述可编程连接点未传输信号时，将所述第一多路选通器的输出端钳位在高电平；

第二PMOS管，栅极与所述缓冲单元耦接，源极与所述电源电压输入端耦接，漏极与所述第一多路选通器的输出端耦接，适于在所述可编程连接点传输信号时，将所述第一多路选通器的输出端钳位在高电平。

8.如权利要求7所述的可编程连接点，其特征在于，所述第一PMOS管及第二PMOS管内注入的深阱为P阱；所述第一PMOS管的衬底与第二背偏信号产生电路耦接，所述第二PMOS管的衬底与第三背偏信号产生电路耦接；

所述第二背偏信号产生电路，适于在所述第一PMOS管闭合时，输出正向背偏信号，在所述第一PMOS管断开时，输出零背偏信号；

所述第三背偏信号产生电路，适于在所述第二PMOS管闭合时，输出正向背偏信号，在所述第二PMOS管断开时，输出零背偏信号。

9.如权利要求7所述的可编程连接点，其特征在于，所述缓冲单元，包括：第一反相器及第二反相器，其中：

所述第一反相器的输入端与所述第一多路选通器的输出端耦接，输出端与所述第二PMOS管的栅极及第二反相器的输入端耦接；

所述第二反相器的输出端作为所述可编程连接点的输出端。

10.如权利要求9所述的可编程连接点，其特征在于，所述第一反相器及第二反相器分别由互补的NMOS管及PMOS管构成。

11.如权利要求9所述的可编程连接点，其特征在于，所述第一反相器中的NMOS管及PMOS管的衬底与第四背偏信号产生电路耦接，所述第二反相器中的NMOS管及PMOS管的衬底与第五背偏信号产生电路耦接，其中：

所述第四背偏信号产生电路，适于向所述第一反相器中闭合的MOS管输出正向背偏信号，向所述第一反相器中断开的MOS管输出零背偏信号；

所述第五背偏信号产生电路，适于向所述第二反相器中闭合的MOS管输出正向背偏信号，向所述第二反相器中断开的MOS管输出零背偏信号。