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JP2004207694A - 半導体装置 - Google Patents

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Abstract

【課題】
完全空乏型ＳＯＩ基板では、MISFETのしきい値は、バルクシリコンのMISFETのようにチャネルの不純物濃度では制御できないため、回路毎に最適なしきい値を設定することが困難であるという問題があった。
【解決手段】
メモリセルを構成するＰチャネル型MISFETのゲート電極は、Ｎ型のポリシリコンで、Ｎチャネル型MISFETのゲート電極はＰ型のポリシリコンで形成される。周辺回路や論理回路の、Ｐチャネル型MISFETおよびＮチャネル型MISFETのゲート電極はＰ型のシリコンゲルマニウムで形成されることを特徴とする半導体装置。
【効果】
本発明によれば、ＳＯＩ基板を使って回路毎に最適なしきい値を得ることができ、SOI基板の特性を最大限に利用することが可能となる。
【選択図】 図１１

Description

本発明は、半導体装置に係り、特にＳＲＡＭ（Static Random Access Memory）が搭載されるオンチップメモリ、マイクロプロセッサ、あるいはシステムＬＳＩなどに関する。
特許文献１には、スタティック型RAMをSOI構造にするとともに、メモリセルのNチャネルMOSFETが形成されるP型ウエル領域をサブワード線単位で独立に形成し、該P型ウエル領域に、対応するサブワード線が非選択状態とされるとき、比較的低いウエル電圧を印加し、選択状態とされるときは、比較的高いウエル電圧を印加する構成が開示されている。
特許文献２には、ＳＯＩ厚さまたはゲート絶縁膜厚さを変えることによりＭＯＳＦＥＴのしきい電圧を制御し、シリコン基体上の絶縁電極に電圧を印加することによりＳＯＩ上のしきい値電圧を変化させ、集積回路の低電力動作時には低リーク電流化、高速動作時には大電流化を実現した構成が開示されている。本文献では、金属材料をゲート電極で変えることもしきい値を変える上で有効であることが記載されている。
特許文献３には、ロジック部のＳＯＩ基板上に形成されたPMOSトランジスタのゲート電極をＰ型ゲート電極、ＤＲＡＭに於けるセル部のＳＯＩ基板上形成されたＰMOSトランジスタのゲート電極をＮ型ゲート電極で構成する構成が開示されている。
特許文献４には、ＳＯＩ基板からシリコン層及び絶縁層を選択的に除去してシリコン基板を露出させ、露出されたシリコン基板にＤＲＡＭメモリセル部を、シリコン層にＤＲＡＭのロジック回路を形成する構成が開示されている。メモリセル内のアクセストランジスタのしきい値を高くするため、シリコン基板内のウエルに基板バイアスを印加している。
特許文献５には、デバイス構造としてＳＯＩ領域とシリコン基板領域を有するＤＲＡＭにおいて、メモリセル部をＳＯＩ領域に、ロジック回路部および入出力回路部をシリコン基板領域に形成する構成が開示されている。
特開２００１−５３１６８号公報
特開平７−１０６５７９号公報 特開２００１−３６０３７号公報 特開平１０−３０３３８５号公報 特開平８−２１３５６２号公報
本願発明者等は、本願に先立って半導体装置の微細化及び低電圧化が進んだときに、特にSRAMを搭載させた半導体装置において問題となる事項の検討を行った。
ＬＳＩのシステムでは、低リーク・低電力動作がますます重要となっており、プロセッサの内部電圧は低電圧化が進む。プロセッサに搭載されるＳＲＡＭメモリも、今後0.2V〜0.6V程度までの低電圧動作が要求される。低電圧になると書込動作・読み出し動作のための動作マージンが減少し、さらに0.08um以降のバルクシリコンを使った半導体装置ではしきい値ばらつきの影響が顕著となるため、SＲＡＭセルを安定動作させることが困難となる。また、リーク電流増大を防ぐためしきい値を下げることができず、低電圧での動作速度が劣化する。さらにソフトエラー耐性の劣化も顕著となる。
ＳＯＩ（Semiconductor On Insulator）、特に完全空乏型（Full Depletion Type）ＳＯＩ基板では、バルクシリコンで深刻なインプラの揺らぎによるしきい値ばらつきが低減できるため、低電圧での安定動作が可能となる。また、トランジスタのサブスレッショルド係数が小さいため、しきい値を下げても、リーク電流は増大せず、低電圧での高速動作が可能になる。さらに電荷が発生するチェネル領域が小さいのでソフトエラー耐性も向上できる。このため、ＳＯＩ基板はバルクシリコンの問題を解決できる次世代技術として期待されている。
一方、完全空乏型ＳＯＩではトランジスタのしきい値は、最適なしきい値のMISFETを形成するのが困難である。例えば、図１３に示すように、３００MHz以上の高速性が追求されているSRAM(HIGH SPEED)ではメモリセル部でP型MISFETのしきい値VTが−０．５〜−０．３V、N型MISFETのしきい値VTが０．２〜０．４V程度、ロジック部でP型MISFETのしきい値VTが−０．３〜−０．１V、N型MISFETのしきい値VTが０．１〜０．３V程度、求められている。１００MHz〜３００MHzの標準的なSRAM(STANDARD)、低電力を要求する１００MHｚ以下のSRAM(LOW POWER)でも同様に、動作に最適な所定のしきい値を有するMISFETが必要となる。しかしながら、図１４に示すように通常用いられているポリシリコンでP型の不純物が注入されたゲート電極のPチャネル型MISFET、ポリシリコンでN型の不純物が注入されたゲート電極のNチャネル型MISFETでは、しきい値では動作に必要なしきい値のMISFETを形成することができない。バルク上に形成されたＭＩＳＦＥＴでは、チャネル領域の不純物濃度により、容易にしきい値を制御することができるのであるが、ＳＯＩではチャネル領域の不純物濃度のみならず、酸化膜厚、チャネル長と幅の比を変えても、しきい値が変化しにくいという問題がある。
また、バルク上で形成されたＭＩＳＦＥＴは基板電位を電源電位又は接地電位と接続しているのに対し、ＳＯＩではチャネル形成領域の電位が制御されず、フローティング状態となっているためノイズに弱いという問題がある。SOIにおいてもチャネル形成領域を制御すればよいが、同導電型MISFETででも、チャネル領域は分離されているため、MISFET毎に給電部が必要となり、面積の増大を招くことになる。
そこで、本願発明の第１課題はSOI基板を用いた半導体装置において、回路動作上要求されるしきい値のMISFETを提供することである。第２課題の課題は、面積の増大を抑えつつ、安定した動作を保証するSOI基板を用いたSRAMメモリ搭載の半導体装置を提供することにある。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
SRAMメモリセルにおいて、駆動MISFETのチャネル形成領域はフローティング状態とし、転送MISFETのチャネル形成領域を制御する。その際に、転送MISFETにチャネル形成領域とゲート電極とを接続するDTMOSを用いると、該メモリセルを選択した時に、高速に読み出すことが可能となる。
SOI基体の絶縁層下の半導体層に半導体層より不純物濃度の高い給電部を設け、該給電部に電圧を印加することによりSOI基体内に形成された素子のしきい値を調整する。
ハイブリッド基板においては、給電部及び入出力回路、アナログ回路、SOI内に形成される回路の動作電圧を制御するスイッチ回路をバルク部に、SRAMメモリセル、ロジック回路をSOI部に形成する。
ハイブリッド基板及びバルク部を有さないSOI基板において、SOI基体の絶縁層下の半導体層への電圧の印加、ゲート電極材料、ゲート電極へ注入される不純物の導電型の条件を変えることにより、半導体装置の要求するしきい値のMISFETを形成する。
SOIに形成された４TSRAMメモリセルにおいて、ワード線にゲートが接続され、ソース・ドレイン経路がビット線対の一方と2つの駆動トランジスタの一方のドレインとの間に接続されたトランジスタのチャネル領域を、2つの駆動トランジスタの他方の出力で制御する。
ロジック回路の電源スイッチにSOIに形成されたMISFETを用い、かつそのチャネル領域を制御する２つのゲートを同じ電圧で制御する。つまり、SOIに形成されたDTMOSを用いて電源スイッチを構成する。
複数の電源系で構成される回路内のトランジスタを共通のSOI基体内に形成する。
本発明によれば、ＳＯＩ基板を使って回路毎に最適なしきい値を得ることができ、SOI基板の特性を最大限に利用することが可能となる。
以下、本発明に係わる半導体記憶装置の好適ないくつかの事例につき、図面を用いて説明する。
＜第１の実施の形態＞
図１は、本発明に係わる半導体装置の一実施例を示す回路図である。半導体装置であるＳＲＡＭメモリセルを搭載したチップ１０は、半導体集積回路の一部を示していて、少なくともメモリアレイ１１１がSOI（Semiconductor On Insulator）基体に形成された半導体基板１０１に形成される。
メモリアレイ１１１には、複数のビット線（BT、BB）と、複数のワード線（WL）との交点に配置された複数のＳＲＡＭメモリセル（ＣＥＬＬ）がマトリックス状（行列状）に配置されている。制御回路１３はデコーダ回路、ワードドライバ回路を具備し、アドレス信号ADDの入力によりデコーダ回路でアドレス信号がデコードされ、それに基づいてワードドライバ回路により、複数のワード線（WL）の一本が選択される。また、制御回路１１７によりプリチャージ・イコライズ回路制御信号EQ、読み出し用Ｙスイッチ制御信号YSR、書き込み用Ｙスイッチ制御信号YSW、センスアンプ制御信号SAが生成され、各回路に出力される。ビット線には、センスアンプ回路（１０７、１０８）、プリチャージ・イコライズ回路（１０３、１０４）およびＹスイッチ回路（１０５、１０６）が接続され、データ入出力回路（１５）を介して、外部からの書き込みデータ（DIN）と、外部への読み出しデータ(DOUT）が処理される。データ入出力回路(１５)は、入出力バッファ回路及びライトアンプ回路を具備する。
次に図２の動作波形を用いて読み出し動作および書き込み動作について説明する。図２の第１サイクル目が読み出し動作(READ OP)を、第２サイクル目が書き込み動作(WRITE OP)を示している。読み出し動作は、アドレスあるいはクロックが入力されると、制御回路１３内のデコーダ回路によりデコードされ、ワード線ＷＬが選択される。同時にプリチャージ・イコライズ信号ＥＱは“Ｌ” （“ＬＯＷ”レベル）から“Ｈ” （“ＨＩＧＨ”レベル）になり、読み出し用Ｙスイッチ制御信号ＹＳＲは“Ｈ”から”L”に遷移する。これによりビット線（BＴ、BＢ）に微小電位差が生じ、制御信号ＳＡでセンスアンプ（１０７、１０８）を活性化することにより微小電位差を増幅してデータをデータ入出力回路（１０）に送り、読み出しデータが出力バッファを介して外部出力DOUTに現れる。
書き込み動作は、アドレスあるいはクロックが入力されると、制御回路１１５内のデコーダ回路によりデコードされ、ワード線ＷＬが選択される。同時にプリチャージ・イコライズ信号ＥＱは“Ｌ”から“Ｈ”になり、書き込み用Ｙスイッチ制御信号ＹＳWは“L”から“Ｈ”に遷移する。同時に外部入力ＤＩＮのデータが入力バッファ回路とライトアンプを介して、ビット線（BＴ、BＢ）に入力されデータがメモリセルに書き込まれる。
図３は、図１のメモリセルアレイ１１１内の複数のスタティック型メモリセルの一つを示したものであり、ＳＯＩ基体に形成される。図４は図３に用いられている素子（ＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２、ＤＴＭＮ１、ＤＴＭＮ２）の断面概念図である。
メモリセル（DＣＥＬＬ）は、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（負荷Ｐチャネル型MISFET（ＭＰ１、ＭＰ２）、駆動Ｎチャネル型MISFET（ＭＮ１、ＭＮ２）で構成される）と、前記フリップ・フロップの記憶ノードＮＬ２０と記憶ノードＮＲ２０とをビット線（ＢＴ、ＢＢ）に選択的に接続する転送Ｎチャネル型ＭＩＳＦＥＴ（ＤＴＭＮ１、ＤＴＭＮ２）で構成される。ＳＯＩでは図４に示すように、第1単結晶シリコン層と第2単結晶シリコン層(２１０)との間に絶縁層２０８が配置され、第１シリコン層内にＭＩＳＦＥＴのチャネル形成層(２０９)及び拡散層（２０７、２０６）が形成される。拡散層(２０７)にはＮ型の不純物が注入され、拡散層(２０６)にはＰ型の不純物が注入されている。Ｐチャネル型ＭＩＳＦＥＴ(ＭＰ１、ＭＰ２)と、Ｎチャネル型MISFET（ＭＮ１、ＭＮ２）のチャネルが形成される領域（２０９）は電圧が供給される配線とは接続されず、フローティング状態、Ｎチャネル型ＭＩＳＦＥＴ（ＤＴＭＮ１、ＤＴＭＮ２）のチャネルが形成される領域（２０９）は電圧が供給される配線と接続され、電位が制御されている。ＳＯＩに素子を形成する場合、図４に示すように素子はそれぞれ分離されて形成され、通常素子形成領域の電位は制御されておらず、フローティング状態となっている。バルク上に形成された素子は同導電型のものは共通のウエルに形成され、ウエル電位はＰチャネル型ＭＩＳＦＥＴが形成されている場合は最高の動作電位である電源電位ＶＤＤ、Ｎチャネル型ＭＩＳＦＥＴが形成されている場合は最低の動作電位である接地電位ＶＳＳに制御されているのに対し、ＳＯＩでは素子がそれぞれ絶縁分離されているため、素子形成領域の電位をそれぞれ制御するのは面積の制約上困難である。しかし、メモリセル内の素子の素子形成領域がフローティング状態では、駆動されるビット線に接続されたメモリセルのうち、非選択のワード線に選択されたメモリセルにノイズが伝達しやすい。このため、Ｎチャネル型ＭＩＳＦＥＴ（ＤＴＭＮ１、ＤＴＭＮ２）のチャネルが形成される領域に電圧が供給される配線を接続し、少なくとも非選択のワード線に接続されたメモリセルに対しては接地電位などの低い電位を供給する。
電圧が供給される配線に回路の動作電位のうちの低い電位(０Ｖ)を固定で、ワード線が選択時及び非選択時にも供給することも可能であるが、図４に示すように、Ｎチャネル型ＤＴMISFET（ＤＴＭＮ１、ＤＴＭＮ２）のゲート電極とチャネル領域をそれぞれ接続することが有効となる。ゲートとチャネル領域を接続したＭＩＳＦＥＴはＤＴ (Dynamic Threshold) ＭＯＳとよばれ、しきい値を動的に変えるという特徴を有するが、これによりＮチャネル型ＤＴMISFET（ＤＴＭＮ１、ＤＴＭＮ２）のチャネル形成領域には、ワード線ＷＬに供給される電圧に応じた電位を供給することができる。非選択時にはワード線に接続されているＮチャネル型ＤＴMISFET（ＤＴＭＮ１、ＤＴＭＮ２）は常にオフ状態のため、チャネルは低い電圧(接地電位)が供給され、チャネル領域がフローティングでなくなり、リーク電流を低減することができる。また、選択時には、チャネル電位は“H”になり、しきい値が下がるため、メモリセル電流が増大して高速動作が可能となる。また、ゲート絶縁膜の一部を除去し、Ｎチャネル型MISFET（ＭＮ１、ＭＮ２）のチャネル形成領域をゲート電極の配線と導通させることは、チャネル形成領域と固定の電源配線(接地線)を接続させるより、製造工程が簡易になるという効果も有する。
本実施例では、Ｐチャネル型ＭＩＳＦＥＴ(ＭＰ１、ＭＰ２)のソース・ドレイン領域は第１シリコン層内に形成され、電流が流れるソース・ドレイン経路は基板と水平方向で、横型MISFETとなっているが、半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有しする縦型ＭＩＳＦＥＴを使用しても良い。負荷としても用いる縦型MISFETはＳＯＩ内に形成された転送・駆動Ｎ型ＭＩＳＦＥＴと接続するため、その上に形成される。Ｐチャネル型ＭＩＳＦＥＴをＳＯＩ上に形成することにより、メモリアレイの面積を低減することができる。縦型MISFETでも、チャネル領域はフローティング状態で、電位を供給する配線と接続されていない。チャネル領域とゲート電極は接続されていないことにより、接続した場合において問題となるリーク電流の増大、Ｐチャネル型MISFET（ＭＰ１、ＭＰ２）のソース・ドレイン間の動作電圧をダイオード電位以下にしなければならない制約から逃れることができる。
Ｎチャネル型MISFET（ＭＮ１、ＭＮ２）においても同様、チャネル形成領域とゲート電極を接続せずフローティング状態にすることにより、接続した場合において問題となるリーク電流の増大、Ｎチャネル型MISFET（ＭＮ１、ＭＮ２）のソース・ドレイン間の動作電位をダイオード電位以下にしなければならない制約から逃れることができる。
＜第２の実施の形態＞
第１の実施の形態ではＳＯＩに形成されるＳＲＡＭメモリセル内の素子形成領域がフローティング状態になることによる問題を解決する一例を示したが、本実施例では、特に完全空乏型ＳＯＩ（ＦＤＳＯＩ）において、しきい値の設定の問題を解決する一例を示す。図１３に示すように、今後のＳＲＡＭメモリセルを搭載した半導体装置は、３００MHz以上の高速性が追求されているSRAM(HIGH SPEED)ではメモリセル部でP型MISFETのしきい値VTが−０．５〜−０．３V、N型MISFETのしきい値VTが０．２〜０．４V程度、ロジック部でP型MISFETのしきい値VTが−０．３〜−０．１V、N型MISFETのしきい値VTが０．１〜０．３V程度、求められている。１００MHz〜３００MHzの標準的なSRAM(STANDARD) ではメモリセル部でP型MISFETのしきい値VTが−０．１〜−０．８V、N型MISFETのしきい値VTが０．４〜０．６V程度、ロジック部でP型MISFETのしきい値VTが−０．４〜−０．２V、N型MISFETのしきい値VTが０．２〜０．４V程度、低電力を要求する１００MHｚ以下のSRAM(LOW POWER)でではメモリセル部とロジック部でP型MISFETのしきい値VTが−０．９〜−０．７V、N型MISFETのしきい値VTが０．７〜０．９V程度、求められている。特徴としてリーク電流の削減のため、いずれもゲート・ソース間に０Ｖの電位が供給された時に電流が流れないエンハスメントＭＩＳＦＥＴが必要となる。ロジック部においてはＰ型Ｎ型でしきい値の絶対値の大きさは等しくなるように、ＳＲＡＭメモリセル部ではＮ型で駆動能力を上げ、Ｐ型でリーク電流を抑えるために、Ｐ型がＮ型よりしきい値の絶対値が等しいか大きくなるようにする設計する。そのようにした上で、低電力型(ＬＯＷＰＯＷＥＲ)では相対的にしきい値を大きく、高速型(ＨＩＧＨＳＰＥＥＤ)では相対的にしきい値を小さく、標準型(ＳＴＡＮＤＡＲＤ)では、低電力と高速性のバランスが重視されるためにＰ型とＮ型それぞれ、２種類のしきい値が用意できるのが望ましい。一方図１４に示すように、通常用いられているポリシリコンでP型の不純物が注入されたゲート電極のPチャネル型MISFET、ポリシリコンでN型の不純物が注入されたゲート電極のNチャネル型MISFETでは、しきい値では動作に必要なしきい値のMISFETを形成することができない。そこで、発明者等の試作の結果、図１２に示す基板の種類（ＳＵＢ）、ゲート材料（GATEMAT）、ゲート電極へ注入する不純物の導電型（GATEIMP）、SOI基体への基板バイアスの印加(SOIVBB)を組み合わせることにより、所望のしきい値をSRAMメモリセル部(SRAM)とロジック部（LOGIC）で実現できることが可能となった。ＳＯＩ基体(ＳＯＩ)のみでバルク(ＢＵＬＫ)を有さないＳＯＩ基板(ＳＯＩＳＵＢ)におけるしきい値の設定方法は上に、ＳＯＩ基体(ＳＯＩ)とバルク(ＢＵＬＫ)を有するハイブリッド基板(ＨＹＢＲＩＤＳＵＢ)におけるしきい値の設定方法は下に表している。バルク部を有する場合は、しきい値はチャネル領域への不純物の注入量によりしきい値を制御できるため、ゲート材料（GATEMAT）、ゲート電極へ注入する不純物の導電型（GATEIMP）は任意に選択でき、しきい値の値も任意に設定することができる。表において、ゲート電極へ注入する不純物の導電型（GATEIMP）で、Ｐと記載されたものは、Ｐ型不純物であるフッ化ボロン（ＢＦ２）等をイオン注入したもので、Ｎと記載されたものは、Ｎ型不純物である燐（Ｐ）、砒素（As）等をイオン注入したものである。ＶＥＲＴＩＣＡＬＭＯＳと記載されたものは、実施例１で述べた縦型ＭＩＳＦＥＴを用いるもので、これにより面積を低減するとともにＳＯＩ上で要求されるしきい値の種類を減らすことができ、設計の自由度が増える。
本実施例では、ＳＯＩ部とバルク部を有するハイブリッド基板を用いた場合にＳＲＡＭメモリセルを搭載したＬＳＩに好適なしきい値のＭＩＳＦＥＴの形成方法について説明する。ＳＯＩ基板でバルク部をもたないものに比べ製造工程は複雑となるが、動作の安定性を確保することができる。尚、半導体装置においては、実施例１のフローティング対策を行ったSRAMと本実施例以下の実施例を組み合わせることも非常に有効となる。
図５は、ハイブリッド基板を用いた場合の半導体装置３００の一例を示すブロック図である。完全空乏型ＳＯＩ基体３０８上には、ＳＲＡＭメモリアレイ３０３、メモリ制御回路３０４、CPU回路３０５、バスコントロール回路３０６が形成されている。ＳＯＩ基板の外側のバルクシリコン領域３０９には、アナログ回路３０１、メモリ制御回路等の動作電圧を制御する電源スイッチ回路３０２、入出力回路３０７、ＳＯＩ基体に電圧を印加する給電部４００が形成されている。ＳＯＩ基体に電圧を印加する給電部４００は、ＳＯＩに形成された素子に基板バイアスを印加し、素子のしきい値ＶＴを変えるものであるが、ＳＯＩ基体自身に電圧を印加することにより、素子のチャネル形成領域を個別に制御する必要がなくなる。印加される電圧を均一にＳＯＩ基体にかけるため、ＳＯＩ基体領域を囲むようにリング状に形成している。つまり、バルク領域の中でＳＯＩ基体と隣接して設けられている。また、バルク状に形成することにより、バルク状に形成される素子に用いられるプロセスを利用して容易に給電部を形成することができる。アナログ回路３０１はＳＲＡＭメモリセルの動作電圧を生成する降圧回路を具備する電源回路、クロック発生回路（ＰＬＬ回路）等で構成される。
完全空乏型ＳＯＩ領域３０８に形成されているＳＲＡＭメモリアレイ３０３やバスコントロール回路３０６、およびＣＰＵ回路３０５の中でクリティカルパス以外で使用されているＰチャネル型MISFETのゲート電極は、Ｎ型のポリシリコンで形成され、Ｎチャネル型MISFETのゲート電極はＰ型のポリシリコンで形成されている。また、完全空乏型ＳＯＩ領域３０８に形成されているメモリ制御回路３０４やＣＰＵ回路３０５内のクリティカルパスで使用される、Ｐチャネル型MISFETおよびＮチャネル型MISFETのゲート電極はＰ型のシリコンゲルマニウムで形成される。完全空乏型ＳＯＩ領域３０９の埋め込み酸化膜の下のシリコン基板に、例えば３Ｖの電圧が印加された場合、ＳＲＡＭメモリアレイ３０３やバスコントロール回路３０６、およびＣＰＵ回路３０５の中でクリティカルパス以外で使用されているＰチャネル型MISFETのしきい値を−１．０Ｖに、Ｎチャネル型MISFETのしきい値を０．６Ｖに、また、メモリ制御回路３０４やＣＰＵ回路３０５内のクリティカルパスで使用される、Ｐチャネル型MISFETのしきい値を−０．３Ｖに、Ｎチャネル型MISFETのしきい値を０．３Ｖに設定することができる。
アナログ回路３０１、電源スイッチ回路３０２、入出力回路３０７は、バルクシリコン領域３０９に形成され、チェネル不純物の量によってしきい値は任意に設定される。
以上により、ＳＯＩ上にＳＲＡＭおよび周辺回路、論理回路を形成しても回路毎に最適なしきい値を設定できるため、性能が劣化せず、ＳＯＩの特性を最大限に利用することができ、従来バルクシリコン上に形成されたＳＲＡＭに比べて、ＳＲＡＭセルの低電圧での安定動作、同一リーク電流での高速動作、ソフトエラー耐性の向上が可能となる。
上記半導体チップ３００のうち、特に汎用SRAMメモリ内に存在する、メモリセルアレイ３０３、メモリセル制御回路３０４、入出力回路３０７、及び電源スイッチ回路３０２を詳細に示したものを図６に示す。SRAMチップ１１は、半導体集積回路の一部を示しており、完全空乏型ＳＯＩ領域１０１とバルクシリコン領域１０２が共存するハイブリット半導体基板に形成される。図６ではバルクに形成されているＭＩＳＦＥＴの基板電位を回路の動作電位の高電位または低電位に接続して記した。
複数のＳＲＡＭメモリセル（ＣＥＬＬ００、ＣＥＬＬ０１、ＣＥＬＬ１０、ＣＥＬＬ１１）がマトリックス状（行列状）に配置され、メモリアレイ１１１を構成する。メモリアレイ１１１は完全空乏型ＳＯＩ領域１０１上に形成される。
メモリセルＣＥＬＬ００は、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型MISFET（ＭＰ１、ＭＰ２）、Ｎチャネル型トランジスタ（ＭＮ１、ＭＮ２）で構成される）と、前記フリップ・フロップの記憶ノードＮＬ０と記憶ノードＮＲ０とをビット線（ＢＴ０、ＢＢ０）に選択的に接続するＮチャネル型MISFET（ＭＮ３、ＭＮ４）とで構成される。Ｎチャネル型MISFET（ＭＮ３、ＭＮ４）のゲート電極には、ワード線ＷＬ０が接続される。
メモリセルＣＥＬＬ１０は、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型MISFET（ＭＰ３、ＭＰ４）、Ｎチャネル型トランジスタ（ＭＮ５、ＭＮ６）で構成される）と、前記フリップ・フロップの記憶ノードＮＬ１と記憶ノードＮＲ１とをビット線（ＢＴ１、ＢＢ１）に選択的に接続するＮチャネル型MISFET（ＭＮ７、ＭＮ８）とで構成される。Ｎチャネル型MISFET（ＭＮ７、ＭＮ８）のゲート電極には、ワード線ＷＬ０が接続される。メモリセルは、実施例１でも用いたメモリセル（ＤＣＥＬＬ）をも用いることにより、非選択のワード線へのノイズを抑制することができる。
また、センスアンプ回路（１０７、１０８）とライトアンプ回路（１０９、１１０）とプリチャージ・イコライズ回路（１０３、１０４）およびＹスイッチ回路（１０５、１０６）からなるカラム回路が列状に並んでいる。
制御信号（ＳＡ、ＹＳＷ、ＹＳＲ、ＥＱ）をコントロールするコントロール回路１１６およびワード線（ＷＬ０、ＷＬ１）をデコードするワードデコーダ・ドライバ回路１１５が配置される。以上の回路はすべてＳＯＩ基板１０１に形成される。
コントロール回路１１６およびワードデコーダ・ドライバ回路１１５の動作電圧を供給する電源線ＶＤＤＩは、電源スイッチ１１９を介して電源電位ＶＤＤに接続される。電源スイッチ１１９はＰチャネル型MISFET１９を用いて構成され、ゲート電極には制御信号ＰＳＷが接続される。電源スイッチ１１９はメモリ制御回路等の電圧を制御するが、Ｐチャネル型ＭＩＳＦＥＴでなく、接地電位ＶＳＳと接続したＮチャネル型ＭＩＳＦＥＴ及びＰとＮチャネル型ＭＩＳＦＥＴ両方を電源線との間に設けることも有効である。
入力回路１２０は外部からの書き込みデータＤＩＮ０を駆動してＤＷ０としてライトアンプ回路１０９に入力する回路であり、Ｐチャネル型MISFETＭＰ２０とＮチャネル型MISFETＭＮ２０より構成される。
入力回路１２２は外部からの書き込みデータＤＩＮ１を駆動してＤＷ１としてライトアンプ回路１１０に入力する回路であり、Ｐチャネル型MISFETＭＰ２２とＮチャネル型MISFETＭＮ２２より構成される。
出力回路１２１はセンスアンプ回路の出力信号ＤＲ０を駆動してＤＯＵＴ０として外部へ出力する回路であり、Ｐチャネル型MISFETＭＰ２１とＮチャネル型MISFETＭＮ２１より構成される。
出力回路１２３はセンスアンプ回路の出力信号ＤＲ１を駆動してＤＯＵＴ１として外部へ出力する回路であり、Ｐチャネル型MISFETＭＰ２３とＮチャネル型MISFETＭＮ２３より構成される。電源スイッチ回路１１９および入力回路（１２０、１２２）、出力回路（１２１、１２３）はバルクシリコン領域１０２に形成される。
読み出しおよび書き込み動作は第１の実施の形態で示した動作と同様である。
図７は本実施例において使用される素子の断面概要図を示している。半導体基板２１０は、完全空乏型ＳＯＩ領域２１７とバルクシリコン領域２２４より構成される。ＳＩＭＯＸ(Separation By Implanted Oxygen)法によれば、ＳＯＩ基体の素子形成領域下の埋め込み絶縁膜は部分的な酸素注入により半導体基板の一部に形成されるため、本図のようにバルク部２24とＳＯＩ部２１７の表面が同じ高さで、バルク上に形成されたＭＩＳＦＥＴとＳＯＩに形成されたＭＩＳＦＥＴのゲート絶縁膜２０４等を同じ工程で製造することができる。但し、この方法では、ＳＯＩ部とバルク部の領域を酸素注入工程で確定させる必要がある。一方、第1と第2半導体基板を絶縁膜を介して貼り付けてＳＯＩを形成する場合（Wafer Bonding）は、バルク部は、第1半導体基板と絶縁膜の一部をエッチングにより除去し、第2半導体基板が露出した表面に素子を形成するため、ＳＯＩ部とバルク部の表面の高さが異なり、バルク上に形成されたＭＩＳＦＥＴとＳＯＩに形成されたＭＩＳＦＥＴのゲート絶縁膜２０４等を同じ工程で製造することはできないが、エッチング工程によりバルク部とＳＯＩ部をわけるため、ＳＯＩ基板の汎用性がよいという効果を有する。
ＳＯＩ領域２１７では、Ｎチャネル型MISFET２１５とＰチャネル型MISFET２１４の拡散層206、207が、埋め込み酸化膜２０８上のシリコン層に形成され、フィールド酸化膜２０５によってSOI基体部に形成されるMISFETは同導電型であっても互いに分離される。バルクシリコン領域２２４では、半導体基板２１０と同導電型で不純物濃度の高い給電領域２１１と、半導体基板とＰＮ接合を形成するＰ型ウエル半導体領域２２０が形成され、Ｐ型半導体領域２２０内には該領域とＰＮ接合を形成するＮ型ウエル半導体領域２２１が形成される。Ｐ型半導体領域２２０には、該半導体領域に電位Vbb2(回路内の低い動作電圧、接地電位)を供給し、Ｐ型半導体領域２２０の不純物濃度より高く同導電型の給電部２３１及び、Ｐ型半導体領域２２０とPN接合を形成するNチャンネルＭＩＳＦＥＴ２２２のＮ型の拡散層２３０が形成される。Ｎ型半導体領域２２１には、該半導体領域に電位Vbb3(回路内の高い動作電圧)を供給し、Ｎ型半導体領域２２１の不純物濃度より高く同導電型の給電部２4１及び、Ｎ半導体領域２２１とPN接合を形成するＰチャンネル型ＭＩＳＦＥＴ２２３のＰ型の拡散層２３１が形成される。本構成を用いることにより、ＳＯＩ基体に形成されたＭＩＳＦＥＴの素子のしきい値を簡易に変化させることができる。ＳＯＩ基体に電圧を印加してＳＯＩ基体に形成されたＭＩＳＦＥＴのしきい値を変化させるには、そのバルク上に形成される回路の動作電圧よりも大きな電圧(例えば、３Ｖ)の電圧を印加する必要がある。また、Ｐ型、Ｎ型で分けると制御が困難になるため、本構成では単一の電源により制御を簡易にするとともに、バルク上に給電領域２２１を設けた。負電圧をＶｂｂ１に印加する場合は、導電型が上記と反対になり、半導体基板２１０も通常使われるＰ型を利用することができるが、負電圧は生成しにくいため、本構成では基板２１０をＮ型とし、正電圧を印加する。この電圧は内部の回路よりも大きい電圧であるため、半導体チップ外より入力される電圧を直接印加し、降圧回路等の電源回路にその入力電圧を入力させ、その出力電圧を内部の回路に用いることもできる。尚、半導体基板２１０をＮ型とすることによりバルク部のウエル間で寄生ダイオードが発生し、リークが流れることもない。即ち、半導体基板をＰ型とし、Ｖｂｂ１に３Ｖ程度の電圧を印加し、Ｎ型半導体領域２２０のウエル電位を回路の最高電位である１Ｖ程度にすると、基板２１０からＮ型半導体領域２２０にダイオードが形成され、素子が動作しなくなる。この際ウエル電位を３Ｖ程度にするとダイオードは形成されないが、ウエル内の素子に基板バイアスが印加され、しきい値が大きくなるとともに、ＧＩＤＬ電流を誘発する恐れがある。
ＳＯＩ基体に電圧を印加する給電部２１１は、基体へ均一に電圧を印加するため、ＳＯＩ部を囲むようにリング状に形成する。
バルクシリコン上にＮチャネル型MISFET２２２とＰチャネル型MISFET２２３が形成される。
完全空乏型ＳＯＩ領域２１７には、メモリセルＣＥＬＬおよびセンスアンプ回路（１０７、１０８）、ライトアンプ回路（１０９、１１０）、プリチャージ・イコライズ回路（１０３、１０４）、Ｙスイッチ回路（１０５、１０６）、コントロール回路１１６、ワードデコーダ・ドライバ回路１１５が形成される。バルクシリコン領域２２４には、電源スイッチ回路１１９および入力回路（１２０、１２２）、出力回路（１２１、１２３）が形成される。電源スイッチ回路１１９は動作電圧を制御する対象となる回路の近傍に置くことにより、スイッチの応答をよくすることも考えられるが、ＳＯＩ上で製造するとフローティング状態となり、回路内のリーク電流を抑制することは難しい。そこで、本構成では、各回路の電源スイッチ部をバルク上に形成し、まとめた領域に形成した。
Ｐチャネル型MISFET２１４は、チャネル領域２０９、およびＰ型拡散層２０６で形成されるソース・ドレイン電極、ゲート酸化膜２０４、Ｐ型の不純物が注入されたシリコンゲルマニウム２０３で形成されるゲート電極で構成される。
Ｎチャネル型MISFET２１５は、チャネル領域２０９、およびＮ型拡散層２０７で形成されるソース・ドレイン電極、ゲート酸化膜２０４、Ｐ型の不純物が注入されたシリコンゲルマニウム２０３で形成されるゲート電極で構成される。
Ｐチャネル型MISFET２２３は、Ｎウエル領域２２１、およびＰ型拡散層２３５で形成されるソース・ドレイン電極、ゲート酸化膜２０４、ゲート電極２０２で構成される。
Ｎチャネル型MISFET２２２は、Ｐウエル領域２２０、およびＮ型拡散層２３０で形成されるソース・ドレイン電極、ゲート酸化膜２０４、ゲート電極２０２で構成される。
Ｐチャネル型MISFET２２３とＮチャネル型MISFET２２２はバルク上に形成されているため、しきい値は拡散層の不純物濃度を調整することにより任意に形成でき、ゲート電極材料及びゲート電極に注入される不純物の導電型に制約はない。製造工程の簡略化のために、SOI上のMISFETと同様、ゲート電極にシリコンゲルマニウムに用い、かつ特性面からPチャネル型MISFETのゲート電極にはP型不純物を注入し、Ｎチャネル型MISFETのゲート電極にはＮ型不純物を注入することが有効である。
シリコン基板２１０のバルク部に給電部２１１を設け端子より電圧（たとえば３Ｖ）を印加することにより、完全空乏型ＳＯＩ領域２１７に形成されるＰチャネル型MISFETのしきい値を−０．３Ｖに、Ｎチャネル型MISFETのしきい値を０．３Ｖにすることができる。バルクシリコン領域では、Ｎウエル領域２２１の電位を固定するためにウエル給電部２４１に電源電位たとえば１Ｖに、Ｐウエル領域２２０の電位を固定するためにウエル給電部２３１に接地電位０Ｖを供給することにより、Vbb1より印加される電圧によってしきい値が変化することはない。
これにより周辺回路およびメモリセルは低しきい値のため高速での動作が可能となり、電源スイッチは高しきい値のため、リークが低減でき、スタンバイ電流を低減することが可能となる。
以上により、ＳＯＩとバルクシリコンのハイブリット基板にＳＲＡＭおよび周辺回路を形成して、回路毎に最適なしきい値を設定することにより、性能が劣化せず、ＳＯＩの特性を最大限に利用することができる。従来バルクシリコン上に形成されたＳＲＡＭに比べて、ＳＲＡＭセルの低電圧での安定動作、同一リーク電流での高速動作、ソフトエラー耐性の向上が可能となる。
図８は、ＳＲＡＭメモリアレイ３０３のみにＳＯＩ基板３０８を使用した変形例である。ロジック部の高速動作のためには、メモリ制御回路３１１、バスコントロール回路３１３及びＣＰＵ３１２をＳＯＩ基体に形成することが望ましい。しかし、2種類のしきい値を形成するために、ゲート電極材料を変える必要があり、製造工程が複雑となる。そこで、本変形例では、バルク状にメモリ制御回路３１１、バスコントロール回路３１３及びＣＰＵ３１２、ＳＯＩ基体に電圧を印加する給電部４００を形成し、拡散層へ注入する不純物量により任意のしきい値を実現させている。本変形例ではＳＯＩ基体に電圧を印加する給電部４００はメモリセルアレイ３０３を囲んで形成されるリング状に形成される。
＜第３の実施の形態＞
本実施例では、ハイブリッド基板ではなく、バルク部を有さないＳＯＩ基板によりＳＲＡＭメモリセルを搭載させた半導体装置の実現方法について説明する。これによりハイブリッド基板に比べ、製造工程が簡易化される。図９は、図８のブロック図内の構成される回路すべてをＳＯＩ基板３０８に形成した場合である。
半導体チップ３２０のうち、特に汎用SRAMメモリ内に存在する、メモリセルアレイ３０３、メモリセル制御回路３０４、入出力回路３０７、及び電源スイッチ回路３０２を詳細に示したものを図１０に示す。半導体装置であるＳＲＡＭチップ１２は、半導体集積回路の一部を示しており、完全空乏型ＳＯＩ基板１０１のような半導体基板に形成される。回路構成は実施例２の図６と同じであるが、用いられているＭＩＳＦＥＴが異なっている。読み出し・書き込み動作は第１の実施の形態と同様である。図１０においてゲート部分が厚く記されているＭＩＳＦＥＴのゲート電極はポリシリコン、ゲート部分が薄く記されているＭＩＳＦＥＴのゲート電極はシリコンゲルマニウムで形成されている。
メモリセルＣＥＬＬを構成しているＰチャネル型MISFET(ＭＰ３１〜３４)のゲート電極はＮ型のポリシリコンで形成され、Ｎチャネル型MISFET(ＭＮ３１〜３８)のゲート電極はＰ型のポリシリコンで形成されている。また、電源スイッチを構成しているＰチャネル型MISFET（ＭＰ１１９）のゲート電極もＮ型のポリシリコンで形成される。それ以外の回路では、Ｐチャネル型MISFETおよびＮチャネル型MISFETのゲート電極はＰ型のシリコンゲルマニウムで形成されている。
図１１は本実施例で適用されるＭＩＳＦＥＴの断面概要図を示している。MISFETはシリコン基板２１０上にある埋め込み酸化膜２０８上のシリコン層に形成され、素子は互いにフィールド酸化膜２０５によって分離されている。領域２１６はＳＲＡＭメモリセルＣＥＬＬおよび電源スイッチ１３９が形成される領域であり、Ｐチャネル型MISFET２１２とＮチャネル型MISFET２１３が形成されている。領域２１７はＳＲＡＭメモリセルＣＥＬＬ以外の回路(図１０でゲート部分が薄く記載されているＭＩＳＦＥＴを有する回路)が形成されている領域であり、Ｐチャネル型MISFET２１４とＮチャネル型MISFET２１５が形成されている。
Ｐチャネル型MISFET２１２は、チャネル領域２０９、およびＰ型拡散層２０６で形成されるソース・ドレイン電極、ゲート酸化膜２０４、Ｎ型ポリシリコン２０１で形成されるゲート電極で構成される。Ｎチャネル型MISFET２１３は、チャネル領域２０９、およびＮ型拡散層２０７で形成されるソース・ドレイン電極、ゲート酸化膜２０４、Ｐ型ポリシリコン２０２で形成されるゲート電極で構成される。
Ｐチャネル型MISFET２１４は、チャネル領域２０９、およびＰ型拡散層２０６で形成されるソース・ドレイン電極、ゲート酸化膜２０４、Ｐ型シリコンゲルマニウム２０３で形成されるゲート電極で構成される。Ｎチャネル型MISFET２１５は、チャネル領域２０９、およびＮ型拡散層２０７で形成されるソース・ドレイン電極、ゲート酸化膜２０４、Ｐ型シリコンゲルマニウム２０３で形成されるゲート電極で構成される。
シリコン基板２１０に電源端子２１１より電圧（たとえば３Ｖ）を印加することにより、領域２１６に形成されるＰチャネル型MISFETのしきい値を−１．０Ｖに、Ｎチャネル型MISFETのしきい値を０．６Ｖに、また、領域２１７に形成されるＰチャネル型MISFETのしきい値を−０．３Ｖに、Ｎチャネル型MISFETのしきい値を０．３Ｖにすることができる。尚、基板の素子領域が形成されている表面側から給電する場合には、ＳＯＩに形成された回路と電圧を変換できたり、ＢＧＡ(Ｂａｌｌ Ｇｒｉｄ Array)等一面にしかパッドが形成できないパッケージを利用した場合に製造が容易となる。リードフレームのあるパッケージを利用した場合には、電圧を裏面から供給し、チップ外から電圧を直接印加することも可能である。
これにより周辺回路は低しきい値のため高速での動作が可能となり、メモリセルＣＥＬＬは高しきい値のため低リークでのデータ保持が可能となる。また、電源スイッチＭＰ１１９も高しきい値のため、リークが低減でき、スタンバイ電流を低減することが可能となる。
＜第４の実施の形態＞
今までの実施例において、静的なしきい値を制御する方法として、SOI基板へ基板バイアス電圧を印加する点について述べたが、本実施例では、トランジスタのしきい値を動作状態によって変化させる動的なしきい値の制御方法をSOIで実現する方法について述べる。
図１５はSOI基板にて基板バイアスを行って動的にしきい値制御を行う場合の構成（ELE）および効果について説明したものである。
バックバイアス（Vbbb）は、nチャネル型トランジスタでは、基板にソース電位よりも低い電圧を、pチャネル型トランジスタでは基板にソース電位よりも高い電圧を印加してトランジスタのしきい値電圧(Vth)を高くする技術である。この技術は一般に、低Vthのトランジスタ（LVｔｈMOS）で構成される回路と、所定の条件（たとえば、低消費電力モード）のときにこれらのトランジスタのしきい値を大きくする制御回路（VBBBCRT）を組み合わせて用いられ、低Vthトランジスタによる高速性能と、バックバイアスを印加した場合にVthが上昇することによってサブスレショルドリーク電流を低減し消費電力を抑えるのに用いられる。しかし、ゲート長100nm以下のバルク（BULK）に形成されたトランジスタにバックバイアスを印加すると、GIDLまたは接合リークとよばれるドレインから基板に流れるリーク電流が増加するためバックバイアスを印加してVthを上げてサブスレショルドリークを低減しても全体のリーク電流は低減することは困難である。SOIに形成されたトランジスタでは、ドレイン-基板間に絶縁膜があるためドレイン-基板間に電流が流れない。そのためゲート長100nm以下のトランジスタにおいても、低Vthトランジスタを用いた高速化と、バックバイアスによる低リーク電流化の両方の利点を得ることが可能となる。
フォワードバイアス（Vｂｂｆ）は、nチャネル型トランジスタでは、基板にソース電位よりも高い電圧を、pチャネル型トランジスタでは基板にソース電位よりも低い電圧を印加してトランジスタのVthを低くする技術である。この技術は一般に、高Vthのトランジスタ（HVthMOS）で構成される回路と、所定の条件（たとえば、高速動作モード）のときにこれらのトランジスタのしきい値を小さくする制御回路（VBBFCRT）を組み合わせて用いられ、高Vthトランジスタの使用によってリーク電流を低減して低消費電力化し、フォワードバイアスを印加した場合にVthが低下することによって高速動作を可能とする。しかし、ゲート長100nm以下のバルク（BULK）に形成されたトランジスタにフォワードバイアスを印加するとpn接合に順方向電流が流れ、動作時のリーク電流が劇的に増加するため動作電力が増加してしまう。特に高温動作させたとき、リーク電流が増大する。SOIに形成されたトランジスタでは、ドレイン-基板間、ソース-基板間に絶縁膜があるためドレイン-基板間に電流が流れない。そのため高Vthトランジスタを用いた低消費電力化と、フォワードバイアスによる回路の高速化の両方の利点を得ることが可能となる。また、フォアードバイアス本来のメリットであるオン電流も十分取れ、高温動作も可能となる。
アクティブVbb（Vbbact）技術は、上記のバックバイアスとフォワードバイアスを状況によって使い分け、回路のプロセスばらつきや温度による特性ばらつきを補正し高性能に回路を動作させる技術である。この技術は一般に、任意のしきい値のトランジスタで構成される回路と、そのトランジスタのしきい値を検出するモニタ回路と、そのモニタ回路の検出結果と動作させたいモード設定に基づいて、トランジスタのしきい値を変化させるための電源回路を組み合わせることによって実現される。ゲート長100nm以下のバルク（BULK）で形成されたトランジスタではバックバイアス、フォワードバイアスそれぞれに問題があるためアクティブVbb技術の使用においても問題がある。SOIに形成されたトランジスタでは、バックバイアス、およびフォワードバイアスの問題点が改善されているため、アクティブVbb技術も効果的に適用することが可能である。
次に、SOIに形成されたトランジスタのしきい値を動的に制御する（アクティブVbb、バックバイアス）する構成について説明する。SOI基体に印加する電圧を変化させることでしきい値を動的に変化させるためには、SOI基体を変化させたい領域毎に分離しなければならない。SOI基体に印加する電圧が同じトランジスタを集積した回路ブロック毎に分離し、ブロック毎に給電部を設ける必要がある。その構成の断面図を図１６に示す。半導体基板２１０には複数のウエル２２１が形成され、それぞれにブロック内の複数のSOIトランジスタが形成される。SOIトランジスタが形成されるＳＯＩ基体に印加する電圧が正であれば、P型基板内にｎ型ウエルを用いることにより、ウエル構造を簡素化することができる。第1回路ブロック２60と第2回路ブロック261は絶縁領域２５８を介して分離されることにより、別々にウエルを制御することが可能となる。
第１ブロック部２60には、SOI基体２２１に共通の第1電圧を印加する複数のMISFET２５４が形成される。第１電圧（２５１）をｎ型ウエル２２１より濃い濃度を有するｎ型給電部２１１に印加することにより、その上のMISFETのチャネル領域２０９が絶縁膜２０８を介して制御される。第1電圧を変化させることにより、MISFET２５４のしきい値は動的に変化する。
第２ブロック部２61には、SOI基体２２１に第２電圧を印加する複数のMISFET２５５が形成される。第２電圧（２５２）をｎ型ウエル２２１より濃い濃度を有するｎ型給電部２１１に印加することにより、その上のMISFETのチャネル領域２０９が絶縁膜２０８を介して制御される。第２電圧を変化させることにより、MISFET２５５のしきい値は動的に変化する。SOI基体２２１を分離することにより、一方にはバックバイアスを、他方にはフォアードバイアスをかけることができ、回路の動作状態に応じた制御が行えることになる。
第１ブロックおよび第２ブロックに形成されるMISFETはそれぞれチャネル領域２０９、拡散層２５６、２５７に形成されるソース・ドレイン領域、ゲート酸化膜２０４、ゲート電極203で構成され、要求されるしきい値により材料は前実施例で用いたものを選択すればよい。
＜第５の実施の形態＞
本実施例は、第１の実施の形態の変形例であり、図３のメモリセル（DCELL）の代わりに図１７に示す４つのトランジスタからなる４Tセル（CELL）を用いている。図３のメモリセルと同様、メモリセルは完全空乏型ＳＯＩ領域１０１上に形成される。ビット線BT、BBと、ワード線WLに接続されたメモリセルＣＥＬＬは、Ｐチャネル型MISFET（４０４、４０５）、Ｎチャネル型トランジスタ（４０８、４０９）を具備し、Ｐチャネル型MISFET（４０４、４０５）は負荷トランジスタと転送トランジスタの役割を担っている。Ｐチャネル型MISFET（４０４、４０５）のゲートはワード線に接続され、ソース・ドレイン経路はビット線対とＮチャネル型トランジスタ（４０８、４０９）のドレインとの間に接続される。書き込みや読み出し動作が行われていない状態では、メモリセル内の情報を保持するために、ビット線対（BT、BB）は高いレベルの電圧が印加され、Ｐチャネル型MISFET（４０４、４０５）は負荷トランジスタとして働く。転送トランジスタとして用いる場合、Pチャネル型MISFETでは、選択するワード線を高電圧でなく、低電圧にして書き込み、読み出し動作させることになる。Ｎチャネル型トランジスタ（４０８、４０９）は、入出力がクロスカップルされ、駆動トランジスタとして働く。本発明では特に、Pチャネル型トランジスタ（４０４、４０５）は、ダブルゲート構造で、それぞれのPチャネル型トランジスタの形成されるSOI基体には、記憶ノード４１２、４１１の電圧が印加されることに特徴を有する。ダブルゲート構造とは、図１１のトランジスタ（２１２、２１３、２１４、２１５）に示されるように、SOI基体上に形成されたトランジスタのSOI基体に制御電極（給電部、２１１）があり、チャネルが絶縁膜を介して両側の2つのゲートで制御されるトランジスタをいう。本メモリセルでは、２つのPチャネル型トランジスタ（４０４、４０５）の制御電極（４０６、４０７）は別々に制御されることから、別々のSOI基体に形成されることになる。すなわち、メモリセル内のNチャネル型トランジスタは同じSOI基体に形成され、他のメモリセルと共通のSOI基体内に形成できるが、Pチャネル型トランジスタはメモリセル毎にかつメモリセル内でも別のSOI基体に制御する必要がある。
SOI基体の電極が記憶ノードによって制御されていない4TSRAMメモリセルでは転送トランジスタのリーク電流によって"H"の電位を保持する必要があるため、"L"を保持しているノードと接続されている転送トランジスタのリーク電流は動作に不必要であるにも関わらず流れ続け、転送トランジスタのリーク電流を制御する必要がありさらにリーク電流が増大するという問題があった。
トランジスタ404のドレイン電極と駆動トランジスタ408のドレイン電極が接続されているノード411をnode1、転送トランジスタ405のドレイン電極と駆動トランジスタ409のドレイン電極が接続されているノード412をnode2として、本発明のメモリセルにおいてnode1に"L"のデータをnode2に"H"のデータを保持している状態について説明する。メモリセルにアクセスされていない待機状態では、ワード線が"H"、ビット線が"H"の状態となっている。ワード線がゲート電極に接続されている転送・負荷トランジスタはオフ状態となっている。"H"のデータを保持しているnode2にソース・ドレイン経路が接続されているP型トランジスタ405のSOI基体側の電極407には"L"の電位が印加されトランジスタがオン状態となるため"H"状態のビット線からnode2に電荷が供給されnode2が"H"電位に保たれる。"L"の電位を保持しているnode1は、オンしている状態の駆動トランジスタ408のドレイン電極に接続されており、接地電位すなわち"L"となっている。またnode1に接続されているトランジスタ404は、両方のゲートから見てオフ状態となっているため動作させるためにリーク電流は必要ではない。
このように、ダブルゲート型FD-SOIトランジスタを用いて、SOI基体を記憶ノードに応じて制御したSRAMメモリセルでは動作に必要のないトランジスタにリーク電流を流す必要がないため、従来の4トランジスタ構成のメモリセルと比較してリーク電流が低減できる。尚、SRAMのメモリセルを除いた周辺の回路は、図1で示したSRAM回路のメモリセル部分と同様である。
また、本実施例では、転送・負荷トランジスタをPチャネル型トランジスタ、駆動トランジスタをNチャネル型トランジスタで構成し、駆動トランジスタのソース電極を接地電位線に接続したが、NチャネルとPチャネルトランジスタを入れ換えた構成とすることも可能である。その場合、転送・負荷トランジスタをNチャネル型トランジスタ、駆動トランジスタをPチャネル型トランジスタで構成し、駆動トランジスタのソース電極を"H"電位の電源電位線に接続する。この構成のメモリセルでは、待機状態では、ワード線電位を"L"に、ビット線電位を"L"にしてデータを保持する。また、転送・負荷トランジスタ、駆動トランジスタをともにNチャネル型トランジスタで構成したメモリセルとすることも可能である。この構成では、導電型が一つしかないため、実際に半導体基板上に回路を構成するレイアウトが容易となる。
＜第６の実施の形態＞
本実施例は、第３の実施の形態の変形例である。図９で電源スイッチ回路POWERCRTはSOI上に形成されているが、本実施例ではその電源スイッチ回路にDTMOSを用いている。具体的には、図１６のMISFET253において、２つの電極（２５０、２５３）を同じ電圧で制御したダブルゲート構造のスイッチを電源スイッチとして用いる。図15は、DTMOSを用いた電源スイッチより、回路が動作していない状態である待機時のリーク電流を低減する回路構成を示している。回路CRT（421）は動作時に信号に一定の処理を施して出力する論理回路を、422は論理回路421内の主にNチャネル型トランジスタのソース電極に接続されている電源線vssmを、423は接地電位線vssを、424は電源線vssmと電源線vssを接続するスイッチとして挿入されたNチャネル型トランジスタを示している。回路CRT（４２１）は、たとえば図９のCPU（305）、メモリコントローラ（３０４）、バスコントロール（306）等のロジックを含んだ回路である。スイッチトランジスタ424のダブルゲート（ゲート電極および形成されるSOI基体側の電極）は、onという信号で制御される。信号onの"H"の電位は論理回路中での"H"電位と等しい。またスイッチトランジスタは論理回路421を構成しているトランジスタと構造の同じトランジスタである。
論理回路421が動作している状態では、onという信号によってスイッチトランジスタ424がオン状態となり電源線vssmが接地電源線vssと接続され、vssmの電位が接地電位となる。論理回路421が動作していない待機状態では、onという信号によってスイッチトランジスタ424がオフ状態となり電源線vssmが接地電位線vssと切り離され、vssmの電位が上昇する。これにともない、論理回路421中を流れていたリーク電流が減少し待機時の消費電流を低減することが可能となる。しかし、論理回路中にラッチ等が含まれると、そのデータは破壊される。論理回路421はある信号に所定の処理を施して出力する回路としたが、保持していたデータが破壊されてもいい場合はSRAM等のメモリ回路も含めてもよい。
従来のスイッチトランジスタを含む回路では、スイッチトランジスタは絶縁膜厚の厚いトランジスタを用い、スイッチトランジスタがオン状態の時には、ゲート電極に論理回路に印加される電圧よりも高い電圧が印加されていた。これによって、オフ時のスイッチトランジスタのリーク電流を小さく抑え、オン時のスイッチトランジスタでの抵抗を小さくしていた。しかし、論理回路では使用されていない絶縁膜厚の厚いトランジスタを使用する必要があるため、面積が増加し、プロセスコストがかさむという問題があった。また制御信号として電圧の高い信号を使用する必要があるため論理回路とスイッチトランジスタを配置する場所を離す必要があるため面積の増加を引き起こすという問題を有していた。
本実施例の回路構成では、スイッチトランジスタに論理回路中に用いられているのと同じダブルゲート型FD-SOIトランジスタを用いている。そのため、プロセスコストの増加はない。また制御信号onの電位は論理回路中で用いられる信号の電位と等しくすることができるため、配置場所を近接した場所とすることが可能でありスイッチトランジスタを配置することによる面積の増加はスイッチトランジスタ自体の面積のみとなる。
スイッチトランジスタ424にダブルゲート型FD-SOIトランジスタを用いることで、オン-オフ比を大きくすることが可能となり、制御信号onの電位が論理回路と等しい場合にも、オン電流を大きくとりオフ時のリーク電流を低減することが可能となる。尚、図18ではスイッチとして、N型MISFETで構成されたDTMOSを用いているが、高位側電源線と回路との間にP型MISFETで構成されたDTMOSを用いてもよく、また両方を組み合わせてもよい。
図1９は、論理回路（４２１）の一構成例である。431は速い動作速度が要求されないインバータセル、432は速い動作速度が要求されるインバータセル、433は速い動作速度が要求されるNANDセル、434は"H"の電位を示す電源線、435は434の電位よりも低い"H"の電位を示す電源線、436は接地電位線、437、438、439は、セル431、セル432、セル433内のPチャネル型トランジスタのソース電極を、電源線434または電源線435に接続するためのメタルコンタクトを示している。論理回路内（４２１）のP型トランジスタは共通のSOI基体で形成される。また、論理回路内（４２１）のN型トランジスタは共通のSOI基体で形成される。P型とN型適切なしきい値設定ができる場合は、両方同じSOI基体に形成することも可能である。
インバータセル431は高速動作が必要ないため、電圧の低い電源線435に接続されており、高い電圧の電源線434に接続されたセルと比較して動作速度は遅いが、消費電力は小さくなる。インバータセル432およびNANDセルは433は電源線434と接続されているため、低い電圧の電源線435に接続されたセルと比較すると消費電力は大きくなるが、動作速度が高速となる。よってこのように論理セルが多数集積された回路内で高速動作が要求される回路のみ高い電圧の電源線434に接続し高速動作を要求されない回路を低い電圧の電源線435に接続すれば高速性を維持しつつ、電力を低減した回路を構成することが可能となる。
従来のバルクCMOSでは、電源電圧によって基板またはウエルの電位を変える必要があった。これは、電源と基板の電流が異なると、基板と拡散層間のpn接合に電流が流れてしまうためである。異なった基板またはウエルの電位をもった回路は一定の距離を離して配置する必要があるため、電源電圧の異なる回路を本実施例のように隣接して並べることが出来ず、事実上、一つの回路内で複数の電圧の電源を使用することは不可能であった。そのため動作速度によって電源電圧が決まると、速度が不必要な回路もその電源電圧で駆動することとなり余分な電力を消費する。
本実施例では、回路を構成するトランジスタとしてダブルゲート型FD-SOIを用いることによって基板と拡散層が絶縁されているためその電位が異なってもそこに電流が流れることはない。よって、基板の電位と電源の電位を異なった状態とすることが可能となるため、本実施例の構成が可能となる。またバルクに形成されたMISFETでは、高い電源電圧Vddhと低い電源電圧Vddlの２電源を使う場合、２つの電源系でウエル分離する必要があるのに対し、SOIでは同じSOI基体に２つの電源系の回路ブロック内のトランジスタを形成することができる。たとえばバルクに形成されたP型MISFETが電源系毎にでウエル分離されなければ、フォワードバイアスによるリーク電流をさけるため共通のウエル電位VbpはVddhしか使用できず、この結果Vddlが印加されるP型MISFETではバックバイアスが印加されて遅くなる。しかし、SOIに形成されたMISFETではフォワードバイアスでのリーク電流も問題とならないため、必要性能によってSOI基体に適切な電位を一つ印加し、複数電源系を用いているにもかかわらず、同じSOI基体に形成することができる。
以上により、ＳＯＩ上にＳＲＡＭおよび周辺回路を形成しても回路毎に最適なしきい値を設定できるため、性能が劣化せず、ＳＯＩの特性を最大限に利用することができ、従来バルクシリコン上に形成されたＳＲＡＭに比べて、ＳＲＡＭセルの低電圧での安定動作、同一リーク電流での高速動作、ソフトエラー耐性の向上が可能となる。
尚、実施例で述べた完全空乏型SOIは、チャネル部が完全に空乏化したものであるが、しきい値のばらつきを抑えられる程度であれば、部分空乏型SOI(Partial Depletion)SOIを用いてもよい。
実施例１に係わる半導体装置の回路図。 実施例１に係わる半導体装置の動作波形。 実施例１に係わる半導体装置の回路図。 実施例１係わる半導体装置の断面概要図。 実施例２に係わる半導体装置のブロック図。 実施例２に係わる半導体装置の回路図。 実施例２に係わる半導体装置の断面概要図。 実施例２の変形例の半導体装置のブロック図。 実施例３に係わる半導体装置のブロック図。 実施例３に係わる半導体装置の回路図。 実施例３に係わる半導体装置の断面概要図 回路毎に最適なしきい値の実現例。 SRAMメモリセル搭載の半導体装置において要求されるしきい値。 SOI基板に形成されたMISFETのしきい値。 SOI基板における動的しきい値制御。 実施例４に係わる半導体装置の断面概要図。 実施例５に係わる半導体装置の回路図。 実施例６に係わる半導体装置の回路図。 実施例６に係わる半導体装置のレイアウト図。
符号の説明
ＣＥＬＬ…ＳＲＡＭメモリセル、
ＭＮ、２１３、２１５、２２２、４０８、４０９…Ｎチャネル型MISFET、
ＤＴＭＮ…Ｎチャネル型ＤＴMISFET、
ＭＰ、２１２、２１４、２２３、４０４、４０５…Ｐチャネル型MISFET、
ＩＮＶ…インバータ回路、
ＮＬ、ＮＲ…記憶ノード、
VDD…電源電位、
VＳＳ…接地電位、
ＢＴ、ＢＢ…データ線、
ＷＬ…ワード線、
ＰＳＷ…電源スイッチ制御信号、
EQ…プリチャージ・イコライズ回路制御信号、
ＹＳＲ…読み出し用Ｙスイッチ制御信号、
ＹＳＷ…書き込み用Ｙスイッチ制御信号、
ＳＡ…センスアンプ制御信号、
ＳＴ、ＳＢ…センスデータ線、
ＤＲ…センスアンプ回路の出力信号、
ＤＷ…ライトアンプ回路への入力信号、
ＤＯＵＴ…外部への読み出しデータ、
ＤＩＮ…外部からの書き込みデータ、
１０、１１、１２…ＳＲＡＭチップ、
１３…制御回路、
１５…データ入出力回路、
１０１、２１６、２１７、３０８…完全空乏型ＳＯＩ領域、
１０２、２２４、３０９…バルクシリコン領域、
１０３、１０４…プリチャージ・イコライズ回路、
１０５、１０６…Ｙスイッチ回路、
１０７、１０８…センスアンプ回路、
１０９、１１０…ライトアンプ回路、
１１１、１１２、１１３、３０３…メモリアレイ、
１１９、１３９、３０２…電源スイッチ回路、
１１５…ワードデコーダ・ドライバ、
１１６…制御回路、
１２０、１２２、１４０、１４２…入力回路、
１２１、１２３、１４１、１４３…出力回路、
２０１…P型ポリシリコン、
２０２…N型ポリシリコン、
２０３…Ｐ型シリコンゲルマニウム
２０４…ゲート絶縁膜、
２０５…フィールド酸化膜、
２０６…P型拡散層、
２０７…N型拡散層、
２３０…N型拡散層、
２３５…P型拡散層、
２０８…埋め込み酸化膜、
２０９…チェネル領域、
２１０…半導体基板、
２１１…N＋給電領域、
２３１…P＋給電領域、
２４１…N＋給電領域、
２２０…Pウエル領域、
２２１…Nウエル領域、
Vbb1…半導体基板に印加される電圧、
Vbb2…半導体基板と反導電型のウエル２２０に印加される電圧、
Vbb3…ウエル２２１と反導電型のウエル２２１に印加される電圧、
２５４、２５５…MISFET
２５８…絶縁領域、
２５１…第1電圧、
２５２…第２電圧、
２５６、２５７…拡散層、
２６０、２６１…回路ブロック、
３００、３１０、３２０…システムＬＳＩチップ、
３０１、３２１…アナログ回路、
３０４、３１１…メモリ制御回路、
３０５、３１２…ＣＰＵ回路、
３０６、３１３…バスコントロール回路、
３０７、３２７…入出力回路、
３２２…電源回路、
４００…給電部、
４０６、４０７…Nチャネル型MISFET４０４、４０５が形成されるSOI基体の電極、
４１０、４２３…接地電位線、
４１１、４１２…SRAMメモリセル内の記憶ノード、
４２１…トランジスタで構成される回路、
４２２…回路４２１内の接地側の電源線、
４２４…電源スイッチを構成するトランジスタ、
４３１…低速プリミティブ回路、
４３２、４３３…高速プリミティブ回路、
４３４…高電圧電源線、
４３５…低電圧電源線、
４３６…接地電位電源線、
４３７、４３８、４３９…電源線へのコンタクト。

Claims (41)

  1. 複数のワード線と、
    第１と第２ビット線と、
    複数のメモリセルとを具備し、
    前記複数のメモリセルの各々は、Pチャネル型の第１と第２MISFETと、Nチャネル型の第３、第４、第５と第６MISFETとを具備し、前記第１と第３MISFETのドレインと前記第２と第４MISFETのゲートは接続され、前記第１と第３MISFETのゲートと前記第２と第４MISFETのドレインは接続され、前記第５ＭＩＳＦＥＴのソース・ドレイン経路は前記第１ビット線と第３ＭＩＳＦＥＴのドレインとの間に接続され、前記第６ＭＩＳＦＥＴのソース・ドレイン経路は前記第２ビット線と第４ＭＩＳＦＥＴのドレインとの間に接続され、前記第１乃至第４MISFETのチャネルが形成される領域はフローティング状態であり、
    前記第５と第６MISFETのチャネルが形成される領域に電位を供給する第１配線が接続されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置は、第１と第２半導体層と、第１と第２半導体層との間に配置された絶縁層を有する半導体チップであって、
    前記第１乃至第６MISFETの拡散層は前記第１半導体層内に形成され、
    前記第1乃至第6MISFETのチャネルが形成される領域は互いに絶縁層により分離されている半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第５ＭＩＳＦＥＴのチャネルが形成される領域の電位はそのゲートが接続されたワード線の電位に応じて制御され、
    前記第６ＭＩＳＦＥＴのチャネルが形成される領域の電位はそのゲートが接続されたワード線の電位に応じて制御され、
    前記複数のワード線のうち、非選択のワード線に接続されたメモリセルの前記第５と第６ＭＩＳＦＥＴのチャネルが形成される領域の電位は、選択されたワード線に接続されたメモリセルの前記第５と第６ＭＩＳＦＥＴのチャネルが形成される領域の電位より低い半導体装置。
  4. 請求項２記載の半導体装置において、
    ワード線が選択された期間及びワード線が選択されていない期間に、前記複数のメモリセルに接続された前記第１配線に同じ電位が供給される半導体装置。
  5. 請求項１に記載の半導体装置は、第１と第２半導体層と、第１と第２半導体層との間に配置された絶縁層を有する半導体チップであって、
    前記第２半導体層に前記メモリセルの動作電圧よりも大きい電圧が印加され、
    前記第３乃至第６MISFETの拡散層は前記第１半導体層内に形成され、
    前記複第１と第２MISFETは縦型MISFETで、それぞれ前記第１半導体層の上にソース領域、チャネル領域、ドレイン領域を積層させた半導体装置。
  6. 第１と第２負荷用Ｐチャネル型ＭＩＳＦＥＴと、第１と第２駆動用Ｎチャネル型ＭＩＳＦＥＴと、第１と第２転送用Ｎチャネル型ＭＩＳＦＥＴとを具備するメモリセルを有し、
    前記第１転送用Ｎチャネル型ＭＩＳＦＥＴのゲートとチャネル形成領域は接続され、
    前記第２転送用Ｎチャネル型ＭＩＳＦＥＴのゲートとチャネル形成領域は接続され、
    前記第１と第２負荷用Ｐチャネル型ＭＩＳＦＥＴ及び、第１と第２駆動用Ｎチャネル型ＭＩＳＦＥＴのゲートとチャネル形成領域は接続されていないことを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置は、複数のワード線、複数のビット線と、複数の前記メモリセルとを具備し、
    前記複数のワード線のうち、非選択のワード線に接続された前記メモリセルの前記第１転送用Ｎチャネル型ＭＩＳＦＥＴのチャネル形成領域の電位は、選択されたワード線に接続された前記メモリセルの前記第１転送用Ｎチャネル型ＭＩＳＦＥＴのチャネル形成領域の電位より低く、
    前記メモリセルはＳＯＩ基板に形成されている半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記ＳＯＩ基板に前記メモリセルの動作電圧よりも大きい電圧が印加され、
    第１と第２駆動用Ｎチャネル型ＭＩＳＦＥＴと、第１と第２転送用Ｎチャネル型ＭＩＳＦＥＴのチャネル形成領域は互いに絶縁層により分離されていることを特徴とする請求項７に記載の半導体装置。
  9. 第１半導体層と、第２半導体層と、前記第１と第２半導体層との間の絶縁膜とを具備する半導体装置であって、
    前記第１半導体層には複数の第1MISFETの拡散層が形成され、
    前記第２半導体層の一部は前記第1半導体層と前記絶縁膜が覆われていない第1半導体領域を有し、前記第１半導体領域には前記第１半導体領域と同導電型で不純物濃度が高い給電領域が形成され、
    前記給電領域に電圧が印加されることにより、前記複数の第1MISFETのしきい値が変化する半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記給電領域は前記前記第1半導体層と前記絶縁膜が覆われる領域を囲むようにリング状に形成され、
    前記第1半導体領域には、前記給電領域及び前記第２半導体層とＰＮ接合を形成する第２半導体領域が形成され、
    前記第２半導体領域内には前記第２半導体領域とＰＮ接合を形成する第３半導体領域が形成され、
    前記第２半導体領域には、前記第２領域とその拡散層がＰＮ接合を形成する複数の第2MISFETが形成され、
    前記第３半導体領域には、前記第３領域とその拡散層がＰＮ接合を形成する複数の第３MISFETが形成される半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記複数の第1と第2MISFETのゲート絶縁膜は同じ工程で形成される半導体装置。
  12. 請求項１０に記載の半導体装置において、
    前記第2半導体層はN型であって、
    前記給電領域に印加される電圧は、前記複数の第１MISFETに供給される動作電圧よりも高い半導体装置。
  13. 請求項１０に記載の半導体装置において、
    前記第1半導体層にスタティック型メモリセルが形成され、
    前記第２と第３半導体領域に入出力回路が形成される半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記第1半導体層には更にロジック回路が形成され、
    前記第２と第３半導体領域に更に前記ロジック回路の動作電圧を制御するスイッチ回路と、アナログ回路とが形成される半導体装置。
  15. 複数の第１導電型チャネルの第１ＭＩＳＦＥＴと、複数の第２導電型チャネルの第２ＭＩＳＦＥＴとを具備する第１回路部と、
    複数の第３ＭＩＳＦＥＴとを具備する第２回路部とが半導体チップに形成された半導体装置であって、
    前記半導体チップは一部に絶縁層が埋め込まれた第１導電型半導体基板を有し、
    前記半導体基板内には、前記半導体基板とＰＮ接合を形成する第１半導体領域と、前記半導体基板より不純物濃度が高い第２導電型の第２半導体領域が形成され、
    前記第１半導体領域内には前記第１半導体領域とＰＮ接合を形成する第３半導体領域が形成され、
    前記絶縁層の上の半導体領域には、前記複数の第３ＭＩＳＦＥＴの拡散層が形成され、
    前記複数の第１ＭＩＳＦＥＴの拡散層は各々前記第１半導体領域とＰＮ接合を形成し、
    前記複数の第２ＭＩＳＦＥＴの拡散層は各々前記第３半導体領域とＰＮ接合を形成し、
    前記第２半導体領域に第１電圧が印加される半導体装置。
  16. 請求項１５に記載の半導体装置において、
    前記第１導電型はN型であって、
    前記第１電圧は前記第２回路部の動作電圧よりも高い電圧である半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記第２回路部はスタティック型メモリセルを具備し、
    前記第１回路部は入出力回路を具備する半導体装置。
  18. 請求項１７に記載の半導体装置において、
    前記第２回路部は、更にロジック回路とを具備し、
    前記第１回路部は、更に前記ロジック回路の動作電圧を制御するスイッチ回路を具備する半導体装置。
  19. 請求項１８に記載の半導体装置において、
    前記複数の第３MISFETのゲート電極はシリコンゲルマニウムで構成され、
    前記複数の第３MISFETのPチャネル型及びNチャネル型MISFETのゲート電極はP型の不純物が注入されている半導体装置。
  20. 請求項１７に記載の半導体装置において、
    前記半導体基板は絶縁膜を介してシリコン基板同士を貼り合わせた基板より形成されたものであり、
    前記第１乃至第４半導体領域は前記貼り合わせられた基板の一部をエッチングで絶縁膜上のシリコン基板及び絶縁膜を除去した領域に形成されたものである半導体装置。
  21. 請求項１７に記載の半導体装置において、
    前記第１乃至第３ＭＩＳＦＥＴのゲート絶縁膜は同じ工程で形成される半導体装置。
  22. 請求項１６に記載の半導体装置は更に前記第１と第２ＭＩＳＦＥＴにより形成される降圧回路を有し、
    前記第１電圧は半導体チップの外部から供給される電圧であり、
    前記第１電圧は降圧回路に入力され、前記第２回路部の動作電圧は前記降圧回路の出力電圧である半導体装置。
  23. ロジック回路と、
    前記ロジック回路の動作電圧を制御するスイッチ回路と、
    入出力回路とを有し、
    バルク部とSOI部を有する半導体基板において、
    前記スイッチ回路と前記入出力回路は前記バルク部に形成され、
    前記ロジック回路は前記ＳＯＩ部に形成される半導体装置。
  24. 請求項２３に記載の半導体装置は、更にＳＲＡＭメモリセルと前記メモリセルの動作電圧を生成する電源回路とを有し、
    前記ＳＲＡＭメモリセルは前記ＳＯＩ部に形成され、
    前記電源回路は前記バルク部に形成される半導体装置。
  25. 請求項２４に記載の半導体装置において、
    前記ＳＯＩ部に拡散層が形成されたＰ型及びＮ導電型のチャネルを有するＭＩＳＦＥＴのゲート電極はシリコンゲルマニウムで形成され、Ｐ型の不純物が注入され、
    前記ＳＯＩ部の基体にはバルク領域に形成された給電部を介して電圧が印加される半導体装置。
  26. 第１半導体層と、第２半導体層と、前記第１と第２半導体層との間の絶縁膜とを具備する半導体装置であって、
    複数のＮチャネル型第１ＭＩＳＦＥＴと、複数のＰチャネル型第２ＭＩＳＦＥＴとを具備するロジック回路と、
    Ｎチャネル型第３乃至第６ＭＩＳＦＥＴとＰチャネル型第７乃至第８ＭＩＳＦＥＴとを具備するメモリセルとを有し、
    前記第１乃至前記第８ＭＩＳＦＥＴの拡散層は各々第１半導体層に形成され、
    前記第１乃至前記第８ＭＩＳＦＥＴのゲート電極はシリコンゲルマニウムで形成され、Ｐ型の不純物が注入され、
    前記第２半導体層には電圧が印加される半導体装置。
  27. 請求項２６に記載の半導体装置において、
    前記ロジック回路はワード線を駆動するワードドライバ回路と、ビット線対に接続されたセンスアンプ回路とを具備し、
    前記第３と第４ＭＩＳＦＥＴのゲートは前記ワード線に接続され、
    前記第５と第７ＭＩＳＦＥＴのゲートは前記第６と第８ＭＩＳＦＥＴのドレインと接続され、
    前記第６と第８ＭＩＳＦＥＴのゲートは前記第５と第７ＭＩＳＦＥＴのドレインと接続され、
    前記第３と第４ＭＩＳＦＥＴのチャネル領域の電位は前記ワード線の電位に応じて変化する半導体装置。
  28. 請求項２６に記載の半導体装置において、
    前記第２半導体層には前記メモリセルの動作電圧よりも高い電圧が印加される半導体装置。
  29. 請求項２６に記載の半導体装置は、前記第２半導体層の一部に絶縁膜と前記第１半導体層が設けられていない第１領域を有し、
    前記第１領域には半導体装置外とのデータを入出力する入出力回路が形成されている半導体装置。
  30. 請求項２８に記載の半導体装置は、前記第２半導体層の一部に絶縁膜と前記第１半導体層が設けられていない第１領域を有し、
    前記第２半導体層はｎ型であって、前記第２半導体層に印加される電圧は上記第１領域に設けられた給電部を介して印加される半導体装置。
  31. 請求項３０に記載の半導体装置において、
    前記第１領域には更にメモリセルの動作電圧を生成する電源回路が生成され、
    上記電源回路は半導体装置外より入力される電圧を降圧する機能を有する半導体装置。
  32. 第１半導体層と、第２半導体層と、前記第１と第２半導体層との間の絶縁膜とを具備する半導体装置であって、
    複数のＮチャネル型第１ＭＩＳＦＥＴと、複数のＰチャネル型第２ＭＩＳＦＥＴとを具備するロジック回路と、
    Ｎチャネル型第３乃至第６ＭＩＳＦＥＴとＰチャネル型第７乃至第８ＭＩＳＦＥＴとを具備するメモリセルとを有し、
    前記第１乃至前記第８ＭＩＳＦＥＴの拡散層は各々第１半導体層に形成され、
    前記第１と第２ＭＩＳＦＥＴのゲート電極はシリコンゲルマニウムで形成され、Ｐ型の不純物が注入され、
    前記第３乃至第６ＭＩＳＦＥＴのゲート電極はポリシリコンで形成され、Ｎ型の不純物が注入され、
    前記第７と第８ＭＩＳＦＥＴのゲート電極はポリシリコンで形成され、Ｐ型の不純物が注入され、
    前記第２半導体層には電圧が印加される半導体装置。
  33. 請求項３２に記載の半導体装置において、
    前記ロジック回路はワード線を駆動するワードドライバ回路と、デコーダ回路と、ビット線をプリチャージする回路とを具備し、
    前記第３と第４ＭＩＳＦＥＴのゲートは前記ワード線に接続され、
    前記第５と第７ＭＩＳＦＥＴのゲートは前記第６と第８ＭＩＳＦＥＴのドレインと接続され、
    前記第６と第８ＭＩＳＦＥＴのゲートは前記第５と第７ＭＩＳＦＥＴのドレインと接続され、
    前記第３と第４ＭＩＳＦＥＴのチャネル領域の電位は制御され、前記第５乃至第８ＭＩＳＦＥＴのチャネル領域はフロ−ティング状態である半導体装置。
  34. 請求項３３に記載の半導体装置において、
    前記第２半導体層には前記メモリセルの動作電圧よりも高い電圧が印加される半導体装置。
  35. 請求項３４に記載の半導体装置において、
    前記第７ＭＩＳＦＥＴのしきい値の絶対値は前記第３ＭＩＳＦＥＴのしきい値より大きい半導体装置。
  36. 請求項３１に記載の半導体装置において、
    前記第１乃至第８ＭＩＳＦＥＴはいずれもエンハンスメント形ＭＩＳＦＥＴであり、
    前記第２半導体層はｎ型である半導体装置。
  37. 複数のワード線と、
    第１と第２ビット線と、
    複数のメモリセルとを具備し、
    前記複数のメモリセルの各々は、Pチャネル型の第１と第２MISFETと、Nチャネル型の第３と第４MISFETとを具備し、前記第1MISFETのソース・ドレイン経路は前記第1ビット線と前記第３MISFETのドレインとの間に形成され、前記第２MISFETのソース・ドレイン経路は前記第２ビット線と前記第４MISFETのドレインとの間に形成され、前記第３と第４MISFETの入出力は互いに接続され、
    前記第1MISFETが形成される第1SOI基体に印加される電圧は前記第4MISFETのドレイン電圧によって制御され、
    前記第２MISFETが形成される第2SOI基体に印加される電圧は前記第３MISFETのドレイン電圧によって制御されることを特徴とする半導体装置。
  38. 請求項３６に記載の半導体装置において、
    前記複数のメモリセルの前記第３および第4MISFETは共通のSOI基体に形成されていることを特徴とする半導体装置。
  39. ロジック回路と、前記ロジック回路の動作電圧を制御するスイッチ回路とを有し、前記ロジック回路と前記スイッチ回路を構成するトランジスタがSOIに形成される半導体装置において、
    前記スイッチ回路を構成する第1トランジスタが形成されるSOI基体の電圧が前記第1トランジスタのゲートに入力される信号で制御されることを特徴とする半導体装置。
  40. 第1電源と第2電源と、
    前記第1電源で駆動される複数の第1MISFETを具備する第1回路と、
    前記第2電源で駆動される複数の第2MISFETを具備する第2回路とを具備し、
    前記第1MISFETと前記第2MISFETは共通のSOI基体に形成されていることを特徴とする半導体装置。
  41. 請求項３９に記載の半導体装置において、
    前記複数の第１と第2MISFETのチャネル領域はそれぞれ二つのゲート電極により制御され、その一方は共通のSOI基体に第1電圧を印加することにより制御されていることを特徴とする半導体装置。
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