JPH09162417A

JPH09162417A - シリコン・オン・インシュレータ基板上のｃｍｏｓ集積回路およびシリコン・オン・インシュレータ基板上に集積回路を形成する方法

Info

Publication number: JPH09162417A
Application number: JP8178371A
Authority: JP
Inventors: Garry Tearle N; タールエヌ．ギャリー
Original assignee: Northern Telecom Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1995-07-07
Filing date: 1996-07-08
Publication date: 1997-06-20
Also published as: KR970008576A

Abstract

(57)【要約】【課題】ＣＭＯＳ集積回路の構造と既存のＣＭＯＳプ
ロセス技術とを両立させ、低電圧で動作する集積回路の
最適な閾値電圧制御を得ること。【解決手段】シリコン表面層の選択された領域に形成
されたｎ−ＭＯＳＦＥＴ１０４およびｐ−ＭＯＳＦＥＴ
１０２と、絶縁層１１６に隣接した下側のシリコン基板
１１４の表面の、重度にドープされた領域によって形成
された、２つのバック・ゲート電極１５０、１５２とか
ら構成され、バック・ゲート電極１５０は、一組のｐ−
ＭＯＳＦＥＴ１０２の下側に、バック・ゲート電極１５
２は、一組のｎ−ＭＯＳＦＥＴ１０４の下側に広がって
おり、各バック・ゲート電極が各ＭＯＳＦＥＴに対して
バイアス電圧を印加するための接触部を有し、該接触部
によって個々の組のＭＯＳＦＥＴの閾値電圧を、対応す
るバック・ゲート電極にバイアスを印加することにより
制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、シリコン・オン
・インシュレータ基板上のＣＭＯＳ集積回路およびシリ
コン・オン・インシュレータ基板上に集積回路を形成す
る方法に関し、特に、低電圧で動作可能な回路におい
て、より改良された閾値電圧制御の実現に関するもので
ある。

【０００２】

【従来の技術】従来における相補型金属酸化膜（ＣＭＯ
Ｓ）技術において、ＭＯＳ電界効果トランジスタ（ＭＯ
ＳＦＥＴ）はバルク・シリコン基板ウェハの表面に埋め
込まれ、分散された半導体ウェル領域内に形成される。
ＭＯＳＦＥＴの閾値電圧は、例えば、Ｓ．Ｍ．Ｓｚｅ、
“ＰｈｙｓｉｃｓｏｆｓｅｍｃｏｎｄｕｃｔｏｒＤ
ｅｖｉｃｅｓ”，２ｎｄ．ｅｄ．，ｐ．４４２に記述さ
れているように、ＭＯＳＦＥＴの電源接合とウェルとの
間にバイアスを印加することによって調節、制御できる
ことは、これまでにも知られている。

【０００３】閾値電圧制御に関する、この技術は往々に
して“バックゲーティング”と呼ばれる。通常、電源と
ウェルとの間には逆バイアスが印加され、ｎ−チャンネ
ル・トランジスタの閾値電圧をよりポジティブに、ｐ−
チャンネル・デバイスの閾値電圧よりネガティブにす
る。

【０００４】しかしながら、電源・基板接合に小さな順
方向バイアスを印加して、ｎ−チャンネル閾値をよりネ
ガティブに、ｐ−チャンネル閾値をよりポジティブにす
ることも可能である。通常、順方向バイアスは約０．４
Ｖより大きくはなく、また、電源・ウェル接合は十分に
導通し始め、回路動作に影響を及ぼす。

【０００５】１Ｖあるいはそれ以下の供給電圧で動作す
る低出力ＣＭＯＳ集積回路が報告されている。１Ｖ程度
の供給電圧は、装置内の高電界によって加速されるエネ
ルギー性電子に関連した“ホット・キャリア”効果を最
小限に抑えるためにも、〜０．１μｍ以下のトランジス
タ・ゲート長による将来のＣＭＯＳ技術のためにも必要
となるものである。１Ｖ電源からの動作にはＭＯＳＦＥ
Ｔ閾値電圧を通常の５Ｖ電源で動作する回路の場合に必
要なものと比較して非常に狭い範囲で制御することが求
められる。その入力ゲートがその電源に対してゼロ・バ
イアスの場合にＭＯＳＦＥＴがあまり導電性を示さない
ための必要条件は、ｎ−チャンネル・トランジスタの閾
値電圧が約０．３Ｖより大きく、ｐ−チャンネル・トラ
ンジスタの閾値電圧が約−０．３Ｖより低いことを必要
とする。

【０００６】温度および処理条件に合わせて閾値電圧が
変動することができるようにするために、上記の（閾値
電圧）値に一定のマージンを加える必要がある。回路に
おいて電流を供給するＭＯＳＦＥＴの能力は、通常、電
源供給電圧と閾値電圧との差によって決定されるので、
１Ｖ以下の供給電圧による集積回路の動作はトランジス
タ閾値電圧の変動によって強く影響される。

【０００７】最近，Ｊ．ＢｕｒｒとＪ．Ｓｈｏｔｔは、
“スタンフォード超低電力ＣＭＯＳを用いた２００ｍＶ
セルフ・テスト・エンコーダ／デコーダ”、１９９４Ｉ
ＥＥＥソリッド・ステート回路会議のテクニカル・ダイ
ジェスト、ｐ８４で、非常に低い（１Ｖ以下）供給電圧
で動作するＣＭＯＳ集積回路におけるトランジスタの閾
値電圧を調節するためのバックゲーティングの技術につ
いて実証している。

【０００８】上記技術によって、各トランジスタの電源
とウェルとの間に印加されるバイアスを制御するための
追加回路を組み込むことによって、アナログおよびデジ
タルＣＭＯＳ集積回路を０．２Ｖもの低い供給電源で動
作させることができる可能性があることが示された。バ
ックゲーティングによる閾値調節がプロセス・バリエー
ションを可能にするばかりでなく、回路動作中にもダイ
ナミックに行うことができ、温度や他の条件の変動に対
応して閾値電圧を変化させることを可能にしてくれる。

【０００９】装置の構造を適切に設計することによっ
て、シリコン・オン・インシュレータ（ＳＯＩ）基板の
使用は従来の“バルク（ｂｕｌｋ）”ＣＭＯＳ、すな
わち、通常のバルク・シリコン基板上に形成されるＣＭ
ＯＳ回路と比較してかなりの利点を提供してくれる。Ｓ
ＯＩ基板は低い供給電圧で動作する低電力集積回路にと
っては有益である。特に、電源およびドレイン領域と基
板との間のキャパシタンスは大幅に減少され、電源およ
びドレイン結合漏出電流がなくなる。

【００１０】ＣＭＯＳ集積回路の生産のためのＳＯＩ基
板の使用は広範に研究されている。ＳＯＩ基板は結晶性
シリコン・ウェハ内あるいは上側に形成された埋め込み
酸化物層に重なった結晶性シリコンの薄膜で形成されて
いる。ＳＯＩ基板を形成するためのいろいろな技術は、
例えば、Ｓ．ＷｏｌｆによってＳｉｌｉｃｏｎＰｒｏ
ｃｅｓｓｉｎｇｆｏｒｔｈｅＶＬＳＩＥｒａ：
Ｖｏｌ．２ＰｒｏｃｅｓｓＩｎｔｅｇｒａｔｉｏ
ｎ，ｐ．ｐ．６６−７６，（ＬａｔｔｉｃｅＰｒｅｓ
ｓ，ＳｕｎｓｅｔＢｅａｃｈＣＡ，１９９０）にお
いて検討されている。

【００１１】ＳＯＩ基板を形成する公知の手法は、バル
ク・シリコン・ウェハへの高用量および高エネルギーで
の酸素のインプランテーションであり、つぎに、例え
ば、Ｔ．Ｗ．ＭａｃＥｌｗｅｅ，Ｉ．Ｄ．Ｃａｌｄｅ
ｒ，Ｒ．Ａ．ＢｒｕｃｅおよびＦ．Ｒ．Ｓｈｅｐｈｅｒ
ｄ，“Ｈｉｇｈｐｅｒｆｏｒｍａｎｃｅｆｕｌｌｙ
ｄｅｐｌｅｔｅｄｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌ
ａｔｏｒｔｒａｎｓｉｓｔｏｒｓ”，ＩＥＥＥＴｒ
ａｎｓ．Ｅｌｅｃｔｒｏｎ．Ｄｅｖｉｃｅｓ．ＥＤ−３
７，１４４４（１９９０）、および、米国特許Ｎｏ．
４，８０４，６３３に述べられているような高温アニー
リングによるものである。このようにして作られたＳＯ
Ｉ基板はＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎｂｙｉ
ｍｐｌａｎｔａｔｉｏｎｏｆｏｘｙｇｅｎ）材料と
して知られるようになった。

【００１２】ＳＯＩ基板はまた、酸化物層上にディポジ
ットされたアモルファスあるいは多結晶シリコン・フィ
ルムのゼロ溶解再結晶化、または、酸化物シリコン・ウ
ェハをキャリア基板に静電結合させ、つぎに、化学・機
械的研磨方法を用いて最初のウェハの薄膜を除いてすべ
てを取り除くことによって製造することができる。

【００１３】回路の性能を改善してくれることが分かっ
ているＣＭＯＳ・ｏｎ・ＳＯＩ技術の変形例において、
ＭＯＳＦＥＴチャンネルを形成するシリコン・フィルム
は、例えば、上記ＭａｃＥｌｗｅｅらの引例で述べられ
ているように、ゲート・バイアスが与えられないとフリ
ー・キャリアが完全にディプリートされている。こうし
た“十分にディプリートされた”技術は、ゲート電圧の
変化がゲートの下側のチャンネルの可動キャリア濃度の
変化によってほとんど完全に吸収されるので、高いトラ
ンスコンダクタンスを与えてくれる。

【００１４】対照的に、ゲート電圧における通常のＭＯ
ＳＦＥＴ相当部分はそのチャンネルの下側のディプリー
ト領域における電荷の変化に吸収されてしまい、ソース
とドレイン間の電流には寄与しない。十分にディプリー
トされたＭＯＳＦＥＴはまた、小さな値の準閾値スイン
グＳ（Ｓ＝ｄＶ_G／ｄｌｏｇ１０１_Dとして定義され
る。ここでＶ_Gはゲート電圧、Ｉ_Dはドレイン電流であ
る）。ＭＯＳＦＥＴの閾値電圧は、準閾値スイングが小
さければゼロに近い値に設定できるので、低供給電圧で
動作する回路にとっては特に重要である。このことは、
さらに、供給電圧と閾値電圧との間の大きな差をもたら
し、ＭＯＳＦＥＴの電流ドライブを改善してくれる。

【００１５】ＳＯＩ基板上に形成される十分にディプリ
ートされたＭＯＳＦＥＴにおいては、閾値電圧は薄膜シ
リコンの厚みとその薄膜内でのドーピング・レベルにか
なり依存している。現在、閾値電圧をうまく制御するた
めに十分な精度をもってシリコン薄膜の厚みを制御する
のは困難であると考えられている（Ｂ．Ｄａｖａｒｉ、
ｓｈｏｒｔｃｏｕｒｓｅｎｏｔｅｓｏｎｌｏｗ
−ｐｏｗｅｒＣＭＯＳｉｎｔｅｇｒａｔｅｄｃｉ
ｒｃｕｉｔｓ，ＩＥＤＭ ’９３）。その結果、閾値電
圧はプロセス上の変動を可能にするためにかなり高い値
に設定しなければならないので、十分にディプリートさ
れたデバイスの小さな準閾値スイングＳという利点の多
くが失われてしまう。

【００１６】ゲート電極がシリコン薄膜の上と下の両方
に配置されているＳＯＩ基板を用いたいくつかのＭＯＳ
ＦＥＴ構造が知られている。この種類の装置は“ダブル
・ゲート”ＭＯＳＦＥＴとして知られるようになってい
る。これらのゲートは酸化物層によってチャンネルから
隔離されると同時に、別の酸化物層によって基板からも
隔離されている。“ダブル・ゲート”構造は、Ｆ．Ｂａ
ｌｅｓｔｒａ、Ｓ．Ｃｒｉｓｔｏｌｏｖｅａｎｕ、Ｍ．
Ｂｅｎａｃｈｉｒ、Ｊ．Ｂｒｉｎｉ、および、Ｔ．Ｅｌ
ｅｗａによって、“Ｄｏｕｂｌｅ−ｇａｔｅｓｉｌｉ
ｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒｔｒａｎｓｉｓｔ
ｏｒｗｉｔｈｖｏｌｕｍｅｉｎｖｅｒｓｉｏｎ：
ａｎｅｗｄｅｖｉｃｅｗｉｔｈｇｒｅａｔｌ
ｙｅｎｈａｎｃｅｄｐｅｒｆｏｒｍａｎｃｅ”，Ｉ
ＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬｅｔｔｅ
ｒｓＥＤＬ−８，４１０（１９８７）において理論的
研究として１９８７年に初めて提案された。

【００１７】この研究において、２つのゲート電極の使
用はＭＯＳＦＥＴチャンネルを形成しているシリコン・
フィルムの上面と底面の両方に導電領域が形成されるよ
うにし、トランスコンダクタンスを増大させると同時
に、より一般的にはＭＯＳＦＥＴの電流ドライブ能力を
増大させることが知られている。Ｂａｌｅｓｔｒａら
は、下側の電極がＳＩＭＯＸ基板調製の過程で異なった
エネルギーで２回の酸素インプラントを実行し、高温ア
ニーリング後に２つの埋め込み酸化物層を形成すること
でできるであろうという提案を行った。この構造は、後
日実験で実現されている。

【００１８】Ｔ．Ｏｈｎｏ、Ｓ．Ｍａｔｓｕｍｏｔｏ、
および、Ｋ．Ｉｚｕｍｉ（ＮＴＴ）はＥｌｅｃｔｒｏｎ
ｉｃｓＬｅｔｔｅｒｓ２５，ｐ．１０７１（１９８
９）で、下側電極を高電力回路のためのシールディング
電極として用いることについて述べている。ＭＯＳＦＥ
Ｔチャンネルの下側に位置する溝内に形成された下側電
極を有するダブル・ゲートの別の例が、Ｏｍｕｒａら
（ＮＴＴ）に対する“ＳＯＩ半導体素子の製造方法”と
題する米国特許Ｎｏ．５，１８８，９７３に開示されて
いる。

【００１９】ダブル・ゲート構造に関しては、Ｔ．Ｔａ
ｎａｋａ、Ｋ．Ｓｕｚｕｋｉ，Ｈ．Ｈｏｒｉｅ、およ
び、Ｔ．Ｓｕｇｉｉ（富士通）によって、ＶＬＳＩ技術
１９９４年シンポジウムのダイジェスト技術要録の１１
ページに記述されており“Ｐ⁺−ｎ⁺ダブル・ゲートＭ
ＯＳＦＥＴの超高速低電力動作”と題する論文に報告さ
れており、それは複雑なプロセスを用いて実現されてい
る。

【００２０】このプロセスで、ウェハは、通常のＣＭＯ
Ｓ処理工程のポリシリコン・ゲート・パターンニングの
段階に移される。このウェハはつぎにキャリア基板に静
電気を介して結合され、残りのシリコンの厚みが０．１
μｍ程度になるまで、その裏面からその材料が取り除か
れる。この段階で、裏面上にゲート酸化物が成長し、ポ
リシリコン・ゲートがソースおよびドレイン領域と共に
形成されて、ＭＯＳＦＥＴ構造が完成する。Ｔａｎａｋ
ａらは低電力集積回路でのその使用を可能にするためＭ
ＯＳＦＥＴの低閾値電圧を実現するために、反対のドー
ピングタイプの（すなわち、上部電極がｐ⁺にドープさ
れ、下側電極がｎ⁺にドープされた）上部および下部ゲ
ート電極を製造することについて報告している。

【００２１】“Ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔ
ｏｒｄｅｖｉｃｅ”と題するＰｈｉｌｉｐｓ社のＷｉ
ｄｄｅｒｓｈｏｖｅｎらに対する米国特許Ｎｏ．４，８
６４，３７７にもＳＯＩ基板上に形成されたＭＯＳトラ
ンジスタのチャンネル領域の下側にあるシリコン層内部
に形成されている、重度にドープされた接触ゾーンによ
り構成された別の構造について述べられている。

【００２２】米国特許５，１０３，２７７で、Ｃａｖｉ
ｇｌｉａらは、センシング回路およびｎ−ＭＯＳＦＥＴ
およびｐ−ＭＯＳＦＥＴのためのバック・ゲート電極を
形成する基板に対して印加されるバイアス電圧を発生す
るオペアンプ・オフ・チップを用いて放射ダメージによ
る閾値電圧における変化を補償するための方法について
述べている。

【００２３】その内部で基板がｐ−ＭＯＳＦＥＴのバッ
ク・ゲートを形成し、バック・ゲート電極がＳＯＩ基板
上に形成されるｎ−ＭＯＳＦＥＴのチャンネル領域の下
方に形成されて、ｐ−およびｎ−ＭＯＳＦＥＴに別個の
ゲート・バイアスが印加されるようになっている別の構
造が示唆されている。ｎ−タイプ基板上に形成された１
つの例で、ｐ−タイプのバック・ゲート電極がｎ−ＦＥ
Ｔｓのチャンネル領域の下側の基板の表面に形成され、
基板自体はｐ−ＦＥＴのバック・ゲートを形成してい
る。

【００２４】バイアスは基板に印加され、基板はｐ−タ
イプのバック・ゲート電極上のバイアスよりポジティブ
に維持され、その結果得られる逆方向にバイアスされた
ダイオードは電流がそれぞれのバック・ゲート・ソース
間を流れることを阻止する。バック・ゲートのバイアス
・レベルと基板を特定な関係に維持するという制約を克
服するために、ｎ−ＦＥＴのバック・ゲート電極がチャ
ンネル領域の下側の絶縁層に形成されている金属層によ
って設けられている別の構造が提案されている。後者の
構造にあっては、電極は完全に絶縁層内で孤立してい
る。それにもかかわらず、Ｃａｖｉｌｉａは、これらの
ゲート電極構造を実際にどうつくるのかについては何ら
の示唆も提供していない。

【００２５】ＳＯＩ基板上のＭＯＳＦＥＴにおける閾値
電圧制御を実現するためにいろいろな別の方法が考案さ
れている。例えば、ＳＯＩトランジスタのための閾値最
適化は、Ｄｏｙｌｅら（ＤｉｇｉｔａｌＥｑｕｉｐｍ
ｅｎｔＣｏｒｐ．）に与えられた米国特許５，３８
７，５３０に記述されているように、ゲート酸化物内に
電荷層を形成することによって達成される。

【００２６】ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ社の
Ｈｏｕｓｔｏｎらに与えられた米国特許Ｎｏ．５，１８
５，２８０には、“ポケット・インプラントおよびボデ
ィ・ソースＢＴＳ接触によるＳＯＩトランジスタの製造
法”が述べられている。局部化‘ポケット’インプラン
トはバック・ゲート閾値電圧を増強するために用いられ
た。Ｖｉｎａｌ（ＴｈｕｎｄｅｒｂｉｒｄＴｅｃｈｎ
ｏｌｏｇｉｅｓ）は米国特許Ｎｏ．５，１５１，７５９
内で、閾値電圧をフェルミ電位の二倍に設定することに
よって、閾値電圧をゲート酸化物の厚みや、チャンネル
の長さ、ドレイン電圧とは無関係にする“フェルミ域値
ＳＯＩトランジスタ”について開示している。

【００２７】

【発明が解決しようとする課題】このように、種々のバ
ック・ゲートＭＯＳＦＥＴ構造が知られているが、これ
らの構造の多くは製造に手間がかかり、これらの構造と
既存のＣＭＯＳプロセス技術とを両立させるのは容易で
はないという問題点があった。

【００２８】本発明は、上記に鑑みてなされたものであ
って、ＣＭＯＳ集積回路の製造を容易にし、これらの構
造と既存のＣＭＯＳプロセス技術とを両立させ、低電圧
で動作する集積回路の最適な閾値電圧制御を得ることが
できるシリコン・オン・インシュレータ基板上のＣＭＯ
Ｓ集積回路およびシリコン・オン・インシュレータ基板
上に集積回路を形成する方法を提供することを目的とす
る。

【００２９】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に係るＣＭＯＳ集積回路は、半導体基板
層と、埋め込み絶縁誘電層と、その上側のシリコン表面
層とから構成されるシリコン・オン・インシュレータ基
板上のＣＭＯＳ集積回路において、十分にディプリート
されたＣＭＯＳ技術を用いて、前記シリコン表面層の選
択された領域に形成された複数のｎ−ＭＯＳＦＥＴおよ
びｐ−ＭＯＳＦＥＴと、前記絶縁誘電層に隣接した下側
の半導体基板層の表面の、重度にドープされた領域によ
って形成された、少なくとも２つのバック・ゲート電極
とから構成され、前記第１のバック・ゲート電極は、一
組のｐ−ＭＯＳＦＥＴの下側に広がっており、前記第２
のバック・ゲート電極は、一組のｎ−ＭＯＳＦＥＴの下
側に広がっており、各バック・ゲート電極が各ＭＯＳＦ
ＥＴに対してバイアス電圧を印加するための接触部を有
し、前記接触部によって個々の組のＭＯＳＦＥＴの閾値
電圧を、対応するバック・ゲート電極にバイアスを印加
することにより制御するものである。

【００３０】また、請求項２に係るＣＭＯＳ集積回路
は、各組が個別のＭＯＳＦＥＴにより構成されており、
各個々のＭＯＳＦＥＴに対して別個のバック・ゲート電
極が設けられているものである。

【００３１】また、請求項３に係るＣＭＯＳ集積回路
は、一組が複数のｎ−ＭＯＳＦＥＴのグループにより構
成されており、別の組が複数のｐ−ＭＯＳＦＥＴのグル
ープにより構成されており、各ｐ−ＭＯＳＦＥＴグルー
プおよび各ｎ−ＭＯＳＦＥＴグループに対して別個のバ
ック・ゲート電極が設けられているものである。

【００３２】また、請求項４に係るＣＭＯＳ集積回路
は、前記基板が第１の導電性タイプであり、各バック・
ゲート電極が反対の導電性タイプの、重度にドープされ
た導電性領域により構成されているものである。

【００３３】また、請求項５に係るＣＭＯＳ集積回路
は、前記基板が第１の導電性タイプであり、その内部に
形成された第２の導電性タイプのウェル領域を含んでお
り、各バック・ゲート電極がウェル領域内部に形成され
た第１の導電性タイプの、重度にドープされた導電性領
域により構成されているものである。

【００３４】また、請求項６に係るＣＭＯＳ集積回路
は、前記バック・ゲート電極が前記半導体基板のドーピ
ング・タイプとは反対のドーピングタイプの、重度にド
ープされた領域により設けられており、前記バック・ゲ
ート電極にバイアスを印加して、前記基板から前記バッ
ク・ゲート電極の接合絶縁する構造である。

【００３５】また、請求項７に係るＣＭＯＳ集積回路
は、少なくとも、１つの電気的に導電性のある接触部
が、前記集積回路の導電性相互接続金属化層を介して各
バック・ゲート電極に設けられる構造である。

【００３６】また、請求項８に係るＣＭＯＳ集積回路
は、前記シリコン表面層内に形成された個々のＭＯＳＦ
ＥＴがフィールド酸化物層によって絶縁されており、前
記バック・ゲート電極に対する接触が前記フィールド酸
化物層を介して延びている貫通構造によって実現するも
のである。

【００３７】また、請求項９に係るＣＭＯＳ集積回路
は、前記集積回路が、１Ｖ以下の電圧で動作し、前記回
路が前記集積回路の動作中にｎ−ＭＯＳＦＥＴおよびｐ
−ＭＯＳＦＥＴのパラメータの変化に対応して、前記バ
ック・ゲート・バイアスを発生する手段を含んでいるも
のである。

【００３８】また、請求項１０に係るＣＭＯＳ集積回路
は、前記バック・ゲート・バイアスが、前記シリコン表
面層に形成され、金属相互接続ラインを介して前記バッ
ク・ゲート電極に対してバック・ゲート・バイアスを伝
送する手段を含んだ前記集積回路の一部によって発生さ
せられるものである。

【００３９】また、請求項１１に係るＣＭＯＳ集積回路
は、前記バック・ゲート・バイアスを提供するための電
荷ポンピング手段を含んでいるものである。

【００４０】また、請求項１２に係る方法は、バック・
ゲート電極により構成されたＭＯＳＦＥＴを含むシリコ
ン・オン・インシュレータ基板上に集積回路を形成する
方法において、第１の導電性タイプの半導体基板層と、
埋め込み絶縁層と、その上側にシリコン表面層とを有し
ているシリコン・オン・インシュレータ基板を設ける工
程と、前記基板層に、重度にドープされた導電性領域を
形成することにより、前記シリコン表面層を介して、さ
らに前記埋め込み絶縁層を介して高エネルギー・イオン
・インプランテーションにより前記基板層の一定の領域
を選択的にドーピングすることによって埋め込みバック
・ゲート電極を形成する工程と、前記バック・ゲート電
極の上側に広がる前記シリコン表面層内にＭＯＳＦＥＴ
を形成する工程と、前記ＭＯＳＦＥＴの下側バック・ゲ
ート電極により構成されているＭＯＳＦＥＴの端子に対
する電気的接触を形成する工程と、を含むものである。

【００４１】また、請求項１３に係る方法は、前記バッ
ク・ゲート電極を形成する工程が、前記基板層とは反対
の導電性タイプの、重度にドープされた領域を形成する
工程を含むものである。

【００４２】また、請求項１４に係る方法は、前記バッ
ク・ゲート電極を形成する工程が、前記基板に第２の導
電性タイプのウェル領域を形成し、つぎに、前記ウェル
領域内に前記バック・ゲート電極を形成し、前記バック
・ゲート電極が、前記ウェル領域内に絶縁された第１の
導電性タイプの、選択的にドープされた領域によって設
けられる工程と、前記ウェル領域および前記バック・ゲ
ート電極に対する電気的な接触を設ける工程と、を含む
ものである。

【００４３】また、請求項１５に係る方法は、前記埋め
込みバック・ゲート電極を形成する工程が、前記シリコ
ン表面層を介し、さらに前記埋め込み絶縁層を介して前
記基板層内部へのドーパントの高エネルギー・インプラ
ンテーションによって前記基板を選択的にドーピング
し、前記絶縁層に隣接した前記基板の領域に重度にドー
プされた領域を設ける工程と、前記インプラントをアニ
ールして前記絶縁層に隣接した前記基板層の表面領域に
電極を設ける導電性領域を形成する工程と、を含むもの
である。

【００４４】また、請求項１６に係る方法は、少なくと
も、第１と第２のバック・ゲート電極を形成する工程
と、それに続く、前記シリコン表面層に前記第１のバッ
ク・ゲート電極の上側に広がる１組のｎ−ＭＯＳＦＥＴ
と、前記第２のバック・ゲート電極の上側に広がる１組
のｐ−ＭＯＳＦＥＴとを形成する工程を含んでおり、前
記ｎ−ＭＯＳＦＥＴの組とｐ−ＭＯＳＦＥＴの組の閾値
電圧を、それぞれ独立に制御する目的で、バイアスを印
加するために、前記第１および第２のゲート電極のそれ
ぞれに対する少なくとも１つの接触を含めて、前記ｎ−
ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴの端子に接触させ
る工程を含むものである。

【００４５】また、請求項１７に係る方法は、シリコン
・オン・インシュレータ基板上にｎ−ＭＯＳＦＥＴおよ
びｐ−ＭＯＳＦＥＴを含んだＣＭＯＳ集積回路を形成す
る方法において、第１の導電性タイプの半導体基板層
と、その上側の埋め込み絶縁層と、その上側の結晶性シ
リコン層によりで構成される基板を設ける工程と、前記
基板層内に、イオン・インプランテーションにより前記
基板層の一定の領域を選択的に、重度にドーピングする
ことによって、複数の埋め込みバック・ゲート電極を形
成し、第２の導電性タイプの導電性領域を形成し、それ
によってそれら電極を前記基板から接合絶縁する工程
と、前記シリコン表面層内の各バック・ゲート電極上
に、一組のｐ−ＭＯＳＦＥＴと一組のｎ−ＭＯＳＦＥＴ
を形成し、それによって、各組のｐ−ＭＯＳＦＥＴと各
組のｎ−ＭＯＳＦＥＴのそれぞれの閾値電圧を、対応す
る前記バック・ゲート電極にバイアスを印加することに
よって、それぞれ独立に制御できるようにする工程と、
を含むものである。

【００４６】

【発明の実施の形態】以下、この発明に係るシリコン・
オン・インシュレータ基板上のＣＭＯＳ集積回路および
シリコン・オン・インシュレータ基板上に集積回路を形
成する方法の実施の形態について図面を参照して詳細に
説明する。

【００４７】（実施の形態１）まず、実施の形態１につ
いて説明する。ＳＯＩ基板１２上に公知の先行技術に基
づくＭＯＳＦＥＴ２０を含む集積回路１０の断面図を図
１に示す。ＳＯＩ基板１２は、その上に二酸化シリコン
の絶縁層１６が形成されているシリコン基板ウェア１４
と、薄い結晶シリコン表面層１８を有している。ＳＯＩ
基板１２は上記した、いずれの方法を用いて形成しても
よく、好ましくはＳＩＭＯＸプロセスで形成される。

【００４８】ＭＯＳＦＥＴの重度にドープされたｎ−タ
イプのソース領域およびドレイン領域２２は、通常の方
法で、結晶シリコン表面層１８の一部を選択的にドープ
することによって、すなわち、イオン・インプランテー
ションの方法で形成される。

【００４９】通常のポリシリコン・ゲート電極２４がＭ
ＯＳＦＥＴの軽度にドープされたｐ−タイプ・チャンネ
ル領域２８上方の薄いゲート酸化物層２６上に形成され
る。このチャンネル領域２８の下側に、第２のゲート電
極３０、すなわち“バック・ゲート”が絶縁層１６の内
部に、すなわち、二酸化シリコンの絶縁層１６内に形成
される。第１のゲート電極（ポリシリコン・ゲート電
極）２４と第２のゲート電極３０は、したがって、図１
に示されているように、ＭＯＳＦＥＴ２０のチャンネル
を形成する薄いシリコン薄膜のチャンネル領域２８の上
側と下側に形成される。

【００５０】第１のゲート電極２４は、チャンネル領域
２８からゲート酸化物層２６によって分離される。バッ
ク・ゲート（第２のゲート電極３０）は絶縁層１６の一
部分３２によってチャンネル領域２８から分離されてお
り、下側のシリコン基板ウェア（半導体層）１４とは絶
縁層１６の一部分３４によって分離されている。この種
のタイプの装置は“ダブル・ゲート”ＭＯＳＦＥＴとし
て知られている。

【００５１】半導体基板４４、絶縁層４６、およびその
内部にトランジスタのソース、ドレインおよびチャンネ
ル領域が形成されている薄いシリコン表面層６２とで構
成されるシリコン・オン・インシュレータ基板上に形成
されたｐ−チャンネルＭＯＳＦＥＴ４１とｎ−チャンネ
ルＭＯＳＦＥＴ４２とから構成される別のＣＭＯＳ集積
回路４０の断面図を図２に示す。

【００５２】この図２は、ＭＯＳＦＥＴ４１のソース５
２、ドレイン５４およびチャンネル５０と、ＭＯＳＦＥ
Ｔ４２のソース５８、ドレイン６０およびチャンネル５
６とを示している。下側のシリコン表面層（絶縁層）６
２の一部はゲート６４および６６の下側のトランジスタ
のゲート酸化物を構成している。ｎ−ドープされた基板
４４で、電極７０はｐ−ドープされてｎ−ＭＯＳＦＥＴ
４２のバック・ゲート電極を形成し、接触部７２が電極
７０に対してバイアスを印加する。

【００５３】別の接触部６８がｐ−ＭＯＳＦＥＴ４１の
バック・ゲート電極を形成している基板に設けられてい
る。このようにして、ｎ−およびｐ−ＭＯＳＦＥＴの閾
値電圧は基板および電極７０に対してバイアスを印加す
ることによって調節することができ、電極７０は基板か
ら接合絶縁され、基板が電極７０より高いポジティブ・
バイアスに維持される。

【００５４】つぎに、この実施の形態１に係るＳＯＩ基
板１１２上に形成された、ｐ−チャンネルＭＯＳＦＥＴ
１０２とｎ−チャンネルＭＯＳＦＥＴ１０４により構成
されるＣＭＯＳ集積回路１００の断面図を図３に示す。

【００５５】ＳＯＩ基板１１２（図４参照）は、軽度に
ドープされたｎ−タイプ・ウェハである開始時のシリコ
ン基板１１４を含み、さらに、埋め込み絶縁層１１６を
形成する二酸化シリコンの層によってＳＯＩ基板１１４
の層から分離されている薄いシリコン表面層１１８を含
んでいる。ＳＯＩ基板１１２は、好ましくはＳＩＭＯＸ
技法で形成される。

【００５６】図３に示されるように、シリコン表面層１
１８は選択的にドープされてｎ−ウェル領域１２０とｐ
−ウェル領域１２２が形成され、それらウェルの内部に
それぞれ個々のＭＯＳＦＥＴ１０２および１０４が形成
される。これらのウェル領域はこれらの領域の薄いシリ
コン表面層１１８（図４参照）の完全酸化部分によって
形成されるフィールド酸化物１２４の領域によって電気
的に隔離されている。ｎ−ウェルの表面領域は通常の方
法で選択的にドープされ、重度にドープされるｐ−タイ
プ・ソース領域１３０およびドレイン領域１３２、およ
び、その中間に介在する軽度にドープされたチャンネル
領域１３４によって構成されるｐ−チャンネルＭＯＳＦ
ＥＴ１０２を形成している。また、ゲート酸化物層１３
６およびポリシリコン・ゲート電極１３８がその上に通
常の方法で形成されている。

【００５７】それに対応して，ソース領域１４０、ドレ
イン領域１４２、チャンネル領域１４４、ゲート酸化物
１４６、および、ゲート電極１４８を有するｎ−チャン
ネルＭＯＳＦＥＴ１０４がシリコン表面層１１８（図４
参照）のｐ−ウェル部分１２２内に形成される。各ＭＯ
ＳＦＥＴ１０２と１０４も下側に広がるバック・ゲート
電極１５０、１５２をそれぞれ有している。

【００５８】バック・ゲート電極１５０はｎ−タイプの
基板層１１４内に形成され、ｐ−チャンネルＭＯＳＦＥ
ＥＴ１０２の下側に延びている重度にドープされたｐ−
タイプ領域によって形成されている。また、それに対応
して、別の重度にドープされたｎ−チャンネルＭＯＳＦ
ＥＴ１０４の下側に広がるｐ−タイプ領域によって、バ
ック・ゲート電極１５２が形成されている。金属相互接
続ライン、例えば、１５４および１５６は通常の方法
で、トランジスタのソース、ドレインおよびゲート領域
のそれぞれに対する電気的接触を実現する。

【００５９】さらに別の、フィールド酸化物層１２４を
介して延びる金属相互接続ライン１６０と１６２がバッ
ク・ゲート電極１５０および１５２に対してそれぞれ電
気的な接触を実現する。これらの接触はバック・ゲート
電極にバイアスを印加したり、そして／または、完成し
た集積回路の他の部分への接続を可能にしている。

【００６０】好適に、バック・ゲート電極１５０、１５
２は基板とは反対の導電性を有しており、基板より重度
にドープされているので、それらは薄いシリコン表面層
１１８に形成される上側のＭＯＳＦＥＴ１０２および１
０４のソース接合に対してバイアスされたときに、重度
にディプリートされない。これは閾値電圧制御における
バック・ゲート電極の影響を最小限に抑える上で重要で
ある。

【００６１】よく知られているように、基板バイアスを
印加することによって、ＳＯＩ基板上に形成されるＭＯ
ＳＦＥＴの閾値電圧Ｖ_tをシフトさせることができる。
図３に示す集積回路構造は各ｎ−ＭＯＳＦＥＴおよびｐ
−ＭＯＳＦＥＴに対して個別のバック・ゲート電極を設
け、各電極は他の各電極から接合絶縁されている。した
がって、各デバイスの閾値電圧を個別に最適化させるこ
とができる、すなわち、各バック・ゲートを選択的にバ
イアスさせることができるものである。

【００６２】都合が良いことに、バイアス回路は電荷ポ
ンピング法を用いてチップ上に組み込まれる。電荷ポン
ピングによって供給電圧の約二倍のバック・ゲート・バ
イアスを得ることができ、これによって合理的な範囲の
Ｖ_t調節が可能になる。この回路は回路性能を最適化す
るためのバイアシングの制御を可能にしてくれるだけで
はなく、例えば、動作中の温度の変化に対応してバイア
スを調節するために、動作中の補償を行うことも可能に
し、多重電力供給の必要性をなくしてくれるという効果
がある。

【００６３】バック・ゲート・バイアシングによる閾値
電圧の制御は、その内部にＭＯＳＦＥＴが構成される薄
いシリコン・フィルムの十分なデプリションに依存して
いる。したがって、ＭＯＳＦＥＴの製造においては、Ｍ
ＯＳＦＥＴを形成するためのシリコン・フィルムのドー
ピング・レベルが制御されて十分にディプリートされた
ＣＭＯＳ技術が提供される。

【００６４】例えば、ｎ−チャンネルＦＥＴにおいて
は、十分なデプリションとはデバイスのアクティブなチ
ャンネルを形成されるシリコン・フィルム内の大部分の
キャリア濃度が、バイアスが印加されない場合に、どの
場所でもイオン化されたドーパント濃度の半分より低い
ことを意味している。

【００６５】ここに、図示されていない本発明に係る他
の実施の形態による集積回路にあっては、第１のバック
・ゲート電極が一組の、複数のｎ−ＭＯＳＦＥＴに対し
て設けられ、第２のゲート電極が別の組の複数のｐ−Ｍ
ＯＳＦＥＴに対して設けられる。このようにして、個々
のバック・ゲート電極が単一のＭＯＳＦＥＴ、あるいは
ＭＯＳＦＥＴのグループを選択的に制御することがで
き、また、異なったバイアスを、必要に応じて、トラン
ジスタのグループ、あるいは個々のトランジスタに対し
て選択的に印加することが可能になる。その結果、個々
のトランジスタ、あるいはトランジスタのグループの閾
値電圧を制御することができ、回路の性能を最適化する
ことができる。

【００６６】上に述べたように、十分にディプリートさ
れたＣＭＯＳ技術においては、閾値電圧は基本的には薄
いシリコン表面層の厚みで決定される。それは、製造中
に制御するのは難しい場合がある。上に述べたような、
個々のトランジスタ、またはトランジスタ・グループの
閾値電圧をより適正に制御することによって、こうした
プロセス変動に対する補償が可能になる。したがって、
十分にディプリートされたＭＯＳＦＥＴの高トランスコ
ンダクタンスおよび小さな準閾値スイングという利点を
低電圧回路装置に生かすことができる。

【００６７】つぎに、集積回路構造を製造する方法にお
いて、図４に示すようなＳＯＩ基板を形成する好ましい
方法は、例えば、上記したＭａｃＥｌｗｅｅらの文献に
述べられているようなＳＩＭＯＸ法である。好ましく
は、市販されているＳＯＩ基板ウェアが用いられる。例
えば、典型的なＳＩＭＯＸプロセスの場合、結晶方向性
（１００）を有する通常のｎ−タイプ・シリコン・ウェ
ハを用いて１０¹⁵ｃｍ^-3程度の燐（ｎ−タイプ）ドーピ
ングを行い、１．５×１０¹⁸cm^-2程度の用量、約１５０
ｋｅＶ程度のエネルギーで酸素をインプラントし、ウェ
ハは約５５０℃の温度に維持する。

【００６８】このウェハは、約１３５０℃の温度で、約
６時間程度アニールされて、図３に示されているよう
に、残りのシリコン基板１１４の下側の厚み３００ｎｍ
程度の埋め込み酸化物（絶縁）層１１６と、埋め込み酸
化物層１１６の上側に広がる、厚みが１５０ｎｍ程度の
薄い単一結晶のシリコン表面層１１８が形成される（図
４参照）。

【００６９】また、図５に示すように、ＳＩＭＯＸ基板
が設けられた後、犠牲酸化物層を用いて、上記薄いシリ
コン表面層１１８の厚みを８０ｎｍ程度に減らす。この
犠牲層はエッチングで取り除かれる。つぎに厚みが２５
ｎｍ程度のパッド酸化物１７０を全面に成長させ、その
上に熱的にディポジットされた窒化シリコン１７２の層
が、そのパッド酸化物１７０の上に約１００ｎｍ程度の
厚みでディポジットされる。この窒化シリコン１７２お
よびパッド酸化物１７０の層はフォトリソグラフィーで
パターン化され、エッチングによって、アクティブなト
ランジスタ間を絶縁することが意図されたフィールド領
域１７４から選択的に取り除かれる。

【００７０】つぎに、露出されたフィールド領域１７４
の酸化が、これらの領域内における薄いシリコン表面層
１１８が完全に消費されるまで水蒸気を含んだ雰囲気内
で行われ、それによってフィールド酸化物層１２４が形
成される（図６参照）。先行技術において公知のシリコ
ンの局部酸化（ＬＯＣＯＳ）技術の一例である、この後
者の手順では、保護されない領域に厚さ０．２μｍ程度
のフィールド酸化物層１２４が残される。シリコン表面
層１１８は窒化シリコン１７２の層によって酸化から保
護された領域に残る。つぎにこの窒化シリコン１７２お
よびパッド酸化物１７０の層がウェア表面からエッチン
グされて、図６に示される構造が残る。

【００７１】つぎに、この構造をフォトレジスト・マス
ク１７６でコーティングして、パターン形成を行い、図
７に示すようにｐ−チャンネル・トランジスタが形成さ
れる薄いシリコン表面層１１８の残りの領域を露出させ
る。燐が約３×１０¹¹ｃｍ^-2の用量、および、３０ｋｅ
Ｖ程度のイオン・エネルギーでフォトレジスト・マスク
１７６を介してインプラントされ、表面シリコン層にｎ
−ウェル領域１２０を形成する。

【００７２】ｐ−チャンネル・トランジスタのためのバ
ック・ゲート電極１５０を形成するために、比較的高い
エネルギーのホウ素、すなわち、２００ｋｅＶ程度のエ
ネルギーを有するホウ素が１０¹³ｃｍ^-2の用量で、ｎ−
ウェル領域１２０を形成するのに用いられたのと同じフ
ォトレジスト・マスク１７６を介してインプラントされ
る。エネルギーがずっと高いインプラントは埋め込み絶
縁層１１６を貫通して、バック・ゲート電極１５０の下
側の基板に到達する。

【００７３】ウェハのどのエリアがバック・ゲート電極
インプラントを受け、どの部分が受けないかを判定する
ために、厚めのフォトレジストが用いられる。このよう
にして、個々のトランジスタが形成されるべき領域に設
けられた複数の絶縁された電極を有する基板を提供する
こと、あるいは、２つまたはそれ以上のトランジスタに
共通の１つのバック・ゲート電極を形成することができ
る。

【００７４】ＳＵＰＲＥＭ３を用いたシミュレーション
の結果では、小部分のホウ素イオンがｎ−ウエル領域１
２０を形成している薄いシリコンにとどまり、前工程で
インプラントされた燐を一定程度補償することが示され
ている。しかしながら、インプラントされたホウ素イオ
ンの大部分は図９のグラフに示すように埋め込まれた酸
化物の下側に存在している。

【００７５】オプションとして、ｎ−ウェル領域１２０
を形成するために用いられたフォトレジスト・マスク１
７６を取り除いて、その後、第２のフォトレジスト（図
示せず）を再び適用してパターン形成を行い、トランジ
スタのアクティブなチャンネル領域１３４だけが後に残
るｎ−ウェル領域１２０内の領域だけを露出することに
より、回路性能を多少改善することができる。その場
合、バック・ゲート電極インプラントはこの第２のフォ
トレジスト・マスクを介して行われることになる。

【００７６】こうしたプロセス修正によって、チャンネ
ルおよびバック・ゲート電極のためのインプラント領域
をそれぞれ最適化することができ、トランジスタのソー
スおよびドレイン領域とバック・ゲート電極との間のキ
ャパシタンスを減少させることができるが、ただし、フ
ォトリソグラフィー工程の追加という代償は払わねばな
らない。

【００７７】フォトレジスト・マスク（層）１７６をは
ぎ取った後、フォトレジストを再び用いてパターン形成
を行い、その内部にｎ−チャンネル・トランジスタがつ
くられるｐ−ウェル領域１２２を露出させる。これらｐ
−ウェル領域１２２は約２０ｋｅＶのエネルギーと、約
３×１０¹¹ｃｍ^-2の用量でホウ素をインプラントして形
成される。つぎにｎ−チャンネルに対するバック・ゲー
ト電極１５２が２００ｋｅＶ程度のエネルギーと、１０
¹³ｃｍ^-2の用量で露出された領域にインプラントするこ
とによって形成される。

【００７８】プロセスを簡単にするために、ひとつの方
式としては、ｐ−ウェル領域１２２を形成するために用
いたのと同じフォトレジスト・マスクを用いてバック・
ゲート電極インプラントを実行する方法がある。オプシ
ョンとして、上に述べたように、（ソースおよびドレイ
ン領域ではなく）アクティブ・トランジスタ・チャンネ
ル領域１３４が真位置されるｐ−ウェル領域内だけを露
出させることにより新しいフォトレジスト・マスクが形
成されると、改良された回路性能が得られる。

【００７９】バック・ゲート電極インプラントに対する
電気的な接続を可能にするためには、フォトレジストが
適用され、パターン化されてマスク１８０が形成され
（図８参照）、つぎにフィールド酸化物層１２４に開口
部１８２がエッチングを介して作成され、バック・ゲー
ト電極インプラント領域内の特定のエリア１８４で下側
の基板を露出させ、その場所に、図７に示すように、電
気的な接触が実現する。

【００８０】フォトレジストがまだその場所にある状況
で、エネルギー約２０ｋｅＶ、用量約３×１０¹⁵ｃｍ^-2
で重度のホウ素インプラントが行われ、ｐ⁺領域１５
１、１５３がつくられ、この場合、バック・ゲート電極
インプラント領域１５０の表面領域の一部の表面ドーパ
ント濃度は約１０²⁰ｃｍ^-3である。この後者のインプラ
ントはバック・ゲート電極に対して低抵抗オーム性接触
（コンタクト）を提供する。ｐ−タイプ・バック・ゲー
ト電極インプラントの各領域には、少なくとも１つの電
気的相互接続のための接触部が設けられる。この段階
で、すべてのフォトレジストはウェハ表面からはぎ取ら
れ、厚みが１００ｎｍ程度の酸化物によるキャッピング
層が全面的にディポジットされる。

【００８１】つぎにウェル領域およびバック・ゲート電
極を形成するインプラントが、例えば、１０００℃の温
度で６０分間アニールされる。アニール・サイクルを十
分に長くし、薄いシリコン表面層１１８のｎ−およびｐ
−ウェルを介してドーパントを均一に広げるのに十分に
高い温度でアニーリングを行うことが重要である。

【００８２】アニールは、図８に示すような埋め込みイ
ンプラント・ピークからのアップ・ディヒュージョンに
よってバック・ゲート電極と埋め込み酸化物間の界面の
ホウ素濃度を上げるのにも寄与する。このことは上に述
べた薄いシリコン表面層（フィルム）に存在するＭＯＳ
ＦＥＴの閾値電圧の制御におけるバック・ゲート電極の
有効性を増大させる。

【００８３】これ以後の集積回路を完成させるための処
理は従来と同様である。ウェルおよびバック・ゲート電
極インプラント・アニール前にシリコン表面をシールす
るためにディポジットされた１００ｎｍ厚のキャッピン
グ酸化物はエッチングで取り除かれる。厚さが２０ｎｍ
程度のゲート酸化物が各ウェル領域の薄いシリコン・フ
ィルムの表面上に熱処理で成長させられる。

【００８４】つぎに、このゲート酸化物上に厚さが０．
３５μｍ程度のドープされていないポリシリコン・フィ
ルムがディポジットされ、フォトリソグラフィーを用い
てパターン化され、アクティブなトランジスタのための
ゲート電極が形成される。このゲート電極は、その後
で、以下に述べられるようなインプランテーションによ
ってドープされる（図８参照）。

【００８５】ＭＯＳＦＥＴのためのソースおよびドレイ
ン領域を形成するための先行技術に基づく種々の方法が
知られている。例えば、ストレイトフォーワード法は、
以下の工程を含んでいる。フォトレジストが適用されて
パターン形成され、ｐ−チャンネル・トランジスタだけ
が露出される。エネルギー約１０ｋｅＶ，用量約３×１
０¹⁵ｃｍ^-2のホウ素インプラントを用いてｐ⁺ソース領
域１３０およびドレイン領域１３２を形成し、これらの
トランジスタのためのポリシリコン・ゲート電極１３８
を重度にドープする。

【００８６】つぎにフォトレジスト・マスクを取り除い
て、新しいフォトレジスト層を適用し、パターン化して
ｎ−チャンネル・トランジスタだけを露出する。エネル
ギー約２０ｋｅｖ，用量約４×１０¹⁵ｃｍ^-2の燐インプ
ラントを用いてｎ⁺ソース領域１４０およびドレイン領
域１４２をこれらのトランジスタのために形成し、ｎ−
チャンネル・トランジスタのゲート電極１４８を重度に
ドープする。

【００８７】このフォトレジストを取り除いた後、ソー
ス、ドレインおよびゲート領域をドープするために用い
たインプラントを活性化させ、インプラント・ダメージ
を、例えば、１０５０℃程度の温度で約３０秒急速熱ア
ニールすることによって取り除く。

【００８８】このプロセス・シーケンスの残りのステッ
プは、通常の方法でトランジスタに対する金属接触およ
び相互接続を形成するためにものである。一例として、
厚みが１００ｎｍ程度のシリコン酸化膜の層を低温度法
でディポジットして、つぎに、約１μｍ程度の厚さのホ
ウ素燐ケイ酸塩ガラスの層を形成する。選択的なマスキ
ングを行った後、酸化物およびガラスを介して開口部を
設け、ソース、ドレイン、ゲートおよびバック・ゲート
電子領域に対する接触部が作られるシリコン表面を露出
させる。

【００８９】フォトレジストを取り除いて、厚さが約１
μｍのアルミニウム層をディポジットさせ、その後、フ
ォトレジストを適用してパターン形成を行い、アルミニ
ウム層をエッチングして、例えば、金属相互接続ライン
１５４，１５６，１６０および１６２を含む第１のレベ
ルの金属相互接続部を形成する（図２参照）。このよう
にして、ＭＯＳＦＥＴの端子に対する接触を提供するた
めに用いられる相互接続金属化層によって埋め込み電極
に対する接触を簡単に実現することができる。

【００９０】オプションとして、例えば、トランジスタ
のソース、ドレインおよびゲート領域に対する自動位置
調整シリサイド化接触を含むより高度の金属化層形成方
式もある。望ましければ、追加誘電層および金属化層を
後で公知の方法でディポジットし、パターン形成を行
い、多重レベル相互接続金属化方式も利用できる。

【００９１】上に述べた処理工程は、ｎ−タイプの開始
時の基板のための特殊なものである。別の方法として、
軽度にドープしたｐ−タイプ開始時基板を用いてもよ
い。後者の場合、バック・ゲート電極構造を製造するた
めに上に述べた処理工程を用いることもできるが、ただ
し、バック・ゲート電極を形成するためにｎ−タイプの
インプラント、すなわち、燐は５００ｋｅＶ程度のエネ
ルギー、１０¹³ｃｍ^-2の用量で用いられる。

【００９２】埋め込み酸化物層およびシリコン表面層
（フィルム）の厚みを適切に選択することによって、こ
こに開示されているバック・ゲート電極構造を用いて、
上に述べたようなＳＯＩ基板を製造するためのいずれの
公知の技術でも使用することができる。

【００９３】上に述べた実施の形態１はバック・ゲート
電極を有する簡単なｎ−ＭＯＳＦＥＴおよびｐ−ＭＯＳ
ＦＥＴ構造を含んでいる。プロセス・パラメータおよび
インプラント量、およびエネルギーは例として示されて
いるものであって、この実施の形態の多くのバリエーシ
ョンが実現可能である。

【００９４】さらに、処理の最初の段階、すなわちウェ
ル領域を形成する際にバック・ゲート電極が形成される
ので、この電極構造はＭＯＳＦＥＴを形成する他の公知
の方法と適応性を有している。バック・ゲート電極を分
散させるために必要なアニールは、ＭＯＳＦＥＴソー
ス、ドレインおよびゲート・インプラントのために必要
なインプラントの前に完了する。その結果、アクティブ
な装置を形成するためのその後のステップにおいてはプ
ロセス上の制約がほとんどない。

【００９５】また、上記の説明がストレイトフォーワー
ド金属化方式に関するものである。トランジスタのソー
ス・ドレインおよびゲート電極に対する自己位置調整シ
リサイド化接触、および多重レベル相互接続も含めて、
他の金属化方式も上に述べたような構造およびプロセス
との適応性（または互換性）を有している。

【００９６】本発明に係るの他の実施の形態によるトラ
ンジスタのソースおよびドレイン領域の形成において
は、必要に応じて、改良された性能を実現するために、
例えば、軽度にドープされたドレイン領域、および／ま
たはポリシコン・ゲート上の酸化物側壁スペーサーを組
み込む、さらに高度の技術が用いられる。

【００９７】（実施の形態２）つぎに、実施の形態２に
ついて説明する。実施の形態２に係る集積回路の一部が
図１０に示されており、実施の形態１の場合と同様、ｎ
−タイプ半導体基板層２１４、埋め込みシリコン酸化絶
縁層２１６およびその上側の薄いシリコン表面層２１８
を含みＳＯＩ基板２１２から構成されている。

【００９８】この構造は、基板２５１のｐ−ウェル領域
が形成され、ｎ−タイプ・バック・ゲート電極２５２が
上記基板２５１のｐ−ウェル領域内部に形成されている
点が実施の形態１とは異なっている。実施の形態１のＭ
ＯＳＦＥＴ１０４の場合と同様、ソース領域２４０、ド
レイン領域２４２およびチャンネル領域２４４とゲート
酸化物２４６およびポリシリコン・ゲート２４８を含ん
だｎ−ＭＯＳＦＥＴ２０４が設けられている。

【００９９】例えば、０．５μｍゲート長構造を有する
ＭＯＳＦＥＴのためのバック・ゲートをインプリメント
する場合、シリコン表面層２１８の厚みを５０ｎｍ程
度、埋め込みシリコン酸化絶縁層２１６の厚みを２００
ｎｍ程度にすることが望ましい。こうした薄いフィルム
を用いることで、図１０に示すように、より深いホウ素
をインプラントしたウェル内に隔離されたｎ−タイプ燐
バック・ゲート電極をインプラントすることが可能にな
る。

【０１００】図１０には、１つのＭＯＳＦＥＴを示して
あるだけだが、この集積回路は、それぞれｐ−ウェル領
域内部に隔離されたｎ−ドープ領域によって形成された
対応するバック・ゲート電極を有する一組のｎ−ＭＯＳ
ＦＥＴおよびｐ−ＭＯＳＦＥＴを含んでいる。接触は各
バック・ゲート電極およびｐ−ウェル領域に対して行わ
れる。

【０１０１】バック・ゲート電極２５２に対してバック
・ゲート・バイアスを供給するための電荷ポンプ回路を
設計する場合に、このポンプに基板全体のキャパシタン
スが負荷されないので、こうした構造は有利である。動
作中、基板は接地される。ｐ−ウェルは可能な範囲で最
大の負電圧に電荷ポンプされる。その結果、バック・ゲ
ート電極はどのような正の電圧にでも、あるいはｐ−ウ
ェルにかけられる強度と同じかそれ以下の負電圧にバイ
アスさせることができる。

【０１０２】実施の形態２の構造を製造する方法におい
て（図９参照）、ＳＯＩ基質２１２には半導体基板層２
１４、埋め込みシリコン酸化絶縁層２１６およびシリコ
ン表面層２１８が設けられている。この実施の形態２
は、実施の形態２による構造の説明において述べた比較
的薄いシリコン層および埋め込み酸化物層を必要とする
半ミクロン以下の長さのゲート・デバイスの場合には有
利である。

【０１０３】このようにｐ−ウェル領域は、実施の形態
１の埋め込み電極を形成するのに用いられたのと同様
に、シリコン表面層および埋め込み絶縁層を介しての基
板層への高エネルギーｐ−タイプ・インプラント、すな
わち、ホウ素によって形成される。つぎに、ｎ−タイプ
のドーパントである二番目の高エネルギー・イオン・プ
ラント、すなわち燐によって、ｐ−ウェル領域内部のバ
ック・ゲート電極を形成する。実施の形態１に関して上
に述べられたようなフィールド酸化物絶縁層を貫通する
バック・ゲート電極のための接触開口部およびｐ−ウェ
ル領域に対する接触のための追加開口部が設けられるの
で、ｐ−ウェル領域およびバック・ゲート電極に対して
はそれぞれ個別にバイアスを印加することができる。

【０１０４】その後の工程においては、一連のｎ−チャ
ンネルおよびｐ−チャンネルＭＯＳトランジスタが、上
に述べたように、従来の方法で形成される。この場合
も、ウェル領域および埋め込み電極を形成する処理工程
はアクティブなデバイス形成の他の工程前に行われるの
で、後の処理工程における制約が少ない。

【０１０５】閾値電圧制御は公知の“ダブル・ゲート”
ＣＭＯＳ／ＳＯＩ構造に対して同様の方法でバック・ゲ
ート電極によって与えられるが、絶縁層の下側に広がる
基板半導体層の表面に電極を形成する方法は、集積回路
のアクティブなデバイスの設計と製造における柔軟性を
増大してくれる。個々のトランジスタ、またはトランジ
スタのグループの閾値電圧を選択的に制御して性能を最
適化し、プロセス変動および動作中の温度変化に対する
補償を行うために、個別のバック・ゲート電極を提供す
ることができる。

【０１０６】このように、低電圧（〜１Ｖ）集積回路装
置のために、特に有利な閾値電圧のより改良された制御
を行うことができる。さらに、上に述べたようなイオン
・インプラントしたバック・ゲート電極は他の公知のダ
ブル・ゲートＭＯＳＦＥＴ構造より製造がずっと簡単な
ものとなる。

【０１０７】以上のように、この発明に係るＣＭＯＳ集
積回路にあっては、内部でバック・ゲート電極が絶縁層
の下の、ｎ−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴのす
ぐ下の基板層に提供されているシリコン・オン・インシ
ュレータ基板上にＭＯＳＦＥＴを含むＣＭＯＳ集積回路
が提供され、十分にディプリートされたＣＭＯＳ技術が
用いられる。個々のバック・ゲート電極は、個々のＭＯ
ＳＦＥＴのバック・ゲートまたはＭＯＳＦＥＴのグルー
プに異なったバイアスを選択的に印加するため、個々の
ＭＯＳＦＥＴ、または複数のＭＯＳＦＥＴの組に設けて
もよい。少なくとも異なったバイアスがｎ−ＭＯＳＦＥ
Ｔとｐ−ＭＯＳＦＥＴのバック・ゲートに印加される。
このようにして、個々のトランジスタ、あるいはトラン
ジスタのグループの閾値電圧を制御することで、回路の
性能を最適化することができる。さらに、プロセス変
動、および動作中の温度の変化も含めて閾値電圧の変化
をもたらすようなその他の影響に対しても補償を行うこ
とができる。

【０１０８】各バック・ゲート電極は、埋め込まれた絶
縁層の下側、すなわち、酸化物層の下側のシリコン基板
に重度にドープされた領域によって形成された導電性領
域によって設けられる。好適に、各バック・ゲート電極
は基板に対して反対のドーピング・タイプであるから、
電極は基板からも基板上の他のバック・ゲート電極から
も隔離されて接合することができる。その結果、下側の
薄いシリコン膜に形成された一組のＭＯＳＦＥＴの閾値
電圧はバック・ゲート電極に電気的な接触を行って他の
組のＭＯＳＦＥＴに印加されるバイアスとは無関係に適
切なバイアスを印加することによって制御することがで
きる。このように、例えば、ＣＭＯＳ集積回路におい
て、１つのバック・ゲート電極は一組のｎ−ＭＯＳＦＥ
Ｔを制御することができ、他のバック・ゲート電極は一
組のｐ−ＭＯＳＦＥＴを制御することができる。また、
個々のバック・ゲート電極を各ＭＯＳＦＥＴに対して形
成することも可能である。こうして、個々のＭＯＳＦＥ
Ｔ、あるいはＭＯＳＦＥＴのグループの閾値電圧を必要
に応じて調節し、回路の性能を最適化することができ
る。この能力は、１Ｖ以下の供給電圧で動作する低電力
集積回路に特に有益である。

【０１０９】好適に、オン・チップ回路で、例えば、電
荷ポンピングまたは他の手段で行われ、プロセス変動お
よび動作中の温度変化を含むファクターを補償するため
に、閾値電圧を制御することが可能になる。このよう
に、この構造は、低電圧装置のためのＳＯＩ基板を用い
て、ＣＭＯＳ技術で形成された十分にディプリートされ
たＭＯＳＦＥＴの閾値電圧を個別的に制御することがで
きる。

【０１１０】この構造のバック・ゲート電極は開始時の
シリコン基板、すなわち、埋め込みインシュレータ層の
真下の基板層の表面に形成される。この構造は、したが
って、バック・ゲートがＭＯＳＦＥＴのソース／ドレイ
ンおよびチャンネル領域が形成される薄いシリコン表面
層に配置されている、先行技術において公知の“ダブル
・ゲート”ＳＯＩＭＯＳＦＥＴとは異なっており、Ｍ
ＯＳＦＥＴの下側の絶縁層内部に配置されているポリシ
リコン層によってバック・ゲート電極が設けられてお
り、さらに、開始時の基板とも区別されている。

【０１１１】電気的な接触は、個々の組のＭＯＳＦＥＴ
のバック・ゲート・バイアスを調節することができる、
好ましくはシリコン表面層内に形成された集積回路の他
の部分によって個々のバック・ゲート電極にバイアスを
印加することができるように各バック・ゲート電極には
電気的接触部が設けられている。通常、ＳＩＭＯＸ基板
を用いたＣＭＯＳ技術における電界隔離は、パターン化
された窒化シリコン・マスクを用いて、シリコン薄膜の
部分の選択的酸化によって設けられている。シリコン・
フィルムは完全に酸化され、活性なトランジスタを取り
囲む領域間の電気的な絶縁を実現する。バック・ゲート
電極に対する接触部は、通常、選択された領域でフィー
ルド酸化層を介して好適に形成される。

【０１１２】オプションとして、深い、サブミクロン・
ゲート長のＭＯＳＦＥＴを形成するために、シリコン層
および下側の埋め込み層の厚みを大幅に減らして、バッ
ク・ゲート電極が形成されている。ＭＯＳＦＥＴの下側
に位置する基板へのウェル領域のイオン・プランテーシ
ョンを考慮することは可能である。例えば、ｎ基板にお
いて、ｐ−ウェル領域はホウ素イオン・インプランテー
ションで形成され、つぎにｎ−タイプ・バック・ゲート
電極がｎ−ドーパント、すなわち、燐のインプランテー
ションによってそのｐ−ウェル領域内に形成される。こ
うした構造を用いる場合、基板は研磨され、各ｐ−ウェ
ルは可能な範囲で最も負の電位にポンピングされる。好
適に、電荷ポンピングでバック・ゲート電極にバイアス
を印加する場合、ポンプ回路は基板全体のキャパシタン
スによって担持されるのではなく、ｐ−ウェルのキャパ
シタンスによって担持されるものである。

【０１１３】また、本発明に係る基板上に集積回路を形
成する方法にあっては、好適にも、バック・ゲート電極
構造は製造における初期の段階で、装置ウェル領域およ
び埋め込み絶縁層を介してドーパントの高エネルギー・
イオン・インプランテーションで形成され、ＭＯＳＦＥ
Ｔのチャンネル領域が形成されるべき領域の下側に広が
る重度にドープされた領域がつくりだされる。そのドー
パントを活性化するためのアニーリングの後、各重度に
ドープされた領域がバック・ゲート電極を形成する導電
性領域を提供する。つぎに、ＭＯＳＦＥＴが通常の処理
工程によって上記シリコン表面層に形成される。また、
ＭＯＳＦＥＴのソース、ドレインおよびゲート端子に対
する通常の電気的接触に加えて、各バック・ゲート電極
に対しても接触部が設けられる。

【０１１４】好適に、バック・ゲート電極は基板上に、
処理の初期の段階で、アクティブ・デバイス、すなわ
ち、ＭＯＳＦＥＴの形成の前に形成される。

【０１１５】ウェハのどの領域がバック・ゲート電極の
インプラントを受け入れ、どれが受け入れないかを判定
するために厚めのフォトレジスト・マスクが用いられ
る。したがって、各個別のトランジスタが形成されるべ
き領域に形成された複数の絶縁された電極を有する基板
を設けること、あるいは、２つの以上のトランジスタに
共通の１つのバック・ゲート電極を形成することが可能
になる。

【０１１６】インプラントされたドープ領域はｎタイプ
かｐタイプであるが、実際的には開始時のシリコン基板
とは反対の導電性タイプを有しているので、バック・ゲ
ート電極は基板から、そして同じ基板上に形成される他
のバック・ゲート電極から絶縁接合されている。

【０１１７】また、深い、サブミクロン・チャンネル長
のトランジスタを形成するためには、シリコン層および
埋め込み絶縁層が十分に薄く、すなわち、シリコン層は
２０ｎｍ以下、埋め込み酸化物層は２００ｎｍ以下で形
成されるので、半導体基板層のｐ−ウェル領域をイオン
・インプラントし、その中に上記のようにｎ−タイプ埋
め込み電極を形成するのが実際的である。すなわち、ウ
ェル領域は高エネルギ・ホウ素インプラントで形成さ
れ、つぎに、燐インプラントで基板表面のｐ−ウェル内
部にｎ−タイプ・ゲート電極を形成する。接触はバック
・ゲート電極とウェル領域の両方に対して行われる。

【０１１８】また、本発明に係る他の基板上にＣＭＯＳ
集積回路を形成する方法にあっては、ＭＯＳＦＥＴを形
成した後、個々のトランジスタ、またはトランジスタの
グループに適切に選択されたバック・ゲート・バイアス
を供給し、任意の回路アプリケーションにおいてその性
能を最適化することができる。例えば、少なくとも、異
なったバイアスをｐ−チャンネル・トランジスタの下側
のバック・ゲート電極ではなく、ｎ−チャンネル・トラ
ンジスタの下側のバック・ゲート電極インプラントに印
加する。電極に対する接触は通常、従来の相互接続金属
化層によって表面から導電性バイアスを介して好適に設
けられる。

【０１１９】開始時のシリコン基板内に配置され、ここ
に開示されているような高エネルギー・インプランテー
ションによって形成されるバック・ゲート電極構造は、
バック・ゲート電極が絶縁層あるいは表面シリコン層に
形成されている他の公知の“ダブル・ゲート”構造より
製造がずっと簡単である。さらに、バック・ゲート電極
の処理が処理工程の初期の段階で完了するので、後の処
理工程における制約が少なく、そしてＳＯＩ基板上でＭ
ＯＳＦＥＴを形成するための公知のＣＭＯＳプロセス技
術との適応性が改善される。

【図面の簡単な説明】

【図１】公知の先行技術に基づく“ダブル・ゲート”Ｓ
ＯＩＭＯＳＦＥＴ構造で構成される集積回路の構造の
一部を示す断面図である。

【図２】他の公知の先行技術に基づく構造による集積回
路の構造の一部を示す断面図である。

【図３】ＳＯＩ基板上に形成され、本発明に係る実施の
形態１によって製造されたＭＯＳＦＥＴを有する集積回
路の構造の一部を示す断面図である。

【図４】図３に示された集積回路の一連の製造工程を示
す断面図である。

【図５】図３に示された集積回路の一連の製造工程を示
す断面図である。

【図６】図３に示された集積回路の一連の製造工程を示
す断面図である。

【図７】図３に示された集積回路の一連の製造工程を示
す断面図である。

【図８】図３に示された集積回路の一連の製造工程を示
す断面図である。

【図９】実施の形態１によって製造されたＭＯＳＦＥＴ
のバック・ゲート電極を形成する高エネルギー・イオン
・インプランテーションによってつくりだされるＳＯＩ
基板上のドーパント・ホウ素の特徴を示すグラフであ
る。

【図１０】実施の形態２に係る集積回路の構造の一部を
示す断面図である。

【符号の説明】

１００集積回路１０２ｐ−ＭＯＳＦＥＴ１０４ｎ−ＭＯＳＦＥＴ１１２ＳＯＩ基板１１４シリコン基板１１６埋め込み絶縁層１２０ｎ−ウェル領域１２２ｐ−ウェル領域１２４フィールド酸化物層１３０，１４０ソース領域１３２，１４２ドレイン領域１３４，１４４チャンネル領域１３６，１４６ゲート酸化物層１３８，１４８ゲート電極１５０，１５２バック・ゲート電極１５１，１５３ｐ⁺領域１５４，１５６，１６０，１６２金属相互接続ライン１７０パット酸化物１７２窒化シリコン１７４フィールド領域１７６フォトレジスト・マスク２０４ｎ−ＭＯＳＦＥＴ２１２ＳＯＩ基板２１４半導体基板層２１６埋め込み酸化物層２１８シリコン表面層２４０ソース領域２４２ドレイン領域２４４チャンネル領域２４６ゲート酸化物２４８ポリシリコンゲート２１５基板２５２バック・ゲート電極

Claims

【特許請求の範囲】

【請求項１】半導体基板層と、埋め込み絶縁誘電層
と、その上側のシリコン表面層とから構成されるシリコ
ン・オン・インシュレータ基板上のＣＭＯＳ集積回路に
おいて、十分にディプリートされたＣＭＯＳ技術を用いて、前記
シリコン表面層の選択された領域に形成された複数のｎ
−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴと、前記絶縁誘電層に隣接した下側の半導体基板層の表面
の、重度にドープされた領域によって形成された、少な
くとも２つのバック・ゲート電極とから構成され、前記第１のバック・ゲート電極は、一組のｐ−ＭＯＳＦ
ＥＴの下側に広がっており、前記第２のバック・ゲート
電極は、一組のｎ−ＭＯＳＦＥＴの下側に広がってお
り、各バック・ゲート電極が各ＭＯＳＦＥＴに対してバ
イアス電圧を印加するための接触部を有し、前記接触部
によって個々の組のＭＯＳＦＥＴの閾値電圧を、対応す
るバック・ゲート電極にバイアスを印加することにより
制御することを特徴とするＣＭＯＳ集積回路。
【請求項２】各組が個別のＭＯＳＦＥＴにより構成さ
れており、各個々のＭＯＳＦＥＴに対して別個のバック
・ゲート電極が設けられていることを特徴とする請求項
１に記載のＣＭＯＳ集積回路。
【請求項３】一組が複数のｎ−ＭＯＳＦＥＴのグルー
プにより構成されており、別の組が複数のｐ−ＭＯＳＦ
ＥＴのグループにより構成されており、各ｐ−ＭＯＳＦ
ＥＴグループおよび各ｎ−ＭＯＳＦＥＴグループに対し
て別個のバック・ゲート電極が設けられていることを特
徴とする請求項１に記載のＣＭＯＳ集積回路。
【請求項４】前記基板が第１の導電性タイプであり、
各バック・ゲート電極が反対の導電性タイプの、重度に
ドープされた導電性領域により構成されていることを特
徴とする請求項１に記載のＣＭＯＳ集積回路。
【請求項５】前記基板が第１の導電性タイプであり、
その内部に形成された第２の導電性タイプのウェル領域
を含んでおり、各バック・ゲート電極がウェル領域内部
に形成された第１の導電性タイプの、重度にドープされ
た導電性領域により構成されていることを特徴とする請
求項１に記載のＣＭＯＳ集積回路。
【請求項６】前記バック・ゲート電極が前記半導体基
板のドーピング・タイプとは反対のドーピングタイプ
の、重度にドープされた領域により設けられており、前
記バック・ゲート電極にバイアスを印加して、前記基板
から前記バック・ゲート電極の接合絶縁する構造である
ことを特徴とする請求項１に記載のＣＭＯＳ集積回路。
【請求項７】少なくとも、１つの電気的に導電性のあ
る接触部が、前記集積回路の導電性相互接続金属化層を
介して各バック・ゲート電極に設けられる構造であるこ
とを特徴とする請求項１に記載のＣＯＭＳ集積回路。
【請求項８】前記シリコン表面層内に形成された個々
のＭＯＳＦＥＴがフィールド酸化物層によって絶縁され
ており、前記バック・ゲート電極に対する接触が前記フ
ィールド酸化物層を介して延びている貫通構造によって
実現することを特徴とする請求項１に記載のＣＭＯＳ集
積回路。
【請求項９】前記集積回路が、１Ｖ以下の電圧で動作
し、前記回路が前記集積回路の動作中に前記ｎ−ＭＯＳ
ＦＥＴおよびｐ−ＭＯＳＦＥＴのパラメータの変化に対
応して、前記バック・ゲート・バイアスを発生する手段
を含んでいることを特徴とする請求項１に記載のＣＭＯ
Ｓ集積回路。
【請求項１０】前記バック・ゲート・バイアスが、前
記シリコン表面層に形成され、金属相互接続ラインを介
して前記バック・ゲート電極に対してバック・ゲート・
バイアスを伝送する手段を含んだ前記集積回路の一部に
よって発生させられることを特徴とする請求項９に記載
のＣＭＯＳ集積回路。
【請求項１１】前記バック・ゲート・バイアスを提供
するための電荷ポンピング手段を含んでいることを特徴
とする請求項１０に記載のＣＭＯＳ集積回路。
【請求項１２】バック・ゲート電極により構成された
ＭＯＳＦＥＴを含むシリコン・オン・インシュレータ基
板上に集積回路を形成する方法において、第１の導電性タイプの半導体基板層と、埋め込み絶縁層
と、その上側にシリコン表面層とを有しているシリコン
・オン・インシュレータ基板を設ける工程と、前記基板層に、重度にドープされた導電性領域を形成す
ることにより、前記シリコン表面層を介して、さらに前
記埋め込み絶縁層を介して高エネルギー・イオン・イン
プランテーションにより前記基板層の一定の領域を選択
的にドーピングすることによって埋め込みバック・ゲー
ト電極を形成する工程と、前記バック・ゲート電極の上側に広がる前記シリコン表
面層内にＭＯＳＦＥＴを形成する工程と、前記ＭＯＳＦＥＴの下側バック・ゲート電極により構成
されているＭＯＳＦＥＴの端子に対する電気的接触を形
成する工程と、を含むことを特徴とする方法。
【請求項１３】前記バック・ゲート電極を形成する工
程が、前記基板層とは反対の導電性タイプの、重度にド
ープされた領域を形成する工程を含むことを特徴とする
請求項１２に記載の方法。
【請求項１４】前記バック・ゲート電極を形成する工
程が、前記基板に第２の導電性タイプのウェル領域を形成し、
つぎに、前記ウェル領域内に前記バック・ゲート電極を
形成し、前記バック・ゲート電極が、前記ウェル領域内
に絶縁された第１の導電性タイプの、選択的にドープさ
れた領域によって設けられる工程と、前記ウェル領域および前記バック・ゲート電極に対する
電気的な接触を設ける工程と、を含むことを特徴とする請求項１２に記載の方法。
【請求項１５】前記埋め込みバック・ゲート電極を形
成する工程が、前記シリコン表面層を介し、さらに前記埋め込み絶縁層
を介して前記基板層内部へのドーパントの高エネルギー
・インプランテーションによって前記基板を選択的にド
ーピングし、前記絶縁層に隣接した前記基板の領域に重
度にドープされた領域を設ける工程と、前記インプラントをアニールして前記絶縁層に隣接した
前記基板層の表面領域に電極を設ける導電性領域を形成
する工程と、を含むことを特徴とする請求項１２に記載の方法。
【請求項１６】少なくとも、第１と第２のバック・ゲ
ート電極を形成する工程と、それに続く、前記シリコン
表面層に前記第１のバック・ゲート電極の上側に広がる
１組のｎ−ＭＯＳＦＥＴと、前記第２のバック・ゲート
電極の上側に広がる１組のｐ−ＭＯＳＦＥＴとを形成す
る工程を含んでおり、前記ｎ−ＭＯＳＦＥＴの組とｐ−ＭＯＳＦＥＴの組の閾
値電圧を、それぞれ独立に制御する目的で、バイアスを
印加するために、前記第１および第２のゲート電極のそ
れぞれに対する少なくとも１つの接触を含めて、前記ｎ
−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴの端子に接触さ
せる工程を含むことを特徴とする請求項１２に記載の方
法。
【請求項１７】シリコン・オン・インシュレータ基板
上にｎ−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴを含んだ
ＣＭＯＳ集積回路を形成する方法において、第１の導電性タイプの半導体基板層と、その上側の埋め
込み絶縁層と、その上側の結晶性シリコン層によりで構
成される基板を設ける工程と、前記基板層内に、イオン・インプランテーションにより
前記基板層の一定の領域を選択的に、重度にドーピング
することによって、複数の埋め込みバック・ゲート電極
を形成し、第２の導電性タイプの導電性領域を形成し、
それによってそれら電極を前記基板から接合絶縁する工
程と、前記シリコン表面層内の各バック・ゲート電極上に、一
組のｐ−ＭＯＳＦＥＴと一組のｎ−ＭＯＳＦＥＴを形成
し、それによって、前記各組のｐ−ＭＯＳＦＥＴと各組
のｎ−ＭＯＳＦＥＴのそれぞれの閾値電圧を、対応する
前記バック・ゲート電極にバイアスを印加することによ
って、それぞれ独立に制御できるようにする工程と、を含むことを特徴とする方法。