JP2003031693A - 半導体メモリ装置 - Google Patents
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Dram (AREA)
- Thin Film Transistor (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 単純なトランジスタ構造をメモリセルとし
て、少ない信号線で二値データのダイナミック記憶を可
能とした半導体メモリ装置を提供する。 【解決手段】 シリコン基板１１上に絶縁膜１２により
分離された状態で形成されたｐ型シリコン層１３をフロ
ーティングのチャネルボディとしてＭＩＳＦＥＴが形成
される。ＭＩＳＦＥＴは、チャネルボディの表面に形成
されたチャネルを形成するための主ゲート１５と、裏面
に対して絶縁膜１２を介して容量結合するｎ+型層１８
からなる補助ゲートを有する。ＭＩＳＦＥＴは、完全空
乏型であり、主ゲート１５からの電界によりチャネルボ
ディ１３が完全空乏化した状態で且つ、補助ゲート１８
からの電界によりチャネルボディ１３の裏面に多数キャ
リアが蓄積可能とした状態を基準状態として、チャネル
ボディ１３の裏面に多数キャリアが蓄積された第１デー
タ状態と、チャネルボディ１３の裏面の多数キャリアを
放出させた第２データ状態とをダイナミックに記憶す
る。
て、少ない信号線で二値データのダイナミック記憶を可
能とした半導体メモリ装置を提供する。 【解決手段】 シリコン基板１１上に絶縁膜１２により
分離された状態で形成されたｐ型シリコン層１３をフロ
ーティングのチャネルボディとしてＭＩＳＦＥＴが形成
される。ＭＩＳＦＥＴは、チャネルボディの表面に形成
されたチャネルを形成するための主ゲート１５と、裏面
に対して絶縁膜１２を介して容量結合するｎ+型層１８
からなる補助ゲートを有する。ＭＩＳＦＥＴは、完全空
乏型であり、主ゲート１５からの電界によりチャネルボ
ディ１３が完全空乏化した状態で且つ、補助ゲート１８
からの電界によりチャネルボディ１３の裏面に多数キャ
リアが蓄積可能とした状態を基準状態として、チャネル
ボディ１３の裏面に多数キャリアが蓄積された第１デー
タ状態と、チャネルボディ１３の裏面の多数キャリアを
放出させた第２データ状態とをダイナミックに記憶す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ダイナミック型
半導体メモリ装置（ＤＲＡＭ）に関する。
半導体メモリ装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】従来のＤＲＡＭは、ＭＯＳトランジスタ
とキャパシタによりメモリセルが構成されている。ＤＲ
ＡＭの微細化は、トレンチキャパシタ構造やスタックト
キャパシタ構造の採用により大きく進んでいる。現在、
単位メモリセルの大きさ（セルサイズ）は、最小加工寸
法をＦとして、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小され
ている。つまり、最小加工寸法Ｆが世代と共に小さくな
り、セルサイズを一般にαＦ2としたとき、係数αも世
代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８
が実現されている。
とキャパシタによりメモリセルが構成されている。ＤＲ
ＡＭの微細化は、トレンチキャパシタ構造やスタックト
キャパシタ構造の採用により大きく進んでいる。現在、
単位メモリセルの大きさ（セルサイズ）は、最小加工寸
法をＦとして、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小され
ている。つまり、最小加工寸法Ｆが世代と共に小さくな
り、セルサイズを一般にαＦ2としたとき、係数αも世
代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８
が実現されている。
【０００３】今後も従来と変わらないセルサイズ或いは
チップサイズのトレンドを確保するためには、Ｆ＜０．
１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α
＜６を満たすことが要求され、微細加工と共に如何にセ
ルサイズを小さい面積に形成するかが大きな課題にな
る。そのため、１トランジスタ／１キャパシタのメモリ
セルを６Ｆ2や４Ｆ2の大きさにする提案も種々なされて
いる。しかし、トランジスタを縦型にしなければならな
いといった技術的困難や、隣接メモリセル間の電気的干
渉が大きくなるといった問題、更に加工や膜生成等の製
造技術上の困難があり、実用化は容易ではない。
チップサイズのトレンドを確保するためには、Ｆ＜０．
１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α
＜６を満たすことが要求され、微細加工と共に如何にセ
ルサイズを小さい面積に形成するかが大きな課題にな
る。そのため、１トランジスタ／１キャパシタのメモリ
セルを６Ｆ2や４Ｆ2の大きさにする提案も種々なされて
いる。しかし、トランジスタを縦型にしなければならな
いといった技術的困難や、隣接メモリセル間の電気的干
渉が大きくなるといった問題、更に加工や膜生成等の製
造技術上の困難があり、実用化は容易ではない。
【０００４】これに対して、キャパシタを用いず、１ト
ランジスタをメモリセルとするＤＲＡＭの提案も、以下
に挙げるようにいくつかなされている。 JOHN E.LEISS et al,"dRAM Design Using the Taper-
Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE
CIRCUITS,VOL.SC-17,NO.2,APRIL 1982,pp337-344) 特開平３−１７１７６８号公報 Marnix R.Tack et al,"The Multistable Charge-Cont
rolled Memory Effect in SOI MOS Transistors at Low
Temperatures"(IEEE TRANSACTIONS ON ELECTRONDEVICE
S,VOL.37,MAY,1990,pp1373-1382) Hsing-jen Wann et al,"A Capacitorless DRAM Cell
on SOI Substrate"(IEDM93,pp635-638)
ランジスタをメモリセルとするＤＲＡＭの提案も、以下
に挙げるようにいくつかなされている。 JOHN E.LEISS et al,"dRAM Design Using the Taper-
Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE
CIRCUITS,VOL.SC-17,NO.2,APRIL 1982,pp337-344) 特開平３−１７１７６８号公報 Marnix R.Tack et al,"The Multistable Charge-Cont
rolled Memory Effect in SOI MOS Transistors at Low
Temperatures"(IEEE TRANSACTIONS ON ELECTRONDEVICE
S,VOL.37,MAY,1990,pp1373-1382) Hsing-jen Wann et al,"A Capacitorless DRAM Cell
on SOI Substrate"(IEDM93,pp635-638)
【０００５】
【発明が解決しようとする課題】のメモリセルは、埋
め込みチャネル構造のＭＯＳトランジスタを用いて構成
される。素子分離絶縁膜のテーパ部に形成される寄生ト
ランジスタを利用して、表面反転層の充放電を行い、二
値記憶を行う。のメモリセルは、個々にウェル分離さ
れたＭＯＳトランジスタを用い、ＭＯＳトランジスタの
ウェル電位により決まるしきい値を二値データとする。
のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタ
により構成される。ＳＯＩ基板の側から大きな負電圧を
印加してシリコン層の酸化膜と界面部でのホール蓄積を
利用し、このホールの放出、注入により二値記憶を行
う。のメモリセルは、ＳＯＩ基板上のＭＯＳトランジ
スタにより構成される。ＭＯＳトランジスタは構造上一
つであるが、ドレイン拡散層の表面に重ねて逆導電型層
が形成され、実質的に書き込み用ＰＭＯＳトランジスタ
と読み出し用ＮＭＯＳトランジスタを一体に組み合わせ
た構造としている。ＮＭＯＳトランジスタの基板領域を
フローティングのノードとして、その電位により二値デ
ータを記憶する。
め込みチャネル構造のＭＯＳトランジスタを用いて構成
される。素子分離絶縁膜のテーパ部に形成される寄生ト
ランジスタを利用して、表面反転層の充放電を行い、二
値記憶を行う。のメモリセルは、個々にウェル分離さ
れたＭＯＳトランジスタを用い、ＭＯＳトランジスタの
ウェル電位により決まるしきい値を二値データとする。
のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタ
により構成される。ＳＯＩ基板の側から大きな負電圧を
印加してシリコン層の酸化膜と界面部でのホール蓄積を
利用し、このホールの放出、注入により二値記憶を行
う。のメモリセルは、ＳＯＩ基板上のＭＯＳトランジ
スタにより構成される。ＭＯＳトランジスタは構造上一
つであるが、ドレイン拡散層の表面に重ねて逆導電型層
が形成され、実質的に書き込み用ＰＭＯＳトランジスタ
と読み出し用ＮＭＯＳトランジスタを一体に組み合わせ
た構造としている。ＮＭＯＳトランジスタの基板領域を
フローティングのノードとして、その電位により二値デ
ータを記憶する。
【０００６】しかし、は構造が複雑であり、寄生トラ
ンジスタを利用していることから、特性の制御性にも難
点がある。は、構造は単純であるが、トランジスタの
ドレイン、ソース共に信号線に接続して電位制御する必
要がある。また、ウェル分離であるため、セルサイズが
大きく、しかもビット毎の書き換えができない。で
は、ＳＯＩ基板側からの電位制御を必要としており、従
ってビット毎の書き換えができず、制御性に難点があ
る。は特殊トランジスタ構造を必要とし、またメモリ
セルには、ワード線、ライトビット線、リードビット
線、パージ線を必要とするため、信号線数が多くなる。
ンジスタを利用していることから、特性の制御性にも難
点がある。は、構造は単純であるが、トランジスタの
ドレイン、ソース共に信号線に接続して電位制御する必
要がある。また、ウェル分離であるため、セルサイズが
大きく、しかもビット毎の書き換えができない。で
は、ＳＯＩ基板側からの電位制御を必要としており、従
ってビット毎の書き換えができず、制御性に難点があ
る。は特殊トランジスタ構造を必要とし、またメモリ
セルには、ワード線、ライトビット線、リードビット
線、パージ線を必要とするため、信号線数が多くなる。
【０００７】この発明は、単純なトランジスタ構造をメ
モリセルとして、少ない信号線で二値データのダイナミ
ック記憶を可能とした半導体メモリ装置を提供すること
を目的としている。
モリセルとして、少ない信号線で二値データのダイナミ
ック記憶を可能とした半導体メモリ装置を提供すること
を目的としている。
【０００８】
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、一つのメモリセルが、フローティングのチ
ャネルボディと、このチャネルボディの第１の面に形成
されたチャネルを形成するための主ゲートと、前記チャ
ネルボディの第１の面と反対側の第２の面に容量結合す
るように形成された補助ゲートとを有する完全空乏型の
一つのＭＩＳＦＥＴにより構成され、前記ＭＩＳＦＥＴ
は、前記主ゲートからの電界により前記チャネルボディ
が完全空乏化した状態で且つ、前記補助ゲートからの電
界により前記チャネルボディの第２の面に多数キャリア
が蓄積可能とした状態を基準状態として、前記チャネル
ボディの第２の面に多数キャリアが蓄積された第１デー
タ状態と、前記チャネルボディの第２の面の多数キャリ
アを放出させた第２データ状態とをダイナミックに記憶
することを特徴とする。
モリ装置は、一つのメモリセルが、フローティングのチ
ャネルボディと、このチャネルボディの第１の面に形成
されたチャネルを形成するための主ゲートと、前記チャ
ネルボディの第１の面と反対側の第２の面に容量結合す
るように形成された補助ゲートとを有する完全空乏型の
一つのＭＩＳＦＥＴにより構成され、前記ＭＩＳＦＥＴ
は、前記主ゲートからの電界により前記チャネルボディ
が完全空乏化した状態で且つ、前記補助ゲートからの電
界により前記チャネルボディの第２の面に多数キャリア
が蓄積可能とした状態を基準状態として、前記チャネル
ボディの第２の面に多数キャリアが蓄積された第１デー
タ状態と、前記チャネルボディの第２の面の多数キャリ
アを放出させた第２データ状態とをダイナミックに記憶
することを特徴とする。
【０００９】この発明において、ＭＩＳＦＥＴは例え
ば、半導体基板と、この半導体基板上に絶縁膜により分
離された状態で形成された半導体層とからなる、いわゆ
るＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）基板を用いて、基板と平行にチャネルが形成される
横型ＭＩＳＦＥＴとして構成される。横型ＭＩＳＦＥＴ
は、ＳＯＩ層に形成されたフローティングのチャネルボ
ディを有し、このチャネルボディの第１の面に形成され
たチャネルを形成するための主ゲート及び第１の面と反
対側の第２の面に容量結合するように形成された補助ゲ
ートを有する。
ば、半導体基板と、この半導体基板上に絶縁膜により分
離された状態で形成された半導体層とからなる、いわゆ
るＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）基板を用いて、基板と平行にチャネルが形成される
横型ＭＩＳＦＥＴとして構成される。横型ＭＩＳＦＥＴ
は、ＳＯＩ層に形成されたフローティングのチャネルボ
ディを有し、このチャネルボディの第１の面に形成され
たチャネルを形成するための主ゲート及び第１の面と反
対側の第２の面に容量結合するように形成された補助ゲ
ートを有する。
【００１０】この発明において、ＭＩＳＦＥＴはまた、
基板に垂直方向にチャネルが形成される縦型ＭＩＳＦＥ
Ｔとして構成することもできる。縦型ＭＩＳＦＥＴは、
半導体基板と、この半導体基板上に柱状にパターン形成
された半導体層からなるチャネルボディとを用いて構成
され、このチャネルボディの第１の側面に形成されたチ
ャネルを形成するための主ゲート及び第１の側面と反対
側の第２の側面に容量結合するように形成された補助ゲ
ートを有する。
基板に垂直方向にチャネルが形成される縦型ＭＩＳＦＥ
Ｔとして構成することもできる。縦型ＭＩＳＦＥＴは、
半導体基板と、この半導体基板上に柱状にパターン形成
された半導体層からなるチャネルボディとを用いて構成
され、このチャネルボディの第１の側面に形成されたチ
ャネルを形成するための主ゲート及び第１の側面と反対
側の第２の側面に容量結合するように形成された補助ゲ
ートを有する。
【００１１】この発明において、具体的に、第１データ
状態は、ＭＩＳＦＥＴを５極管動作させてドレイン接合
近傍でインパクトイオン化を起こすことにより書き込ま
れ、第２データ状態は、チャネルボディとドレインの間
に順方向バイアス電流を流すことにより書き込まれる。
そして、第１データ状態と第２データ状態は、しきい値
電圧の相違として、ダイナミックに記憶される。
状態は、ＭＩＳＦＥＴを５極管動作させてドレイン接合
近傍でインパクトイオン化を起こすことにより書き込ま
れ、第２データ状態は、チャネルボディとドレインの間
に順方向バイアス電流を流すことにより書き込まれる。
そして、第１データ状態と第２データ状態は、しきい値
電圧の相違として、ダイナミックに記憶される。
【００１２】
【発明の実施の形態】実施の形態の説明に先立って、こ
の発明の原理的なメモリセルとして、部分空乏型ＭＩＳ
ＦＥＴを用いた場合を説明する。部分空乏型ＭＩＳＦＥ
Ｔとは、ゲートに電圧を印加してチャネルが形成される
ときに、チャネルボディが部分的に空乏化（Ｐａｒｔｉ
ａｌｌｙ Ｄｅｐｌｅｔｅｄ）し、電荷中性領域が残る
ものであり、以下これをＰＤ型ＭＩＳＦＥＴという。こ
のＰＤ型ＭＩＳＦＥＴを用いて、電荷中性領域に過剰の
多数キャリアが蓄積された第１データ状態と、電荷中性
領域の過剰の多数キャリアが放出された第２データ状態
とをダイナミックに記憶することができる。
の発明の原理的なメモリセルとして、部分空乏型ＭＩＳ
ＦＥＴを用いた場合を説明する。部分空乏型ＭＩＳＦＥ
Ｔとは、ゲートに電圧を印加してチャネルが形成される
ときに、チャネルボディが部分的に空乏化（Ｐａｒｔｉ
ａｌｌｙ Ｄｅｐｌｅｔｅｄ）し、電荷中性領域が残る
ものであり、以下これをＰＤ型ＭＩＳＦＥＴという。こ
のＰＤ型ＭＩＳＦＥＴを用いて、電荷中性領域に過剰の
多数キャリアが蓄積された第１データ状態と、電荷中性
領域の過剰の多数キャリアが放出された第２データ状態
とをダイナミックに記憶することができる。
【００１３】図１は、その様なメモリセルＭＣの断面構
造を示している。シリコン基板１上にシリコン酸化膜等
の絶縁膜２を介してｐ型シリコン層３が形成された、Ｓ
ＯＩ基板が用いられている。シリコン層３をチャネルボ
ディとして、その表面にゲート絶縁膜４を介してゲート
電極５が形成され、絶縁膜２に達する深さにソース及び
ドレイン拡散層６，７が形成されて、ｎチャネルＭＩＳ
ＦＥＴが構成されている。
造を示している。シリコン基板１上にシリコン酸化膜等
の絶縁膜２を介してｐ型シリコン層３が形成された、Ｓ
ＯＩ基板が用いられている。シリコン層３をチャネルボ
ディとして、その表面にゲート絶縁膜４を介してゲート
電極５が形成され、絶縁膜２に達する深さにソース及び
ドレイン拡散層６，７が形成されて、ｎチャネルＭＩＳ
ＦＥＴが構成されている。
【００１４】ｎチャネルＭＩＳＦＥＴからなるメモリセ
ルＭＣは、横方向にも素子分離されたフローティングの
チャネルボディをもってマトリクス配列されて、セルア
レイが構成される。ドレイン７はビット線ＢＬに、ゲー
ト５はワード線ＷＬに、ソース６は固定電位線に接続さ
れる。
ルＭＣは、横方向にも素子分離されたフローティングの
チャネルボディをもってマトリクス配列されて、セルア
レイが構成される。ドレイン７はビット線ＢＬに、ゲー
ト５はワード線ＷＬに、ソース６は固定電位線に接続さ
れる。
【００１５】このメモリセルＭＣの動作原理は、ＭＩＳ
ＦＥＴのチャネルボディ（ｐ型シリコン層３）の多数キ
ャリアであるホールの蓄積を利用する。即ち、ＭＩＳＦ
ＥＴを５極管動作させることにより、ドレインから大き
なチャネル電流を流し、ドレイン接合近傍でインパクト
イオン化を起こす。このインパクトイオン化により生成
された過剰の多数キャリア（ホール）をチャネルボディ
に保持させ、その状態を例えばデータ“１”とする。ド
レイン７とチャネルボディの間に順方向電流を流して、
チャネルボディの過剰ホールをドレインに放出させた状
態をデータ“０”とする。
ＦＥＴのチャネルボディ（ｐ型シリコン層３）の多数キ
ャリアであるホールの蓄積を利用する。即ち、ＭＩＳＦ
ＥＴを５極管動作させることにより、ドレインから大き
なチャネル電流を流し、ドレイン接合近傍でインパクト
イオン化を起こす。このインパクトイオン化により生成
された過剰の多数キャリア（ホール）をチャネルボディ
に保持させ、その状態を例えばデータ“１”とする。ド
レイン７とチャネルボディの間に順方向電流を流して、
チャネルボディの過剰ホールをドレインに放出させた状
態をデータ“０”とする。
【００１６】データ“０”，“１”は、チャネルボディ
の電位の差であり、ＭＩＳＦＥＴのしきい値の差として
記憶される。即ち図２に示すように、ホール蓄積により
チャネルボディ電位Ｖｂｏｄｙの高いデータ“１”状態
のしきい値Ｖｔｈ１は、データ“０”状態のしきい値Ｖ
ｔｈ０より低い。チャネルボディにホールを蓄積したデ
ータ“１”を安定に保持するためには、ワード線ＷＬに
与える電圧ＶＷＬを負に保持することが好ましい。この
データ保持状態は、逆データの書き込み動作を行わない
限り、読み出し動作を行っても変わらない。即ち、キャ
パシタの電荷保持を利用する１トランジスタ／１キャパ
シタのＤＲＡＭと異なり、非破壊読み出しが可能であ
る。
の電位の差であり、ＭＩＳＦＥＴのしきい値の差として
記憶される。即ち図２に示すように、ホール蓄積により
チャネルボディ電位Ｖｂｏｄｙの高いデータ“１”状態
のしきい値Ｖｔｈ１は、データ“０”状態のしきい値Ｖ
ｔｈ０より低い。チャネルボディにホールを蓄積したデ
ータ“１”を安定に保持するためには、ワード線ＷＬに
与える電圧ＶＷＬを負に保持することが好ましい。この
データ保持状態は、逆データの書き込み動作を行わない
限り、読み出し動作を行っても変わらない。即ち、キャ
パシタの電荷保持を利用する１トランジスタ／１キャパ
シタのＤＲＡＭと異なり、非破壊読み出しが可能であ
る。
【００１７】データ読み出しは、基本的にメモリセルＭ
Ｃの導通度の差を検出することにより行われる。ワード
線電圧ＶＷＬとボディ電位Ｖｂｏｄｙの関係が図２のよ
うになるので、例えば、ワード線ＷＬに、データ
“０”，“１”のしきい値Ｖｔｈ０，Ｖｔｈ１の中間の
読み出し電圧を与えて、メモリセルの電流の有無を検出
すれば、データが検出できる。或いは、しきい値Ｖｔｈ
０，Ｖｔｈ１を越えるワード線電圧を与えて、メモリセ
ルの電流の大小を検出することによっても、データ検出
ができる。
Ｃの導通度の差を検出することにより行われる。ワード
線電圧ＶＷＬとボディ電位Ｖｂｏｄｙの関係が図２のよ
うになるので、例えば、ワード線ＷＬに、データ
“０”，“１”のしきい値Ｖｔｈ０，Ｖｔｈ１の中間の
読み出し電圧を与えて、メモリセルの電流の有無を検出
すれば、データが検出できる。或いは、しきい値Ｖｔｈ
０，Ｖｔｈ１を越えるワード線電圧を与えて、メモリセ
ルの電流の大小を検出することによっても、データ検出
ができる。
【００１８】図１のメモリセルＭＣは、チャネルボディ
領域に電荷中性領域が存在するいわゆるＰＤ型ＭＩＳＦ
ＥＴを用いている。即ち、図３にバンド図を示したよう
に、ゲートに、チャネルが形成される電圧Ｖｆｇ＝Ｖｔ
ｈを与えたとき、空乏層はチャネルボディの途中まで延
び、底部には電荷中性領域が残る。この場合、デザイン
ルールの縮小と共にボディ領域の厚さも縮小させるスケ
ーリング則に従えば、チャネルボディの不純物濃度も濃
くして行かねばならない。ＭＩＳＦＥＴのしきい値Ｖｔ
ｈのゲート長（チャネル長）Ｌに対するロールオフ（ｒ
ｏｌｌ−ｏｆｆ）効果、つまり短チャネル効果を抑制す
るためにも、チャネルボディの不純物濃度はゲート長Ｌ
の縮小と共に大きくすることが必要になる。
領域に電荷中性領域が存在するいわゆるＰＤ型ＭＩＳＦ
ＥＴを用いている。即ち、図３にバンド図を示したよう
に、ゲートに、チャネルが形成される電圧Ｖｆｇ＝Ｖｔ
ｈを与えたとき、空乏層はチャネルボディの途中まで延
び、底部には電荷中性領域が残る。この場合、デザイン
ルールの縮小と共にボディ領域の厚さも縮小させるスケ
ーリング則に従えば、チャネルボディの不純物濃度も濃
くして行かねばならない。ＭＩＳＦＥＴのしきい値Ｖｔ
ｈのゲート長（チャネル長）Ｌに対するロールオフ（ｒ
ｏｌｌ−ｏｆｆ）効果、つまり短チャネル効果を抑制す
るためにも、チャネルボディの不純物濃度はゲート長Ｌ
の縮小と共に大きくすることが必要になる。
【００１９】ところが、ｐｎ接合リーク電流は、チャネ
ルボディの不純物濃度に指数関数的に依存して増加す
る。ｐｎ接合でのリーク電流成分には、拡散電流、生成
・再結合電流及び熱励起電界放出電流（Thermal Field
Emission Current）がある（G.Vincent, A.Chantre and
D.Bois, "Electric Field Effect on the Thermal Emi
ssion of Traps in Semiconductor Junctions," J.App
l.Phys.,50,pp.5484-5487,1979.）がある。これらのう
ち、前二者は、不純物濃度ＮＡを上げると減少する成分
である。拡散電流はＮＡを増加させると中性領域の少数
キャリア濃度が減少するために減少し、生成・再結合電
流はＮＡを大きくすると空乏層が短くなるために減少す
るからである。最後の成分は、シリコンのバンドギャッ
プ内の深い位置にある電子が熱エネルギーにより放出さ
れ伝導に寄与する確率が空乏層内の強い電界により増え
てリーク電流として観測されるもので、トンネル効果に
よるものである。この理論に従えば、リーク電流は空乏
層内の電界の強さに指数関数的依存性があるので、ＮＡ
を増加させるとそれに指数関数的に依存してリーク電流
が増えることになる。
ルボディの不純物濃度に指数関数的に依存して増加す
る。ｐｎ接合でのリーク電流成分には、拡散電流、生成
・再結合電流及び熱励起電界放出電流（Thermal Field
Emission Current）がある（G.Vincent, A.Chantre and
D.Bois, "Electric Field Effect on the Thermal Emi
ssion of Traps in Semiconductor Junctions," J.App
l.Phys.,50,pp.5484-5487,1979.）がある。これらのう
ち、前二者は、不純物濃度ＮＡを上げると減少する成分
である。拡散電流はＮＡを増加させると中性領域の少数
キャリア濃度が減少するために減少し、生成・再結合電
流はＮＡを大きくすると空乏層が短くなるために減少す
るからである。最後の成分は、シリコンのバンドギャッ
プ内の深い位置にある電子が熱エネルギーにより放出さ
れ伝導に寄与する確率が空乏層内の強い電界により増え
てリーク電流として観測されるもので、トンネル効果に
よるものである。この理論に従えば、リーク電流は空乏
層内の電界の強さに指数関数的依存性があるので、ＮＡ
を増加させるとそれに指数関数的に依存してリーク電流
が増えることになる。
【００２０】また、“０”データセルのしきい値Ｖｔｈ
０と、“１”データセルのしきい値Ｖｔｈ１の差で表さ
れる信号量ΔＶｔｈ＝｜Ｖｔｈ０−Ｖｔｈ１｜は、基板
バイアス効果に基づいて決まる。ＭＩＳＦＥＴが微細化
されて、しきい値のロールオフを抑えるべく、ゲート酸
化膜厚ｔｏｘを薄くすると、基板バイアス効果は弱まっ
てくる。このため、信号量ΔＶｔｈを確保するには、チ
ャネルボディの不純物濃度を高くする必要がある。従っ
て、信号量を大きくすることと、データ保持特性を良く
することは相容れない条件となる。
０と、“１”データセルのしきい値Ｖｔｈ１の差で表さ
れる信号量ΔＶｔｈ＝｜Ｖｔｈ０−Ｖｔｈ１｜は、基板
バイアス効果に基づいて決まる。ＭＩＳＦＥＴが微細化
されて、しきい値のロールオフを抑えるべく、ゲート酸
化膜厚ｔｏｘを薄くすると、基板バイアス効果は弱まっ
てくる。このため、信号量ΔＶｔｈを確保するには、チ
ャネルボディの不純物濃度を高くする必要がある。従っ
て、信号量を大きくすることと、データ保持特性を良く
することは相容れない条件となる。
【００２１】そこでこの発明では、微細化したときにも
リーク電流を抑え、優れたデータ保持特性が得られるよ
うに、完全空乏型ＭＩＳＦＥＴによりメモリセルを構成
する。ここで、完全空乏型ＭＩＳＦＥＴとは、ゲートに
電圧を印加してチャネルが形成されるときに、チャネル
ボディが完全空乏化（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）
するように、チャネルボディの不純物濃度と厚さが設定
されているものであり、以下これをＦＤ型ＭＩＳＦＥＴ
という。この様なＦＤ型ＭＩＳＦＥＴをメモリセルとし
て、主ゲートからの電界によりチャネルボディが完全空
乏化した状態で且つ、補助ゲートからの電界によりチャ
ネルボディの第２の面に多数キャリアを蓄積できる状態
を基準状態として、チャネルボディの第２の面に多数キ
ャリアが蓄積された第１データ状態と、チャネルボディ
の第２の面の多数キャリアを放出させた第２データ状態
とをダイナミックに記憶することができる。
リーク電流を抑え、優れたデータ保持特性が得られるよ
うに、完全空乏型ＭＩＳＦＥＴによりメモリセルを構成
する。ここで、完全空乏型ＭＩＳＦＥＴとは、ゲートに
電圧を印加してチャネルが形成されるときに、チャネル
ボディが完全空乏化（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）
するように、チャネルボディの不純物濃度と厚さが設定
されているものであり、以下これをＦＤ型ＭＩＳＦＥＴ
という。この様なＦＤ型ＭＩＳＦＥＴをメモリセルとし
て、主ゲートからの電界によりチャネルボディが完全空
乏化した状態で且つ、補助ゲートからの電界によりチャ
ネルボディの第２の面に多数キャリアを蓄積できる状態
を基準状態として、チャネルボディの第２の面に多数キ
ャリアが蓄積された第１データ状態と、チャネルボディ
の第２の面の多数キャリアを放出させた第２データ状態
とをダイナミックに記憶することができる。
【００２２】[実施の形態１]ＦＤ型ＭＩＳＦＥＴを用い
た実施の形態のメモリセル構造を図４に示す。シリコン
基板１１上にシリコン酸化膜等の絶縁膜１２が形成さ
れ、この絶縁膜１上にｐ型シリコン層１３が形成され
た、ＳＯＩ基板を用いている。絶縁膜１２は、シリコン
層１３の下に埋め込まれているため、以下これをＢＯＸ
（ＢｕｒｉｅｄＯｘｉｄｅ）層という。メモリセルＭＣ
は、ｐ型シリコン層１３にゲート絶縁膜１４を介して主
ゲート１５が形成され、主ゲート１５に自己整合され
て、シリコン層１３の底部に達するソース、ドレイン拡
散層１６，１７が形成されたｎチャネルＭＩＳＦＥＴで
ある。
た実施の形態のメモリセル構造を図４に示す。シリコン
基板１１上にシリコン酸化膜等の絶縁膜１２が形成さ
れ、この絶縁膜１上にｐ型シリコン層１３が形成され
た、ＳＯＩ基板を用いている。絶縁膜１２は、シリコン
層１３の下に埋め込まれているため、以下これをＢＯＸ
（ＢｕｒｉｅｄＯｘｉｄｅ）層という。メモリセルＭＣ
は、ｐ型シリコン層１３にゲート絶縁膜１４を介して主
ゲート１５が形成され、主ゲート１５に自己整合され
て、シリコン層１３の底部に達するソース、ドレイン拡
散層１６，１７が形成されたｎチャネルＭＩＳＦＥＴで
ある。
【００２３】ｐ型シリコン層１３は、後に具体的に説明
するように、表面にチャネルが形成されるゲート電圧を
印加したときに完全空乏化するように、ｐ型シリコン層
１３のアクセプタ濃度ＮＡと厚さｔＳｉが設定されてい
る。具体的に、ｐ型シリコン層１３の表面から延びる空
乏層の厚さは、フェルミポテンシャルをφF、シリコン
の誘電率をεSiとして、（４εSi・φF／ｑ・ＮＡ）1/2
で表されるから、完全空乏型ＭＩＳＦＥＴの条件は、
（４εSi・φF／ｑ・ＮＡ）1/2 ＞ｔＳｉとなる。
するように、表面にチャネルが形成されるゲート電圧を
印加したときに完全空乏化するように、ｐ型シリコン層
１３のアクセプタ濃度ＮＡと厚さｔＳｉが設定されてい
る。具体的に、ｐ型シリコン層１３の表面から延びる空
乏層の厚さは、フェルミポテンシャルをφF、シリコン
の誘電率をεSiとして、（４εSi・φF／ｑ・ＮＡ）1/2
で表されるから、完全空乏型ＭＩＳＦＥＴの条件は、
（４εSi・φF／ｑ・ＮＡ）1/2 ＞ｔＳｉとなる。
【００２４】また図の例では、シリコン基板１１をｐ型
として、シリコン基板１１のＢＯＸ層１２との界面に
は、ｐ型シリコン層１３からなるチャネルボディの裏面
に容量結合により所定の電界を与えるための補助ゲート
となるｎ+型拡散層１８が形成されている。ｎ+型拡散層
１８は、少なくともセルアレイ領域全体にまたがって共
通電極（バックプレート）として形成される。ここで
は、チャネルボディに裏面から負のバイアス電圧を印加
する場合を考えており、ｎ+型拡散層１８を補助ゲート
として形成したが、ｎ+型拡散層１８を形成せず、基板
１１自体を補助ゲートとしてもよいし、或いはｐ+型拡
散層を補助ゲートとして形成してもよい。
として、シリコン基板１１のＢＯＸ層１２との界面に
は、ｐ型シリコン層１３からなるチャネルボディの裏面
に容量結合により所定の電界を与えるための補助ゲート
となるｎ+型拡散層１８が形成されている。ｎ+型拡散層
１８は、少なくともセルアレイ領域全体にまたがって共
通電極（バックプレート）として形成される。ここで
は、チャネルボディに裏面から負のバイアス電圧を印加
する場合を考えており、ｎ+型拡散層１８を補助ゲート
として形成したが、ｎ+型拡散層１８を形成せず、基板
１１自体を補助ゲートとしてもよいし、或いはｐ+型拡
散層を補助ゲートとして形成してもよい。
【００２５】メモリセルＭＣは、各チャネルボディが横
方向にも互いに分離されたフローティングとなるよう
に、マトリクス配列される。補助ゲートとしてのｎ+型
層１８はセルアレイ全体に形成され、セルアレイの周辺
で、ＢＯＸ層１２及びこの上に形成される層間絶縁膜１
９に埋め込まれた多結晶シリコン等のコンタクトプラグ
２０により、上部に補助ゲート端子が設けられる。
方向にも互いに分離されたフローティングとなるよう
に、マトリクス配列される。補助ゲートとしてのｎ+型
層１８はセルアレイ全体に形成され、セルアレイの周辺
で、ＢＯＸ層１２及びこの上に形成される層間絶縁膜１
９に埋め込まれた多結晶シリコン等のコンタクトプラグ
２０により、上部に補助ゲート端子が設けられる。
【００２６】具体的な例を挙げると、ゲート長はＬ＝７
０ｎｍ、ゲート絶縁膜厚は、ｔｏｘ＝１０ｎｍとし、ｐ
型シリコン層１３（チャネルボディ）のアクセプタ濃度
は、ＮＡ＝１．０×１０15ｃｍ-3程度と非常に低濃度に
する。更に、シリコン層１３の厚さは、ｔＳｉ＝２５〜
５０ｎｍ程度とする。また、ＢＯＸ層１２は、３０〜５
０ｎｍと比較的薄くして、裏面からのチャネルボディへ
の電界印加を容易にする。
０ｎｍ、ゲート絶縁膜厚は、ｔｏｘ＝１０ｎｍとし、ｐ
型シリコン層１３（チャネルボディ）のアクセプタ濃度
は、ＮＡ＝１．０×１０15ｃｍ-3程度と非常に低濃度に
する。更に、シリコン層１３の厚さは、ｔＳｉ＝２５〜
５０ｎｍ程度とする。また、ＢＯＸ層１２は、３０〜５
０ｎｍと比較的薄くして、裏面からのチャネルボディへ
の電界印加を容易にする。
【００２７】この様な条件でメモリセルは、ＦＤ型ＭＩ
ＳＦＥＴとなる。表面チャネルが形成されるときのバン
ド構造を図３に対応させて示すと、図５のようになり、
主ゲートに与える電圧がＶｆｇ＝Ｖｔｈでチャネルボデ
ィは完全空乏化する。但しここでは、ｐ型シリコン基板
が直接ＢＯＸ層２に接触する場合を示している。この様
な完全空乏化の条件を満たした上で更に、補助ゲートか
らのバイアス電圧Ｖｂｇの印加によって、完全空乏化し
たチャネルボディ裏面にホールを蓄積できる状態を形成
する。言い換えれば、主ゲートからの電界によってチャ
ネルボディを完全空乏化し且つ、このチャネルボディの
裏面に再びホール蓄積層（ｐ型反転層）が形成される状
態を、補助ゲートからのバイアス電圧Ｖｂｇの印加によ
り実現する。この様子を、図５に対応させて、図６に示
す。
ＳＦＥＴとなる。表面チャネルが形成されるときのバン
ド構造を図３に対応させて示すと、図５のようになり、
主ゲートに与える電圧がＶｆｇ＝Ｖｔｈでチャネルボデ
ィは完全空乏化する。但しここでは、ｐ型シリコン基板
が直接ＢＯＸ層２に接触する場合を示している。この様
な完全空乏化の条件を満たした上で更に、補助ゲートか
らのバイアス電圧Ｖｂｇの印加によって、完全空乏化し
たチャネルボディ裏面にホールを蓄積できる状態を形成
する。言い換えれば、主ゲートからの電界によってチャ
ネルボディを完全空乏化し且つ、このチャネルボディの
裏面に再びホール蓄積層（ｐ型反転層）が形成される状
態を、補助ゲートからのバイアス電圧Ｖｂｇの印加によ
り実現する。この様子を、図５に対応させて、図６に示
す。
【００２８】図６に示すように、主ゲートの電圧Ｖｆｇ
と補助ゲートの電圧Ｖｂｇにより、完全空乏化したチャ
ネルボディの底部にホールを蓄積可能とした状態をメモ
リセルの基準状態とする。この基準状態は、そのまま時
間が経過すれば、チャネルボディ底部にホールが蓄積さ
れた熱平衡状態となり、これを“１”データ保持状態と
する。“０”データ書き込みは、ドレインとチャネルボ
ディの間に順方向電流を流して、チャネルボディのホー
ルを放出した状態（即ち、チャネルボディが完全空乏化
した非平衡状態）とし、“０”データセルに“１”デー
タを書き込むには、５極管動作によりインパクトイオン
化を起こして、チャネルボディの底部にホールを蓄積し
た状態とする。
と補助ゲートの電圧Ｖｂｇにより、完全空乏化したチャ
ネルボディの底部にホールを蓄積可能とした状態をメモ
リセルの基準状態とする。この基準状態は、そのまま時
間が経過すれば、チャネルボディ底部にホールが蓄積さ
れた熱平衡状態となり、これを“１”データ保持状態と
する。“０”データ書き込みは、ドレインとチャネルボ
ディの間に順方向電流を流して、チャネルボディのホー
ルを放出した状態（即ち、チャネルボディが完全空乏化
した非平衡状態）とし、“０”データセルに“１”デー
タを書き込むには、５極管動作によりインパクトイオン
化を起こして、チャネルボディの底部にホールを蓄積し
た状態とする。
【００２９】この実施の形態によるメモリセルのしきい
値電圧Ｖｔｈを考える。主ゲートからの電界によりシリ
コン層１３が完全空乏化した状態で、補助ゲートに電圧
Ｖｂｇを与えてＢＯＸ層１２に接したシリコン層１３の
裏面の電位を下げると、多数キャリア（この場合正孔）
を蓄積した状態を得ることができる。この状態でのＭＩ
ＳＦＥＴの表面チャネルについてのしきい値電圧Ｖｔｈ
ａｃｃは、シリコン層１３の裏面の電位が固定されて補
助ゲートからチャネルボディへの容量結合がないため、
下記数１で表される。
値電圧Ｖｔｈを考える。主ゲートからの電界によりシリ
コン層１３が完全空乏化した状態で、補助ゲートに電圧
Ｖｂｇを与えてＢＯＸ層１２に接したシリコン層１３の
裏面の電位を下げると、多数キャリア（この場合正孔）
を蓄積した状態を得ることができる。この状態でのＭＩ
ＳＦＥＴの表面チャネルについてのしきい値電圧Ｖｔｈ
ａｃｃは、シリコン層１３の裏面の電位が固定されて補
助ゲートからチャネルボディへの容量結合がないため、
下記数１で表される。
【００３０】
【数１】Ｖthacc＝φFB＋（１＋Ｃsi／Ｃox）・２φF−
Ｑdep／２Ｃox−（Ｃsi／Ｃox）・φbs
Ｑdep／２Ｃox−（Ｃsi／Ｃox）・φbs
【００３１】ここで、φFBはｎ型ポリシリコンからなる
主ゲート１５とｐ型シリコン層１３（チャネルボディ）
のＭＯＳ構造でのフラットバンド電圧、φFはフェルミ
ポテンシャル、φbsはチャネルボディ裏面の電位、Ｃsi
はチャネルボディの容量（＝εｓ／ｔＳｉ）、Ｃoxは、
ゲート絶縁膜の容量（＝εox／ｔox）、Ｑdepは完全空
乏化したチャネルボディの空間電荷量（＝−ｑ・ＮＡ・
ｔＳｉ）である。
主ゲート１５とｐ型シリコン層１３（チャネルボディ）
のＭＯＳ構造でのフラットバンド電圧、φFはフェルミ
ポテンシャル、φbsはチャネルボディ裏面の電位、Ｃsi
はチャネルボディの容量（＝εｓ／ｔＳｉ）、Ｃoxは、
ゲート絶縁膜の容量（＝εox／ｔox）、Ｑdepは完全空
乏化したチャネルボディの空間電荷量（＝−ｑ・ＮＡ・
ｔＳｉ）である。
【００３２】一方、補助ゲート電圧Ｖbgがシリコン層１
３の裏面に多数キャリア（正孔）を蓄積させるに必要な
電界を与えない条件の下では、シリコン層１３は完全に
空乏化されているために、表面トランジスタのしきい値
電圧は、シリコン層１３の裏面からの補助ゲートによる
容量結合の影響を受ける。即ち、ＢＯＸ膜１２の膜厚ｔ
BOXとＶbgの値に依存して、しきい値電圧が変わる。こ
の場合のしきい値をＶthdepとすれば、下記数２により
表される。
３の裏面に多数キャリア（正孔）を蓄積させるに必要な
電界を与えない条件の下では、シリコン層１３は完全に
空乏化されているために、表面トランジスタのしきい値
電圧は、シリコン層１３の裏面からの補助ゲートによる
容量結合の影響を受ける。即ち、ＢＯＸ膜１２の膜厚ｔ
BOXとＶbgの値に依存して、しきい値電圧が変わる。こ
の場合のしきい値をＶthdepとすれば、下記数２により
表される。
【００３３】
【数２】Ｖthdep＝Ｖthacc−（Ｃbox／Ｃox）／（１＋
Ｃbox／Ｃsi）・（Ｖbg−Ｖbgacc）
Ｃbox／Ｃsi）・（Ｖbg−Ｖbgacc）
【００３４】ここで、Ｖbgaccは、シリコン層１３の裏
面に多数キャリア（正孔）を蓄積させるのに必要な補助
ゲート電圧Ｖbgの値であり、以下の式で与えられる。
面に多数キャリア（正孔）を蓄積させるのに必要な補助
ゲート電圧Ｖbgの値であり、以下の式で与えられる。
【００３５】
【数３】Ｖbgacc＝φFB−Ｃsi／Ｃbox・２φF−Ｑdep／
２Ｃbox＋（１＋Ｃsi／Ｃbox）・φbs
２Ｃbox＋（１＋Ｃsi／Ｃbox）・φbs
【００３６】ここで、φbsはシリコン層１３の裏面のポ
テンシャルであるが、多数キャリア（正孔）が蓄積され
て落ち着いている熱平衡状態では、φbs1＝０Ｖであ
る。この状態は、主ゲートにシリコン層１３が完全空乏
化するに必要な電圧を与えると共に、補助ゲートにＶbg
accを与えて得られる安定状態であり、またメモリセル
を５極管領域で動作させて、多数キャリアを発生させ
て、“１”データを書き込んだ状態でもある。一方、
“０”データを書き込んだ状態、つまりビット線とチャ
ネルボディのｐｎ接合を順方向にバアイスし、蓄積され
ていた多数キャリア（正孔）を引き抜いて、熱平衡状態
からずらした状態では、シリコン層１３の裏面のポテン
シャルφbsは、０Ｖではなく、負の値になる。この
“０”データ状態のシリコン層１３の裏面のポテンシャ
ルφbsを、いまの場合、デバイスシミュレーションの結
果から、φbs0＝−１．５７×φFと仮定する。
テンシャルであるが、多数キャリア（正孔）が蓄積され
て落ち着いている熱平衡状態では、φbs1＝０Ｖであ
る。この状態は、主ゲートにシリコン層１３が完全空乏
化するに必要な電圧を与えると共に、補助ゲートにＶbg
accを与えて得られる安定状態であり、またメモリセル
を５極管領域で動作させて、多数キャリアを発生させ
て、“１”データを書き込んだ状態でもある。一方、
“０”データを書き込んだ状態、つまりビット線とチャ
ネルボディのｐｎ接合を順方向にバアイスし、蓄積され
ていた多数キャリア（正孔）を引き抜いて、熱平衡状態
からずらした状態では、シリコン層１３の裏面のポテン
シャルφbsは、０Ｖではなく、負の値になる。この
“０”データ状態のシリコン層１３の裏面のポテンシャ
ルφbsを、いまの場合、デバイスシミュレーションの結
果から、φbs0＝−１．５７×φFと仮定する。
【００３７】以上の式を用いて、ｔox＝１０ｎｍ、ｔBO
X＝３０ｎｍ、ｔＳｉ＝２５ｎｍ、ＮＡ＝１．０×１０
15ｃｍ-3、室温（３００Ｋ）の場合について、しきい値
Ｖｔｈと補助ゲート電圧Ｖbgの関係を求めると、図７の
結果が得られる。この図７から、Ｖbgが−３Ｖよりも正
側にある場合は、多数キャリア（正孔）がシリコン裏面
に蓄積されないために、ボディは完全空乏化された状態
になり、メモリ機能は発現しない。即ち、“１”データ
書き込み動作を行って、多数キャリアを生成したとして
も、蓄積されることなく、直ちにドレイン或いはソース
に放出されてしまう。
X＝３０ｎｍ、ｔＳｉ＝２５ｎｍ、ＮＡ＝１．０×１０
15ｃｍ-3、室温（３００Ｋ）の場合について、しきい値
Ｖｔｈと補助ゲート電圧Ｖbgの関係を求めると、図７の
結果が得られる。この図７から、Ｖbgが−３Ｖよりも正
側にある場合は、多数キャリア（正孔）がシリコン裏面
に蓄積されないために、ボディは完全空乏化された状態
になり、メモリ機能は発現しない。即ち、“１”データ
書き込み動作を行って、多数キャリアを生成したとして
も、蓄積されることなく、直ちにドレイン或いはソース
に放出されてしまう。
【００３８】Ｖbgを−３Ｖより負に大きくしてゆくと、
補助ゲート側からの電界により多数キャリア（正孔）が
蓄積できるようになり、徐々にメモリとしての機能が発
現してくる。これは、別の見方をすれば、Ｖbgが−３Ｖ
より大きいときには、このセル構造は非平衡状態が存在
し得ない安定な状態（完全空乏化状態）を保つが、Ｖbg
をより負にすると、非平衡状態が存在し得る不安定な状
態に遷移することを意味している。この不安定状態を含
むシステムをＤＲＡＭセルとして利用したのがこの発明
の素子であるということができる。即ち、所定の正の主
ゲート電圧Ｖｆｇと負の補助ゲート電圧Ｖｂｇを与えて
“１”データを保持している状態（Ｖｔｈが低い状態）
は熱平衡状態であり、“０”データ状態（Ｖｔｈが高い
状態）は、蓄積していた多数キャリアを少なくとも一部
放出させた非平衡状態であって、この状態は長時間保持
すれば“１”データに戻る不安定状態である。
補助ゲート側からの電界により多数キャリア（正孔）が
蓄積できるようになり、徐々にメモリとしての機能が発
現してくる。これは、別の見方をすれば、Ｖbgが−３Ｖ
より大きいときには、このセル構造は非平衡状態が存在
し得ない安定な状態（完全空乏化状態）を保つが、Ｖbg
をより負にすると、非平衡状態が存在し得る不安定な状
態に遷移することを意味している。この不安定状態を含
むシステムをＤＲＡＭセルとして利用したのがこの発明
の素子であるということができる。即ち、所定の正の主
ゲート電圧Ｖｆｇと負の補助ゲート電圧Ｖｂｇを与えて
“１”データを保持している状態（Ｖｔｈが低い状態）
は熱平衡状態であり、“０”データ状態（Ｖｔｈが高い
状態）は、蓄積していた多数キャリアを少なくとも一部
放出させた非平衡状態であって、この状態は長時間保持
すれば“１”データに戻る不安定状態である。
【００３９】メモリ動作を、補助ゲート電圧Ｖｂｇが十
分に低く、“０”データ，“１”データ共に多数キャリ
ア（正孔）が蓄積された状態にして行うとすれば、信号
量ΔＶｔｈは、数１から、次の数４で表される。
分に低く、“０”データ，“１”データ共に多数キャリ
ア（正孔）が蓄積された状態にして行うとすれば、信号
量ΔＶｔｈは、数１から、次の数４で表される。
【００４０】
【数４】ΔＶｔｈ＝（Ｃsi／Ｃox）・Δφbs
【００４１】Δφbsは“０”データ状態と“１”データ
状態でのシリコン裏面のポテンシャル差である。これよ
り、信号量を増大させるためには、ＣsiとＣoxの比、言
い換えると、ｔox／ｔSiを大きくするか、Δφbsを大き
くすればよいことが分かる。前者はデバイス構造につい
ての条件、後者は”０”データ書き込み時のビット線電
位を十分マイナスにすれば効果があることを意味してい
る。
状態でのシリコン裏面のポテンシャル差である。これよ
り、信号量を増大させるためには、ＣsiとＣoxの比、言
い換えると、ｔox／ｔSiを大きくするか、Δφbsを大き
くすればよいことが分かる。前者はデバイス構造につい
ての条件、後者は”０”データ書き込み時のビット線電
位を十分マイナスにすれば効果があることを意味してい
る。
【００４２】数４から明らかなように、この実施の形態
のメモリの場合は信号量は、ＰＤ型ＭＩＳＦＥＴを用い
た場合と異なり、チャネルボディの不純物濃度に依存し
ていない。Ｃoxを小さく、従ってゲート酸化膜厚ｔoxを
厚くすれば信号が増えるという状況は同じであるが、Ｐ
Ｄ型ＭＩＳＦＥＴの場合はショートチャンネル効果が大
きく、ｔoxは厚く出来ない。
のメモリの場合は信号量は、ＰＤ型ＭＩＳＦＥＴを用い
た場合と異なり、チャネルボディの不純物濃度に依存し
ていない。Ｃoxを小さく、従ってゲート酸化膜厚ｔoxを
厚くすれば信号が増えるという状況は同じであるが、Ｐ
Ｄ型ＭＩＳＦＥＴの場合はショートチャンネル効果が大
きく、ｔoxは厚く出来ない。
【００４３】これに対して、ＦＤ型ＭＩＳＦＥＴを用い
るこの実施の形態では、ショートチャンネル効果が大幅
に改善するので、ｔoxは厚く設定することが可能とな
る。また、構造的に見て、信号量がｔox／ｔSiのみに依
存するということは、チャンネル長を将来更に縮小した
場合でもこの比さえ保つように比例縮小すれば信号量は
一定に保てるということを意味し、微細化が可能である
ことを示している。
るこの実施の形態では、ショートチャンネル効果が大幅
に改善するので、ｔoxは厚く設定することが可能とな
る。また、構造的に見て、信号量がｔox／ｔSiのみに依
存するということは、チャンネル長を将来更に縮小した
場合でもこの比さえ保つように比例縮小すれば信号量は
一定に保てるということを意味し、微細化が可能である
ことを示している。
【００４４】実際に、２次元のデバイスシミュレーショ
ンによりメモリ動作を検証した結果を以下に示す。デバ
イスパラメータは、ゲート長Ｌ＝７０ｎｍ、ゲート酸化
膜厚ｔox＝１０ｎｍ、ＢＯＸ層厚ｔBOX＝３０ｎｍ、シ
リコン層厚ｔSi＝２５ｎｍ、アクセプタ濃度ＮＡ＝１．
０×１０15ｃｍ-3、Ｖｂｇ＝−５Ｖである。
ンによりメモリ動作を検証した結果を以下に示す。デバ
イスパラメータは、ゲート長Ｌ＝７０ｎｍ、ゲート酸化
膜厚ｔox＝１０ｎｍ、ＢＯＸ層厚ｔBOX＝３０ｎｍ、シ
リコン層厚ｔSi＝２５ｎｍ、アクセプタ濃度ＮＡ＝１．
０×１０15ｃｍ-3、Ｖｂｇ＝−５Ｖである。
【００４５】図８は、“０”ライトと引き続く“０”リ
ードを行った場合であり、図９は、“１”ライトと引き
続く“１”リードを行った場合である。図８の場合、ゲ
ートを−４Ｖから１Ｖに立ち上げ、これに遅れてドレイ
ンを０Ｖから−１．５Ｖに引き下げて、“０”データ書
き込みを行っている。そして、ゲートを−４Ｖに戻し、
ドレインをほぼ０Ｖに戻したタイミング２．５Ｅ−０８
がデータ保持状態を示しており、その後再度ゲートを立
ち上げて読み出しを行っている。
ードを行った場合であり、図９は、“１”ライトと引き
続く“１”リードを行った場合である。図８の場合、ゲ
ートを−４Ｖから１Ｖに立ち上げ、これに遅れてドレイ
ンを０Ｖから−１．５Ｖに引き下げて、“０”データ書
き込みを行っている。そして、ゲートを−４Ｖに戻し、
ドレインをほぼ０Ｖに戻したタイミング２．５Ｅ−０８
がデータ保持状態を示しており、その後再度ゲートを立
ち上げて読み出しを行っている。
【００４６】図９の場合、ゲートを−４Ｖから１Ｖに立
ち上げ、これに遅れてドレインを０Ｖから１．５Ｖに立
ち上げて、“１”データ書き込みを行っている。そし
て、ゲートを−４Ｖに戻し、ドレインをほぼ０Ｖに戻し
たタイミング２．５Ｅ−０８がデータ保持状態を示して
おり、その後再度ゲートを立ち上げて読み出しを行って
いる。ソース（固定電位線）はいずれの場合も０Ｖであ
る。
ち上げ、これに遅れてドレインを０Ｖから１．５Ｖに立
ち上げて、“１”データ書き込みを行っている。そし
て、ゲートを−４Ｖに戻し、ドレインをほぼ０Ｖに戻し
たタイミング２．５Ｅ−０８がデータ保持状態を示して
おり、その後再度ゲートを立ち上げて読み出しを行って
いる。ソース（固定電位線）はいずれの場合も０Ｖであ
る。
【００４７】図８及び図９において、ボディ電位として
示しているのは、チャネルボディの真中（チャンネル長
方向とシリコン深さ方向の真中）での正孔の擬フェルミ
ポテンシャルを表している。図１０は、それぞれの読み
出し時の、ドレイン電流Ｉｄｓ−ゲート電圧Ｖｇｓ特性
であり、Ｉｄｓ０，Ｉｄｓ０がそれぞれ、“０”ライト
／リード，“１”ライト／リード時の特性である。以上
の結果から、データ読み出し時の信号量ΔＶｔｈは５０
０ｍＶ位取れており、十分な信号量が確保できているこ
とがわかる。
示しているのは、チャネルボディの真中（チャンネル長
方向とシリコン深さ方向の真中）での正孔の擬フェルミ
ポテンシャルを表している。図１０は、それぞれの読み
出し時の、ドレイン電流Ｉｄｓ−ゲート電圧Ｖｇｓ特性
であり、Ｉｄｓ０，Ｉｄｓ０がそれぞれ、“０”ライト
／リード，“１”ライト／リード時の特性である。以上
の結果から、データ読み出し時の信号量ΔＶｔｈは５０
０ｍＶ位取れており、十分な信号量が確保できているこ
とがわかる。
【００４８】図１１は、補助ゲート電圧Ｖｂｇを変化さ
せて同様のデバイスシミュレーションを行って得られた
“０”データのＶｔｈ０と“１”データのＶｔｈ１の補
助ゲート電圧Ｖｂｇ依存性を示している。これは、理論
計算による図７と良い一致を示している。
せて同様のデバイスシミュレーションを行って得られた
“０”データのＶｔｈ０と“１”データのＶｔｈ１の補
助ゲート電圧Ｖｂｇ依存性を示している。これは、理論
計算による図７と良い一致を示している。
【００４９】［実施の形態２］図１２は、別の実施の形
態によるメモリセルＭＣの断面構造を、図４に対応させ
て示している。この実施の形態では、ＢＯＸ層１２の下
に、拡散層１８に代わって、ｐ+型多結晶シリコン層２
１を埋め込んで、これを補助ゲートとしたものである。
ｐ+型多結晶シリコン層２１は少なくともセルアレイ領
域全体にまたがる共通電極として形成すればよい。
態によるメモリセルＭＣの断面構造を、図４に対応させ
て示している。この実施の形態では、ＢＯＸ層１２の下
に、拡散層１８に代わって、ｐ+型多結晶シリコン層２
１を埋め込んで、これを補助ゲートとしたものである。
ｐ+型多結晶シリコン層２１は少なくともセルアレイ領
域全体にまたがる共通電極として形成すればよい。
【００５０】［実施の形態３］図１３は、別の実施の形
態によるメモリセル構造を、図１２に対応させて示して
いる。この実施の形態では、ＢＯＸ層１２が厚く、その
内部に補助ゲートとなる多結晶シリコン層２１を埋設し
ている。この場合も、多結晶シリコン層２１は少なくと
もセルアレイ領域全体にまたがる共通電極として埋め込
み形成すればよい。
態によるメモリセル構造を、図１２に対応させて示して
いる。この実施の形態では、ＢＯＸ層１２が厚く、その
内部に補助ゲートとなる多結晶シリコン層２１を埋設し
ている。この場合も、多結晶シリコン層２１は少なくと
もセルアレイ領域全体にまたがる共通電極として埋め込
み形成すればよい。
【００５１】［実施の形態４］図１４は、図１３の構造
を僅かに変形した実施の形態である。この実施の形態で
は、ＢＯＸ層１２に埋め込まれる多結晶シリコン層２１
を、ゲート電極１５からなるワード線ＷＬと並行するス
トライプ状のプレート線（補助ワード線）として形成し
ている。多結晶シリコン層２１は、ワード線方向に端
部、例えばワード線ドライバが配置される側と反対側の
端部で、コンタクトプラグ２０により補助ゲート電圧Ｖ
ｂｇの印加端子に接続される。
を僅かに変形した実施の形態である。この実施の形態で
は、ＢＯＸ層１２に埋め込まれる多結晶シリコン層２１
を、ゲート電極１５からなるワード線ＷＬと並行するス
トライプ状のプレート線（補助ワード線）として形成し
ている。多結晶シリコン層２１は、ワード線方向に端
部、例えばワード線ドライバが配置される側と反対側の
端部で、コンタクトプラグ２０により補助ゲート電圧Ｖ
ｂｇの印加端子に接続される。
【００５２】なお、図１４に示すように、補助ゲートを
ストライプ状に分離する構造は、図４の実施の形態の拡
散層１８や図１２の実施の形態の多結晶シリコン層２１
の場合にも同様に採用することができる。
ストライプ状に分離する構造は、図４の実施の形態の拡
散層１８や図１２の実施の形態の多結晶シリコン層２１
の場合にも同様に採用することができる。
【００５３】［実施の形態５］ここまでの実施の形態で
は、ＭＩＳＦＥＴとして、基板面と平行にチャネルが形
成される横型ＭＩＳＦＥＴを用いたが、基板面と垂直方
向にチャネルを形成する縦型ＭＩＳＦＥＴを用いること
もできる。その様な実施の形態の２メモリセル部の断面
構造を図１５に示す。
は、ＭＩＳＦＥＴとして、基板面と平行にチャネルが形
成される横型ＭＩＳＦＥＴを用いたが、基板面と垂直方
向にチャネルを形成する縦型ＭＩＳＦＥＴを用いること
もできる。その様な実施の形態の２メモリセル部の断面
構造を図１５に示す。
【００５４】ｐ型シリコン基板３１の全面にｎ型層３２
が形成されており、このｎ型層３２上の各メモリセル領
域に、柱状のｐ型シリコン層３３がパターン形成されて
いる。ｎ型層３２は、全メモリセルの共通ソースとな
る。ｐ型シリコン層３２がフローティングのチャネルボ
ディであり、その一側面にゲート絶縁膜３５を介して対
向する主ゲート３６が形成され、他方の側面にはゲート
絶縁膜３７を介して対向する補助ゲート３８が形成され
る。ここでは隣接するメモリセルＭＣが補助ゲート３８
を共有する場合を示している。主ゲート３６及び補助ゲ
ート３８はそれぞれ、ワード線ＷＬ及びプレート線ＰＬ
として、一方向に並行して連続的に配設される。各ｐ型
シリコン層３３の上面にはドレイン拡散層３４が形成さ
れる。層間絶縁膜４０の上に、各ドレイン２４に接続さ
れるビット線４１が配設される。
が形成されており、このｎ型層３２上の各メモリセル領
域に、柱状のｐ型シリコン層３３がパターン形成されて
いる。ｎ型層３２は、全メモリセルの共通ソースとな
る。ｐ型シリコン層３２がフローティングのチャネルボ
ディであり、その一側面にゲート絶縁膜３５を介して対
向する主ゲート３６が形成され、他方の側面にはゲート
絶縁膜３７を介して対向する補助ゲート３８が形成され
る。ここでは隣接するメモリセルＭＣが補助ゲート３８
を共有する場合を示している。主ゲート３６及び補助ゲ
ート３８はそれぞれ、ワード線ＷＬ及びプレート線ＰＬ
として、一方向に並行して連続的に配設される。各ｐ型
シリコン層３３の上面にはドレイン拡散層３４が形成さ
れる。層間絶縁膜４０の上に、各ドレイン２４に接続さ
れるビット線４１が配設される。
【００５５】この実施の形態の場合も、ｐ型シリコン層
３３の厚さ（横方向の幅）及び不純物濃度を選んでＦＤ
型ＭＩＳＦＥＴとして、先の実施の形態と同様の動作が
可能である。
３３の厚さ（横方向の幅）及び不純物濃度を選んでＦＤ
型ＭＩＳＦＥＴとして、先の実施の形態と同様の動作が
可能である。
【００５６】［実施の形態６］図１６は、横型ＭＩＳＦ
ＥＴであるが、チャネルボディの底面の電位制御を行う
補助ゲートを、直接底面には対向させず、側面の底面寄
りの部分に対向させるようにしたものである。ＢＯＸ層
１２の底部にｐ+型拡散層１８が形成されているのは、
図４と同様であるが、ＢＯＸ層１２は厚い。そこで、図
１６のワード線ＷＬに沿った断面に示したように、ＢＯ
Ｘ層１２内に、ｐ型シリコン層１３の底部側面にゲート
絶縁膜２３を介して対向するような多結晶シリコン層２
２を埋め込んでいる。ここでは、多結晶シリコン層２２
は、ｐ型シリコン層１３の両側に埋め込まれており、底
部がｎ+型拡散層１８に接続されている。従って、多結
晶シリコン層２２が、ｐ型シリコン層１３の底部を容量
結合により電位制御する補助ゲートとなる。
ＥＴであるが、チャネルボディの底面の電位制御を行う
補助ゲートを、直接底面には対向させず、側面の底面寄
りの部分に対向させるようにしたものである。ＢＯＸ層
１２の底部にｐ+型拡散層１８が形成されているのは、
図４と同様であるが、ＢＯＸ層１２は厚い。そこで、図
１６のワード線ＷＬに沿った断面に示したように、ＢＯ
Ｘ層１２内に、ｐ型シリコン層１３の底部側面にゲート
絶縁膜２３を介して対向するような多結晶シリコン層２
２を埋め込んでいる。ここでは、多結晶シリコン層２２
は、ｐ型シリコン層１３の両側に埋め込まれており、底
部がｎ+型拡散層１８に接続されている。従って、多結
晶シリコン層２２が、ｐ型シリコン層１３の底部を容量
結合により電位制御する補助ゲートとなる。
【００５７】この実施の形態によっても、先の実施の形
態と同様のメモリ動作が可能であることが、シミュレー
ションにより実証された。以下に、その３次元のデバイ
スシミュレーションの結果を示す。パラメータは、ゲー
ト長Ｌ及びゲート幅ＷがＬ＝Ｗ＝０．１７５ｕｍ、主ゲ
ート側のゲート酸化膜厚ｔoxf＝６．５ｎｍ、チャネル
ボディのアクセプタ濃度ＮＡ＝１．０×１０5ｃｍ-3、
主ゲート１５及び補助ゲート２２共にｎ+型多結晶シリ
コン、補助ゲート電圧Ｖｂｇ＝−４Ｖ、補助ゲート側の
ゲート酸化膜厚ｔoxb＝１５ｎｍ、シリコン層１３の厚
さｔＳｉ＝１４０ｎｍ、ＢＯＸ層厚ｔＢＯＸ＝２００ｎ
ｍである。側面の多結晶シリコン層２２は、チャネルボ
ディの高さの丁度真中まで埋められているものとした。
態と同様のメモリ動作が可能であることが、シミュレー
ションにより実証された。以下に、その３次元のデバイ
スシミュレーションの結果を示す。パラメータは、ゲー
ト長Ｌ及びゲート幅ＷがＬ＝Ｗ＝０．１７５ｕｍ、主ゲ
ート側のゲート酸化膜厚ｔoxf＝６．５ｎｍ、チャネル
ボディのアクセプタ濃度ＮＡ＝１．０×１０5ｃｍ-3、
主ゲート１５及び補助ゲート２２共にｎ+型多結晶シリ
コン、補助ゲート電圧Ｖｂｇ＝−４Ｖ、補助ゲート側の
ゲート酸化膜厚ｔoxb＝１５ｎｍ、シリコン層１３の厚
さｔＳｉ＝１４０ｎｍ、ＢＯＸ層厚ｔＢＯＸ＝２００ｎ
ｍである。側面の多結晶シリコン層２２は、チャネルボ
ディの高さの丁度真中まで埋められているものとした。
【００５８】図１７及び図１８はそれぞれ、実施の形態
１の図８及び図９に対応する、“０”ライト／リード及
び“１”ライト／リードの動作波形である。また、図１
９は、図１０に対応する読み出し時のドレイン電流Ｉｄ
ｓ−ゲート電圧Ｖｇｓ特性である。この実施の形態での
信号量は、ΔＶｔｈ＝２５０ｍＶであった。
１の図８及び図９に対応する、“０”ライト／リード及
び“１”ライト／リードの動作波形である。また、図１
９は、図１０に対応する読み出し時のドレイン電流Ｉｄ
ｓ−ゲート電圧Ｖｇｓ特性である。この実施の形態での
信号量は、ΔＶｔｈ＝２５０ｍＶであった。
【００５９】ここまでの実施の形態では、ｐ型シリコン
からなるチャネルボディを持つｎチャネルＭＩＳＦＥＴ
を用いた。これに対して、実質的に不純物を含まない真
性シリコンをチャネルボディとするＭＩＳＦＥＴを用い
ることも可能である。こうすれば、チャネルボディにお
ける不純物拡散による結晶の不整合などに起因するリー
ク電流がなくなり、データ保持特性は更に改善される。
ＭＩＳＦＥＴのしきい値Ｖｔｈを正の値にするために
は、主ゲートにｐ+型多結晶シリコンを用いることが必
要になる。但し、しきい値Ｖｔｈがマイナスであって
も、ワード線レベル、ビット線レベル、ソースレベルな
どを、全て約−１Ｖ下げた状態で動作させれば良いの
で、主ゲートにｎ+型多結晶シリコンを用いてもよい。
からなるチャネルボディを持つｎチャネルＭＩＳＦＥＴ
を用いた。これに対して、実質的に不純物を含まない真
性シリコンをチャネルボディとするＭＩＳＦＥＴを用い
ることも可能である。こうすれば、チャネルボディにお
ける不純物拡散による結晶の不整合などに起因するリー
ク電流がなくなり、データ保持特性は更に改善される。
ＭＩＳＦＥＴのしきい値Ｖｔｈを正の値にするために
は、主ゲートにｐ+型多結晶シリコンを用いることが必
要になる。但し、しきい値Ｖｔｈがマイナスであって
も、ワード線レベル、ビット線レベル、ソースレベルな
どを、全て約−１Ｖ下げた状態で動作させれば良いの
で、主ゲートにｎ+型多結晶シリコンを用いてもよい。
【００６０】図２０は、真性シリコンをチャネルボディ
として用いたＭＩＳＦＥＴの場合の“０”，“１”デー
タのしきい値Ｖｔｈ０，Ｖｔｈ１と補助ゲート電圧Ｖｂ
ｇの関係を計算した結果を図１１に対応させて示してい
る。この場合、ｐ+型多結晶シリコンゲートを仮定して
いる。
として用いたＭＩＳＦＥＴの場合の“０”，“１”デー
タのしきい値Ｖｔｈ０，Ｖｔｈ１と補助ゲート電圧Ｖｂ
ｇの関係を計算した結果を図１１に対応させて示してい
る。この場合、ｐ+型多結晶シリコンゲートを仮定して
いる。
【００６１】補助ゲート電圧Ｖｂｇの値は、“１”デー
タセルのチャネルボディに多数キャリアが蓄積できる値
よりも負側でなければならない。また、補助ゲート電圧
Ｖｂｇを、“０”データセルのチャネルボディにも多数
キャリアが蓄積できる値（図２０では、Ｖｂｇ＝−２
Ｖ）よりも負側にすると、信号量ΔＶｔｈは最大にな
る。しかし、データ保持時間を大きくするためには、
“０”データセルのチャネルボディ内のドレイン，ソー
ス接合部の電界が小さいことが重要である。その意味か
らは、“０”データセルのチャネルボディは、底面電位
を大きく負方向に引き下げることなく、多数キャリアが
蓄積されない完全空乏状態となるようにすることが好ま
しい。そのためには、補助ゲート電圧Ｖｂｇは、“０”
データセルのチャネルボディに多数キャリアが蓄積され
る値と、“１”データセルのチャネルボディに多数キャ
リアが蓄積される値の間の値に設定すればよい。具体的
に図２０の結果からは、−２．０Ｖ＜Ｖｂｇ＜０．５Ｖ
の範囲に設定する。但し、データ保持時間が要求される
仕様の値より大きくとれるのであれば、“０”データセ
ルのチャネルボディにも多数キャリアが蓄積できる値よ
りも小さい電圧Ｖｂｇに設定して、信号量を最大にする
ことも望ましい。
タセルのチャネルボディに多数キャリアが蓄積できる値
よりも負側でなければならない。また、補助ゲート電圧
Ｖｂｇを、“０”データセルのチャネルボディにも多数
キャリアが蓄積できる値（図２０では、Ｖｂｇ＝−２
Ｖ）よりも負側にすると、信号量ΔＶｔｈは最大にな
る。しかし、データ保持時間を大きくするためには、
“０”データセルのチャネルボディ内のドレイン，ソー
ス接合部の電界が小さいことが重要である。その意味か
らは、“０”データセルのチャネルボディは、底面電位
を大きく負方向に引き下げることなく、多数キャリアが
蓄積されない完全空乏状態となるようにすることが好ま
しい。そのためには、補助ゲート電圧Ｖｂｇは、“０”
データセルのチャネルボディに多数キャリアが蓄積され
る値と、“１”データセルのチャネルボディに多数キャ
リアが蓄積される値の間の値に設定すればよい。具体的
に図２０の結果からは、−２．０Ｖ＜Ｖｂｇ＜０．５Ｖ
の範囲に設定する。但し、データ保持時間が要求される
仕様の値より大きくとれるのであれば、“０”データセ
ルのチャネルボディにも多数キャリアが蓄積できる値よ
りも小さい電圧Ｖｂｇに設定して、信号量を最大にする
ことも望ましい。
【００６２】次に、この発明によるＤＲＡＭを製造する
際における各種デバイスパラメータのばらつきに対する
特性変動を調べると、次の表１のようになる。
際における各種デバイスパラメータのばらつきに対する
特性変動を調べると、次の表１のようになる。
【００６３】
【表１】
【００６４】表１では、チャネル長Ｌとチャネルボディ
のアクセプタ濃度ＮＡは、ばらついても影響が少ないの
でその変動は無視している。それ以外のゲート酸化膜厚
ｔｏｘ、ＢＯＸ層厚ｔＢＯＸ、シリコン層厚ｔＳｉの変
動に対して、Ｖｂｇ０は、“０”データセルのボディに
多数キャリア（正孔）を蓄積するのに必要な最大の補助
ゲート電圧を示し、Ｖｂｇ１は、“１”データセルのボ
ディに多数キャリア（正孔）を蓄積するのに必要な最大
の補助ゲート電圧を示している。また、実際の補助ゲー
ト電圧の設定値Ｖｂｇｓとして、“０”データ保持時の
ボディは完全空乏化されているが、信号量はなるべく大
きく取れる条件から、Ｖｂｇｓ＝Ｖｂｇ０＋（Ｖｂｇ１
−Ｖｂｇ０）×０．２５を示し、そのときの“０”デー
タセルのしきい値Ｖｔｈ０と、“１”データセルのしき
い値Ｖｔｈ１、更にそれらの差ΔＶｔｈを示している。
のアクセプタ濃度ＮＡは、ばらついても影響が少ないの
でその変動は無視している。それ以外のゲート酸化膜厚
ｔｏｘ、ＢＯＸ層厚ｔＢＯＸ、シリコン層厚ｔＳｉの変
動に対して、Ｖｂｇ０は、“０”データセルのボディに
多数キャリア（正孔）を蓄積するのに必要な最大の補助
ゲート電圧を示し、Ｖｂｇ１は、“１”データセルのボ
ディに多数キャリア（正孔）を蓄積するのに必要な最大
の補助ゲート電圧を示している。また、実際の補助ゲー
ト電圧の設定値Ｖｂｇｓとして、“０”データ保持時の
ボディは完全空乏化されているが、信号量はなるべく大
きく取れる条件から、Ｖｂｇｓ＝Ｖｂｇ０＋（Ｖｂｇ１
−Ｖｂｇ０）×０．２５を示し、そのときの“０”デー
タセルのしきい値Ｖｔｈ０と、“１”データセルのしき
い値Ｖｔｈ１、更にそれらの差ΔＶｔｈを示している。
【００６５】表１から、ｔｏｘ＝１０ｎｍ±２０％、ｔ
ＢＯＸ＝３０ｎｍ±３３％、ｔＳｉ＝２５ｎｍ±４０％
の変動を示した場合、補助ゲート電圧の最適設定値Ｖｂ
ｇｓは−３．５Ｖ〜−６．７５Ｖの範囲で変わる。ま
た、“０”データのしきい値Ｖｔｈ０は７１０ｍＶ〜１
８００ｍＶ、“１”データのしきい値Ｖｔｈ１は４１０
ｍＶ〜１１００ｍＶの範囲で変動する。
ＢＯＸ＝３０ｎｍ±３３％、ｔＳｉ＝２５ｎｍ±４０％
の変動を示した場合、補助ゲート電圧の最適設定値Ｖｂ
ｇｓは−３．５Ｖ〜−６．７５Ｖの範囲で変わる。ま
た、“０”データのしきい値Ｖｔｈ０は７１０ｍＶ〜１
８００ｍＶ、“１”データのしきい値Ｖｔｈ１は４１０
ｍＶ〜１１００ｍＶの範囲で変動する。
【００６６】これらの変動を抑えることが重要であるこ
とには違いない。上の例では意識的に変動をかなり大き
く強調しているが、実際に±１０％程度の変動はあり得
る。この様な前提で、たとえ変動しても、補助ゲート電
圧Ｖｂｇｓと、しきい値Ｖｔｈ０、Ｖｔｈ１の変動に伴
う、書き込み時のワード線の高レベル電圧ＶＷＬＨＷ、
読み出し時のワード線の電圧ＶＷＬＨＲ、保持時のワー
ド線の低レベル電圧ＶＷＬＬをチップ選別試験の時にト
リミングすることも重要である。これらのパラメータ変
動はチップ単位内にはないと考えてよいので、チップご
とのトリミングで良い。或いは、ウェファー単位やロッ
ト毎でも良い場合もあり得る。また、読み出し時のセン
スアンプへの影響はダミーセルとしてメモリセルと同じ
構造のものを使う限り、Ｖｔｈの変動は共通の変動とし
て打ち消しあうので、問題はない。
とには違いない。上の例では意識的に変動をかなり大き
く強調しているが、実際に±１０％程度の変動はあり得
る。この様な前提で、たとえ変動しても、補助ゲート電
圧Ｖｂｇｓと、しきい値Ｖｔｈ０、Ｖｔｈ１の変動に伴
う、書き込み時のワード線の高レベル電圧ＶＷＬＨＷ、
読み出し時のワード線の電圧ＶＷＬＨＲ、保持時のワー
ド線の低レベル電圧ＶＷＬＬをチップ選別試験の時にト
リミングすることも重要である。これらのパラメータ変
動はチップ単位内にはないと考えてよいので、チップご
とのトリミングで良い。或いは、ウェファー単位やロッ
ト毎でも良い場合もあり得る。また、読み出し時のセン
スアンプへの影響はダミーセルとしてメモリセルと同じ
構造のものを使う限り、Ｖｔｈの変動は共通の変動とし
て打ち消しあうので、問題はない。
【００６７】補助ゲート電圧Ｖｂｇｓと、上述のワード
線電位ＶＷＬＨＷ／ＶＷＬＨＲ／ＶＷＬＬのトリミング
については、いろいろな方式が考えられるが、例えばメ
モリセルと同じ構造のテスト用ＭＩＳＦＥＴをチップ毎
に配置する。選別試験時にこのテスト用ＭＩＳＦＥＴに
ついて、“０”データ書き込み／読み出し及び“１”デ
ータ書き込み／読み出しを行い、そのＭＩＳＦＥＴの３
極管領域でのしきい値Ｖｔｈ０，Ｖｔｈ１を測定する。
同様のテストを、補助ゲート電圧Ｖｂｇを変えながら繰
り返して、最適の補助ゲート電圧Ｖｂｇｓを決定する。
線電位ＶＷＬＨＷ／ＶＷＬＨＲ／ＶＷＬＬのトリミング
については、いろいろな方式が考えられるが、例えばメ
モリセルと同じ構造のテスト用ＭＩＳＦＥＴをチップ毎
に配置する。選別試験時にこのテスト用ＭＩＳＦＥＴに
ついて、“０”データ書き込み／読み出し及び“１”デ
ータ書き込み／読み出しを行い、そのＭＩＳＦＥＴの３
極管領域でのしきい値Ｖｔｈ０，Ｖｔｈ１を測定する。
同様のテストを、補助ゲート電圧Ｖｂｇを変えながら繰
り返して、最適の補助ゲート電圧Ｖｂｇｓを決定する。
【００６８】一方、メモリチップには、動作条件を初期
設定するため初期設定データ記憶回路として、フューズ
などの不揮発性記憶素子を搭載しておく。そして、上述
のテスト結果に基づいて、フューズをプログラムする。
このプログラムデータは、電源投入時に自動的に読み出
されて、メモリチップ内の補助ゲート電圧設定回路、Ｖ
ＷＬＨＷ／ＶＷＬＨＲ／ＶＷＬＬ等のワード線電圧発生
回路回等が初期設定されるようにする。この様にして、
メモリチップ毎に最適の動作条件を設定することができ
る。
設定するため初期設定データ記憶回路として、フューズ
などの不揮発性記憶素子を搭載しておく。そして、上述
のテスト結果に基づいて、フューズをプログラムする。
このプログラムデータは、電源投入時に自動的に読み出
されて、メモリチップ内の補助ゲート電圧設定回路、Ｖ
ＷＬＨＷ／ＶＷＬＨＲ／ＶＷＬＬ等のワード線電圧発生
回路回等が初期設定されるようにする。この様にして、
メモリチップ毎に最適の動作条件を設定することができ
る。
【００６９】［実施の形態１のセルアレイ構造］図２１
は、実施の形態１対応の具体的なセルアレイのレイアウ
トであり、図２２，図２３及び図２４はそれぞれ、図２
１のＩ−Ｉ’,II−II’及びIII−III’断面図である。
ＳＯＩ基板のｐ型シリコン層１３は、図２３及び図２４
に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）により埋め込まれた素子分離絶
縁膜１０６によって、ビット線ＢＬの方向に連続するス
トライプ状の素子形成領域として区画される。そして各
ｐ型シリコン層１３に、ソース１６及びドレイン１７を
それぞれビット線方向に隣接するＭＩＳＦＥＴで共有す
る形で複数のＭＩＳＦＥＴが配列形成される。
は、実施の形態１対応の具体的なセルアレイのレイアウ
トであり、図２２，図２３及び図２４はそれぞれ、図２
１のＩ−Ｉ’,II−II’及びIII−III’断面図である。
ＳＯＩ基板のｐ型シリコン層１３は、図２３及び図２４
に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）により埋め込まれた素子分離絶
縁膜１０６によって、ビット線ＢＬの方向に連続するス
トライプ状の素子形成領域として区画される。そして各
ｐ型シリコン層１３に、ソース１６及びドレイン１７を
それぞれビット線方向に隣接するＭＩＳＦＥＴで共有す
る形で複数のＭＩＳＦＥＴが配列形成される。
【００７０】ゲート電極１５は、ワード線ＷＬとして、
ビット線ＢＬと直交する方向に連続的に配設される。ゲ
ート電極１５の上面及び側面はシリコン窒化膜１０１で
覆われた状態とする。素子を覆う層間絶縁膜１０３内に
は、ワード線ＷＬ方向に並ぶＭＩＳＦＥＴのソース１６
を共通接続する共通ソース線（ＳＬ）１０２が多結晶シ
リコン配線として形成される。層間絶縁膜１０３上に、
ＭＩＳＦＥＴのドレインに接続されるビット線（ＢＬ）
１０５が配設される。補助ゲートとしてのｎ+型層１８
は、セルアレイ全体にまたがる共通電極として形成され
る。
ビット線ＢＬと直交する方向に連続的に配設される。ゲ
ート電極１５の上面及び側面はシリコン窒化膜１０１で
覆われた状態とする。素子を覆う層間絶縁膜１０３内に
は、ワード線ＷＬ方向に並ぶＭＩＳＦＥＴのソース１６
を共通接続する共通ソース線（ＳＬ）１０２が多結晶シ
リコン配線として形成される。層間絶縁膜１０３上に、
ＭＩＳＦＥＴのドレインに接続されるビット線（ＢＬ）
１０５が配設される。補助ゲートとしてのｎ+型層１８
は、セルアレイ全体にまたがる共通電極として形成され
る。
【００７１】ワード線ＷＬ及びビット線ＢＬを最小加工
寸法Ｆのライン／スペースで形成したとすると、単位セ
ル面積は、図２１に一点鎖線で示したように、４Ｆ2と
なる。
寸法Ｆのライン／スペースで形成したとすると、単位セ
ル面積は、図２１に一点鎖線で示したように、４Ｆ2と
なる。
【００７２】［実施の形態５対応のセルアレイ構造］図
２５は、図１５に基本セル構造を示した実施の形態５対
応の具体的なセルアレイのレイアウトであり、図２６及
び図２７はそれぞれ、図２５のＩ−Ｉ’及びII−II’断
面図である。ｐ／ｎ／ｐ構造のシリコンウェハを用い
て、ｎ型層３２に達する深さの溝を加工することによ
り、柱状のｐ型シリコン層３３が配列形成される。溝に
は絶縁膜３９が埋め込まれる。この絶縁膜３９に、ワー
ド線ＷＬ及びプレート線ＰＬの埋め込み位置に溝を形成
し、シリコン層３３の両側面にゲート絶縁膜３５，３７
を介して対向する主ゲート３６及び補助ゲート３８が埋
め込まれる。主ゲート３６及び補助ゲート３８は、図２
５に示すように、並行するワード線ＷＬ及びプレート線
（補助ワード線）ＰＬとしてパターン形成される。
２５は、図１５に基本セル構造を示した実施の形態５対
応の具体的なセルアレイのレイアウトであり、図２６及
び図２７はそれぞれ、図２５のＩ−Ｉ’及びII−II’断
面図である。ｐ／ｎ／ｐ構造のシリコンウェハを用い
て、ｎ型層３２に達する深さの溝を加工することによ
り、柱状のｐ型シリコン層３３が配列形成される。溝に
は絶縁膜３９が埋め込まれる。この絶縁膜３９に、ワー
ド線ＷＬ及びプレート線ＰＬの埋め込み位置に溝を形成
し、シリコン層３３の両側面にゲート絶縁膜３５，３７
を介して対向する主ゲート３６及び補助ゲート３８が埋
め込まれる。主ゲート３６及び補助ゲート３８は、図２
５に示すように、並行するワード線ＷＬ及びプレート線
（補助ワード線）ＰＬとしてパターン形成される。
【００７３】ゲート絶縁膜３５，３７は、同じ膜厚とす
る場合には同時に形成してもよいが、異なる膜厚とする
には別々の工程が必要になる。主ゲート３６及び補助ゲ
ート３８の上面及び側面はシリコン窒化膜１１０で覆わ
れた状態とする。そして、シリコン層３３の上面にドレ
イン３４を拡散形成した後、層間絶縁膜４０を堆積して
いる。層間絶縁膜４０にコンタクトプラグ１２２を埋め
込み、その上にビット線（ＢＬ）４１を配設して、セル
アレイが構成される。
る場合には同時に形成してもよいが、異なる膜厚とする
には別々の工程が必要になる。主ゲート３６及び補助ゲ
ート３８の上面及び側面はシリコン窒化膜１１０で覆わ
れた状態とする。そして、シリコン層３３の上面にドレ
イン３４を拡散形成した後、層間絶縁膜４０を堆積して
いる。層間絶縁膜４０にコンタクトプラグ１２２を埋め
込み、その上にビット線（ＢＬ）４１を配設して、セル
アレイが構成される。
【００７４】図２５に示すように、プレート線ＰＬは、
ビット線ＢＬ方向に隣接する二つのメモリセルで共有す
るように、２本のワード線ＷＬに挟まれた状態で配設さ
れている。ワード線ＷＬ及びプレート線ＰＬのライン／
スペースをＦ、ビット線ＢＬのライン／スペースをＦと
して、この実施の形態の場合、単位セル面積は、６Ｆ 2
となる。
ビット線ＢＬ方向に隣接する二つのメモリセルで共有す
るように、２本のワード線ＷＬに挟まれた状態で配設さ
れている。ワード線ＷＬ及びプレート線ＰＬのライン／
スペースをＦ、ビット線ＢＬのライン／スペースをＦと
して、この実施の形態の場合、単位セル面積は、６Ｆ 2
となる。
【００７５】［実施の形態６対応のセルアレイ構造］図
２８は、図１６に基本セル構造を示した実施の形態５対
応の具体的なセルアレイのレイアウトであり、図２９，
図３０及び図３１はそれぞれ、図２８のＩ−Ｉ’，II−
II’及びIII−III’断面図である。図２８及び図２９の
基本セルアレイ構造は、図２１及び図２２と同様である
が、ビット線ＢＬと並行して、各ビット線ＢＬの間隙部
に補助ゲートとなる多結晶シリコン膜２２が埋め込まれ
る点が異なっている。図３０に示すように、多結晶シリ
コン膜２２は、ｐ型シリコン層１３の側面底部に対向す
るように、具体的にはｐ型シリコン層１３の厚みの真ん
中程度に上面が位置するように、ＢＯＸ層１２内に埋め
込まれ、これがプレート線（補助ワード線）ＰＬとな
る。
２８は、図１６に基本セル構造を示した実施の形態５対
応の具体的なセルアレイのレイアウトであり、図２９，
図３０及び図３１はそれぞれ、図２８のＩ−Ｉ’，II−
II’及びIII−III’断面図である。図２８及び図２９の
基本セルアレイ構造は、図２１及び図２２と同様である
が、ビット線ＢＬと並行して、各ビット線ＢＬの間隙部
に補助ゲートとなる多結晶シリコン膜２２が埋め込まれ
る点が異なっている。図３０に示すように、多結晶シリ
コン膜２２は、ｐ型シリコン層１３の側面底部に対向す
るように、具体的にはｐ型シリコン層１３の厚みの真ん
中程度に上面が位置するように、ＢＯＸ層１２内に埋め
込まれ、これがプレート線（補助ワード線）ＰＬとな
る。
【００７６】［メモリチップ等価回路］ここまでに、セ
ルアレイの構造例を説明したが、周辺回路を含めてメモ
リチップの等価回路を示すと、図３２のようになる。メ
モリセルアレイ２０１の主ゲートからなるワード線は、
ロウデコーダ（ワード線ドライバを含む）２０５により
選択駆動される。メモリセルアレイ２０１のビット線は
センスアンプ２０２に接続され、カラムデコーダ２０３
により選択されたカラムのビット線がデータバッファ２
０４を介してＩ／Ｏ端子とデータ授受が行われる。アド
レス信号は、アドレスバッファ２０６に入力され、ロウ
アドレス、カラムアドレスがそれぞれロウデコーダ２０
５，カラムデコーダ２０３によりデコードされる。
ルアレイの構造例を説明したが、周辺回路を含めてメモ
リチップの等価回路を示すと、図３２のようになる。メ
モリセルアレイ２０１の主ゲートからなるワード線は、
ロウデコーダ（ワード線ドライバを含む）２０５により
選択駆動される。メモリセルアレイ２０１のビット線は
センスアンプ２０２に接続され、カラムデコーダ２０３
により選択されたカラムのビット線がデータバッファ２
０４を介してＩ／Ｏ端子とデータ授受が行われる。アド
レス信号は、アドレスバッファ２０６に入力され、ロウ
アドレス、カラムアドレスがそれぞれロウデコーダ２０
５，カラムデコーダ２０３によりデコードされる。
【００７７】ロウデコーダ２０５を介してセルアレイの
ワード線に与えられる各種制御電圧ＶＷＬ（前述のよう
に、書き込み時の高レベルワード線電圧ＶＷＬＨＷ、読
み出し時のワード線電圧ＶＷＬＨＲ、保持時の低レベル
ワード線電圧ＶＷＬＬを含む）、及び補助ゲートに与え
られる固定のバックゲート電圧Ｖｂｇは、昇圧回路等を
用いた内部電圧発生回路２０７により発生される。電圧
発生回路２０７の出力電圧をチップ毎に最適値に設定す
るために、初期設定レジスタ２０９が設けられている。
ワード線に与えられる各種制御電圧ＶＷＬ（前述のよう
に、書き込み時の高レベルワード線電圧ＶＷＬＨＷ、読
み出し時のワード線電圧ＶＷＬＨＲ、保持時の低レベル
ワード線電圧ＶＷＬＬを含む）、及び補助ゲートに与え
られる固定のバックゲート電圧Ｖｂｇは、昇圧回路等を
用いた内部電圧発生回路２０７により発生される。電圧
発生回路２０７の出力電圧をチップ毎に最適値に設定す
るために、初期設定レジスタ２０９が設けられている。
【００７８】前述したようように、テスト結果により、
電圧発生回路２０７が出力する各種の電圧を最適設定す
るための不揮発性記憶回路としてフューズ回路２０８が
設けられている。このフューズ回路２０８のプログラミ
ングによって、各種電圧の初期設定値が決定される。そ
して、メモリ動作させるときには、電源投入を検出する
パワーオン検出回路２１０の出力によって、フューズ回
路２０８のデータが初期設定レジスタ２０９に自動的に
読み出され、この初期設定レジスタ２０９の出力により
電圧発生回路２０７が制御されて、チップ毎に最適化さ
れた制御電圧ＶＷＬや固定電圧Ｖｂｇが発生されるよう
にしている。
電圧発生回路２０７が出力する各種の電圧を最適設定す
るための不揮発性記憶回路としてフューズ回路２０８が
設けられている。このフューズ回路２０８のプログラミ
ングによって、各種電圧の初期設定値が決定される。そ
して、メモリ動作させるときには、電源投入を検出する
パワーオン検出回路２１０の出力によって、フューズ回
路２０８のデータが初期設定レジスタ２０９に自動的に
読み出され、この初期設定レジスタ２０９の出力により
電圧発生回路２０７が制御されて、チップ毎に最適化さ
れた制御電圧ＶＷＬや固定電圧Ｖｂｇが発生されるよう
にしている。
【００７９】
【発明の効果】以上述べたようにこの発明によれば、一
つの完全空乏型ＭＩＳＦＥＴを１ビットのメモリセルと
してダイナミック記憶を行う半導体メモリ装置を提供す
ることができる。
つの完全空乏型ＭＩＳＦＥＴを１ビットのメモリセルと
してダイナミック記憶を行う半導体メモリ装置を提供す
ることができる。
【図１】ＰＤ型ＭＩＳＦＥＴを用いたメモリセルの構造
を示す図である。
を示す図である。
【図２】同メモリセルの動作原理を説明するためのボデ
ィ電位とワード線電圧の関係を示す図である。
ィ電位とワード線電圧の関係を示す図である。
【図３】同メモリセルのバンド構造を示す図である。
【図４】この発明の実施の形態によるＦＤ型ＭＩＳＦＥ
Ｔを用いたメモリセルの構造を示す図である。
Ｔを用いたメモリセルの構造を示す図である。
【図５】同メモリセルの基本バンド構造を示す図であ
る。
る。
【図６】同メモリセルの基準状態でのバンド構造を示す
図である。
図である。
【図７】同メモリセルのデータ“０”，“１”のしきい
値と補助ゲート電圧の関係を示す図である。
値と補助ゲート電圧の関係を示す図である。
【図８】同メモリセルの“０”書き込み／読み出しの動
作波形を示す図である。
作波形を示す図である。
【図９】同メモリセルの“１”書き込み／読み出しの動
作波形を示す図である。
作波形を示す図である。
【図１０】同メモリセルの読み出し時のドレイン電流−
ゲート電圧特性を示す図である。
ゲート電圧特性を示す図である。
【図１１】同メモリセルの各データ状態のしきい値と補
助ゲート電圧のゲ関係を示す図である。
助ゲート電圧のゲ関係を示す図である。
【図１２】他の実施の形態によるメモリセルの構造を示
す図である。
す図である。
【図１３】他の実施の形態によるメモリセルの構造を示
す図である。
す図である。
【図１４】他の実施の形態によるメモリセルの構造を示
す図である。
す図である。
【図１５】他の実施の形態によるメモリセルの構造を示
す図である。
す図である。
【図１６】他の実施の形態によるメモリセルの構造を示
す図である。
す図である。
【図１７】同実施の形態のメモリセルの“０”書き込み
／読み出しの動作波形を示す図である。
／読み出しの動作波形を示す図である。
【図１８】同メモリセルの“１”書き込み／読み出しの
動作波形を示す図である。
動作波形を示す図である。
【図１９】同メモリセルの読み出し時のドレイン電流−
ゲート電圧特性を示す図である。
ゲート電圧特性を示す図である。
【図２０】同メモリセルの各データ状態のしきい値と補
助ゲート電圧のゲ関係を示す図である。
助ゲート電圧のゲ関係を示す図である。
【図２１】図４の実施の形態のセル構造による具体的な
セルアレイのレイアウトを示す図である。
セルアレイのレイアウトを示す図である。
【図２２】図２１のＩ−Ｉ’断面図である。
【図２３】図２１のII−II’断面図である。
【図２４】図２１のIII−III’断面図である。
【図２５】図１５の実施の形態のセル構造による具体的
なセルアレイのレイアウトを示す図である。
なセルアレイのレイアウトを示す図である。
【図２６】図２５のＩ−Ｉ’断面図である。
【図２７】図２５のII−II’断面図である。
【図２８】図１６の実施の形態のセル構造による具体的
なセルアレイのレイアウトを示す図である。
なセルアレイのレイアウトを示す図である。
【図２９】図２８のＩ−Ｉ’断面図である。
【図３０】図２８のII−II’断面図である。
【図３１】図２８のIII−III’断面図である。
【図３２】この発明の実施の形態によるメモリチップの
等価回路を示す図である。
等価回路を示す図である。
１１…シリコン基板、１２…絶縁膜（ＢＯＸ層）、１３
…ｐ型シリコン層（チャネルボディ）、１４…ゲート絶
縁膜、１５…主ゲート、１６…ソース、１７…ドレイ
ン、１８…ｎ+型層（補助ゲート）。
…ｐ型シリコン層（チャネルボディ）、１４…ゲート絶
縁膜、１５…主ゲート、１６…ソース、１７…ドレイ
ン、１８…ｎ+型層（補助ゲート）。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 AD69 GA09 HA02 LA12 LA16
LA19 LA20 MA06 MA16 NA08
ZA10
5F110 AA30 BB06 CC02 CC09 DD05
DD13 DD22 EE30 EE31 FF02
GG02 GG12 GG24 GG28 GG34
GG35 QQ11
Claims (12)
- 【請求項１】 一つのメモリセルが、フローティングの
チャネルボディと、このチャネルボディの第１の面に形
成されたチャネルを形成するための主ゲートと、前記チ
ャネルボディの第１の面と反対側の第２の面に容量結合
するように形成された補助ゲートとを有する完全空乏型
の一つのＭＩＳＦＥＴにより構成され、 前記ＭＩＳＦＥＴは、前記主ゲートからの電界により前
記チャネルボディが完全空乏化した状態で且つ、前記補
助ゲートからの電界により前記チャネルボディの第２の
面に多数キャリアが蓄積可能とした状態を基準状態とし
て、前記チャネルボディの第２の面に多数キャリアが蓄
積された第１データ状態と、前記チャネルボディの第２
の面の多数キャリアを放出させた第２データ状態とをダ
イナミックに記憶することを特徴とする半導体メモリ装
置。 - 【請求項２】 半導体基板と、 この半導体基板上に絶縁膜により分離された状態で形成
された半導体層と、 この半導体層に形成されたフローティングのチャネルボ
ディを有し、このチャネルボディの第１の面に形成され
たチャネルを形成するための主ゲート及び第１の面と反
対側の第２の面に容量結合するように形成された補助ゲ
ートを有する完全空乏型のＭＩＳＦＥＴとを備え、 前記ＭＩＳＦＥＴは、前記主ゲートからの電界により前
記チャネルボディが完全空乏化した状態で且つ、前記補
助ゲートからの電界により前記チャネルボディの第２の
面に多数キャリアが蓄積可能とした状態を基準状態とし
て、前記チャネルボディの第２の面に多数キャリアが蓄
積された第１データ状態と、前記チャネルボディの第２
の面の多数キャリアを放出させた第２データ状態とをダ
イナミックに記憶することを特徴とする半導体メモリ装
置。 - 【請求項３】 半導体基板と、 この半導体基板上に柱状にパターン形成された半導体層
からなるチャネルボディ、 このチャネルボディの第１の側面に形成されたチャネル
を形成するための主ゲート及び第１の側面と反対側の第
２の側面に容量結合するように形成された補助ゲートを
有する完全空乏型のＭＩＳＦＥＴとを備え、 前記ＭＩＳＦＥＴは、前記主ゲートからの電界により前
記チャネルボディが完全空乏化した状態で且つ、前記補
助ゲートからの電界により前記チャネルボディの第２の
側面に多数キャリアが蓄積可能とした状態を基準状態と
して、前記チャネルボディの第２の側面に多数キャリア
が蓄積された第１データ状態と、前記チャネルボディの
第２の側面の多数キャリアを放出させた第２データ状態
とをダイナミックに記憶することを特徴とする半導体メ
モリ装置。 - 【請求項４】 前記第１データ状態は、ＭＩＳＦＥＴを
５極管動作させてドレイン接合近傍でインパクトイオン
化を起こすことにより書き込まれ、 前記第２データ状態は、前記チャネルボディとドレイン
の間に順方向バイアス電流を流すことにより書き込まれ
ることを特徴とする請求項１乃至３のいずれかに記載の
半導体メモリ装置。 - 【請求項５】 前記ＭＩＳＦＥＴは、前記半導体層の表
面を第１の面とし、前記絶縁膜に接する裏面を第２の面
として、表面にゲート絶縁膜を介して主ゲートが形成さ
れていることを特徴とする請求項２記載の半導体メモリ
装置。 - 【請求項６】 前記補助ゲートは、前記半導体基板又は
その前記絶縁膜との界面に形成された不純物拡散層であ
ることを特徴とする請求項５記載の半導体メモリ装置。 - 【請求項７】 前記補助ゲートは、前記絶縁膜内部又は
前記半導体基板との界面部に前記半導体層の裏面に対向
するように埋め込まれていることを特徴とする請求項５
記載の半導体メモリ装置。 - 【請求項８】 前記補助ゲートは、前記絶縁膜内に前記
半導体層の裏面寄りの側面に対向するように埋め込まれ
ていることを特徴とする請求項５記載の半導体メモリ装
置。 - 【請求項９】 複数のＭＩＳＦＥＴがマトリクス配列さ
れ、各ＭＩＳＦＥＴのドレインはビット線に、主ゲート
はビット線と交差するワード線に、ソースは固定電位線
にそれぞれ接続されてセルアレイが構成され、補助ゲー
トは前記セルアレイ全体にまたがる共通電極として又は
各ワード線と並行するプレート線として形成されている
ことを特徴とする請求項１又は２記載の半導体メモリ装
置。 - 【請求項１０】 複数のＭＩＳＦＥＴがマトリクス配列
され、各ＭＩＳＦＥＴのドレインはビット線に、主ゲー
トはビット線と交差するワード線に、補助ゲートは各ワ
ード線と並行するプレート線に、ソースは固定電位線に
それぞれ接続されてセルアレイが構成されていることを
特徴とする請求項３記載の半導体メモリ装置。 - 【請求項１１】 複数のＭＩＳＦＥＴがマトリクス配列
され、各ＭＩＳＦＥＴのドレインはビット線に、主ゲー
トはビット線と交差するワード線に、補助ゲートはビッ
ト線と並行するプレート線に、ソースは固定電位線にそ
れぞれ接続されてセルアレイが構成されていることを特
徴とする請求項８記載の半導体メモリ装置。 - 【請求項１２】 前記主ゲートに書き込み／読み出し／
保持の各動作モードに応じて与えられる各種制御電圧及
び、前記補助ゲートにメモリ動作中与えられる固定電圧
を発生する内部電圧発生回路と、 テストの結果に応じて、前記各種制御電圧及び固定電圧
の電圧値をプログラミングできる不揮発性記憶回路と、 この不揮発性記憶回路の読み出しデータを保持して前記
内部電圧発生回路の出力電圧を制御する初期設定レジス
タと、を有することを特徴とする請求項９乃至１１のい
ずれかに記載の半導体メモリ装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001220461A JP2003031693A (ja) | 2001-07-19 | 2001-07-19 | 半導体メモリ装置 |
| US09/964,851 US6617651B2 (en) | 2001-07-19 | 2001-09-28 | Semiconductor memory device |
| EP01123208A EP1280205A3 (en) | 2001-07-19 | 2001-10-01 | Semiconductor memory device |
| TW090126711A TW519751B (en) | 2001-07-19 | 2001-10-29 | Semiconductor memory device |
| KR10-2001-0069942A KR100440188B1 (ko) | 2001-07-19 | 2001-11-10 | 반도체 메모리 장치 |
| CN011435461A CN1217415C (zh) | 2001-07-19 | 2001-12-11 | 半导体存储器件 |
| US10/617,737 US6897531B2 (en) | 2001-07-19 | 2003-07-14 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001220461A JP2003031693A (ja) | 2001-07-19 | 2001-07-19 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003031693A true JP2003031693A (ja) | 2003-01-31 |
| JP2003031693A5 JP2003031693A5 (ja) | 2005-07-21 |
Family
ID=19054277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001220461A Pending JP2003031693A (ja) | 2001-07-19 | 2001-07-19 | 半導体メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6617651B2 (ja) |
| EP (1) | EP1280205A3 (ja) |
| JP (1) | JP2003031693A (ja) |
| KR (1) | KR100440188B1 (ja) |
| CN (1) | CN1217415C (ja) |
| TW (1) | TW519751B (ja) |
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