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JP2003309182A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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Publication number
JP2003309182A
JP2003309182A JP2002114967A JP2002114967A JP2003309182A JP 2003309182 A JP2003309182 A JP 2003309182A JP 2002114967 A JP2002114967 A JP 2002114967A JP 2002114967 A JP2002114967 A JP 2002114967A JP 2003309182 A JP2003309182 A JP 2003309182A
Authority
JP
Japan
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capacitor
forming
semiconductor device
insulating film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002114967A
Other languages
English (en)
Inventor
Tsutomu Okazaki
勉 岡崎
Daisuke Okada
大介 岡田
Yoshihiro Ikeda
良広 池田
Keisuke Tsukamoto
恵介 塚本
Tatsuya Fukumura
達也 福村
Shoji Yadori
章二 宿利
Keiichi Haraguchi
恵一 原口
Koji Kishi
浩二 岸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Priority to US10/408,353 priority patent/US7015090B2/en
Priority to TW092108551A priority patent/TWI284985B/zh
Priority to KR10-2003-0024096A priority patent/KR20030082474A/ko
Priority to CNA031101984A priority patent/CN1622311A/zh
Publication of JP2003309182A publication Critical patent/JP2003309182A/ja
Priority to US11/248,309 priority patent/US20060033141A1/en
Pending legal-status Critical Current

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    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
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    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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Abstract

(57)【要約】 【課題】 単位面積当たりのキャパシタ容量の向上を可
能とする技術、およびそれに伴う製造工程を簡略化でき
る技術を提供する。 【解決手段】 キャパシタ形成領域の表面に、少なくと
も１つ以上の凸凹なキャパシタ形成溝４ａを形成するこ
とでキャパシタの表面積を増加し、単位面積当たりのキ
ャパシタの容量の向上を可能とする。また、前記キャパ
シタ形成溝４ａと半導体基板１の表面に形成された素子
分離溝４とを同一の工程で形成することで製造工程を簡
略化することができる。また、キャパシタ形成領域にお
けるキャパシタの誘電体膜１６ａと、ＭＩＳＦＥＴ形成
領域における高耐圧用ゲート絶縁膜１６とを同一の工程
で形成する。または、キャパシタ形成領域におけるキャ
パシタの誘電体膜１６ａおよびメモリセル形成領域にお
ける多結晶シリコン層１０ａと多結晶シリコン層１７と
の間のメモリゲート層間膜１１を同一の工程で形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術および半導体装置に関し、特に、キャパシタの形成
方法に関する。
【０００２】
【従来の技術】近年、半導体装置の微細化、低消費電力
化及び集積化が進むに連れ、半導体装置の動作電圧の低
電圧化、外部電源から供給される電圧の低電圧化が進
み、外部電源電圧から半導体装置の動作電圧を形成する
ためのチャージポンプ回路等の昇圧回路を半導体装置に
搭載している。この種の昇圧回路はキャパシタ（容量素
子）を有しており、キャパシタは、例えばＭＩＳＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor）をキャパシタとして利用したＭＩＳ容量素子で
形成されている。
【０００３】特開２００１−８５６３３（以下第１の例
という）には、不揮発性メモリを有する半導体装置にお
いて、チャージポンプ回路のキャパシタを、ファースト
ゲートとセカンドゲート間の第1の容量と、ファースト
ゲートとウェル領域間の第２の容量とを並列接続した容
量構造で形成することで、チャージポンプ回路の低面積
化を図る技術を開示している。
【０００４】特開平１１−２５１５４７（以下第２の例
という）には、ＤＲＡＭ（DynamicRandom Access Memor
y）のメモリセルを構成する第１のトレンチキャパシタ
と、それ以外の領域で第１のトレンチキャパシタとほぼ
同一構造の第２のトレンチキャパシタを形成しており、
第２のトレンチキャパシタをキャパシタとしてＤＲＡＭ
以外の領域でも使用する技術を開示している。
【０００５】
【発明が解決しようとする課題】上述した第１の例で
は、昇圧した電圧値はキャパシタの面積に比例するの
で、微細化に伴い低面積化を図っていくと、ファースト
ゲート、及び、セカンドゲートの面積が小さくなり、得
られる容量が少なくなる。従って、高電圧で安定な昇圧
回路を形成するには、チャージポンプ回路で必要とされ
るキャパシタの面積を増加しなくてはならない。
【０００６】上述した第２の例では、ＤＲＡＭのメモリ
セルとほぼ同一構造のキャパシタを形成するために製造
工程が増加するという問題点が有る。
【０００７】本発明の目的は、単位面積当たりのキャパ
シタ容量の向上を可能とする技術を提供することにあ
る。
【０００８】また、本発明の他の目的は、キャパシタを
有する半導体装置の製造工程の簡略化を図る技術を提供
することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】すなわち、本発明は、半導体基板上に、Ｍ
ＩＳＦＥＴ等の半導体素子と、キャパシタ（容量素子）
とを有する半導体装置において、キャパシタ（容量素
子）を、キャパシタ形成領域に形成された複数のキャパ
シタ形成溝と、前記複数のキャパシタ形成溝内を含むキ
ャパシタ形成領域上に形成されたキャパシタ誘電体膜及
びキャパシタ電極とで形成する。これにより、キャパシ
タの表面積を増大させて単位面積当たりのキャパシタ容
量を向上することができる。
【００１２】また、半導体基板上に、ＭＩＳＦＥＴ等の
半導体素子と、キャパシタ（容量素子）とを有する半導
体装置の製造方法において、前記半導体基板に、半導体
素子間を分離する素子分離溝を形成する工程で、少なく
とも１つ以上のキャパシタ形成溝を形成する。これによ
り、キャパシタの表面積を増大させて単位面積当たりの
キャパシタ容量を向上することができるとともに、製造
工程の簡略化を図ることが出来る。前記キャパシタ形成
溝は、穴状又は、ストライプ状に形成する。このように
形成することでも、キャパシタの表面積を増大させて単
位面積当たりのキャパシタ容量を向上されることが可能
である。
【００１３】また、本発明は、前記ＭＩＳＦＥＴのゲー
ト酸化膜を形成する工程で、前記キャパシタ形成溝に形
成されたキャパシタ誘電体膜を形成する。これにより、
製造工程の簡略化を図ることが出来る。ここで、ＭＩＳ
ＦＥＴは、高耐圧用ＭＩＳＦＥＴと低耐圧用ＭＩＳＦＥ
Ｔを含み、高耐圧用ＭＩＳＦＥＴのゲート絶縁膜、また
は、低耐圧用ＭＩＳＦＥＴのゲート絶縁膜を使い分ける
ことも可能である。
【００１４】また、本発明は、第１メモリゲート絶縁膜
と、前記第１メモリゲート絶縁膜上に形成された第１導
電体膜と、前記第１導電体膜上に形成された第２メモリ
ゲート絶縁膜とを含むメモリセルが形成され、前記第２
メモリゲート絶縁膜、及び、前記キャパシタ形成溝上に
前記キャパシタ誘電体膜とを同一の工程で形成する。こ
れにより、製造工程の簡略化を図ることが出来る。ま
た、前記キャパシタ誘電体膜として前記ＭＩＳＦＥＴの
ゲート絶縁膜の代わりにメモリセルの第２メモリゲート
絶縁膜を用いることで、キャパシタ誘電体膜の信頼性を
向上及び製造工程の簡略化することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１６】（実施の形態１）本発明の一実施の形態で
ある不揮発性メモリを有する半導体装置の要部平面図を
図１に示す。図１は、左側に不揮発性メモリのメモリセ
ル、中央にＭＩＳＦＥＴ、右側にキャパシタ（容量素
子）の平面図を示す。図２は、図１に対応して左側にメ
モリセル、中央に高耐圧用ＭＩＳＦＥＴ、右側にキャパ
シタの断面図を示し、それぞれ図１中のＡ―Ａ’線、Ｂ
―Ｂ’線およびＣ―Ｃ’線方向の断面図に対応してい
る。図２に示すキャパシタはその誘電体膜に高耐圧用Ｍ
ＩＳＦＥＴのゲート絶縁膜を用いている。
【００１７】図３は、左側に低耐圧用ＭＩＳＦＥＴ、右
側にキャパシタの断面図を示し、図１中のＢ―Ｂ’、Ｃ
―Ｃ’方向に対する断面図である。図３に示すキャパシ
タはその誘電体膜に低耐圧用ＭＩＳＦＥＴのゲート絶縁
膜を用いている。
【００１８】このように、図２の右側はキャパシタ誘電
体膜にＭＩＳＦＥＴの高耐圧用ゲート絶縁膜を用いるキ
ャパシタ形成領域を示し、図３の右側はキャパシタ誘電
体膜に低耐圧用ゲート絶縁膜を用いるキャパシタ形成領
域を示している。ここで、図３においては図２と構造の
異なるＭＩＳＦＥＴ、キャパシタのみを示している。
【００１９】まず、図１〜図３を用いて本実施の形態１
における基本的な構造を説明する。
【００２０】半導体基板１上に不揮発性メモリのメモリ
セル、ＭＩＳＦＥＴ、及び、キャパシタが形成されてい
る。なお、以下の説明を簡単にするためにＭＩＳＦＥＴ
はＮチャネル型ＭＩＳＦＥＴを示し、Ｐチャネル型ＭＩ
ＳＦＥＴは図示しない。
【００２１】メモリセルは、主に半導体基板１に形成さ
れたＰ型不純物層（Ｐ型ウェル領域）７上に形成された
メモリトンネル絶縁膜（第１メモリゲート絶縁膜）９
と、電荷蓄積層であるフローティングゲート電極１０
と、フローティングゲート電極１０上に形成されたコン
トロールゲート電極（メモリゲート電極）１７ａと、コ
ントロールゲート電極上に形成された酸化シリコン膜１
８と、フローティングゲート電極１０とコントロールゲ
ート電極１７ａの間に形成されたメモリゲート層間膜
（第２メモリゲート絶縁膜）１１と、メモリゲート電極
構造２０の側壁に形成されたサイドウォール２６と、Ｐ
型不純物層（Ｐ型ウェル領域）７に形成されたドレイン
領域となるＮ型不純物層２３ａと、ソース領域となるＮ
型不純物層２３ｂとからなる。なお、メモリゲート電極
構造２０は、メモリトンネル絶縁膜９、フローティング
ゲート電極１０、メモリゲート層間膜１１、コントロー
ルゲート電極１７ａおよび酸化シリコン膜１８から形成
されている。
【００２２】メモリトンネル絶縁膜（第１メモリゲート
絶縁膜）９は、例えば熱酸化膜で構成され、メモリゲー
ト層間膜（第２メモリゲート絶縁膜）１１は、例えば酸
化膜上にシリコン窒化膜が形成され、シリコン窒化膜上
に酸化膜が形成され、酸化膜上にシリコン窒化膜が形成
された、いわゆるＮＯＮＯ膜で構成される。
【００２３】電荷蓄積層であるフローティングゲート電
極１０は、例えば多結晶シリコン膜から形成され、コン
トロールゲート電極（メモリゲート電極）１７ａは、例
えば多結晶シリコン膜と、コバルトシリサイド（ＣｏＳ
ｉ）膜等のシリサイド膜との積層膜で形成される。
【００２４】コントロールゲート電極（メモリゲート電
極）１７ａはワード線に電気的に接続される。
【００２５】配線層３３は、ビット（Bit Line）線を構
成し、ドレイン領域となるＮ型不純物層２３ａに電気的
に接続される。プラグ層３３ａは、ソース線を形成し、
ソース領域となるＮ型不純物層２３ｂに電気的に接続さ
れる。配線層３３及びプラグ層３３ａは例えばタングス
テン（Ｗ）、銅（Ｃｕ）等の金属膜で形成される。
【００２６】上記メモリセルにおいて、データの書き込
みは、例えば、ソース領域を接地電圧（０Ｖ）、Ｎ型不
純物層２３ａに５Ｖ程度の電圧、コントロールゲート電
極１７ａに１０Ｖ程度の電圧を印加して、ホットエレク
トロン（Hot Electron）を、電荷蓄積層であるフローテ
ィングゲート電極１０に注入して蓄積することで行なわ
れる。
【００２７】データ消去時は、例えばＰ型不純物層（Ｐ
型ウェル領域）７を１０Ｖ、ソース・ドレイン領域をｏ
ｐｅｎ、コントロールゲート電極１７ａに書き込み時と
逆電位の−１０Ｖ程度の高電圧を印加して、電荷蓄積層
であるフローティングゲート電極１０に蓄えられた電子
をメモリトンネル絶縁膜（第１メモリゲート絶縁膜）９
を介した電子トンネリングによりＰ型不純物層（Ｐ型ウ
ェル領域）７に抜き出して行う。
【００２８】データの読み出しは、例えばソース領域を
０Ｖ、ドレイン領域に１Ｖ程度の電圧、コントロールゲ
ート電極１７ａに２〜４Ｖ程度の電圧を印加して行う。
【００２９】このように、不揮発性メモリセルの書込／
消去動作において、接地電圧（０Ｖ）に対して絶対値の
高い高電圧を必要とする。一方、微細化、低消費電力化
に伴い、外部電源から供給される外部電源電圧Ｖｓｓは
接地電圧（０Ｖ）、外部電源電圧Ｖｃｃは１．８〜３．
３Ｖ程度と低電圧化が進んでいる。そこで、半導体基板
上にチャージポンプ回路等の昇圧回路を設け、外部電源
からこれらの高電圧を生成する。なお、高電圧は外部電
源電圧よりも絶対値が高い電圧を示し、本実施の形態の
不揮発性メモリにおいては、１０Ｖ程度以上の高電圧が
必要とされる。
【００３０】このため、周辺回路を構成するＭＩＳＦＥ
Ｔは、ゲート絶縁膜に高耐圧用ゲート絶縁膜１６を有す
る高耐圧用ＭＩＳＦＥＴと低耐圧用ゲート絶縁膜１５を
有する低耐圧用ＭＩＳＦＥＴとからなり、ゲート電極又
はソース・ドレインに高電圧が印加されるＭＩＳＦＥＴ
は高耐圧用ＭＩＳＦＥＴで構成される。
【００３１】キャパシタ（容量素子）は、高耐圧用ＭＩ
ＳＦＥＴ形成工程を利用して形成したＭＩＳ容量素子
と、低耐圧用ＭＩＳＦＥＴ形成工程を利用して形成した
ＭＩＳ容量素子とを有する。
【００３２】これらのＭＩＳＦＥＴ及びキャパシタによ
りチャージポンプ回路等の昇圧回路は構成される。な
お、高耐圧用ゲート絶縁膜１６の膜厚は低耐圧用ゲート
絶縁膜１５の膜厚よりも厚く構成される。
【００３３】低耐圧用ＭＩＳＦＥＴ、高耐圧用ＭＩＳＦ
ＥＴ、キャパシタ等の半導体素子間は、素子分離溝４及
び素子分離溝に埋め込まれた素子分離絶縁膜により素子
分離される。すなわち、高耐圧用ＭＩＳＦＥＴ形成領
域、低耐圧用ＭＩＳＦＥＴ形成領域、キャパシタ形成領
域等の半導体素子形成領域の素子分離溝４で素子分離さ
れる。
【００３４】Ｎチャネル型の高耐圧用ＭＩＳＦＥＴは、
主に半導体基板１に形成されたＰ型不純物層（Ｐ型ウェ
ル領域）７上に、ＭＩＳＦＥＴのゲート絶縁膜として高
耐圧用ゲート絶縁膜１６と、高耐圧用ＭＩＳＦＥＴのゲ
ート絶縁膜１６上に形成されたＭＩＳＦＥＴのゲート電
極１７ｂと、ゲート電極１７ｂおよび酸化シリコン膜１
８からなるゲート電極構造２１の側壁に形成されたサイ
ドウォール２６と、Ｐ型不純物層（Ｐ型ウェル領域）７
に形成されたソース・ドレイン領域となるＮ型不純物層
２４ａ、２７ａとからなる。Ｎ型不純物層２４ａ、２７
ａは、配線層３４ａに電気的に接続される。
【００３５】高耐圧用ゲート電極１７ｂは、メモリセル
のコントロールゲート電極（メモリゲート電極）１７ａ
と同層の導電膜で形成される。
【００３６】高耐圧用ＭＩＳＦＥＴ形成工程を利用して
形成したキャパシタ（ＭＩＳ容量素子）Ｃは、主に半導
体基板１に形成されたＮ型不純物層（Ｎ型ウェル領域）
８に形成されたキャパシタ形成溝４ａ上に、高耐圧用Ｍ
ＩＳＦＥＴのゲート絶縁膜を形成する工程で形成された
キャパシタの誘電体膜１６ａと、高耐圧用ＭＩＳＦＥＴ
のゲート電極１７ｂを形成する工程で形成されたキャパ
シタ電極１７ｃとからなる。また、キャパシタの上部電
極構造２２は、キャパシタ電極１７ｃおよび酸化シリコ
ン膜１８から形成される。
【００３７】すなわち、キャパシタ形成溝４ａはＭＩＳ
ＦＥＴ等の半導体素子間を分離する素子分離溝４を形成
する工程と同一の工程を用いて形成され、キャパシタ形
成溝４ａの側面及び底面にキャパシタの誘電体膜１６ａ
が形成され、キャパシタ電極１７ｃはキャパシタの誘電
体膜１６ａを介してキャパシタ形成溝４ａを埋め込むよ
うに形成される。
【００３８】なお、キャパシタ（ＭＩＳ容量素子）形成
領域にＮ型不純物層（Ｎ型ウェル領域）８を形成する工
程は、図示しないｐチャネルＭＩＳＦＥＴ形成領域にＮ
型不純物層（Ｎ型ウェル領域）８を形成する工程と同一
工程で形成される。
【００３９】Ｎチャネル型の高耐圧用ＭＩＳＦＥＴのゲ
ート電極１７ｂを形成する工程と同じ工程で形成された
キャパシタ電極１７ｃは、キャパシタの上部電極とな
り、Ｎ型不純物層（Ｎ型ウェル領域）８はキャパシタの
下部電極となる。Ｎ型不純物層（Ｎ型ウェル領域）８
は、ｐチャネルＭＩＳＦＥＴのソース・ドレイン領域形
成工程を用いて形成されたＮ型不純物層２８ａを介し
て、配線層３５ａに電気的に接続され、キャパシタ電極
１７ｃは配線層３６ａに電気的に接続される。
【００４０】低耐圧用ＭＩＳＦＥＴは、主に、半導体基
板１に形成されたＰ型不純物層（Ｐ型ウェル領域）７上
に、ＭＩＳＦＥＴのゲート絶縁膜として低耐圧用ゲート
絶縁膜１５と、低耐圧用ゲート絶縁膜１５上に形成され
たＭＩＳＦＥＴのゲート電極１７ｂと、ゲート電極１７
ｂおよび酸化シリコン膜１８からなるゲート電極構造２
１の側壁に形成されたサイドウォール２６と、Ｐ型不純
物層（Ｐ型ウェル領域）７に形成されたソース・ドレイ
ン領域となるＮ型不純物層２４ｂ、２７ｂとからなる。
Ｎ型不純物層２４ｂ、２７ｂは、配線層３４ｂに電気的
に接続される。
【００４１】低耐圧用ゲート電極１７ｂは、メモリセル
のコントロールゲート電極（メモリゲート電極）１７ａ
と同層の導電膜で形成される。
【００４２】低耐圧用ＭＩＳＦＥＴ形成工程を利用して
形成したキャパシタ（ＭＩＳ容量素子）は、主に半導体
基板１に形成されたＮ型不純物層（Ｎ型ウェル領域）８
に形成されたキャパシタ形成溝４ａ上に、低耐圧用ＭＩ
ＳＦＥＴのゲート絶縁膜形成する工程で形成されたキャ
パシタの誘電体膜１５ａと、低耐圧用ＭＩＳＦＥＴのゲ
ート電極１７ｂ形成工程で形成されたキャパシタ電極１
７ｃとからなる。また、キャパシタ上部電極構造２２
は、キャパシタ電極１７ｃおよび酸化シリコン膜１８か
ら形成される。
【００４３】キャパシタ形成溝４ａは、ＭＩＳＦＥＴ等
の半導体素子間を分離する素子分離溝４形成工程と同一
工程を用いて形成され、キャパシタ形成溝４ａの側面及
び底面にキャパシタの誘電体膜１５ａが形成され、キャ
パシタ電極１７ｃはキャパシタの誘電体膜１５ａを介し
てキャパシタ形成溝４ａを埋め込むように形成される。
【００４４】低耐圧用ＭＩＳＦＥＴのゲート電極１７ｂ
形成工程で形成されたキャパシタ電極１７ｃは、キャパ
シタの上部電極を構成し、Ｎ型不純物層（Ｎ型ウェル領
域）８はキャパシタの下部電極を構成する。Ｎ型不純物
層（Ｎ型ウェル領域）８は、ｐチャネルＭＩＳＦＥＴの
ソース・ドレイン領域形成工程を用いて形成されたＮ型
不純物層２８ｂを介して、配線層３５ｂに電気的に接続
され、キャパシタ電極１７ｃは配線層３６ｂに電気的に
接続される。
【００４５】これらキャパシタによりチャージポンプ回
路等の昇圧回路の容量素子が構成されるが、昇圧回路の
能力向上のためにはキャパシタの容量、すなわちＭＩＳ
容量素子の占有面積を大きくしなければならず、これに
よりチップに占める昇圧回路の占有面積が増加する問題
点があった。すなわち、単位面積あたりのキャパシタの
容量値を増やす必要があり、本実施の形態では、素子分
離溝形成工程を用いて半導体基板１の表面にキャパシタ
形成溝４ａを形成し、その内部にキャパシタ（ＭＩＳ容
量素子）Ｃのキャパシタ電極１７ｃを埋め込んで形成す
ることで、キャパシタ（ＭＩＳ容量素子）を平坦な半導
体基板１表面上に形成した場合と比べ、キャパシタ（Ｍ
ＩＳ容量）の面積、すなわち、キャパシタ形成溝４ａの
側面及び底面がＭＩＳ容量となるので、単位面積当たり
のキャパシタ容量を向上することができ、ＭＩＳ容量を
増やすことができる。
【００４６】また、キャパシタ（容量素子）を、キャパ
シタ形成領域に形成された複数のキャパシタ形成溝４ａ
と、前記複数のキャパシタ形成溝４ａ内を含むキャパシ
タ形成領域上に形成されたキャパシタ誘電体膜１５ａ及
びキャパシタ電極１７ｃとで形成する。これにより、キ
ャパシタの表面積を増大させて単位面積当たりのキャパ
シタ容量を向上することができる。
【００４７】また、前記キャパシタ形成溝４ａの深さは
前記素子分離溝４の深さと実質的に等しく構成され、キ
ャパシタ形成溝４ａは素子分離溝４を形成する工程を用
いて形成される。すなわち、キャパシタ形成溝４ａは、
キャパシタ形成領域を含む半導体基板１上に各半導体素
子を分離する素子分離溝４を形成する工程を用いて少な
くとも１つ以上形成され、素子分離絶縁膜である酸化シ
リコン膜５を埋め込んだ後にキャパシタ形成領域の素子
分離絶縁膜である酸化シリコン膜５を除去することで形
成されている。すなわち、キャパシタ形成溝４ａは、素
子分離溝４と同一の形成工程で少なくとも１つ以上形成
される。
【００４８】また、キャパシタの誘電体膜１５ａ、１６
ａは、それぞれＭＩＳＦＥＴの低耐圧用ゲート絶縁膜１
５および高耐圧用ゲート絶縁膜１６と同層の絶縁膜で形
成され、キャパシタ電極１７ｃは、ＭＩＳＦＥＴのゲー
ト電極１７ｂ及びコントロールゲート電極１７ａと同層
の導電膜で形成される。すなわち、キャパシタの誘電体
膜１５ａ、１６ａは、それぞれＭＩＳＦＥＴの低耐圧用
ゲート絶縁膜１５および高耐圧用ゲート絶縁膜１６と同
一の形成工程で形成された絶縁膜であり、キャパシタ電
極１７ｃは、ＭＩＳＦＥＴのゲート電極１７ｂ及びコン
トロールゲート電極１７ａと同一の形成工程で形成され
た導電膜である。これにより、製造工程の簡略化を図る
ことが出来るとともに、単位面積当たりのキャパシタ容
量を向上することが出来る。
【００４９】次に、本実施の形態１の半導体装置の製造
方法を以下に示す。
【００５０】まず、図４に示すように、たとえばＰ型の
単結晶シリコンからなる半導体基板１を用意する。次
に、この半導体基板１を、例えば熱酸化してその表面に
８〜１０ｎｍ程度の膜厚の酸化シリコン膜２を形成す
る。
【００５１】次いで、酸化シリコン膜２の上層に、たと
えばＣＶＤ（Chemical Vapor Deposition）法で１３０
〜１５０ｎｍ程度の膜厚の窒化シリコン膜３を保護膜と
して堆積した後、図４に示すように、レジストパターン
をマスクとして窒化シリコン膜３、酸化シリコン膜２及
び半導体基板１を順次ドライエッチングすることによ
り、半導体基板１に素子分離溝４を形成する。このと
き、キャパシタ形成領域にキャパシタ形成溝４ａは少な
くとも１つ以上形成され、このときのキャパシタ形成溝
４ａの平面形状は、図６に示すようにストライプ状、ま
たは図７に示すように穴状、または図８に示すように格
子状に形成する。すなわち、複数のキャパシタ形成溝４
ａの形状は、穴状、ストライプ状、または、格子状によ
り形成される。
【００５２】このように、素子分離溝４およびキャパシ
タ形成溝４ａを同一の工程で形成することで、製造工程
の簡略化が図れる。さらにキャパシタ形成領域の表面上
に少なくとも１つ以上のキャパシタ形成溝４ａを形成す
ることで、単位面積あたりのキャパシタ容量を向上させ
ることができる。また、キャパシタ形成溝４ａの形成パ
ターンは穴状、ストライプ状、または、格子状に限らず
他の形状であっても良く、本発明の要旨を逸脱しない限
り、変更は可能である。
【００５３】次に、図９に示すように、半導体基板１上
に、例えば絶縁膜としてＣＶＤ法を用いて酸化シリコン
膜５を堆積する。次いで、酸化シリコン膜５を化学機械
研磨（ＣＭＰ：Chemical Mechanical Polishing）法で
研磨して、素子分離溝４の内部に酸化シリコン膜５を残
して埋め込むことで、素子分離領域を形成する。同様に
キャパシタ形成溝４ａの内部にも酸化シリコン膜５が埋
め込まれる。
【００５４】次に、例えば熱リン酸を用いて窒化シリコ
ン膜３を除去した後、メモリセル及びＮチャネル型ＭＩ
ＳＦＥＴ形成領域にＰ型不純物、たとえばボロン（Ｂ）
をイオン打込み法で注入し、Ｐ型不純物層（Ｐ型ウェル
領域）７を形成する。また、キャパシタ及び図示しない
Ｐチャネル型ＭＩＳＦＥＴ形成領域にＮ型不純物、たと
えばリン（Ｐ）又は砒素（Ａｓ）をイオン打込み法で注
入し、Ｎ型不純物層（Ｎ型ウェル領域）８を形成する。
【００５５】次に、図１０に示すように、例えば半導体
基板１を熱酸化して表面に８〜１２ｎｍ程度の酸化シリ
コン膜を形成することによって、メモリセルのメモリト
ンネル絶縁膜（第１メモリゲート絶縁膜）９を形成す
る。続いて、ＣＶＤ法により半導体基板１の全面にメモ
リセルのフローティングゲート電極（電荷蓄積層）１０
となる多結晶シリコン層１０ａを堆積する。
【００５６】次に、図１１に示すように、多結晶シリコ
ン層１０ａ上の全面に、メモリセルのメモリゲート層間
膜（第２メモリゲート絶縁膜）となる酸化シリコン膜と
窒化シリコン膜の積層膜１１ａを形成する。更に、この
積層膜１１ａ上に保護膜として窒化シリコン膜１３を形
成し、積層膜１１ａおよび窒化シリコン膜１３からなる
メモリゲート層間膜１１（以下、ＮＯＮＯ膜１１と記
す）を形成する。ＮＯＮＯ膜１１は、例えばＣＶＤ法を
用いて、２〜６ｎｍ程度の膜厚の酸化シリコン膜と、５
〜９ｎｍ程度の膜厚の窒化シリコン膜と、３〜７ｎｍ程
度の膜厚の酸化シリコン膜と、保護膜として５〜１５ｎ
ｍ程度の膜厚の窒化シリコン膜を順次積層させて形成す
る。
【００５７】次に、図１２に示すように、メモリセル形
成領域の全面をレジストパターン１２１で覆った後、Ｍ
ＩＳＦＥＴ形成領域の全面とキャパシタ形成領域の全面
に形成されたNＯＮＯ膜１１、多結晶シリコン層１０
ａ、及びメモリトンネル絶縁膜９を、例えばドライエッ
チングにより順次除去する。
【００５８】次に、図１３に示すように、メモリセル形
成領域の全面及びＭＩＳＦＥＴ形成領域の全面に図１４
に示す平面パターンで形成したレジストパターン１２２
をマスクとし、キャパシタのキャパシタ形成溝４ａに埋
め込まれた酸化シリコン膜５を、例えばドライエッチン
グにより選択的に除去する。
【００５９】次に、ＭＩＳＦＥＴのゲート絶縁膜を形成
するが、ここで、ＭＩＳＦＥＴに用いられるゲート絶縁
膜とキャパシタに用いられるキャパシタ誘電体膜は同層
の誘電体膜で形成される。すなわち、ＭＩＳＦＥＴに用
いられるゲート絶縁膜とキャパシタに用いられるキャパ
シタ誘電体膜は同一の工程で形成する。本実施の形態で
は、高耐圧用のゲート絶縁膜と低耐圧用のゲート絶縁膜
を、同一の製造工程内で作り分ける場合の例について、
（ａ）キャパシタ誘電体膜を形成する工程と、高耐圧用
のゲート絶縁膜を形成する工程とを同一の工程とする場
合と、（ｂ）キャパシタ誘電体膜を形成する工程と、低
耐圧用のゲート絶縁膜を形成する工程とを同一の工程と
する場合について説明をする。
【００６０】（ａ）図１５に示すように、たとえば半導
体基板１を熱酸化することで、ＭＩＳＦＥＴ形成領域と
キャパシタ形成溝４ａを含むキャパシタ形成領域に、Ｍ
ＩＳＦＥＴの高耐圧用ゲート絶縁膜及びキャパシタの誘
電体膜となる、１２〜１６ｎｍ程度の膜厚の酸化シリコ
ン膜１４を形成する。
【００６１】（ｂ）次に、図１６及び図１７に示すよう
に、メモリセル形成領域の全面と、ＭＩＳＦＥＴ形成領
域およびキャパシタ形成領域の高耐圧用ゲート絶縁膜を
用いる領域の全面とにレジストパターン１２３を形成す
る。すなわち、ＭＩＳＦＥＴ形成領域およびキャパシタ
形成領域の低耐圧用ゲート絶縁膜を用いる領域の全面を
露出するように、レジストパターン１２３が形成され
る。
【００６２】次に、図１８に示すように、ＭＩＳＦＥＴ
とキャパシタの低耐圧用ゲート絶縁膜を用いる領域に形
成された酸化シリコン膜１４を、例えばドライエッチン
グにより除去する。
【００６３】次に、図１９に示すように、レジストパタ
ーン１２３を取り除いた後、例えば半導体基板１を熱酸
化することで、ＭＩＳＦＥＴとキャパシタの低耐圧用ゲ
ート絶縁膜となる、４〜８ｎｍ程度の膜厚の酸化シリコ
ン膜を成膜することによって低耐圧用ゲート絶縁膜１５
および誘電体膜１５ａを形成する。
【００６４】なお、図２０に示すように、この熱酸化に
より、ＭＩＳＦＥＴとキャパシタの高耐圧用ゲート絶縁
膜を用いる領域の酸化シリコン膜１４は酸化され１５〜
２０ｎｍ程度の膜厚の高耐圧用ゲート絶縁膜１６および
誘電体膜１６ａとなる。すなわち、ＭＩＳＦＥＴ形成領
域およびキャパシタ形成領域の高耐圧用ゲート絶縁膜を
用いる領域には、前記高耐圧用ゲート絶縁膜１６が形成
される。
【００６５】一方、図１９に示したように、ＭＩＳＦＥ
Ｔ形成領域およびキャパシタ形成領域の低耐圧用ゲート
絶縁膜を用いる領域には、前記低耐圧用ゲート絶縁膜１
５が形成される。低耐圧用ゲート絶縁膜１５となる酸化
シリコン膜は、ＭＩＳＦＥＴの低耐圧用ゲート絶縁膜及
びキャパシタのキャパシタ誘電体膜として機能する。
【００６６】本実施の形態１では、以降の工程を、キャ
パシタ誘電体膜を（ａ）高耐圧用のゲート絶縁膜と同一
の膜としたものを主として記述していくが、（ｂ）低耐
圧用のゲート絶縁膜を記述する場合も、この後の製造方
法は同様の手順で行うものであるため、一部を除きその
説明を省略する。
【００６７】次に、図２１に示すように、メモリセルに
形成されたＮＯＮＯ膜１１上、及び、ＭＩＳＦＥＴとキ
ャパシタに形成された低耐圧用ゲート絶縁膜１５および
高耐圧用ゲート絶縁膜１６上に、例えばメモリセルのコ
ントロールゲート電極（メモリゲート電極）１７ａ（図
２参照）となる多結晶シリコン層１７を形成する。続い
て、多結晶シリコン層１７上に、メモリセルのキャップ
層となる絶縁膜として、例えば酸化シリコン膜１８をＣ
ＶＤ法によって堆積する。
【００６８】次に、図２２に示すように、酸化シリコン
膜１８上にレジストパターン１２４を形成して酸化シリ
コン膜１８、多結晶シリコン膜１７、ＮＯＮＯ膜１１お
よび多結晶シリコン層１０ａをドライエッチングするこ
とで、メモリセルのコントロールゲート電極（メモリゲ
ート電極）１７ａ、フローティングゲート電極（電荷蓄
積層）１０、高耐圧用及び低耐圧用ＭＩＳＦＥＴのゲー
ト電極１７ｂ、及びキャパシタのキャパシタ電極１７ｃ
を形成する。ここまでの工程により、メモリトンネル絶
縁膜９、フローティングゲート電極１０、メモリゲート
層間膜１１、コントロールゲート電極１７ａおよび酸化
シリコン膜１８からなるメモリゲート電極構造２０を形
成することができる。
【００６９】なお、メモリセルのコントロールゲート電
極（メモリゲート電極）１７ａは、多結晶シリコン層上
にコバルトシリサイド(ＣｏＳｉ)膜等のシリサイド膜を
形成したポリサイド構造で構成してもよい。
【００７０】次に、図２３に示すように、ＭＩＳＦＥＴ
形成領域及びキャパシタ形成領域の全面をレジストで覆
った後に、メモリセル形成領域に、例えばメモリゲート
電極構造２０に対して自己整合に砒素（Ａｓ）等のＮ型
不純物をイオン打ち込み法で導入することで、メモリセ
ルのソース・ドレイン領域となるＮ型不純物層２３ａ、
２３ｂを形成する。続いて、メモリセル形成領域及びキ
ャパシタ形成領域の全面をレジストで覆った後に、ＭＩ
ＳＦＥＴ形成領域に、例えばゲート電極部２１に対して
自己整合にリン（Ｐ）等のＮ型不純物をイオン打ち込み
法で導入することで、ＭＩＳＦＥＴのソース・ドレイン
領域となるＮ型不純物層２４ａを形成する。
【００７１】また、ＭＩＳＦＥＴのゲート絶縁膜が低耐
圧用ゲート絶縁膜１５である場合は、砒素（Ａｓ）イオ
ンを打ち込み法で導入し、Ｎ型不純物層２４ｂ（図３参
照）を形成する。
【００７２】次に、図２４に示すように、主面、すなわ
ち、メモリセル形成領域、ＭＩＳＦＥＴ形成領域及びキ
ャパシタ形成領域の全面に、例えばＣＶＤ法によって１
１０〜１５０ｎｍ程度の膜厚の窒化シリコン膜２５を堆
積する。続いて、メモリセル形成領域の全面にレジスト
で覆った後に、ＭＩＳＦＥＴ形成領域及びキャパシタ形
成領域の窒化シリコン膜２５を異方性ドライエッチング
することで、ＭＩＳＦＥＴのゲート電極及びキャパシタ
電極の側壁にサイドウォール２６を形成する。
【００７３】次に、ＭＩＳＦＥＴのゲート電極部２１、
キャパシタ上部電極部２２とサイドウォール２６に対し
て自己整合的に砒素（Ａｓ）等のＮ型不純物をイオン打
ち込み法で導入することで、ＭＩＳＦＥＴのソース・ド
レイン領域となるＮ型不純物層２７ａとキャパシタの下
部電極引き上げ部の拡散層となるＮ型不純物領域２８ａ
を形成する。
【００７４】次に、主面、すなわちメモリセル形成領
域、ＭＩＳＦＥＴ及びキャパシタ形成領域の全面に、層
間絶縁膜２９として、例えば酸化シリコン膜（図２およ
び図３参照）をＣＶＤ法により堆積した後、ＣＭＰ法に
よってその表面を平坦化する。
【００７５】次に、ＭＩＳＦＥＴ形成領域及びキャパシ
タ形成領域の全面をレジストで覆った後に、層間絶縁膜
２９にパターニングを施して、層間絶縁膜２９にメモリ
セル形成領域のＮ型不純物層２３ａ、２３ｂに達する接
続孔ＣＯＮＴ１（図２参照）を形成する。
【００７６】次に、図２５に示すように、メモリセル形
成領域の全面をレジストカバーで覆った後に、層間絶縁
膜２９にパターニングを施して、ＭＩＳＦＥＴ形成領域
のＮ型不純物層２４ａ、２７ａを露出する接続孔ＣＯＮ
Ｔ２（図２および図３参照）と、キャパシタの下部電極
引き上げ部のＮ型不純物層２８ａに達する接続孔ＣＯＮ
Ｔ３（図２および図３参照）と、キャパシタ上部電極構
造２２に達する接続孔ＣＯＮＴ４（図２および図３参
照）を形成する。
【００７７】次に、接続孔ＣＯＮＴ１〜４内を含む層間
絶縁膜２９上に、例えばスパッタリング法を用いてＴｉ
Ｎ膜を堆積する。続いて、ＣＶＤ法を用いてそのＴｉＮ
膜上にＷ膜を堆積することで接続孔ＣＯＮＴ１〜４をそ
のＷ膜で埋め込む。次いで、層間絶縁膜２９上のＷ膜及
びＴｉＮ膜をＣＭＰ法によって除去することで接続孔Ｃ
ＯＮＴ１〜４内にＷ膜及びＴｉＮ膜を残し、Ｗ膜及びＴ
ｉＮ膜からなるプラグを形成する。
【００７８】次に、層間絶縁膜２９及びプラグ層３３ａ
上に、例えばＣＶＤ法を用いて酸化シリコン膜からなる
層間絶縁膜３２（図２および図３参照）を堆積する。続
いて、プラグ層３３ａへの引き出し配線孔３３ｂ（図２
および図３参照）を形成した後、例えばその引き出し配
線孔３３ｂにＷ膜をスパッタリング法によって埋め込
み、そのＷ膜をエッチバックすることで、キャパシタに
形成されたＮ型不純物層２３ａ、２３ｂに電気的に接続
する配線層３３（図２参照）と、高耐圧用ＭＩＳＦＥＴ
に形成されたＮ型不純物層２４ａ、２７ａに電気的に接
続する配線層３４ａ（図２参照）と、低耐圧用ＭＩＳＦ
ＥＴに形成されたＮ型不純物層２４ｂ、２７ｂに電気的
に接続する配線層３４ｂ（図３参照）と、キャパシタに
形成されたＮ型不純物層２８ａ、２８ｂに電気的に接続
する配線層３５ａ（図２参照）及び３５ｂ（図３参照）
と、キャパシタ上部電極１７ｃに電気的に接続する配線
層３６ａ（図２参照）及び配線層３６ｂ（図３参照）と
を形成する。
【００７９】以上のような実施の形態に基づき、図２に
示した構造を形成することができる。また、ＭＩＳＦＥ
Ｔのゲート絶縁膜及びキャパシタのキャパシタ誘電体膜
に低耐圧用ゲート絶縁膜を用いた場合の図面は図３のよ
うに示される。
【００８０】このような本実施の形態１によれば、素子
分離溝４とキャパシタ形成溝４ａとを同一の工程で形成
することができる。また、ＭＩＳＦＥＴの高耐圧用ゲー
ト絶縁膜１６または低耐圧用ゲート絶縁膜１５を形成す
る工程と、キャパシタの誘電体膜１６ａまたは誘電体膜
１５ａとを同一の工程で形成することができる。すなわ
ち、高耐圧用ゲート絶縁膜１６または低耐圧用ゲート絶
縁膜１５と、キャパシタの誘電体膜１６ａまたは誘電体
膜１５ａとの形成に用いる絶縁膜を同一の工程で形成す
る。また、ＭＩＳＦＥＴのゲート電極１７ｂを形成する
工程と、キャパシタ電極１７ｃとを同一の工程で形成す
ることができる。すなわち、ＭＩＳＦＥＴのゲート電極
１７ｂと、キャパシタ電極１７ｃとの形成に用いる導体
膜を同一の工程で形成する。このことから、本実施の形
態１の半導体装置の製造工程の簡略化を図ることができ
る。
【００８１】（実施の形態２）次に、本実施の形態２の
半導体装置の要部の構造を図２５に示す。
【００８２】前記実施の形態１では、図９に示したよう
に、キャパシタ形成溝４ａに埋め込まれた酸化シリコン
膜５を除去する工程において、レジストパターンとして
図１４に示したようなマスクを用いたが、本実施の形態
２では、図２７および図２８に示すマスクを用いてパタ
ーニングを施すことで、素子分離溝４の一部をキャパシ
タ形成領域の一部として用いてもよい。
【００８３】なお、説明を解り易くするため、以下のプ
ロセスにおいて、前記実施の形態１と同様の部分の説明
は省略する。
【００８４】まず、前記実施の形態１において図１２に
示した工程の後、素子分離溝４（図１２参照）及び少な
くとも１つ以上のキャパシタ形成溝４ａに埋め込まれた
酸化シリコン膜５上に、図２７及び２８に示すレジスト
パターン１２５を形成し、レジストパターン１２５をマ
スクとしたドライエッチングを施すことで、キャパシタ
形成溝４ａ及び素子分離溝４の一部に埋め込まれた酸化
シリコン膜５を除去する。
【００８５】次に、前記実施の形態１の図１５以降に示
した工程と同様に、ＭＩＳＦＥＴのゲート絶縁膜（低耐
圧用ゲート絶縁膜１５または高耐圧用ゲート絶縁膜１
６）を形成する。
【００８６】以降の工程は、前記実施の形態１と同様で
あるため、説明を省略する。
【００８７】このように本実施の形態２においては、製
造工程の追加をすることなく、素子分離溝４の一部をキ
ャパシタ形成領域の一部として利用することで、キャパ
シタの単位面積あたりの容量を増やすことができる。
【００８８】また、本実施の形態２は、前記実施の形態
１に基づいて説明したが、以降の実施の形態でも同様に
実施可能である。
【００８９】（実施の形態３）本実施の形態３の半導体
装置の要部の構造を図２９に示す。
【００９０】前記実施の形態１では、ＭＩＳＦＥＴのゲ
ート絶縁膜（低耐圧用ゲート絶縁膜１５および高耐圧用
ゲート絶縁膜１６）を形成する工程と、キャパシタの誘
電体膜１５ａ、１６ａを形成する工程とを同一の工程と
したが、本実施の形態３では、メモリセルのメモリゲー
ト層間膜（第２メモリゲート絶縁膜）であるＮＯＮＯ膜
１１と、キャパシタのキャパシタ誘電体膜とを同層の誘
電体膜で形成したものである。すなわち、メモリセルの
メモリゲート層間膜（第２メモリゲート絶縁膜）である
ＮＯＮＯ膜１１を形成する工程と、キャパシタのキャパ
シタ誘電体膜を形成する工程とを同一の工程とするもの
である。
【００９１】なお、説明を解り易くするため、以下のプ
ロセスにおいて、前記実施の形態１と同様の部分の説明
は省略する。またＭＩＳＦＥＴは実施の形態１と同様に
ゲート絶縁膜を高耐圧用と低耐圧用に作り分けている
が、高耐圧用を主として説明していく。
【００９２】前記実施の形態１にて図１０に示したメモ
リセルのフローティングゲート電極（電極電荷蓄積層）
となる多結晶シリコン層１０ａを形成する工程の後、多
結晶シリコン層１０ａが形成された状態で、メモリセル
及びＭＩＳＦＥＴ形成領域の全面をレジストで覆った後
に、キャパシタ形成領域に形成された多結晶シリコン層
１０ａをドライエッチングにより除去する。
【００９３】次に、図３０に示すように、メモリセル形
成領域及びＭＩＳＦＥＴ形成領域の全面とキャパシタ形
成領域のキャパシタ形成溝４ａを除く領域をレジストパ
ターン１２６で覆った後に、キャパシタ形成領域におけ
るメモリトンネル絶縁膜９及びキャパシタ形成溝４ａに
埋め込まれた酸化シリコン膜５を、順次ドライエッチン
グにより除去する。
【００９４】次に、図３１に示すように、メモリセル形
成領域の全面、ＭＩＳＦＥＴ形成領域及びキャパシタ形
成領域の全面に、メモリセルのゲート層間膜となるＮＯ
ＮＯ膜１１を実施の形態１と同様な工程で形成する。す
なわち、メモリゲート層間膜１１と、キャパシタの誘電
体膜との形成に用いる絶縁膜を同一の工程で形成する。
【００９５】次に、図３２に示すように、メモリセル及
びキャパシタ形成領域の全面をレジスト１２７で覆った
後に、ＭＩＳＦＥＴ形成領域に形成されたＮＯＮＯ膜１
１、多結晶シリコン層１０ａ及びメモリトンネル絶縁膜
９をドライエッチングによって除去する。また、図３３
に示すように、低耐圧用ゲート絶縁膜１５を形成する領
域も同様においても除去する。
【００９６】続いて、ＭＩＳＦＥＴ形成領域に高耐圧用
ゲート絶縁膜１６および低耐圧用ゲート絶縁膜１５を形
成する。高耐圧用ゲート絶縁膜１６および低耐圧用ゲー
ト絶縁膜１５を形成する方法については、前記実施の形
態１と同様に（ａ）高耐圧用ゲート絶縁膜、（ｂ）低耐
圧用ゲート絶縁膜、とで作り分けており、その製造方法
については同様なので説明は省略する（図３４および図
３５参照）。
【００９７】次に、図３６に示すように、メモリセル及
びキャパシタ形成領域に形成されたＮＯＮＯ膜１１上及
びＭＩＳＦＥＴ形成領域に形成されたゲート絶縁膜上
に、メモリセルのコントロールゲート電極（メモリゲー
ト電極）１７ａとなる多結晶シリコン膜及びキャップ層
となる酸化シリコン膜１８をＣＶＤ法により順次堆積す
る。
【００９８】次に、レジストパターン１２８を形成し、
このレジストパターン１２８を用いたドライエッチング
によりメモリゲート電極構造２０、ＭＩＳＦＥＴのゲー
ト電極構造２１及びキャパシタ上部電極構造２２を形成
する。すなわち、メモリゲート電極構造２０、ＭＩＳＦ
ＥＴのゲート電極構造２１及びキャパシタ上部電極構造
２２の形成に用いる導電体膜を同一の工程で形成する。
【００９９】以下、前記実施の形態１と同様の製造工程
を経て図２９に示す不揮発性メモリを有する半導体装置
を形成することができるので、その説明は省略する。
【０１００】このようにキャパシタのキャパシタ誘電体
膜と、メモリセルのメモリゲート層間膜を同一の工程で
形成することで、製造工程の簡略化が図れる。また、キ
ャパシタのキャパシタ誘電体膜として、ＭＩＳＦＥＴの
低耐圧用ゲート絶縁膜１５または高耐圧用ゲート絶縁膜
１６の代わりにＮＯＮＯ膜１１を用いることで、信頼性
の高いキャパシタ誘電体膜とすることができる。
【０１０１】（実施の形態４）次に、本実施の形態４の
半導体装置の要部の構造を図３７に示す。
【０１０２】前記実施の形態１では、メモリセルの形成
工程を図１０〜２２に示したように、メモリセルの電荷
蓄積層として多結晶シリコン層１０ａを形成している
が、電荷蓄積層として窒化シリコン膜４１を用いて形成
するものである。なお、窒化シリコン膜４１は、窒化シ
リコン膜４１のトラップの電子を捕獲することで電荷を
蓄積する。
【０１０３】なお、説明を解り易くするため、以下のプ
ロセスにおいて、前記実施の形態１と同様の部分の説明
は省略する。
【０１０４】前記実施の形態１にて図１０に示した工程
の後、図３８に示すように、メモリトンネル絶縁膜９上
に、例えばＣＶＤ法を用いて窒化シリコン膜４１、酸化
シリコン膜４２を順次堆積する。この窒化シリコン膜４
１は、メモリセルのフローティングゲート電極の代わり
として電荷を蓄積する役目を果たす。
【０１０５】次に、図３９に示すように、メモリセル形
成領域の全面をレジストパターン１２９で覆い、ＭＩＳ
ＦＥＴ形成領域及びキャパシタ形成領域に形成された酸
化シリコン膜４２、窒化シリコン膜４１及びメモリトン
ネル絶縁膜９を順次エッチングし除去する。次に、前記
実施の形態１にて図１４に示したレジストパターン１２
２を形成し、キャパシタ形成溝４ａに埋め込まれた酸化
シリコン膜５を除去する。
【０１０６】続いて、図４０に示すように、ＭＩＳＦＥ
Ｔ形成領域及びキャパシタ形成領域に、それぞれＭＩＳ
ＦＥＴのゲート絶縁膜（低耐圧用ゲート絶縁膜１５およ
び高耐圧用ゲート絶縁膜１６）および誘電体膜１６ａを
前記実施の形態１と同様の工程で形成する。
【０１０７】次に、図４１に示すように、メモリセル形
成領域に形成された酸化シリコン膜４２上と、ＭＩＳＦ
ＥＴ形成領域及びキャパシタ形成領域に形成された低耐
圧用ゲート絶縁膜１５または高耐圧用ゲート絶縁膜１６
上に、ＣＶＤ法を用いて多結晶シリコン膜４４及び酸化
シリコン膜４５を順次堆積する。
【０１０８】次に、図４２に示すように、レジストパタ
ーン１３０をマスクとしてパターニングを行い、メモリ
ゲート電極４４ａ、ＭＩＳＦＥＴのゲート電極４４ｂお
よびキャパシタの上部電極４４ｃを形成する。すなわ
ち、メモリゲート電極４４ａ、ＭＩＳＦＥＴのゲート電
極４４ｂおよびキャパシタの上部電極４４ｃを同層の導
電体膜で構成し、メモリゲート電極４４ａ、ＭＩＳＦＥ
Ｔのゲート電極４４ｂおよびキャパシタの上部電極４４
ｃの形成に用いる導電体膜を同一の工程で形成する。こ
こまでの工程により、メモリトンネル絶縁膜９、窒化シ
リコン膜４１、酸化シリコン膜４２、メモリゲート電極
４４ａおよび酸化シリコン膜４５からなるメモリゲート
電極構造４０を形成することができる。
【０１０９】これ以降は、前記実施の形態１と同様の工
程を経て図３７に示す不揮発性メモリを有する半導体装
置が形成されるため、その説明を省略する。
【０１１０】このように本実施の形態４においては、メ
モリセルの電荷蓄積層を前記実施の形態１における多結
晶シリコン層１０ａの代わりに窒化シリコン膜４１を用
いて形成しているが、連続した導電膜である多結晶シリ
コン層１０ａに電荷蓄積を行う場合と比較すると、窒化
シリコン膜４１中の電子トラップが非連続で離散的であ
るため、メモリトンネル絶縁膜９の一部にピンホール等
の電荷漏洩パスが発生した場合においても、蓄積された
電荷のすべてが消失されることがなく、リテンション特
性を本質的に強固とすることができる。
【０１１１】また、この窒化シリコン膜４１の代わりに
数ｎｍの径を有するシリコン球からなる所謂Ｓｉナノド
ットでメモリセルの電荷蓄積層を形成してもよく、その
場合も上記の本実施の形態４と同様の効果が得られる。
【０１１２】（実施の形態５）次に、本実施の形態５の
半導体装置の要部の構造を図４３に示す。
【０１１３】前記実施の形態４では、前記実施の形態１
の変形例として、メモリゲート電極構造２０の代わりに
メモリゲート電極構造４０を形成したが、本実施の形態
５は、図４３に示すメモリゲート電極構造５０のよう
に、いわゆる、スプリットゲート型で形成するものであ
る。
【０１１４】なお、説明を解り易くするため、以下のプ
ロセスにおいて、前記実施の形態１と同様の部分の説明
は省略する。
【０１１５】前記実施の形態１の図１０に示した工程の
後、図４４に示すように、メモリトンネル絶縁膜９上
に、例えばＣＶＤ法により多結晶シリコン膜５１と酸化
シリコン膜５２を順次堆積する。なお、酸化シリコン膜
５２は、多結晶シリコン膜５１の表面を熱酸化すること
によって形成してもよい。
【０１１６】次に、図４５に示すように、メモリセル形
成領域の酸化シリコン膜５２上にレジストパターン１３
１を形成した後に、酸化シリコン膜５２、多結晶シリコ
ン膜５１及びメモリトンネル絶縁膜９を順次パターニン
グして選択的に除去する。メモリセルの電荷蓄積層は、
多結晶シリコン膜５１で形成される。
【０１１７】次に、図４６に示すように、前記実施の形
態１にて図１４に示したマスクと同様のマスクを用いて
レジストパターン１３２を形成し、キャパシタのキャパ
シタ形成溝４ａに形成された酸化シリコン膜５を選択的
に除去する。
【０１１８】次に、図４７に示すように、ＭＩＳＦＥＴ
のゲート絶縁膜５３となる酸化シリコン膜を、例えばＣ
ＶＤ法を用いて形成する。また、ＭＩＳＦＥＴのゲート
絶縁膜５３となる酸化シリコン膜は、前記実施の形態１
における高耐圧用ゲート絶縁膜１６（図２参照）および
低耐圧用ゲート絶縁膜１５（図３参照）を形成した工程
と同様の工程によって作り分けてもよい。
【０１１９】次に、図４８に示すように、ゲート絶縁膜
５３上に、例えばＣＶＤ法を用いて多結晶シリコン膜５
４及び酸化シリコン膜５５を順次堆積する。
【０１２０】次に、図４９に示すように、レジストパタ
ーン１３３を形成して酸化シリコン膜５５及び多結晶シ
リコン膜５４をパターニングにより選択的に除去するこ
とで、メモリゲート電極５４ａ、ＭＩＳＦＥＴのゲート
電極５４ｂおよびキャパシタの上部電極５４ｃを形成す
ることができる。ここまでの工程によって、メモリトン
ネル絶縁膜９、多結晶シリコン膜５１、酸化シリコン膜
５２、ゲート絶縁膜５３、メモリゲート電極５４ａおよ
び酸化シリコン膜５５からなるメモリゲート電極構造５
０を形成することができる。
【０１２１】以降は、前記実施の形態１と同様な製造工
程を経て図４３に示した不揮発性メモリを有する半導体
装置を形成することができるので、その説明を省略す
る。
【０１２２】このように、メモリゲート電極部を本実施
の形態５で示すような構造にした場合においても、前記
実施の形態１と同様な効果を得ることができる。
【０１２３】（実施の形態６）次に、本実施の形態６の
半導体装置の要部の構造を図５０に示す。
【０１２４】実前記施の形態１では、ＭＩＳＦＥＴのゲ
ート電極及びキャパシタの上部電極にメモリセルのコン
トロールゲート電極１７ａ（図２参照）となった多結晶
シリコン層１７（図２１参照）を用いたが、本実施の形
態６では、これを、前記メモリセルのフローティングゲ
ート電極１０（図２参照）となった多結晶シリコン層１
０ａ及びコントロールゲート電極１７ａとなった多結晶
シリコン層１７を用いて形成するものである。
【０１２５】なお、説明を解り易くするため、以下のプ
ロセスにおいて、前記実施の形態１と同様の部分の説明
は省略する。
【０１２６】前記実施の形態１の図９に示した工程の
後、図５１に示すように、キャパシタ形成溝４ａ以外の
領域をレジストパターン１３４で覆い、キャパシタ形成
溝４ａに埋め込まれた酸化シリコン膜５をエッチングし
除去する。
【０１２７】次に、図５２に示すように、例えば半導体
基板１を熱酸化することによって、ＭＩＳＦＥＴ形成領
域にゲート絶縁膜６０を形成し、同時にキャパシタ形成
溝４ａ上にもゲート絶縁膜６０を形成する。ここで、ゲ
ート絶縁膜６０は、前記実施の形態１における高耐圧用
ゲート絶縁膜１６（図２参照）および低耐圧用ゲート絶
縁膜１５（図３参照）を形成した工程と同様の工程によ
って作り分けてもよい。また、この時、メモリセル形成
領域にもゲート絶縁膜６０と同様の酸化膜が形成され
る。
【０１２８】次に、ＭＩＳＦＥＴ形成領域及びキャパシ
タ形成領域の全面をレジストで覆った後にメモリセル形
成領域の表面の前記酸化膜をエッチングし除去する。そ
の後、半導体基板１を熱酸化することによって、メモリ
セル形成領域にメモリトンネル絶縁膜となる酸化シリコ
ン膜６１を形成する。
【０１２９】次に、図５３に示すように、ＣＶＤ法を用
いて半導体基板１の全面にメモリセルのフローティング
ゲート電極（電荷蓄積層）となる多結晶シリコン膜６３
を堆積させた後、メモリゲート層間膜となるＮＯＮＯ膜
６４を多結晶シリコン膜６３上に形成する。
【０１３０】次に、図５４に示すように、ＭＩＳＦＥＴ
形成領域及びキャパシタ形成領域に形成されたＮＯＮＯ
膜６４の一部を選択的に除去した後に、露出した多結晶
シリコン膜６３とＮＯＮＯ膜６４上に、ＣＶＤ法を用い
てメモリセルのコントロールゲート電極（メモリゲート
電極）となる多結晶シリコン膜６５及びキャップ層とな
る酸化シリコン膜６６を順次堆積する。これにより、Ｍ
ＩＳＦＥＴ形成領域およびキャパシタ形成領域に形成さ
れた多結晶シリコン膜６３と多結晶シリコン膜６５とが
導通させることができる。その後、レジストパターンを
用いたドライエッチングによって酸化シリコン膜６６、
多結晶シリコン膜６５、ＮＯＮＯ膜６４、多結晶シリコ
ン膜６３および酸化シリコン膜６１をパターニングする
ことで選択的に除去し、図５０に示したようなメモリゲ
ート電極６３ａ、６５ａ、ＭＩＳＦＥＴのゲート電極６
３ｂ、６５ｂ、キャパシタ上部電極６３ｃ、６５ｃとを
形成することができる。
【０１３１】以降は、前記実施の形態１と同様な製造方
法を経て図５０に示す本実施の形態６の不揮発性メモリ
を有する半導体装置を形成することができるので、その
説明を省略する。
【０１３２】上記したように、メモリセルのフローティ
ングゲート電極及びメモリゲート電極を、ＭＩＳＦＥＴ
のゲート電極及びキャパシタ上部電極と同一の工程で形
成する。すなわち、メモリセルのフローティングゲート
電極及びメモリゲート電極と、ＭＩＳＦＥＴのゲート電
極及びキャパシタ上部電極とを同層の導電体膜で構成
し、メモリセルのフローティングゲート電極及びメモリ
ゲート電極と、ＭＩＳＦＥＴのゲート電極及びキャパシ
タ上部電極との形成に用いる導電体膜を同一の工程で形
成する。このようにして形成することで製造工程の簡略
化が図ることができる。
【０１３３】このように、ＭＩＳＦＥＴのゲート電極及
びキャパシタ上部電極をメモリセルのコントロールゲー
ト電極となる多結晶シリコン膜のみから形成する代わり
に、前記メモリセルのフローティングゲート電極となる
多結晶シリコン膜及びコントロールゲート電極となる多
結晶シリコン膜の両方を用いた場合においても、前記実
施の形態１〜５と同様の効果を得ることができる。
【０１３４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。例えば、前記実施の形態１〜６の夫々を他の実施
の形態の一つまたは複数と組み合わせても良い。
【０１３５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
【０１３６】キャパシタ（容量素子）を、キャパシタ形
成領域に形成された複数のキャパシタ形成溝と、前記複
数のキャパシタ形成溝内を含むキャパシタ形成領域上に
形成されたキャパシタ誘電体膜及びキャパシタ電極とで
形成するので、キャパシタの表面積を増大させて単位面
積当たりのキャパシタ容量を向上することができる。
【０１３７】半導体基板上に、素子分離溝及びキャパシ
タに形成されるキャパシタ形成溝を同一の工程で形成す
るので、半導体装置の製造工程の簡略化を図ることがで
きる。
【０１３８】また、ＭＩＳＦＥＴのゲート絶縁膜及びキ
ャパシタ形成溝上におけるキャパシタの誘電体膜とを同
一の工程で形成することで、半導体装置の製造工程の簡
略化を図ることができる。
【０１３９】また、キャパシタ形成領域のキャパシタ誘
電体膜と、メモリセルのメモリゲート層間膜とを同一の
工程で形成するので、半導体装置の製造工程の簡略化を
図ることができる。
【０１４０】また、ＭＩＳＦＥＴのゲート絶縁膜を用い
る代わりにメモリセルのメモリゲート層間膜（ＮＯＮＯ
膜）を用いてキャパシタの誘電体膜を形成するので、信
頼性の高いキャパシタの誘電体膜を形成することができ
る。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の要部
平面図である。
【図２】本発明の実施の形態１である半導体装置の要部
断面図である。
【図３】本発明の実施の形態１である半導体装置の要部
断面図である。
【図４】本発明の実施の形態１である半導体装置の製造
方法を説明する要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面
図である。
【図６】本発明の実施の形態１である半導体装置の製造
工程中の要部平面図である。
【図７】本発明の実施の形態１である半導体装置の製造
工程中の要部平面図である。
【図８】本発明の実施の形態１である半導体装置の製造
工程中の要部平面図である。
【図９】図５に続く半導体装置の製造工程中の要部断面
図である。
【図１０】図９に続く半導体装置の製造工程中の要部断
面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部
断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部
断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部
断面図である。
【図１４】本発明の実施の形態１である半導体装置の製
造工程中の要部平面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部
断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部
断面図である。
【図１７】本発明の実施の形態１である半導体装置の製
造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部
断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部
断面図である。
【図２０】図１６に続く半導体装置の製造工程中の要部
断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部
断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部
断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部
断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部
断面図である。
【図２５】本発明の実施の形態１である半導体装置の製
造工程中の要部平面図である。
【図２６】本発明の実施の形態２である半導体装置の要
部断面図である。
【図２７】本発明の実施の形態２である半導体装置の製
造方法を説明する要部断面図である。
【図２８】本発明の実施の形態２である半導体装置の製
造工程中の要部平面図である。
【図２９】本発明の実施の形態３である半導体装置の要
部断面図である。
【図３０】本発明の実施の形態３である半導体装置の製
造方法を説明する要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部
断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部
断面図である。
【図３３】本発明の実施の形態３である半導体装置の製
造工程中の要部断面図である。
【図３４】図３２に続く半導体装置の製造工程中の要部
断面図である。
【図３５】図３３に続く半導体装置の製造工程中の要部
断面図である。
【図３６】図３４に続く半導体装置の製造工程中の要部
断面図である。
【図３７】本発明の実施の形態４である半導体装置の要
部断面図である。
【図３８】本発明の実施の形態４である半導体装置の製
造方法を説明する要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部
断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部
断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部
断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部
断面図である。
【図４３】本発明の実施の形態５である半導体装置の要
部断面図である。
【図４４】本発明の実施の形態５である半導体装置の製
造方法を説明する要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部
断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部
断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部
断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部
断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部
断面図である。
【図５０】本発明の実施の形態６である半導体装置の要
部断面図である。
【図５１】本発明の実施の形態６である半導体装置の製
造方法を説明する要部断面図である。
【図５２】図５１に続く半導体装置の製造工程中の要部
断面図である。
【図５３】図５２に続く半導体装置の製造工程中の要部
断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部
断面図である。
【符号の説明】
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ 素子分離溝 ４ａ キャパシタ形成溝 ５ 酸化シリコン膜 ７ Ｐ型不純物層（Ｐ型ウェル領域） ８ Ｎ型不純物層（Ｎ型ウェル領域） ９ メモリトンネル絶縁膜 １０ フローティングゲート電極 １０ａ 多結晶シリコン層 １１ メモリゲート層間膜（ＮＯＮＯ膜） １１ａ 積層膜 １３ 窒化シリコン膜 １４ 酸化シリコン膜（高耐圧用ゲート絶縁膜） １５ 低耐圧用ゲート絶縁膜 １５ａ 誘電体膜 １６ 高耐圧用ゲート絶縁膜 １６ａ 誘電体膜 １７ 多結晶シリコン層 １７ａ コントロールゲート電極 １７ｂ ゲート電極 １７ｃ キャパシタ電極 １８ 酸化シリコン膜 ２０ メモリゲート電極構造 ２１ ゲート電極構造 ２２ キャパシタ上部電極構造 ２３ａ、２３ｂ、２４ａ、２４ｂ Ｎ型不純物層 ２５ 窒化シリコン膜 ２６ サイドウォール ２７ａ、２７ｂ、２８ａ、２８ｂ Ｎ型不純物層 ２９ 層間絶縁膜 ３２ 層間絶縁膜 ３３ 配線層 ３３ａ プラグ層 ３３ｂ 引き出し配線孔 ３４ａ、３４ｂ 配線層 ３５ａ、３５ｂ 配線層 ３６ａ、３６ｂ 配線層 ４０ メモリゲート電極構造 ４１ 窒化シリコン膜 ４２ 酸化シリコン膜 ４４ 多結晶シリコン膜 ４４ａ メモリゲート電極 ４４ｂ ゲート電極 ４４ｃ 上部電極 ４５ 酸化シリコン膜 ５０ メモリゲート電極構造 ５１ 多結晶シリコン膜 ５２ 酸化シリコン膜 ５３ ゲート絶縁膜 ５４ 多結晶シリコン膜 ５４ａ メモリゲート電極 ５４ｂ ゲート電極 ５４ｃ 上部電極 ５５ 酸化シリコン膜 ６０ ゲート絶縁膜 ６１ 酸化シリコン膜 ６３ 多結晶シリコン膜 ６３ａ メモリゲート電極 ６３ｂ ゲート電極 ６３ｃ キャパシタ上部電極 ６４ ＮＯＮＯ膜 ６５ 多結晶シリコン膜 ６５ａ メモリゲート電極 ６５ｂ ゲート電極 ６５ｃ キャパシタ上部電極 ６６ 酸化シリコン膜 １２１〜１３４ レジストパターン
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/06 １０２Ａ 27/10 ４８１ 27/115 29/788 29/792 (72)発明者 池田 良広 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 塚本 恵介 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 福村 達也 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 宿利 章二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 原口 恵一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 岸 浩二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F038 AC03 AC05 AC09 AC10 AC14 AC15 AC16 AC17 AC18 BG03 BG05 DF05 EZ20 5F048 AA05 AB01 AB03 AC01 AC10 BA01 BB05 BB16 BC06 BF11 BG14 5F083 EP02 EP18 EP23 EP24 EP55 ER02 ER30 GA09 JA04 JA19 JA32 JA35 JA37 JA39 JA40 MA05 MA06 MA19 MA20 NA01 PR29 PR42 PR52 5F101 BA01 BA29 BA36 BA45 BA54 BB04 BB05 BC11 BD02 BD22 BD27 BE07 BE14 BH19 BH21

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子と、 前記半導体素子間を分離する素子分離溝と、 キャパシタ形成溝と、 前記キャパシタ形成溝内に誘電体膜を介して形成された
    キャパシタ電極とを有する半導体装置の製造方法におい
    て、 半導体基板に前記素子分離溝を形成する工程で、前記キ
    ャパシタ形成溝が形成されることを特徴とする半導体装
    置の製造方法。
  2. 【請求項２】 ＭＩＳＦＥＴ及びキャパシタを有する半
    導体装置の製造方法において、 半導体基板に、前記ＭＩＳＦＥＴ間を分離する素子分離
    溝、及びキャパシタ形成領域にキャパシタ形成溝を形成
    する工程と、 ＭＩＳＦＥＴ形成領域に前記ＭＩＳＦＥＴのゲート絶縁
    膜を、前記キャパシタ形成溝上にキャパシタ誘電体膜を
    形成する工程とを有することを特徴とする半導体装置の
    製造方法。
  3. 【請求項３】 ＭＩＳＦＥＴ及びキャパシタを有する半
    導体装置の製造方法において、 半導体基板に、前記ＭＩＳＦＥＴ間を分離する素子分離
    溝、及びキャパシタ形成領域にキャパシタ形成溝を形成
    する工程と、 ＭＩＳＦＥＴ形成領域に前記ＭＩＳＦＥＴのゲート絶縁
    膜を、前記キャパシタ形成溝上にキャパシタ誘電体膜を
    形成する工程と、 前記ゲート絶縁膜上にゲート電極を、前記キャパシタ誘
    電体膜上にキャパシタ電極を形成する工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  4. 【請求項４】 メモリセル、ＭＩＳＦＥＴ、及びキャパ
    シタを有する半導体装置の製造方法において、 半導体基板に、前記ＭＩＳＦＥＴ間を分離する素子分離
    溝、及びキャパシタ形成領域にキャパシタ形成溝を形成
    する工程と、 ＭＩＳＦＥＴ形成領域に前記ＭＩＳＦＥＴのゲート絶縁
    膜を、前記キャパシタ形成溝上にキャパシタ誘電体膜を
    形成する工程と、 メモリセル形成領域に、第１メモリゲート絶縁膜を形成
    する工程と、 前記第１メモリゲート絶縁膜上に電荷蓄積層を、前記ゲ
    ート絶縁膜上にゲート電極を、前記キャパシタ誘電体膜
    上にキャパシタ電極を形成する工程とを有することを特
    徴とする半導体装置の製造方法。
  5. 【請求項５】 メモリセル、ＭＩＳＦＥＴ、及びキャパ
    シタを有する半導体装置の製造方法において、 半導体基板に、前記ＭＩＳＦＥＴ間を分離する素子分離
    溝、及びキャパシタ形成領域にキャパシタ形成溝を形成
    する工程と、 ＭＩＳＦＥＴ形成領域に前記ＭＩＳＦＥＴのゲート絶縁
    膜を、前記キャパシタ形成溝上にキャパシタ誘電体膜を
    形成する工程と、 メモリセル形成領域に、第１メモリゲート絶縁膜を形成
    する工程と、 前記第１メモリゲート絶縁膜上に、電荷蓄積層を形成す
    る工程と、 前記電荷蓄積層上に、第２メモリゲート絶縁膜を形成す
    る工程と、 前記第２メモリゲート絶縁膜上にメモリゲート電極を、
    前記ゲート絶縁膜上にゲート電極を、及び、前記キャパ
    シタ誘電体膜上にキャパシタ電極を形成する工程とを有
    することを特徴とする半導体装置の製造方法。
  6. 【請求項６】 メモリセル、ＭＩＳＦＥＴ、及びキャパ
    シタを有する半導体装置の製造方法において、 半導体基板に、前記ＭＩＳＦＥＴ間を分離する素子分離
    溝、及びキャパシタ形成領域にキャパシタ形成溝を形成
    する工程と、 ＭＩＳＦＥＴ形成領域に前記ＭＩＳＦＥＴのゲート絶縁
    膜を形成する工程と、 メモリセル形成領域に、第１メモリゲート絶縁膜を形成
    する工程と、 前記第１メモリゲート絶縁膜上に、電荷蓄積層を形成す
    る工程と、 前記電荷蓄積層上に第２メモリゲート絶縁膜を、前記キ
    ャパシタ形成溝上にキャパシタ誘電体膜を形成する工程
    と、 前記第２メモリゲート絶縁膜上にメモリゲート電極を、
    前記ゲート絶縁膜上にゲート電極を、及び、前記キャパ
    シタ誘電体膜上にキャパシタ電極を形成する工程とを有
    することを特徴とする半導体装置の製造方法。
  7. 【請求項７】 メモリセル及びキャパシタを有する半導
    体装置の製造方法において、 半導体基板に、素子分離溝、及びキャパシタ形成領域に
    キャパシタ形成溝を形成する工程と、 メモリセル形成領域に、第１メモリゲート絶縁膜を形成
    する工程と、 前記第１メモリゲート絶縁膜上に、電荷蓄積層を形成す
    る工程と、 前記電荷蓄積層上に第２メモリゲート絶縁膜を、前記キ
    ャパシタ形成溝上にキャパシタ誘電体膜を形成する工程
    とを有することを特徴とする半導体装置の製造方法。
  8. 【請求項８】 メモリセル及びキャパシタを有する半導
    体装置の製造方法において、 半導体基板に、素子分離溝、及びキャパシタ形成領域に
    キャパシタ形成溝を形成する工程と、 メモリセル形成領域に、第１メモリゲート絶縁膜を形成
    する工程と、 前記第１メモリゲート絶縁膜上に、電荷蓄積層を形成す
    る工程と、 前記電荷蓄積層上に第２メモリゲート絶縁膜を、前記キ
    ャパシタ形成溝上にキャパシタ誘電体膜を形成する工程
    と、 前記第２メモリゲート絶縁膜上にメモリゲート電極を、
    前記キャパシタ誘電体膜上にキャパシタ電極を形成する
    工程とを有することを特徴とする半導体装置の製造方
    法。
  9. 【請求項９】 請求項１〜８の何れか一項に記載された
    半導体装置の製造方法であって、 前記キャパシタ形成溝の形状は、穴状、ストライプ状、
    または、格子状にすることを特徴とする半導体装置の製
    造方法。
  10. 【請求項１０】 請求項１〜８の何れか一項に記載され
    た半導体装置の製造方法において、 前記素子分離溝、及び、前記キャパシタ形成溝に、絶縁
    膜を埋め込む工程と、 前記キャパシタ形成溝に埋め込まれた前記絶縁膜を除去
    する工程とを有することを特徴とする半導体装置の製造
    方法。
  11. 【請求項１１】 請求項１〜８の何れか一項に記載され
    た半導体装置の製造方法において、 前記素子分離溝、及び、前記キャパシタ形成溝に、絶縁
    膜を埋め込む工程と、 前記素子分離溝に埋め込まれた前記絶縁膜の一部、及
    び、前記キャパシタ形成溝に埋め込まれた前記絶縁膜を
    除去する工程とを有することを特徴とする半導体装置の
    製造方法。
  12. 【請求項１２】 請求項２〜６の何れか一項に記載され
    た半導体装置の製造方法において、 前記ＭＩＳＦＥＴは、高耐圧用の第１ＭＩＳＦＥＴと、
    低耐圧用の第２ＭＩＳＦＥＴとを含み、 前記第１ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、前記第
    ２ＭＩＳＦＥＴのゲート絶縁膜の膜厚よりも厚いことを
    特徴とする半導体装置の製造方法。
  13. 【請求項１３】 請求項５〜８の何れか一項に記載され
    た半導体装置の製造方法において、 前記第２メモリゲート絶縁膜、及び前記キャパシタ誘電
    体膜は、酸化シリコン膜と窒化シリコン膜からなる積層
    膜を含むことを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 請求項５、６又は８に記載された半導
    体装置の製造方法において、 前記電荷蓄積層は、窒化シリコン膜、又はＳｉナノドッ
    トを含むことを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 請求項４〜８の何れか一項に記載され
    た半導体装置の製造方法において、 前記電荷蓄積層は、多結晶シリコン膜を含むことを特徴
    とする半導体装置の製造方法。
  16. 【請求項１６】 請求項５、７又は８の何れか一項に記
    載された半導体装置の製造方法において、 前記メモリゲート電極は、多結晶シリコン膜を含むこと
    を特徴とする半導体装置の製造方法。
  17. 【請求項１７】 請求項１〜１６の何れか一項に記載さ
    れた半導体装置の製造方法において、 前記キャパシタ誘電体膜及びキャパシタ電極は、複数の
    キャパシタ形成溝上に形成することを特徴とする半導体
    装置の製造方法。
  18. 【請求項１８】 請求項１７に記載された半導体装置の
    製造方法において、 前記複数のキャパシタ形成溝の形状は、穴状、ストライ
    プ状、または、格子状にすることを特徴とする半導体装
    置の製造方法。
  19. 【請求項１９】 半導体素子と、 前記半導体素子間を分離する素子分離溝と、 キャパシタ形成溝と、 前記キャパシタ形成溝内にキャパシタ誘電体膜を介して
    形成されたキャパシタ電極とを有する半導体装置におい
    て、 半導体基板に前記素子分離溝を形成する工程で、前記キ
    ャパシタ形成溝が形成されていることを特徴とする半導
    体装置。
  20. 【請求項２０】 半導体素子と、 前記半導体素子間を分離する素子分離溝と、 前記半導体素子のＭＩＳＦＥＴに形成されたゲート絶縁
    膜と、 キャパシタ形成溝と、 前記キャパシタ形成溝内に形成されたキャパシタ誘電体
    膜と、 前記キャパシタ誘電体膜上に形成されたキャパシタ電極
    とを有する半導体装置において、 前記キャパシタ誘電体膜と前記ゲート絶縁膜とは同層の
    誘電体膜で形成されていることを特徴とする半導体装
    置。
  21. 【請求項２１】 半導体素子と、 前記半導体素子間を分離する素子分離溝と、 前記半導体素子のＭＩＳＦＥＴに形成されたゲート絶縁
    膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 キャパシタ形成溝と、 前記キャパシタ形成溝内に形成されたキャパシタ誘電体
    膜と、 前記キャパシタ誘電体膜上に形成されたキャパシタ電極
    とを有する半導体装置において、 前記キャパシタ電極と前記ゲート電極とは同層の誘電体
    膜で形成されていることを特徴とする半導体装置。
  22. 【請求項２２】 半導体素子と、 メモリセルと、 前記半導体素子間を分離する素子分離溝と、 前記メモリセルに形成された電荷蓄積層と、 前記電荷蓄積層上に形成されたメモリゲート絶縁膜と、 キャパシタ形成溝と、 前記キャパシタ形成溝内に形成されたキャパシタ誘電体
    膜と、 前記キャパシタ形成溝上に形成されたキャパシタ電極と
    を有する半導体装置において、 前記キャパシタ誘電体膜と前記メモリゲート絶縁膜とは
    同層の誘電体膜で形成されていることを特徴とする半導
    体装置。
  23. 【請求項２３】 半導体素子と、 メモリセルと、 前記半導体素子間を分離する素子分離溝と、 前記メモリセルに形成された電荷蓄積層と、 キャパシタ形成溝と、 前記キャパシタ形成溝内に形成されたキャパシタ誘電体
    膜と、 前記キャパシタ誘電体膜上に形成されたキャパシタ電極
    とを有する半導体装置において、 前記キャパシタ電極と前記電荷蓄積層とは同層の導電体
    膜で形成されていることを特徴とする半導体装置。
  24. 【請求項２４】 半導体素子と、 メモリセルと、 前記半導体素子間を分離する素子分離溝と、 前記メモリセルに形成された電荷蓄積層と、 前記電荷蓄積層上に形成されたメモリゲート絶縁膜と、 前記メモリゲート絶縁膜上に形成されたメモリゲート電
    極と、 キャパシタ形成溝と、 前記キャパシタ形成溝内に形成されたキャパシタ誘電体
    膜と、 前記キャパシタ誘電体膜上に形成されたキャパシタ電極
    とを有する半導体装置において、 前記キャパシタ電極と前記メモリゲート電極とは同層の
    導電体膜で形成されていることを特徴とする半導体装
    置。
  25. 【請求項２５】 半導体素子と、 前記半導体素子間を分離する素子分離溝と、 前記半導体素子のＭＩＳＦＥＴに形成されたゲート絶縁
    膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 メモリセルと、 前記半導体素子間を分離する素子分離溝と、 前記メモリセルに形成された電荷蓄積層と、 前記電荷蓄積層上に形成されたメモリゲート絶縁膜と、 前記メモリゲート絶縁膜上に形成されたメモリゲート電
    極と、 キャパシタ形成溝と、 前記キャパシタ形成溝内に形成されたキャパシタ誘電体
    膜と、 前記キャパシタ誘電体膜上に形成されたキャパシタ電極
    とを有する半導体装置において、 前記キャパシタ電極、前記ゲート電極および前記メモリ
    ゲート電極とを同層の導電体膜で構成したことを特徴と
    する半導体装置。
  26. 【請求項２６】 請求項１９〜２５の何れか一項に記載
    された半導体装置において、 前記キャパシタ形成溝の深さを前記素子分離溝の深さと
    実質的に等しくしたことを特徴とする半導体装置。
  27. 【請求項２７】 請求項１９〜２５の何れか一項に記載
    された半導体装置において、 前記キャパシタ形成溝の形状は、穴状、ストライプ状、
    または、格子状に形成されていることを特徴とする半導
    体装置。
  28. 【請求項２８】 請求項２０、２１又は２５に記載され
    た半導体装置において、 前記ＭＩＳＦＥＴは、高耐圧用の第１ＭＩＳＦＥＴと、
    低耐圧用の第２ＭＩＳＦＥＴとを含み、 第１ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、第２ＭＩＳ
    ＦＥＴのゲート絶縁膜の膜厚よりも厚いことを特徴とす
    る半導体装置。
  29. 【請求項２９】 請求項２２、２４又は２５の何れか一
    項に記載された半導体装置において、 前記メモリゲート絶縁膜、及び前記キャパシタ誘電体膜
    は、酸化シリコン膜と窒化シリコン膜からなる積層膜を
    含むことを特徴とする半導体装置。
  30. 【請求項３０】 請求項２２、２４又は２５の何れか一
    項に記載された半導体装置において、 前記電荷蓄積層は、窒化シリコン膜、又はＳｉナノドッ
    トを含むことを特徴とする半導体装置。
  31. 【請求項３１】 請求項２２〜２５の何れか一項に記載
    された半導体装置において、 前記電荷蓄積層は、多結晶シリコン膜で形成することを
    特徴とする半導体装置。
  32. 【請求項３２】 請求項２２、２４又は２５の何れか一
    項に記載された半導体装置において、 前記メモリゲート電極は、多結晶シリコン膜を含むこと
    を特徴とする半導体装置。
  33. 【請求項３３】 請求項１９〜３１の何れか一項に記載
    された半導体装置において、 前記キャパシタ誘電体膜及びキャパシタ電極は、複数の
    キャパシタ形成溝上に形成されていることを特徴とする
    半導体装置。
  34. 【請求項３４】 請求項３３に記載された半導体装置に
    おいて、 前記複数のキャパシタ形成溝の形状は、穴状、ストライ
    プ状、または、格子状に形成されていることを特徴とす
    る半導体装置。
  35. 【請求項３５】 キャパシタ形成領域に形成された複数
    のキャパシタ形成溝と、 前記複数のキャパシタ形成溝内を含むキャパシタ形成領
    域上に形成されたキャパシタ誘電体膜及びキャパシタ電
    極とを有するキャパシタを備えたことを特徴とする半導
    体装置。
  36. 【請求項３６】 請求項３５に記載された半導体装置に
    おいて、 前記複数のキャパシタ形成溝はウエル領域内に形成さ
    れ、 前記ウエル領域は前記キャパシタの一方の電極を形成
    し、 前記キャパシタ電極は前記キャパシタの他方の電極を形
    成することを特徴とする半導体装置。
  37. 【請求項３７】 請求項３５又は３６に記載された半導
    体装置において、 前記複数のキャパシタ形成溝の形状は、穴状、ストライ
    プ状、または、格子状にすることを特徴とする半導体装
    置。
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