JP5758729B2 - 半導体装置 - Google Patents

Description

この発明は、キャパシタ素子を備えた半導体装置に関する。

半導体基板上に配置された多数のメモリセルを含む半導体装置は、たとえば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）と、キャパシタとからなるメモリセルを含む。ＭＯＳＦＥＴを駆動することによって、キャパシタに対する情報（電荷）の書込みおよび消去ならびに読出しが行われる。メモリセルの微細化に伴ってキャパシタの面積が減少すると、メモリセル当たりのキャパシタ容量が減少する。これにより、記憶内容を正しく読み出すことができなくなったり、α線等による意図しない情報消去が生じたりするおそれがある。

特開平６−３１０６７１号公報

この発明の目的は、半導体層上での占有面積の増加を抑制しながらキャパシタ素子の容量を増大させることができる半導体装置を提供することである。

上記の目的を達成するための請求項１記載の発明は、素子分離溝によって分離された複数の活性領域を有する半導体層と、前記素子分離溝の側壁を覆う側壁被覆部を有する容量膜と、前記容量膜に積層された電極膜とを含み、前記半導体層、前記容量膜および前記電極膜によってキャパシタ素子が形成されており、前記素子分離溝が、前記半導体層の表面の法線方向から見た平面視においてジグザグの辺を有しており、前記ジグザグの辺に沿う側壁に前記側壁被覆部が形成されている、半導体装置である。

請求項２記載の発明は、前記容量膜が、前記活性領域の表面を覆う活性領域被覆部をさらに有している、請求項１に記載の半導体装置である。
請求項３記載の発明は、前記活性領域（たとえば、前記容量膜に覆われていない領域）に形成されたトランジスタ素子を含み、このトランジスタ素子が前記キャパシタ素子に電気的に接続されている、請求項１または２に記載の半導体装置である。

請求項４記載の発明は、前記トランジスタ素子および前記キャパシタ素子をそれぞれ（たとえば、それぞれ一つずつ）含む複数のメモリセルが前記半導体層上に形成されてメモリセルアレイを構成している、請求項３に記載の半導体装置である。

請求項５記載の発明は、前記活性領域が、前記容量膜の活性領域被覆部に覆われている部分に矩形部を有し、前記矩形部の少なくとも一辺には、前記半導体層の表面の法線方向から見た平面視において内方に窪んだ凹部が形成されており、当該凹部が形成された辺が前記ジグザグの辺である、請求項２に記載の半導体装置である。

請求項６に記載されているように、前記活性領域が、一対の矩形部と、この一対の矩形部を結合する結合部とを含み、前記一対の矩形部をそれぞれ含む領域を覆うように前記容量膜が形成されていてもよい。この場合に、請求項７に記載されているように、前記活性領域の前記結合部にトランジスタ素子が形成されていてもよい。たとえば、請求項８に記載されているように、前記活性領域の前記結合部にトランジスタ素子が形成されていてもよい。

請求項９記載の発明は、前記素子分離溝の底部に埋め込まれ、前記容量膜よりも厚い絶縁層をさらに含む、請求項１〜８のいずれか一項に記載の半導体装置である。

図１はこの発明の一実施形態に係る半導体装置の一部の構成を示す平面図である。 図２は図１の切断面線II−IIにおける切断面を示す断面図である。 図３は、前記半導体装置の一部の電気的構成を示す電気回路図である。 図４Ａは、前記半導体装置の製造工程を示す断面図である。 図４Ｂは、図４Ａの次の工程を示す断面図である。 図４Ｃは、図４Ｂの次の工程を示す断面図である。 図４Ｄは、図４Ｃの次の工程を示す断面図である。 図４Ｅは、図４Ｄの次の工程を示す断面図である。 図４Ｆは、図４Ｅの次の工程を示す断面図である。 図４Ｇは、図４Ｆの次の工程を示す断面図である。 図４Ｈは、図４Ｇの次の工程を示す断面図である。 図４Ｉは、図４Ｈの次の工程を示す断面図である。 図５Ａは、活性領域において容量膜によって被覆される部分の形状例を示す図解的な平面図である。 図５Ｂは、活性領域において容量膜によって被覆される部分の形状例を示す図解的な平面図である。 図５Ｃは、活性領域において容量膜によって被覆される部分の形状例を示す図解的な平面図である。 図５Ｄは、活性領域において容量膜によって被覆される部分の形状例を示す図解的な平面図である。 図５Ｅは、活性領域において容量膜によって被覆される部分の形状例を示す図解的な平面図である。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１はこの発明の一実施形態に係る半導体装置の一部の構成を示す平面図であり、図２は図１の切断面線II−IIにおける切断面を示す断面図である。この半導体装置は、半導体基板１（半導体層）上に形成された複数のメモリセルＭを含むメモリセルアレイを有している。すなわち、この半導体装置は、半導体メモリ素子を形成している。複数のメモリセルＭは、図１に示すＸ方向と、それに直交するＹ方向とに沿って行列状に配列されている。

各メモリセルＭは、トランジスタＴと、キャパシタＣとを備えている。さらに具体的に説明すると、半導体基板１の表層部には、ｎ型不純物を拡散したｎ型半導体層（ｎ型ウェル）３が形成されている。このｎ型半導体層３が、素子分離溝２によって、複数の活性領域Ａに電気的に分離されている。素子分離溝２は、たとえば３８００Å程度の深さに形成されている。

各活性領域Ａは、一対のキャパシタが形成された矩形部１１，１２と、これらの一対の矩形部１１，１２の間を結合する結合部１０とを有し、Ｘ方向に隣接する一対のセルＭに渡って連続している。図１に示された半導体基板１上の領域において、活性領域Ａ（矩形部１１，１２および結合部１０）以外の領域は、すべて素子分離溝２が形成された領域である。活性領域Ａの矩形部１１，１２は、平面視において内方に矩形状に窪んだ凹部１１ａ，１２ａをそれぞれの一辺に有している。すなわち、凹部１１ａ，１２ａが形成された辺は、ジグザグの辺となっている。この実施形態では、Ｙ方向に隣接する一対の矩形部１１，１１；１２，１２において互いに対向する辺にそれぞれ凹部１１ａ，１１ａ；１２ａ，１２ａが形成されている。結合部１０は、Ｘ方向に沿うほぼ直線状に形成されている。このような活性領域ＡがＸ方向およびＹ方向に沿って行列状に形成されている。

矩形部１１，１２は、たとえば、Ｘ方向の長さが４００ｎｍ程度、Ｙ方向の長さが２６０ｎｍ程度である。凹部１１ａ，１２ａは、たとえば、Ｘ方向の長さが１４０ｎｍ、Ｙ方向の長さが１４０ｎｍ程度である。結合部１０は、たとえば、Ｙ方向の幅が１２０ｎｍ程度である。Ｙ方向に隣接する矩形部１１，１１；１２，１２の間の距離（Ｙ方向の距離）は、たとえば１４０ｎｍ程度である。

Ｘ方向に隣り合う一対の活性領域Ａにおいて互いに隣接する一対の矩形部１１，１２を覆うように、Ｙ方向に沿って帯状に形成された容量膜１５が設けられている。すなわち、容量膜１５は、複数対の矩形部１１，１２を覆うように一体的に形成されている。容量膜１５は、たとえば厚さ２６Å〜３６Åのシリコン酸化膜からなっている。この容量膜１５は、矩形部１１の表面と、矩形部１１に連なる結合部１０の一部の表面とを覆う活性領域被覆部１６を有している。さらに、容量膜１５は、素子分離溝２の側壁を覆う側壁被覆部１７を有している。側壁被覆部１７は、活性領域被覆部１６と結合して連続している。側壁被覆部１７は、矩形部１１，１２の各辺から連なる素子分離溝２の側壁を覆うように形成されており、凹部１１ａ，１２ａが形成されたジグザグの辺では、より大きな面積を有することになる。

さらに、容量膜１５を覆うように、導電性のポリシリコン膜（たとえば厚さ１８００Å程度）からなる電極膜１８が、Ｙ方向に沿って帯状に形成されている。電極膜１８は、容量膜１５の活性領域被覆部１６および側壁被覆部１７のほぼ全域を覆うように形成されている。この実施形態では、容量膜１５と電極膜１８とは、Ｘ方向に関して同一パターンに形成されている。ただし、図１では、理解を容易にするために、容量膜１５および電極膜１８のＸ方向端縁をずらし、かつ異なる線種（それぞれ実線および二点鎖線）で示してある。電極膜１８は、Ｙ方向に関して、容量膜１５よりも外側に引き出された引き出し部を有しており、この引き出し部にコンタクト位置１４が設定されている。

活性領域Ａの結合部１０のほぼ中間位置には、コンタクト位置１３が設定されている。コンタクト位置１３と矩形部１１，１２との間には、活性領域Ａの上方において結合部１０をＹ方向に横切るようにゲート２１，２２がそれぞれ形成されている。ゲート２１，２２は、それぞれコンタクト位置２３，２４を有しており、コンタクト位置２３，２４からＹ方向に隣接する一つの活性領域Ａと、当該活性領域Ａに対してＹ方向に隣接する別の一つの活性領域Ａとに跨がって形成されている。ゲート２１，２２は、たとえば、導電性を付与したポリシリコン膜からなる。

図２に最もよく表れているように、ゲート２１，２２は、活性領域Ａ（結合部１０）において、ゲート絶縁膜２８，２９を挟んでｎ型半導体層３に対向している。ゲート絶縁膜２８，２９は、たとえば厚さ２６Å〜３６Å程度のシリコン酸化膜からなっている。
ゲート２１，２２の両側の活性領域Ａ（結合部１０）には、ｐ型不純物を導入した各一対のソース・ドレイン層２５が形成されている。ゲート２１，２２間のソース・ドレイン層２５は、Ｘ方向に隣接する一対のメモリセルＭのトランジスタＴ，Ｔによって共有されており、この共有されたソース・ドレイン層２５上にコンタクト位置１３が設定されている。ゲート２１，２２等を覆うように層間絶縁膜３０（図１では図示省略）が形成されており、この層間絶縁膜３０においてコンタクト位置１３にコンタクト孔３１が形成されている。このコンタクト孔３１を介して、前記共有されたソース・ドレイン層２５にビットラインＢＬ（図１では図示省略）が接続されている。

ビットラインＢＬは、Ｘ方向に沿って整列した複数のメモリセルＭのトランジスタＴの各一方のソース・ドレイン層２５を共通に接続している。また、図示は省略するが、ゲート２１，２２のコンタクト位置２３，２４には、Ｙ方向に延びるワードラインが接続されている。ワードラインは、Ｙ方向に沿って整列した複数のメモリセルＭのトランジスタＴのゲートを共通に接続する。したがって、Ｙ方向はワードライン方向と言い換えることもでき、これに直交するＸ方向はビットライン方向と言い換えることもできる。

ゲート２１，２２の両側壁および電極膜１８の側壁には、サイドウォール絶縁膜２６，２７がそれぞれ形成されている。ゲート２１，２２の両側壁のサイドウォール絶縁膜２６の直下の半導体基板１内には、低不純物濃度領域２５ａがそれぞれ形成されていて、ソース・ドレイン層２５に連なっている。これにより、ＬＤＤ（Lightly Doped Drain）構造が形成されている。

素子分離溝２は、いわゆるＳＴＩ（Shallow Trench Isolation）構造によって複数の活性領域Ａを電気的に分離する素子分離構造を形成している。素子分離溝２は、底面２ａと、底面２ａの周縁から立ち上がる側壁２ｂとを有している。側壁２ｂは、この実施形態では浅くなるほど溝幅が広がる方向に向かって斜めに立ち上がっている。側壁２ｂは、容量膜１５の側壁被覆部１７で覆われている。側壁２ｂに連なる活性領域Ａの表面は、活性領域被覆部１６で覆われている。素子分離溝２の底部には、底面２ａを覆うように、容量膜１５よりも厚い絶縁層１９が埋め込まれている。この厚い絶縁層１９によって、隣接する活性領域Ａ間の確実な電気的分離が図られている。絶縁層１９は、たとえば厚さ１２００Å程度のシリコン酸化膜からなる。

トランジスタＴとキャパシタＣとは、ｎ型半導体層３によって電気的に接続されている。すなわち、ソース・ドレイン層２５の近傍においてｎ型半導体層３の一部が容量膜１５に対向してキャパシタＣの一方の電極を形成しており、容量膜１５に積層された電極膜１８がキャパシタＣの他方の電極を形成している。こうして、一つのトランジスタＴと一つのキャパシタＣとを直列に接続したメモリセルＭが構成されている。

図３は、前記半導体装置の一部の電気的構成を示す電気回路図である。Ｙ方向に整列した複数のメモリセルＭのトランジスタＴのゲートは、一本のワードラインＷＬ（ＷＬ１，ＷＬ２，ＷＬ３）にそれぞれ共通に接続されている。ワードラインＷＬと各ゲートとは、図１のコンタクト位置２３，２４において接続されている。また、Ｘ方向に整列した複数のメモリセルＭのトランジスタＴのドレインは、コンタクト位置１３（図１参照）において、一本のビットラインＢＬ（ＢＬ１，ＢＬ２）にそれぞれ共通に接続されている。各メモリセルＭにおいて、トランジスタＴにキャパシタＣが直列に接続されている。キャパシタＣは、トランジスタＴとは反対側において、電極膜１８に接続されている。この電極膜１８は、Ｙ方向に整列した複数のメモリセルＭのキャパシタＣに渡って連続している。電極膜１８は、コンタクト位置１４（図１参照）において、図示しない配線に接続できるようになっている。Ｘ方向またはＹ方向に隣接するキャパシタＣ間の電気的分離は、素子分離溝２およびその底部に埋め込まれた絶縁層１９によって達成されている。このような構成によって、１トランジスタ−１キャパシタ構造のメモリセルＭを半導体基板１上に行列配列したメモリセルアレイが形成されている。

図４Ａ〜４Ｉは、前記半導体装置の製造工程を工程順に示す断面図である。
まず、図４Ａに示すように、半導体基板１を掘り込んで素子分離溝２が形成され、この素子分離溝２内に絶縁層１９が埋め込まれて、ＳＴＩ構造が形成される。絶縁層１９は、たとえばＨＤＰ（High Density Plasma CVD）で形成されたシリコン酸化膜であってもよい。さらに詳しく説明する。素子分離溝２の形成に先立って、半導体基板１の表面にはパッド酸化膜４０が形成され、さらに、パッド酸化膜４０上には窒化膜４１（たとえばシリコン窒化膜）が形成される。そして、窒化膜４１には、素子分離溝２に整合する開口４１ａが形成される。この窒化膜４１をマスクとしたエッチングによって素子分離溝２が形成され、さらに、素子分離溝２内に絶縁層１９が埋め込まれる。絶縁層１９の埋め込み後、窒化膜４１上に、素子分離溝２の近傍を露出させる開口４２ａを有するフォトレジスト膜４２が形成される。

次に、図４Ｂに示すように、ドライエッチングによって、素子分離溝２内の絶縁層１９が薄膜化され、素子分離溝２の底部に所定の厚さの絶縁層１９が残される。その後、アッシングおよびＳＰＭ（Sulfuric acid/hydrogen Peroxide Mixture）洗浄によって、フォトレジスト膜４２の剥離および基板表面の洗浄が行われる。
次いで、図４Ｃに示すように、熱酸化によって、素子分離溝２の側壁２ｂに犠牲酸化膜４５が形成される。さらに、図４Ｄに示すように、窒化膜４１が剥離され、この状態で、半導体基板１にｎ型イオンを注入して拡散させることにより、ｎ型半導体層３（ｎ型ウェル）が形成される。さらに、図４Ｅに示すように、たとえばフッ酸エッチングによって、パッド酸化膜４０および犠牲酸化膜４５が剥離される。

次いで、図４Ｆに示すように、熱酸化によって、ゲート絶縁膜２８，２９および容量膜１５（図２参照）となる熱酸化膜４７が形成される。そして、図４Ｇに示すように、熱酸化膜４７上に、ｐ型不純物をドープして導電性を付与したポリシリコン膜４９が形成される。このポリシリコン膜４９は、図４Ｈに示すように、ゲート２１，２２および電極膜１８のパターンにエッチングされる。その状態で、ゲート２１，２２および電極膜１８をマスクとしたイオン注入によって、ＬＤＤインプランテーションが行われる。これにより、低不純物濃度領域２５ａが形成される。

次に、図４Ｉに示すように、ゲート２１，２２および電極膜１８をマスクとして熱酸化膜４７がパターニングされ、ゲート絶縁膜２８，２９および容量膜１５に分離される。その後、ゲート２１，２２および電極膜１８の側壁にサイドウォール絶縁膜２６，２７が形成される。そして、これらをマスクとしてｐ型不純物イオンをｎ型半導体層３に注入して拡散させることにより、ソース・ドレイン層２５が形成される。その後、層間絶縁膜３０等を形成することにより、図２に示す断面構造の半導体装置が得られる。

以上のように、この実施形態によれば、半導体基板１上で複数の活性領域Ａを分離するための素子分離溝２の側壁を利用して、容量膜１５が形成されている。これにより、容量膜を配置するための特別な領域を確保することなく、容量膜１５の面積を大きくすることができる。したがって、占有面積の大幅な増加を招くことなく、キャパシタＣの容量増加を図ることができる。これにより、メモリセルＭを高集積化しつつ、十分な容量のキャパシタＣを各メモリセルＭに有することによって、信頼性の高い半導体メモリ素子を提供できる。しかも、活性領域Ａは、容量膜１５の活性領域被覆部１６によって被覆された矩形部１１，１２において、ジグザグの辺を有している。これにより、活性領域Ａの辺の長さが長くなり、この辺に連なる素子分離溝２の側壁の面積が大きくなっている。これによって、キャパシタＣの容量の一層の増加が図られており、より信頼性の高い半導体メモリ素子を実現している。

図５Ａ〜５Ｅは、活性領域Ａにおいて、容量膜１５の活性領域被覆部１６によって被覆される部分の変形例に係る形状例を示す図解的な平面図である。図５Ａは、Ｙ方向に隣り合う一対の矩形部１２，１２のＹ方向に関して互いに反対側の各辺に凹部１２ｂ，１２ｂを形成した例を示す。図５Ｂは、Ｙ方向に隣接する一対の矩形部１２，１２のＹ方向に関して対向する各一辺にＸ方向に間隔を開けて２つの凹部１２ｃ，１２ｃを形成した例を示す。これにより、素子分離溝２の側壁の面積を一層大きくして、キャパシタＣの容量を一層増大できる。図５Ｃは、Ｙ方向に隣り合う一対の矩形部１２，１２のＹ方向に関して互いに反対側の各辺にＸ方向に間隔を開けて２つの凹部１２ｄ，１２ｄを形成した例を示す。図５Ｄおよび図５Ｅは、矩形部１２，１２のＹ方向に沿う辺に、Ｘ方向に沿って窪む凹部１２ｅ，１２ｆを形成した例をそれぞれ示す。図５Ｄの構成では一つの凹部１２ｅが一辺に形成されており、図５Ｅの構成では二つの凹部１２ｆが一辺に形成されている。いずれの構成の場合も、一辺がジグザグの辺となっているので、それに応じて素子分離溝２の側壁の面積を大きくでき、したがって、容量膜１５の面積を大きくして、キャパシタＣの容量増大を図ることができる。

以上、この発明の実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、活性領域被覆部１６によって被覆される活性領域Ａの形状は、矩形である必要はない。

また、前述の実施形態では、矩形部１１，１２の一辺がジグザグの辺である例を示したが、２辺以上がジグザグの辺であってもよい。さらに、前述の実施形態では、矩形の凹部によってジグザグの辺が形成されているが、三角形、半円形、反楕円形等の任意の形状の凹部によってジグザグの辺を形成してもよいし、むろん凸部を設けてジグザグの辺を形成することもできる。

さらに、前述の実施形態では、ｎ型半導体層３にｐ型ソース・ドレイン層を形成してｐチャンネル型ＭＯＳＦＥＴからなるトランジスタＴを形成した例を示したが、各層の導電型を反転することによって、トランジスタＴをｎチャンネル型のＭＯＳＦＥＴとすることもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書および添付図面の記載から抽出され得る特徴を以下に記す。
１．素子分離溝によって分離された複数の活性領域を有する半導体層と、
前記素子分離溝の側壁を覆う側壁被覆部を有する容量膜と、
前記容量膜に積層された電極膜とを含み、前記半導体層、前記容量膜および前記電極膜によってキャパシタ素子が形成されている、半導体装置。
この構成によれば、素子分離溝によって半導体層が複数の活性領域に分離されており、その素子分離溝の側壁を利用してキャパシタ素子が形成されている。すなわち、キャパシタ素子の容量膜は、素子分離溝の側壁を覆う側壁被覆部を有している。この容量膜を挟んで半導体層と電極膜とが対向することによって、キャパシタ素子が構成されている。素子分離溝の側壁を利用して容量膜を配置しているので、半導体層上での占有面積を大幅に増やすことなく容量膜の面積を大きくでき、それによってキャパシタ素子の容量を大きくすることができる。
前述の実施形態では、活性領域Ａが容量膜１５によって被覆されている領域にジグザグの辺を有する矩形部を有する構成を示したが、容量膜１５によって被覆されている活性領域Ａがジグザグの辺を有しない矩形部を有していてもよい。
２．前記容量膜が、前記活性領域の表面を覆う活性領域被覆部をさらに有している、項１に記載の半導体装置。
この構成では、容量膜は、側壁被覆部に加えて活性領域被覆部を有しているので、容量膜の面積を一層大きくすることができ、それに応じて容量の増加を図ることができる。
３．前記活性領域（たとえば、前記容量膜に覆われていない領域）に形成されたトランジスタ素子を含み、このトランジスタ素子が前記キャパシタ素子に電気的に接続されている、項１または２に記載の半導体装置。
この構成によれば、活性領域にトランジスタ素子が形成されている。すなわち、トランジスタ素子を形成するための活性領域を分離するための素子分離溝の側壁を利用して容量膜の面積増加が図られている。そして、トランジスタ素子とキャパシタ素子とが接続されていることにより、これらは、メモリセルを構成することができる。すなわち、トランジスタ素子を駆動することによって容量膜に対する情報（電荷）の書き込みおよび消去ならびに読み出しを行うことができる。
４．前記トランジスタ素子および前記キャパシタ素子をそれぞれ（たとえば、それぞれ一つずつ）含む複数のメモリセルが前記半導体層上に形成されてメモリセルアレイを構成している、項３に記載の半導体装置。
この構成によれば、複数のメモリセルを高密度に形成して高集積化を図った場合でも、容量膜は素子分離溝の側壁を利用して大きな面積に形成できる。したがって、高集積化と、情報記憶の信頼性とを両立した半導体メモリ素子を提供できる。
５．前記素子分離溝が、ジグザグの辺を有しており、前記ジグザグの辺に沿う側壁に前記側壁被覆部が形成されている、項１〜４のいずれか一項に記載の半導体装置。
この構成によれば、素子分離溝がジグザグの辺を有しているので、それに応じて、素子分離溝の側壁の面積が大きくなる。よって、容量膜の側壁被覆部は大きな面積を有することができるので、キャパシタ素子の容量を一層大きくすることができる。
６．前記活性領域が、前記容量膜の活性領域被覆部に覆われている部分に矩形部を有し、前記矩形部の少なくとも一辺には、前記半導体層の表面の法線方向から見た平面視において内方に窪んだ凹部が形成されている、項２に記載の半導体装置。
この構成によれば、素子分離溝によって区画された活性領域の矩形部の一辺に凹部が形成されている。これにより、当該凹部において、素子分離溝の辺がジグザグになっている。このような凹部を一辺に有する矩形部が容量膜の活性領域被覆部に覆われており、その凹部を含む辺に連なる素子分離溝側壁に側壁被覆部が形成されている。したがって、側壁被覆部は大きな面積を有するので、キャパシタ素子の容量増加に寄与できる。
７．前記活性領域が、一対の矩形部と、この一対の矩形部を結合する結合部とを含み、前記一対の矩形部をそれぞれ含む領域を覆うように前記容量膜が形成されている、項１〜６のいずれか一項に記載の半導体装置。
８．前記活性領域の前記結合部にトランジスタ素子が形成されている、項７に記載の半導体装置。
９．前記活性領域の前記結合部にトランジスタ素子が形成されている、項８に記載の半導体装置。
１０．前記素子分離溝の底部に埋め込まれ、前記容量膜よりも厚い絶縁層をさらに含む、項１〜９のいずれか一項に記載の半導体装置。
この構成により、素子分離溝の底部に埋め込まれた厚い絶縁層によって、素子分離溝を挟んで隣接する活性領域を電気的に確実に分離できる。

Ｍ メモリセル
Ｘ ビットライン方向
Ｙ ワードライン方向
Ｔ トランジスタ
Ｃ キャパシタ
ＢＬ ビットライン
ＷＬ ワードライン
Ａ 活性領域
１ 半導体基板
２ 素子分離溝
２ａ 底面
２ｂ 側壁
３ ｎ型半導体層
１０ 結合部
１１，１２ 矩形部
１１ａ，１２ａ〜１２ｆ 凹部
１３，１４ コンタクト位置
１５ 容量膜
１６ 活性領域被覆部
１７ 側壁被覆部
１８ 電極膜
１９ 絶縁層
２１，２２ ゲート
２３，２４ コンタクト位置
２５ ソース・ドレイン層
２５ａ 低濃度不純物領域
２６，２７ サイドウォール絶縁膜
２８，２９ ゲート絶縁膜
３０ 層間絶縁膜
３１ コンタクト孔
４０ パッド酸化膜
４１ 窒化膜
４２ フォトレジスト膜
４５ 犠牲酸化膜
４７ 熱酸化膜
４９ ポリシリコン膜

Claims (9)

1. 素子分離溝によって分離された複数の活性領域を有する半導体層と、
   前記素子分離溝の側壁を覆う側壁被覆部を有する容量膜と、
   前記容量膜に積層された電極膜とを含み、
   前記半導体層、前記容量膜および前記電極膜によってキャパシタ素子が形成されており、
   前記素子分離溝が、前記半導体層の表面の法線方向から見た平面視においてジグザグの辺を有しており、前記ジグザグの辺に沿う側壁に前記側壁被覆部が形成されている、半導体装置。
2. 前記容量膜が、前記活性領域の表面を覆う活性領域被覆部をさらに有している、請求項１に記載の半導体装置。
3. 前記活性領域に形成されたトランジスタ素子を含み、このトランジスタ素子が前記キャパシタ素子に電気的に接続されている、請求項１または２に記載の半導体装置。
4. 前記トランジスタ素子および前記キャパシタ素子をそれぞれ含む複数のメモリセルが前記半導体層上に形成されてメモリセルアレイを構成している、請求項３に記載の半導体装置。
5. 前記活性領域が、前記容量膜の活性領域被覆部に覆われている部分に矩形部を有し、前記矩形部の少なくとも一辺には、前記半導体層の表面の法線方向から見た平面視において内方に窪んだ凹部が形成されており、当該凹部が形成された辺が前記ジグザグの辺である、請求項２に記載の半導体装置。
6. 前記活性領域が、一対の矩形部と、この一対の矩形部を結合する結合部とを含み、前記一対の矩形部をそれぞれ含む領域を覆うように前記容量膜が形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記活性領域の前記結合部にトランジスタ素子が形成されている、請求項６に記載の半導体装置。
8. 前記矩形部および当該矩形部に沿って形成された前記素子分離溝の側壁部を含む領域に前記キャパシタ素子が形成されており、前記活性領域の半導体層によって、前記トランジスタ素子と前記キャパシタ素子とが電気的に接続されている、請求項７に記載の半導体装置。
9. 前記素子分離溝の底部に埋め込まれ、前記容量膜よりも厚い絶縁層をさらに含む、請求項１〜８のいずれか一項に記載の半導体装置。

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